JPH10189729A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10189729A JPH10189729A JP8356495A JP35649596A JPH10189729A JP H10189729 A JPH10189729 A JP H10189729A JP 8356495 A JP8356495 A JP 8356495A JP 35649596 A JP35649596 A JP 35649596A JP H10189729 A JPH10189729 A JP H10189729A
- Authority
- JP
- Japan
- Prior art keywords
- film
- metal
- wiring
- forming
- metal material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
- H01L21/76864—Thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 エレクトロマイグレーション耐性等に優れ、
信頼性の高い半導体装置を得る。 【解決手段】 半導体基板１の主面側に配線５等を形成
する工程と、孔部８及び溝部９を有する絶縁膜７を形成
する工程と、絶縁膜７上に金属間化合物膜１０を形成す
る工程と、金属間化合物膜１０上に配線を構成するため
の金属材料膜１１ｂを形成する工程と、金属材料膜１１
ｂを形成する工程での熱処理又はその後の熱処理により
金属間化合物膜１０を構成する金属を金属材料膜１１ｂ
中に固溶する工程とを有し、金属間化合物膜１０を金属
材料膜１１ｂの主構成金属と該主構成金属に固溶する少
なくとも１種類以上の金属との化合物又は金属材料膜の
主構成金属に固溶する少なくとも２種類以上の金属の化
合物によって形成する。
信頼性の高い半導体装置を得る。 【解決手段】 半導体基板１の主面側に配線５等を形成
する工程と、孔部８及び溝部９を有する絶縁膜７を形成
する工程と、絶縁膜７上に金属間化合物膜１０を形成す
る工程と、金属間化合物膜１０上に配線を構成するため
の金属材料膜１１ｂを形成する工程と、金属材料膜１１
ｂを形成する工程での熱処理又はその後の熱処理により
金属間化合物膜１０を構成する金属を金属材料膜１１ｂ
中に固溶する工程とを有し、金属間化合物膜１０を金属
材料膜１１ｂの主構成金属と該主構成金属に固溶する少
なくとも１種類以上の金属との化合物又は金属材料膜の
主構成金属に固溶する少なくとも２種類以上の金属の化
合物によって形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にその配線技術に係る半導体装置の製造方法に
関する。
方法、特にその配線技術に係る半導体装置の製造方法に
関する。
【０００２】
【従来の技術】半導体集積回路装置における多層配線形
成において、配線プラグ部は、選択ＣＶＤやブランケッ
トＣＶＤによるＷ、Ａｌ、Ｃｕ等の埋め込み技術、或い
は成膜中、成膜後の加熱によるＣｕ、Ａｌ等のメタルリ
フロー技術による埋め込みが行われている。
成において、配線プラグ部は、選択ＣＶＤやブランケッ
トＣＶＤによるＷ、Ａｌ、Ｃｕ等の埋め込み技術、或い
は成膜中、成膜後の加熱によるＣｕ、Ａｌ等のメタルリ
フロー技術による埋め込みが行われている。
【０００３】前者の場合にはＷ自体或いはバリアメタル
が、後者の場合にはリフロー性を向上させるために用い
るライナー材或いはライナー材とリフローメタルとから
生成される金属間化合物が、エレクトロマイグレーショ
ン時の配線メタル原子流の障壁となる。その結果、配線
のカソード側では、障壁が配線構成原子の供給を遮るた
め、配線メタル原子の供給不足によってボイドが発生
し、配線電気抵抗の上昇や配線の破断を引き起こす。ま
た、アノード側の障壁部では、配線メタル原子の供給過
剰によりヒロックが発生し、隣接配線との間でショート
を引き起こすことになる。このようなことから、多層配
線のエレクトロマイグレーション耐性を劣化させてい
る。
が、後者の場合にはリフロー性を向上させるために用い
るライナー材或いはライナー材とリフローメタルとから
生成される金属間化合物が、エレクトロマイグレーショ
ン時の配線メタル原子流の障壁となる。その結果、配線
のカソード側では、障壁が配線構成原子の供給を遮るた
め、配線メタル原子の供給不足によってボイドが発生
し、配線電気抵抗の上昇や配線の破断を引き起こす。ま
た、アノード側の障壁部では、配線メタル原子の供給過
剰によりヒロックが発生し、隣接配線との間でショート
を引き起こすことになる。このようなことから、多層配
線のエレクトロマイグレーション耐性を劣化させてい
る。
【０００４】この対策として、プラグ部周辺にフリンジ
やリザーバーといった原子溜めを設けることにより、配
線メタル原子の供給源を持たせる対策が施されている。
しかしながら、メタル原子の供給量が有限かつ少量であ
り、配線の長寿命化の点からは不十分である。また、今
後配線の微細化や高密度化がより一層進むと、この様な
原子溜めを設けるスペースが不足する。したがって、根
本的な対策が必要とされている。
やリザーバーといった原子溜めを設けることにより、配
線メタル原子の供給源を持たせる対策が施されている。
しかしながら、メタル原子の供給量が有限かつ少量であ
り、配線の長寿命化の点からは不十分である。また、今
後配線の微細化や高密度化がより一層進むと、この様な
原子溜めを設けるスペースが不足する。したがって、根
本的な対策が必要とされている。
【０００５】また、Ａｌリフローのライナーとして、現
在Ｔｉライナーが主として検討されている。しかしなが
ら、Ｔｉライナーを用いる場合、リフロー時にＡｌとの
化合物層（Ａｌ3 Ｔｉ）が形成されるため、ビア底部で
下層配線部との間に障壁が形成されることに加え、配線
断面積に占めるライナー層の比率が上昇するため、実質
的な配線抵抗の増大を引き起こすといった問題が生じて
いる。
在Ｔｉライナーが主として検討されている。しかしなが
ら、Ｔｉライナーを用いる場合、リフロー時にＡｌとの
化合物層（Ａｌ3 Ｔｉ）が形成されるため、ビア底部で
下層配線部との間に障壁が形成されることに加え、配線
断面積に占めるライナー層の比率が上昇するため、実質
的な配線抵抗の増大を引き起こすといった問題が生じて
いる。
【０００６】一方、この様な障壁の原因となるライナー
層を設けないで、リフロー等の高温成膜プロセスにより
ビア部の埋め込みを行う場合、配線金属の熱による凝集
が発生する。そのため、凝集した粒が飛来してくる蒸着
原子の障害になったり、リフロー時の流入経路を遮断す
ることにより、ビア部を十分に埋め込むことは困難であ
る。
層を設けないで、リフロー等の高温成膜プロセスにより
ビア部の埋め込みを行う場合、配線金属の熱による凝集
が発生する。そのため、凝集した粒が飛来してくる蒸着
原子の障害になったり、リフロー時の流入経路を遮断す
ることにより、ビア部を十分に埋め込むことは困難であ
る。
【０００７】また、ビアの埋め込み方法として、近年Ｃ
ＶＤ法の検討も行われている。しかしながら、信頼性向
上のために用いる添加元素（例えば、Ａｌ配線の場合の
Ｃｕ等）を成膜時に同時に供給しようとすると、ＣＶＤ
ガスの分解温度がそれぞれのガス種によって異なるた
め、良質の合金膜を形成することは困難である。
ＶＤ法の検討も行われている。しかしながら、信頼性向
上のために用いる添加元素（例えば、Ａｌ配線の場合の
Ｃｕ等）を成膜時に同時に供給しようとすると、ＣＶＤ
ガスの分解温度がそれぞれのガス種によって異なるた
め、良質の合金膜を形成することは困難である。
【０００８】
【発明が解決しようとする課題】このように、従来の多
層配線構造を有する半導体装置では、十分なエレクトロ
マイグレーション耐性等を確保することが困難であり、
信頼性の高い半導体装置を得ることが困難であった。
層配線構造を有する半導体装置では、十分なエレクトロ
マイグレーション耐性等を確保することが困難であり、
信頼性の高い半導体装置を得ることが困難であった。
【０００９】本発明は、上記従来の課題を解決するため
になされたものであり、エレクトロマイグレーション耐
性等に優れ、信頼性の高い半導体装置を提供することを
目的としている。
になされたものであり、エレクトロマイグレーション耐
性等に優れ、信頼性の高い半導体装置を提供することを
目的としている。
【００１０】
【課題を解決するための手段】本発明における半導体装
置の製造方法は、半導体基板の主面側に導電部（一般的
には下層側の配線）を形成する工程と、前記半導体基板
の主面側に前記導電部に達する孔部を少なくとも有する
絶縁膜を形成する工程と、前記孔部が形成された前記絶
縁膜上に金属間化合物膜を形成する工程と、少なくとも
前記孔部内に形成された前記金属間化合物膜上に金属材
料膜を形成する工程と、前記金属材料膜を形成する工程
での熱処理又はその後の熱処理により前記金属間化合物
膜を構成する金属の一部又は全部を前記金属材料膜中に
固溶する工程とを有し、前記金属間化合物膜を前記金属
材料膜の主構成金属と該主構成金属に固溶する少なくと
も１種類以上の金属との化合物又は前記金属材料膜の主
構成金属に固溶する少なくとも２種類以上の金属の化合
物によって形成することを特徴とする。
置の製造方法は、半導体基板の主面側に導電部（一般的
には下層側の配線）を形成する工程と、前記半導体基板
の主面側に前記導電部に達する孔部を少なくとも有する
絶縁膜を形成する工程と、前記孔部が形成された前記絶
縁膜上に金属間化合物膜を形成する工程と、少なくとも
前記孔部内に形成された前記金属間化合物膜上に金属材
料膜を形成する工程と、前記金属材料膜を形成する工程
での熱処理又はその後の熱処理により前記金属間化合物
膜を構成する金属の一部又は全部を前記金属材料膜中に
固溶する工程とを有し、前記金属間化合物膜を前記金属
材料膜の主構成金属と該主構成金属に固溶する少なくと
も１種類以上の金属との化合物又は前記金属材料膜の主
構成金属に固溶する少なくとも２種類以上の金属の化合
物によって形成することを特徴とする。
【００１１】また、本発明における半導体装置の製造方
法は、半導体基板の主面側に導電部（一般的には下層側
の配線）を形成する工程と、前記半導体基板の主面側に
前記導電部に達する孔部及びこの孔部に連なる配線用の
溝部を有する絶縁膜を形成する工程と、前記孔部及び溝
部が形成された前記絶縁膜上に金属間化合物膜を形成す
る工程と、少なくとも前記孔部及び前記溝部内に形成さ
れた前記金属間化合物膜上に配線を構成するための金属
材料膜を形成する工程と、前記金属材料膜を形成する工
程での熱処理又はその後の熱処理により前記金属間化合
物膜を構成する金属の一部又は全部を前記金属材料膜中
に固溶する工程と、前記金属間化合物膜を構成する金属
が固溶した前記金属材料膜を所定の厚さ除去して前記溝
部に配線を形成する工程とを有し、前記金属間化合物膜
を前記金属材料膜の主構成金属と該主構成金属に固溶す
る少なくとも１種類以上の金属との化合物又は前記金属
材料膜の主構成金属に固溶する少なくとも２種類以上の
金属の化合物によって形成することを特徴とする。
法は、半導体基板の主面側に導電部（一般的には下層側
の配線）を形成する工程と、前記半導体基板の主面側に
前記導電部に達する孔部及びこの孔部に連なる配線用の
溝部を有する絶縁膜を形成する工程と、前記孔部及び溝
部が形成された前記絶縁膜上に金属間化合物膜を形成す
る工程と、少なくとも前記孔部及び前記溝部内に形成さ
れた前記金属間化合物膜上に配線を構成するための金属
材料膜を形成する工程と、前記金属材料膜を形成する工
程での熱処理又はその後の熱処理により前記金属間化合
物膜を構成する金属の一部又は全部を前記金属材料膜中
に固溶する工程と、前記金属間化合物膜を構成する金属
が固溶した前記金属材料膜を所定の厚さ除去して前記溝
部に配線を形成する工程とを有し、前記金属間化合物膜
を前記金属材料膜の主構成金属と該主構成金属に固溶す
る少なくとも１種類以上の金属との化合物又は前記金属
材料膜の主構成金属に固溶する少なくとも２種類以上の
金属の化合物によって形成することを特徴とする。
【００１２】前記金属材料膜の主構成金属としては、例
えばアルミニウム又は銅を用いることができる。また、
主構成金属がアルミニウムの場合には、前記金属間化合
物膜として、例えばアルミニウム及び銅の化合物によっ
て構成されたものを用いることができる。
えばアルミニウム又は銅を用いることができる。また、
主構成金属がアルミニウムの場合には、前記金属間化合
物膜として、例えばアルミニウム及び銅の化合物によっ
て構成されたものを用いることができる。
【００１３】前記金属間化合物膜は、配線を構成する金
属材料膜のリフロー時にはリフローを促進するライナー
として機能する一方、熱処理によって金属材料膜内にそ
の一部又は全部が固溶する。したがって、従来エレクト
ロマイグレーション耐性を劣化させていた障壁の一部又
は全部が取り除かれ、エレクトロマイグレーション耐性
を向上させることができる。また、金属間化合物膜を構
成する金属にエレクトロマイグレーション耐性を向上さ
せる金属を用いることにより、該金属を金属材料膜へ固
溶させることによってエレクトロマイグレーション耐性
の向上をはかることができる。
属材料膜のリフロー時にはリフローを促進するライナー
として機能する一方、熱処理によって金属材料膜内にそ
の一部又は全部が固溶する。したがって、従来エレクト
ロマイグレーション耐性を劣化させていた障壁の一部又
は全部が取り除かれ、エレクトロマイグレーション耐性
を向上させることができる。また、金属間化合物膜を構
成する金属にエレクトロマイグレーション耐性を向上さ
せる金属を用いることにより、該金属を金属材料膜へ固
溶させることによってエレクトロマイグレーション耐性
の向上をはかることができる。
【００１４】また、金属間化合物膜を構成する金属の金
属材料膜への固溶量は、配線を構成する金属材料膜の膜
厚を調整することにより可変とすることができるため、
電気抵抗値等の制御も可能となる。この場合、金属材料
膜を厚く成膜しても、その後のＣＭＰ処理等によって余
剰の金属材料膜を除去すれば、所望の膜厚の配線を形成
することができる。さらに、ＣＶＤ法によってビア部の
埋め込みを行う場合、エレクトロマイグレーション耐性
を向上させる金属をビア部に供給することが可能とな
る。
属材料膜への固溶量は、配線を構成する金属材料膜の膜
厚を調整することにより可変とすることができるため、
電気抵抗値等の制御も可能となる。この場合、金属材料
膜を厚く成膜しても、その後のＣＭＰ処理等によって余
剰の金属材料膜を除去すれば、所望の膜厚の配線を形成
することができる。さらに、ＣＶＤ法によってビア部の
埋め込みを行う場合、エレクトロマイグレーション耐性
を向上させる金属をビア部に供給することが可能とな
る。
【００１５】本発明では、ライナー材として金属間化合
物を用いることにより、単一金属薄膜を加熱した場合に
生じる金属の凝集を抑えることが初めて可能となり、配
線メタルリフロー時或いはＣＶＤ成膜時の加熱に対して
安定なライナー材として機能することができる。これ
は、単体金属中の拡散に比べて金属間化合物中の拡散が
遅いためである。
物を用いることにより、単一金属薄膜を加熱した場合に
生じる金属の凝集を抑えることが初めて可能となり、配
線メタルリフロー時或いはＣＶＤ成膜時の加熱に対して
安定なライナー材として機能することができる。これ
は、単体金属中の拡散に比べて金属間化合物中の拡散が
遅いためである。
【００１６】金属材料膜の主構成金属にＡｌを用いたＡ
ｌ配線の場合、ライナー材として用いる金属間化合物に
は、エレクトロマイグレーション及びストレスマイグレ
ーション耐性を向上させる金属であるＣｕとＡｌとの化
合物を用いることが好ましい。具体的には、ライナー材
として必要な高温安定性を有するγ１層（Ａｌ4 Ｃ
ｕ9 ）を主とする層が望ましい。この時、Ｃｕ層、δ層
等が混在することは何ら問題ない。なお、ライナー材と
なる金属間化合物は、熱処理時に配線の主構成金属に固
溶することが必要条件となる。
ｌ配線の場合、ライナー材として用いる金属間化合物に
は、エレクトロマイグレーション及びストレスマイグレ
ーション耐性を向上させる金属であるＣｕとＡｌとの化
合物を用いることが好ましい。具体的には、ライナー材
として必要な高温安定性を有するγ１層（Ａｌ4 Ｃ
ｕ9 ）を主とする層が望ましい。この時、Ｃｕ層、δ層
等が混在することは何ら問題ない。なお、ライナー材と
なる金属間化合物は、熱処理時に配線の主構成金属に固
溶することが必要条件となる。
【００１７】Ａｌ配線の場合、Ｃｕ−Ａｌ以外に、Ａｌ
−Ｓｃ（Ａｌ3 Ｓｃ、Ａｌ2 Ｓｃ、ＡｌＳｃ、ＡｌＳｃ
2 又はこれらの混合物）、Ａｌ−Ａｇ（δ層）等を用い
てもよい。また、Ａｌへの固溶量が比較的大きいＣｕ、
Ｓｃ、Ｚｎ、Ｍｇ、Ｇｅ、Ｇａ、Ｌｉの組み合わせによ
り生成される高融点の金属間化合物が望ましく、固溶後
にＡｌ配線の抵抗上昇が低い、Ｍｇ−Ｚｎ（ＭｇＺ
ｎ2 ）、Ｃｕ−Ｚｎ（γ層）、Ｃｕ−Ｇａ（γ層）、Ｃ
ｕ−Ｇｅ（ζ層）、Ｃｕ−Ｓｉ（Ｃｕ3 Ｓｉ）、Ｍｇ−
Ｓｉ（Ｍｇ2 Ｓｉ）、Ａｇ−Ｍｇ（ＡｇＭｇ）、Ａｇ−
Ｚｎ（ＡｇＺｎ）等が更に望ましい。なお、上記金属間
化合物は、二元系の化合物に限らず、Ｚｎ、Ｍｇ、Ｇ
ｅ、Ｇａ、Ｌｉを含む多元系の化合物であってもよい。
−Ｓｃ（Ａｌ3 Ｓｃ、Ａｌ2 Ｓｃ、ＡｌＳｃ、ＡｌＳｃ
2 又はこれらの混合物）、Ａｌ−Ａｇ（δ層）等を用い
てもよい。また、Ａｌへの固溶量が比較的大きいＣｕ、
Ｓｃ、Ｚｎ、Ｍｇ、Ｇｅ、Ｇａ、Ｌｉの組み合わせによ
り生成される高融点の金属間化合物が望ましく、固溶後
にＡｌ配線の抵抗上昇が低い、Ｍｇ−Ｚｎ（ＭｇＺ
ｎ2 ）、Ｃｕ−Ｚｎ（γ層）、Ｃｕ−Ｇａ（γ層）、Ｃ
ｕ−Ｇｅ（ζ層）、Ｃｕ−Ｓｉ（Ｃｕ3 Ｓｉ）、Ｍｇ−
Ｓｉ（Ｍｇ2 Ｓｉ）、Ａｇ−Ｍｇ（ＡｇＭｇ）、Ａｇ−
Ｚｎ（ＡｇＺｎ）等が更に望ましい。なお、上記金属間
化合物は、二元系の化合物に限らず、Ｚｎ、Ｍｇ、Ｇ
ｅ、Ｇａ、Ｌｉを含む多元系の化合物であってもよい。
【００１８】また、Ｃｕ配線の場合、Ｃｕ−Ｂｅ（δ
層）、Ｃｕ−Ｓｉ（Ｃｕ3 Ｓｉ）、Ｃｕ−Ｚｎ（β層、
γ層）、Ｃｕ−Ｔｉ（ＴｉＣｕ4 、Ｔｉ2 Ｃｕ3 、Ｔｉ
3 Ｃｕ4 、ＴｉＣｕ、Ｔｉ2 Ｃｕ）、Ｃｕ−Ｍｇ（Ｍｇ
Ｃｕ2 ）、Ｃｕ−Ｇｅ（ζ層）、Ｃｕ−Ａｓ（γ層）、
Ａｕ−Ｚｎ（ＡｕＺｎ）、Ａｕ−Ｂｅ（ＡｕＢｅ、Ａｕ
Ｂｅ3 、ＡｕＢｅ5 ）、Ａｕ−Ｍｇ（ＭｇＡｕ）、Ａｇ
−Ｂｅ（ＡｇＢｅ2 ）、Ａｇ−Ｍｇ（ＡｇＭｇ）、Ｂｅ
−Ｍｇ（Ｂｅ13Ｍｇ）が望ましい。
層）、Ｃｕ−Ｓｉ（Ｃｕ3 Ｓｉ）、Ｃｕ−Ｚｎ（β層、
γ層）、Ｃｕ−Ｔｉ（ＴｉＣｕ4 、Ｔｉ2 Ｃｕ3 、Ｔｉ
3 Ｃｕ4 、ＴｉＣｕ、Ｔｉ2 Ｃｕ）、Ｃｕ−Ｍｇ（Ｍｇ
Ｃｕ2 ）、Ｃｕ−Ｇｅ（ζ層）、Ｃｕ−Ａｓ（γ層）、
Ａｕ−Ｚｎ（ＡｕＺｎ）、Ａｕ−Ｂｅ（ＡｕＢｅ、Ａｕ
Ｂｅ3 、ＡｕＢｅ5 ）、Ａｕ−Ｍｇ（ＭｇＡｕ）、Ａｇ
−Ｂｅ（ＡｇＢｅ2 ）、Ａｇ−Ｍｇ（ＡｇＭｇ）、Ｂｅ
−Ｍｇ（Ｂｅ13Ｍｇ）が望ましい。
【００１９】ライナー材をビア部に形成する場合、配線
最下層にバリアメタルを設けることは何ら問題ないが、
この場合、下層金属配線との接合部であるビア底部にバ
リアメタルが残存しないプロセスで形成することが必要
である。
最下層にバリアメタルを設けることは何ら問題ないが、
この場合、下層金属配線との接合部であるビア底部にバ
リアメタルが残存しないプロセスで形成することが必要
である。
【００２０】また、配線層の成膜後に熱処理を加えてラ
イナー層を配線金属に固溶させる場合、その熱処理条件
は、下層電極配線のストレスマイグレーション耐性の観
点から決定される。Ａｌ配線の場合は３５０℃〜５００
℃の温度領域とすることが望ましい。また、Ｃｕ配線の
場合は、さらにＣｕのデバイス部への拡散を防止する必
要性から、３５０℃〜６００℃の温度領域とすることが
望ましい。
イナー層を配線金属に固溶させる場合、その熱処理条件
は、下層電極配線のストレスマイグレーション耐性の観
点から決定される。Ａｌ配線の場合は３５０℃〜５００
℃の温度領域とすることが望ましい。また、Ｃｕ配線の
場合は、さらにＣｕのデバイス部への拡散を防止する必
要性から、３５０℃〜６００℃の温度領域とすることが
望ましい。
【００２１】ライナー層は熱処理によってすべて固溶
し、ビア底部におけるライナー層の開口率（上層金属配
線と下層金属配線との直接接触比率）が１００％である
ことが最も望ましいが、開口率が３０％以上であればよ
い。
し、ビア底部におけるライナー層の開口率（上層金属配
線と下層金属配線との直接接触比率）が１００％である
ことが最も望ましいが、開口率が３０％以上であればよ
い。
【００２２】また、ライナー層の膜厚は、ライナー層が
連続膜になる必要から１０ｎｍ以上必要である。成膜方
法としては、スパッタリング法、ＣＶＤ法、蒸着法が望
ましく、その際に異方性成膜プロセスを用いるようにし
てもよい。
連続膜になる必要から１０ｎｍ以上必要である。成膜方
法としては、スパッタリング法、ＣＶＤ法、蒸着法が望
ましく、その際に異方性成膜プロセスを用いるようにし
てもよい。
【００２３】また、ライナー層上への配線層の形成にお
いても、スパッタリング法、ＣＶＤ法、蒸着法が望まし
い。スパッタリング法を用いる場合、ビア部を十分に埋
めるために、無加熱成膜で５０ｎｍ以上成膜をした後、
大気暴露せず連続して、３００℃以上の温度で基板加熱
成膜を行うことが望ましい。ＣＶＤ成膜の場合には、選
択ＣＶＤ、ブランケットＣＶＤいずれでもよく、これら
とスパッタリング法の組み合わせで行ってもよい。選択
ＣＶＤ法の場合、ＣＶＤによってビアを埋め込んだ後、
ＣＭＰ或いはエッチバックを行ってビア部メタルを平坦
化した後、配線層を形成してもよい。ＣＶＤ成膜の場
合、従来は添加元素を成膜時に加えることが難しかった
が、本発明の方法を用いた場合には、ライナー材に添加
元素が含まれるため、その後の加熱処理によって拡散、
固溶させることが可能となる。
いても、スパッタリング法、ＣＶＤ法、蒸着法が望まし
い。スパッタリング法を用いる場合、ビア部を十分に埋
めるために、無加熱成膜で５０ｎｍ以上成膜をした後、
大気暴露せず連続して、３００℃以上の温度で基板加熱
成膜を行うことが望ましい。ＣＶＤ成膜の場合には、選
択ＣＶＤ、ブランケットＣＶＤいずれでもよく、これら
とスパッタリング法の組み合わせで行ってもよい。選択
ＣＶＤ法の場合、ＣＶＤによってビアを埋め込んだ後、
ＣＭＰ或いはエッチバックを行ってビア部メタルを平坦
化した後、配線層を形成してもよい。ＣＶＤ成膜の場
合、従来は添加元素を成膜時に加えることが難しかった
が、本発明の方法を用いた場合には、ライナー材に添加
元素が含まれるため、その後の加熱処理によって拡散、
固溶させることが可能となる。
【００２４】なお、本発明を適用する多層配線構造は、
シングルダマシン、デュアルダマシン構造はもとより、
シングルダマシンでビアを形成した後に配線層を成膜及
びＲＩＥによって形成するものでもよい。
シングルダマシン、デュアルダマシン構造はもとより、
シングルダマシンでビアを形成した後に配線層を成膜及
びＲＩＥによって形成するものでもよい。
【００２５】
【発明の実施の形態】以下、図面を参照して、本発明の
実施形態について説明する。
実施形態について説明する。
【００２６】図１（ａ）〜図３（ｊ）は、本発明の実施
形態について、その製造工程の一例を順を追って示した
工程断面図である。なお、ここでは、配線の信頼性試験
を行うためのＴＥＧを試作した例について説明する。
形態について、その製造工程の一例を順を追って示した
工程断面図である。なお、ここでは、配線の信頼性試験
を行うためのＴＥＧを試作した例について説明する。
【００２７】まず、図１（ａ）に示すように、半導体基
板１（Ｓｉ（１００）基板）に熱酸化膜２を厚さ４００
ｎｍで形成した。続いて、スパッタリングによりＴｉ膜
３を厚さ２０ｎｍ、ＴｉＮ膜４を厚さ７０ｎｍで形成し
た後、Ａｌ膜５をスパッタリングにより厚さ４００ｎｍ
で成膜した。続いて、反射防止膜としてＴｉＮ膜６を３
０ｎｍの厚さに堆積した。
板１（Ｓｉ（１００）基板）に熱酸化膜２を厚さ４００
ｎｍで形成した。続いて、スパッタリングによりＴｉ膜
３を厚さ２０ｎｍ、ＴｉＮ膜４を厚さ７０ｎｍで形成し
た後、Ａｌ膜５をスパッタリングにより厚さ４００ｎｍ
で成膜した。続いて、反射防止膜としてＴｉＮ膜６を３
０ｎｍの厚さに堆積した。
【００２８】次に、図１（ｂ）に示すように、Ｔｉ膜
３、ＴｉＮ膜４、Ａｌ膜５及びＴｉＮ膜６をパターンニ
ングして、配線幅４００ｎｍ、配線長５０μｍの下層配
線を約５０μｍ間隔で形成した。次に、図１（ｃ）に示
すように、層間膜となるプラズマＴＥＯＳ膜７を１．５
μｍの厚さに成膜し、下層配線上の膜厚が８００ｎｍに
なるようにＣＭＰにより平坦化を行った。
３、ＴｉＮ膜４、Ａｌ膜５及びＴｉＮ膜６をパターンニ
ングして、配線幅４００ｎｍ、配線長５０μｍの下層配
線を約５０μｍ間隔で形成した。次に、図１（ｃ）に示
すように、層間膜となるプラズマＴＥＯＳ膜７を１．５
μｍの厚さに成膜し、下層配線上の膜厚が８００ｎｍに
なるようにＣＭＰにより平坦化を行った。
【００２９】次に、図１（ｄ）に示すように、プラズマ
ＴＥＯＳ膜７をパターニングして、幅４００ｎｍ、深さ
４００ｎｍ、長さ５０μｍの配線溝９及び４００ｎｍφ
のビア孔８を形成し、上層配線と下層配線とが交互につ
ながるようにした。この時、反射防止膜６は、ビア孔８
形成の際のＲＩＥによって除去した。
ＴＥＯＳ膜７をパターニングして、幅４００ｎｍ、深さ
４００ｎｍ、長さ５０μｍの配線溝９及び４００ｎｍφ
のビア孔８を形成し、上層配線と下層配線とが交互につ
ながるようにした。この時、反射防止膜６は、ビア孔８
形成の際のＲＩＥによって除去した。
【００３０】次に、図２（ｅ）に示すように、図４に示
す各種のライナー層１０をスパッタリングにより成膜し
た。なお、ライナー層１０を成膜する前に、バイアスク
リーニングにより、ビア孔８底部に露出しているＡｌ膜
５表面の自然酸化膜を除去した。
す各種のライナー層１０をスパッタリングにより成膜し
た。なお、ライナー層１０を成膜する前に、バイアスク
リーニングにより、ビア孔８底部に露出しているＡｌ膜
５表面の自然酸化膜を除去した。
【００３１】次に、図２（ｆ）に示すように、ライナー
層１０がＣｕ−Ａｌの場合は純Ａｌ、それ以外の場合は
Ａｌ−Ｃｕ（０．５ｗｔ％）からなるＡｌ膜１１ａを成
膜した後、図２（ｇ）に示すように、大気暴露すること
なく連続してＡｌ膜１１ｂを４５０℃の温度で成膜し
た。なお、この時のＡｌ膜１１ｂの組成はＡｌ膜１１ａ
の組成と同じである。
層１０がＣｕ−Ａｌの場合は純Ａｌ、それ以外の場合は
Ａｌ−Ｃｕ（０．５ｗｔ％）からなるＡｌ膜１１ａを成
膜した後、図２（ｇ）に示すように、大気暴露すること
なく連続してＡｌ膜１１ｂを４５０℃の温度で成膜し
た。なお、この時のＡｌ膜１１ｂの組成はＡｌ膜１１ａ
の組成と同じである。
【００３２】このようにして、Ａｌ膜をリフロー成膜し
た後、４５０℃で３０分間の熱処理を行い、図３（ｈ）
に示すように、Ｃｕ−Ａｌを用いたライナーをＡｌ膜１
１中に全て固溶させた。この熱処理後の断面観察によ
り、ビア孔８底部の開口率は１００％であることを確認
した。また、ＳＩＭＳ分析の結果、下層のＡｌ膜５とビ
ア孔８底部との界面に酸素及びＣｕの偏析は観察されな
かった。一方、比較のためにＴｉライナーを用いて作製
した試料では、ビア孔８底部にＡｌ3 Ｔｉが形成されて
いることが確認された。
た後、４５０℃で３０分間の熱処理を行い、図３（ｈ）
に示すように、Ｃｕ−Ａｌを用いたライナーをＡｌ膜１
１中に全て固溶させた。この熱処理後の断面観察によ
り、ビア孔８底部の開口率は１００％であることを確認
した。また、ＳＩＭＳ分析の結果、下層のＡｌ膜５とビ
ア孔８底部との界面に酸素及びＣｕの偏析は観察されな
かった。一方、比較のためにＴｉライナーを用いて作製
した試料では、ビア孔８底部にＡｌ3 Ｔｉが形成されて
いることが確認された。
【００３３】次に、図３（ｉ）に示すように、ＣＭＰに
より余剰のＡｌ膜１１を除去して、Ａｌ膜１１を配線溝
９内に埋込み、配線を形成した。次に、図３（ｊ）に示
すように、保護膜として、プラズマＴＥＯＳ膜１２を３
５０ｎｍ、プラズマＳｉＮ膜１３を７５０ｎｍの膜厚に
堆積した。
より余剰のＡｌ膜１１を除去して、Ａｌ膜１１を配線溝
９内に埋込み、配線を形成した。次に、図３（ｊ）に示
すように、保護膜として、プラズマＴＥＯＳ膜１２を３
５０ｎｍ、プラズマＳｉＮ膜１３を７５０ｎｍの膜厚に
堆積した。
【００３４】以上のようにして作製したエレクトロマイ
グレーション測定用ＴＥＧの総配線長は２ｍｍであり、
パッドを開口した後に電流印加加速試験を行った。試験
条件は、配線電流密度１．８ＭＡ／ｃｍ2 、温度２００
℃とした。その試験結果を図４に示した。試験は各サン
プルそれぞれに対して５０本行い、そのＭＴＦが、１０
０時間以下のものを（×）、１００〜１０００時間のも
のを（△）、１０００時間以上のものを（○）とした。
グレーション測定用ＴＥＧの総配線長は２ｍｍであり、
パッドを開口した後に電流印加加速試験を行った。試験
条件は、配線電流密度１．８ＭＡ／ｃｍ2 、温度２００
℃とした。その試験結果を図４に示した。試験は各サン
プルそれぞれに対して５０本行い、そのＭＴＦが、１０
０時間以下のものを（×）、１００〜１０００時間のも
のを（△）、１０００時間以上のものを（○）とした。
【００３５】図４からわかるように、ＡｌとＣｕとの割
合を適当な範囲に設定し、かつＣｕ−Ａｌ膜の膜厚をあ
る程度厚くすれば、良好な特性を得ることができる。
合を適当な範囲に設定し、かつＣｕ−Ａｌ膜の膜厚をあ
る程度厚くすれば、良好な特性を得ることができる。
【００３６】また、ライナー層１０として、上記Ｃｕ−
Ａｌ以外に、Ａｌ−Ｓｃ（Ａｌ3 Ｓｃ、Ａｌ2 Ｓｃ、Ａ
ｌＳｃ、ＡＩＳｃ2 又はこれらの混合物）、Ａｌ−Ａｇ
（δ層）、Ｍｇ−Ｚｎ（ＭｇＺｎ2 ）、Ｃｕ−Ｚｎ（γ
層）、Ｃｕ−Ｇａ（γ層）、Ｃｕ−Ｇｅ（ζ層）、Ｃｕ
−Ｓｉ（Ｃｕ3 Ｓｉ）、Ｍｇ−Ｓｉ（Ｍｇ2 Ｓｉ）、Ａ
ｇ−Ｍｇ（ＡｇＭｇ）、Ａｇ−Ｚｎ（ＡｇＺｎ）、を用
いて同様の実験を行った結果、多層配線形成後のｏｐｅ
ｎ−ｓｈｏｒｔ試験及び通電加速試験において良好な結
果を得た。
Ａｌ以外に、Ａｌ−Ｓｃ（Ａｌ3 Ｓｃ、Ａｌ2 Ｓｃ、Ａ
ｌＳｃ、ＡＩＳｃ2 又はこれらの混合物）、Ａｌ−Ａｇ
（δ層）、Ｍｇ−Ｚｎ（ＭｇＺｎ2 ）、Ｃｕ−Ｚｎ（γ
層）、Ｃｕ−Ｇａ（γ層）、Ｃｕ−Ｇｅ（ζ層）、Ｃｕ
−Ｓｉ（Ｃｕ3 Ｓｉ）、Ｍｇ−Ｓｉ（Ｍｇ2 Ｓｉ）、Ａ
ｇ−Ｍｇ（ＡｇＭｇ）、Ａｇ−Ｚｎ（ＡｇＺｎ）、を用
いて同様の実験を行った結果、多層配線形成後のｏｐｅ
ｎ−ｓｈｏｒｔ試験及び通電加速試験において良好な結
果を得た。
【００３７】さらに、Ｃｕ配線についても図１〜図３と
同様にしてＴＥＧを作製した。ライナー層として、Ｃｕ
−Ｂｅ（δ層）、Ｃｕ−Ｓｉ（Ｃｕ3 Ｓｉ）、Ｃｕ−Ｚ
ｎ（β層、γ層）、Ｃｕ−Ｔｉ（ＴｉＣｕ4 、Ｔｉ2 Ｃ
ｕ3 、Ｔｉ3 Ｃｕ4 、ＴｉＣｕ、Ｔｉ2 Ｃｕ）、Ｃｕ−
Ｍｇ（ＭｇＣｕ2 ）、Ｃｕ−Ｇｅ（ζ層）、Ｃｕ−Ａｓ
（γ層）、Ａｕ−Ｚｎ（ＡｕＺｎ）、Ａｕ−Ｂｅ（Ａｕ
Ｂｅ、ＡｕＢｅ3 、ＡｕＢｅ5 ）、Ａｕ−Ｍｇ（ＭｇＡ
ｕ）、Ａｇ−Ｂｅ（ＡｇＢｅ2 ）、Ａｇ−Ｍｇ（ＡｇＭ
ｇ）、Ｂｅ−Ｍｇ（Ｂｅ13Ｍｇ）、を用いて同様の実験
を行った結果、多層配線形成後のｏｐｅｎ−ｓｈｏｒｔ
試験及び通電加速試験において良好な結果を得た。
同様にしてＴＥＧを作製した。ライナー層として、Ｃｕ
−Ｂｅ（δ層）、Ｃｕ−Ｓｉ（Ｃｕ3 Ｓｉ）、Ｃｕ−Ｚ
ｎ（β層、γ層）、Ｃｕ−Ｔｉ（ＴｉＣｕ4 、Ｔｉ2 Ｃ
ｕ3 、Ｔｉ3 Ｃｕ4 、ＴｉＣｕ、Ｔｉ2 Ｃｕ）、Ｃｕ−
Ｍｇ（ＭｇＣｕ2 ）、Ｃｕ−Ｇｅ（ζ層）、Ｃｕ−Ａｓ
（γ層）、Ａｕ−Ｚｎ（ＡｕＺｎ）、Ａｕ−Ｂｅ（Ａｕ
Ｂｅ、ＡｕＢｅ3 、ＡｕＢｅ5 ）、Ａｕ−Ｍｇ（ＭｇＡ
ｕ）、Ａｇ−Ｂｅ（ＡｇＢｅ2 ）、Ａｇ−Ｍｇ（ＡｇＭ
ｇ）、Ｂｅ−Ｍｇ（Ｂｅ13Ｍｇ）、を用いて同様の実験
を行った結果、多層配線形成後のｏｐｅｎ−ｓｈｏｒｔ
試験及び通電加速試験において良好な結果を得た。
【００３８】なお、図１〜３に示した例では、Ａｌ膜を
リフロー成膜した後に熱処理を行い、ライナー材をＡｌ
膜中に固溶させたが、Ａｌ膜のリフロー成膜時の加熱に
よってライナー材の一部又は全部をＡｌ膜中に固溶させ
ることも可能である。このＡｌリフロー成膜時にライナ
ー材の全部をＡｌ膜中に固溶する場合には、必ずしも上
記リフロー成膜後の熱処理を行わなくてもよい。
リフロー成膜した後に熱処理を行い、ライナー材をＡｌ
膜中に固溶させたが、Ａｌ膜のリフロー成膜時の加熱に
よってライナー材の一部又は全部をＡｌ膜中に固溶させ
ることも可能である。このＡｌリフロー成膜時にライナ
ー材の全部をＡｌ膜中に固溶する場合には、必ずしも上
記リフロー成膜後の熱処理を行わなくてもよい。
【００３９】また、図５に示すように、プラズマＴＥＯ
Ｓ膜７上の配線領域にライナー層１０ａの一部を残すよ
うにしてもよい。一般的に、開孔部の底面及び側面に比
べ、配線溝が形成された領域では、ライナー層の膜厚が
厚く成膜される。したがって、図５に示すように、プラ
ズマＴＥＯＳ膜７上の配線溝が形成された領域にのみラ
イナー層１０ａを残すことは可能である。このような構
成を採用することにより、プラズマＴＥＯＳ膜７上に残
されたライナー層１０ａがＣｕの供給源となるため、Ａ
ｌ配線中でのＣｕの枯渇を防止することができる。した
がって、Ｃｕの枯渇によってエレクトロマイグレーショ
ン耐性が劣化することを防止することが可能となる。
Ｓ膜７上の配線領域にライナー層１０ａの一部を残すよ
うにしてもよい。一般的に、開孔部の底面及び側面に比
べ、配線溝が形成された領域では、ライナー層の膜厚が
厚く成膜される。したがって、図５に示すように、プラ
ズマＴＥＯＳ膜７上の配線溝が形成された領域にのみラ
イナー層１０ａを残すことは可能である。このような構
成を採用することにより、プラズマＴＥＯＳ膜７上に残
されたライナー層１０ａがＣｕの供給源となるため、Ａ
ｌ配線中でのＣｕの枯渇を防止することができる。した
がって、Ｃｕの枯渇によってエレクトロマイグレーショ
ン耐性が劣化することを防止することが可能となる。
【００４０】なお、本発明は上記実施形態に限定される
ものではなく、その趣旨を逸脱しない範囲内において種
々変形して実施可能である。
ものではなく、その趣旨を逸脱しない範囲内において種
々変形して実施可能である。
【００４１】
【発明の効果】本発明によれば、ライナーとして用いる
金属間化合物膜を配線として用いる金属材料膜の主構成
金属と該主構成金属に固溶する少なくとも１種類以上の
金属との化合物又は金属材料膜の主構成金属に固溶する
少なくとも２種類以上の金属の化合物によって形成し、
熱処理によって金属間化合物膜の構成金属を金属材料膜
に固溶するので、従来問題であったライナー層による障
壁をとり除くことができ、エレクトロマイグレーション
耐性等に優れ、信頼性の高い半導体装置を得ることがで
きる。
金属間化合物膜を配線として用いる金属材料膜の主構成
金属と該主構成金属に固溶する少なくとも１種類以上の
金属との化合物又は金属材料膜の主構成金属に固溶する
少なくとも２種類以上の金属の化合物によって形成し、
熱処理によって金属間化合物膜の構成金属を金属材料膜
に固溶するので、従来問題であったライナー層による障
壁をとり除くことができ、エレクトロマイグレーション
耐性等に優れ、信頼性の高い半導体装置を得ることがで
きる。
【図１】本発明の実施形態の一例についてその製造工程
の一部を示した図。
の一部を示した図。
【図２】本発明の実施形態の一例についてその製造工程
の一部を示した図。
の一部を示した図。
【図３】本発明の実施形態の一例についてその製造工程
の一部を示した図。
の一部を示した図。
【図４】種々のライナー層を用いた場合のエレクトロマ
イグレーション耐性等について示した図。
イグレーション耐性等について示した図。
【図５】図１〜図３に示した実施形態の変更例を示した
図。
図。
１…半導体基板 ７…絶縁膜 ８…孔部 ９…溝部 １０…ライナー層（金属間化合物膜） １１…Ａｌ膜（金属材料膜）
Claims (5)
- 【請求項１】 半導体基板の主面側に導電部を形成する
工程と、 前記半導体基板の主面側に前記導電部に達する孔部を少
なくとも有する絶縁膜を形成する工程と、 前記孔部が形成された前記絶縁膜上に金属間化合物膜を
形成する工程と、 少なくとも前記孔部内に形成された前記金属間化合物膜
上に金属材料膜を形成する工程と、 前記金属材料膜を形成する工程での熱処理又はその後の
熱処理により前記金属間化合物膜を構成する金属の一部
又は全部を前記金属材料膜中に固溶する工程とを有し、 前記金属間化合物膜を前記金属材料膜の主構成金属と該
主構成金属に固溶する少なくとも１種類以上の金属との
化合物又は前記金属材料膜の主構成金属に固溶する少な
くとも２種類以上の金属の化合物によって形成すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板の主面側に導電部を形成する
工程と、 前記半導体基板の主面側に前記導電部に達する孔部及び
この孔部に連なる配線用の溝部を有する絶縁膜を形成す
る工程と、 前記孔部及び溝部が形成された前記絶縁膜上に金属間化
合物膜を形成する工程と、 少なくとも前記孔部及び前記溝部内に形成された前記金
属間化合物膜上に配線を構成するための金属材料膜を形
成する工程と、 前記金属材料膜を形成する工程での熱処理又はその後の
熱処理により前記金属間化合物膜を構成する金属の一部
又は全部を前記金属材料膜中に固溶する工程と、 前記金属間化合物膜を構成する金属が固溶した前記金属
材料膜を所定の厚さ除去して前記溝部に配線を形成する
工程とを有し、 前記金属間化合物膜を前記金属材料膜の主構成金属と該
主構成金属に固溶する少なくとも１種類以上の金属との
化合物又は前記金属材料膜の主構成金属に固溶する少な
くとも２種類以上の金属の化合物によって形成すること
を特徴とする半導体装置の製造方法。 - 【請求項３】 前記導電部は下層側の配線を構成するも
のであることを特徴とする請求項１又は２に記載の半導
体装置の製造方法。 - 【請求項４】 前記金属材料膜の主構成金属はアルミニ
ウム又は銅であることを特徴とする請求項１乃至３のい
ずれかに記載の半導体装置の製造方法。 - 【請求項５】 前記金属材料膜の主構成金属はアルミニ
ウムであり、前記金属間化合物膜はアルミニウム及び銅
の化合物によって構成されていることを特徴とする請求
項１乃至３のいずれかに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8356495A JPH10189729A (ja) | 1996-12-26 | 1996-12-26 | 半導体装置の製造方法 |
| US08/996,240 US6069071A (en) | 1996-12-26 | 1997-12-22 | Method of manufacturing an interconnect by dissolving an intermetallic compound film into a main component of a metal film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8356495A JPH10189729A (ja) | 1996-12-26 | 1996-12-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189729A true JPH10189729A (ja) | 1998-07-21 |
Family
ID=18449305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8356495A Abandoned JPH10189729A (ja) | 1996-12-26 | 1996-12-26 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6069071A (ja) |
| JP (1) | JPH10189729A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100420611B1 (ko) * | 2000-12-18 | 2004-03-02 | 인터내셔널 비지네스 머신즈 코포레이션 | Ｔｉ를 포함하는 라이너를 갖는 상호접속부 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6228687B1 (en) * | 1999-06-28 | 2001-05-08 | Micron Technology, Inc. | Wafer-level package and methods of fabricating |
| US6383920B1 (en) | 2001-01-10 | 2002-05-07 | International Business Machines Corporation | Process of enclosing via for improved reliability in dual damascene interconnects |
| JP2002324797A (ja) * | 2001-04-24 | 2002-11-08 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6933586B2 (en) * | 2001-12-13 | 2005-08-23 | International Business Machines Corporation | Porous low-k dielectric interconnects with improved adhesion produced by partial burnout of surface porogens |
| US7423336B2 (en) | 2002-04-08 | 2008-09-09 | Micron Technology, Inc. | Bond pad rerouting element, rerouted semiconductor devices including the rerouting element, and assemblies including the rerouted semiconductor devices |
| JP2004301661A (ja) * | 2003-03-31 | 2004-10-28 | Hitachi Ltd | 半導体集積回路 |
| JP2005086118A (ja) * | 2003-09-11 | 2005-03-31 | Renesas Technology Corp | 半導体装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4201999A (en) * | 1978-09-22 | 1980-05-06 | International Business Machines Corporation | Low barrier Schottky diodes |
| US4970176A (en) * | 1989-09-29 | 1990-11-13 | Motorola, Inc. | Multiple step metallization process |
| KR940004256B1 (en) * | 1991-04-09 | 1994-05-19 | Samsung Electronics Co Ltd | Making method of semiconductor device |
| KR0123185B1 (ko) * | 1991-09-30 | 1997-11-26 | 다니이 아끼오 | 알루미늄배선 및 그 형성방법 |
| JPH05152248A (ja) * | 1991-11-26 | 1993-06-18 | Sony Corp | アルミニウム系配線材料の埋込み方法 |
| US5300307A (en) * | 1992-09-14 | 1994-04-05 | The United States Of America As Represented By The United States Department Of Energy | Microstructure control of Al-Cu films for improved electromigration resistance |
| US5391517A (en) * | 1993-09-13 | 1995-02-21 | Motorola Inc. | Process for forming copper interconnect structure |
| JP3277098B2 (ja) * | 1994-07-26 | 2002-04-22 | 株式会社東芝 | 半導体装置の製造方法 |
| US5545590A (en) * | 1994-08-29 | 1996-08-13 | International Business Machines Corporation | Conductive rie-resistant collars for studs beneath rie-defined wires |
| US5693564A (en) * | 1994-12-22 | 1997-12-02 | Intel Corporation | Conductor fill reflow with intermetallic compound wetting layer for semiconductor fabrication |
| US5633199A (en) * | 1995-11-02 | 1997-05-27 | Motorola Inc. | Process for fabricating a metallized interconnect structure in a semiconductor device |
-
1996
- 1996-12-26 JP JP8356495A patent/JPH10189729A/ja not_active Abandoned
-
1997
- 1997-12-22 US US08/996,240 patent/US6069071A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100420611B1 (ko) * | 2000-12-18 | 2004-03-02 | 인터내셔널 비지네스 머신즈 코포레이션 | Ｔｉ를 포함하는 라이너를 갖는 상호접속부 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6069071A (en) | 2000-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100339179B1 (ko) | 상호 접속 구조 및 그 형성 방법 | |
| US7259463B2 (en) | Damascene interconnect structure with cap layer | |
| JP3057054B2 (ja) | 銅線の多層相互接続を形成する方法 | |
| EP0877421A2 (en) | Sputter deposition and annealing of copper alloy metallization M | |
| US20090169760A1 (en) | Copper metallization utilizing reflow on noble metal liners | |
| US7378338B2 (en) | Method of forming an interconnect structure diffusion barrier with high nitrogen content | |
| JPH08204005A (ja) | 半導体装置及びその製造方法 | |
| US8809183B2 (en) | Interconnect structure with a planar interface between a selective conductive cap and a dielectric cap layer | |
| TWI242837B (en) | Semiconductor device and method of manufacturing the same | |
| JP2006287086A (ja) | 半導体装置及びその製造方法 | |
| KR20020087338A (ko) | 전극간의 접속 구조 및 그 제조 방법 | |
| JP4178295B2 (ja) | 銅からなる配線を有する半導体装置及びその製造方法 | |
| JPH10189729A (ja) | 半導体装置の製造方法 | |
| US20070145600A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2005158930A (ja) | 半導体装置およびその製造方法 | |
| US11664271B2 (en) | Dual damascene with short liner | |
| KR100563817B1 (ko) | 반도체 소자의 구리 배선 형성 방법 | |
| JP2005038999A (ja) | 半導体装置の製造方法 | |
| JP2007335578A (ja) | 半導体装置及びその製造方法 | |
| JP3488586B2 (ja) | 半導体装置の製造方法 | |
| JPH11283979A (ja) | 半導体装置の製造方法 | |
| JP3583562B2 (ja) | 半導体装置 | |
| JP2001319930A (ja) | 半導体装置の製造方法 | |
| KR100720402B1 (ko) | 듀얼 다마센 공정을 이용한 금속 배선 형성 방법 | |
| JP3337758B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040421 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040427 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20040621 |