JP4118061B2 - Semiconductor forming method and semiconductor element - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、半導体の形成方法および半導体素子に関し、特に、基板上に半導体層が形成される半導体の形成方法および半導体素子に関する。
【０００２】
【従来の技術】
近年、窒化物系半導体（ＩｎXＡｌYＧａ1-X-YＮ、０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ≦１）を用いた紫外ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ；発光ダイオード）、青色ＬＥＤおよび緑色ＬＥＤが実用化されている。また、窒化物系半導体（ＩｎXＡｌYＧａ1-X-YＮ、０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ≦１）を用いた紫外ＬＤ（Ｌａｓｅｒ Ｄｉｏｄｅ；レーザダイオード）が開発されている。
【０００３】
これらのＬＥＤおよびＬＤの基本的な構造は、サファイア基板などの透明な絶縁性基板上に、ｎ型ＡｌYＧａ1-YＮ（０≦Ｙ≦１）からなるｎ型窒化物系半導体層と、ＩｎXＧａ1-XＮ（０＜Ｘ≦１）からなる活性層と、ｐ型ＡｌZＧａ1-ZＮ（０≦Ｚ≦１）からなるｐ型窒化物系半導体層とが順次積層されたダブルへテロ構造である。たとえば、ＬＥＤの場合、発光観測面側となるｐ型窒化物系半導体層上には、活性層の発光を外部に取り出すために、透光性の金属からなる電極が設けられている。
【０００４】
上記したサファイア基板を用いた従来の窒化物系半導体素子では、サファイア基板が固いために、素子の分離が困難であるという不都合があった。このような不都合を防止するため、従来では、Ｓｉ基板上に窒化物系半導体を形成することが試みられている。しかしながら、Ｓｉ基板は、窒化物系半導体よりも熱膨張係数が小さいため、成膜終了後の冷却時に、Ｓｉ基板の収縮よりもＳｉ基板上に形成される窒化物系半導体層の収縮の方が大きくなる。このため、窒化物系半導体層に引張り応力が生じるので、窒化物系半導体層に反りなどが発生するという不都合があった。
【０００５】
そこで、従来、上記のようなＳｉ基板を用いた場合の応力を緩和するために、Ｓｉ基板と窒化物系半導体層との間に、Ｓｉおよび窒化物系半導体よりも大きい熱膨張係数を有する材料からなる応力緩和層を形成する方法が提案されている。これらは、たとえば、特開平９−３２６５３４号公報などに開示されている。この応力緩和層によって、Ｓｉ基板はより大きく収縮するので、Ｓｉ基板と窒化物系半導体層との収縮の差が少なくなる。このため、窒化物系半導体層に生じる引張り応力が緩和されるので、窒化物系半導体層に反りなどが発生するのを抑制することができる。なお、この応力緩和層の材料としては、ＺｎＯ、サファイア、ＭｇＯおよびＭｇＡｌ2Ｏ4などが開示されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記特開平９−３２６５３４号公報に開示された従来の窒化物系半導体素子の形成方法では、応力緩和層の材料として用いるＺｎＯ、サファイア、ＭｇＯおよびＭｇＡｌ2Ｏ4と、基板材料として用いるＳｉとの格子定数の差が大きいため、Ｓｉ基板上に応力緩和層を形成する際に、応力緩和層に多くの格子欠陥が発生する。これにより、応力緩和層上に形成される窒化物系半導体層にも、多くの格子欠陥が発生するので、格子欠陥が低減された窒化物系半導体層を形成するのは困難であるという不都合がある。このように、上記公報に開示された技術では、Ｓｉ基板と窒化物系半導体層との応力を緩和することができる一方、格子欠陥が低減された窒化物系半導体層を形成するのは困難であるという問題点がある。このような問題点は、窒化物系半導体層を形成する場合の他に、基板よりも熱膨張係数が大きい結晶構造が六方晶である半導体層を形成する場合にも同様に生じる。
【０００７】
この発明は、上記のような課題を解決するためになされたものであり、
この発明の１つの目的は、基板と半導体層との間に発生する応力を緩和しながら、格子定数差に起因する格子欠陥が低減された半導体層を形成することが可能な半導体の形成方法を提供することである。
【０００８】
この発明のもう１つの目的は、基板と半導体層との間に発生する応力を緩和しながら、格子定数差に起因する格子欠陥が低減された半導体層を得ることが可能な半導体素子を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の局面による半導体の形成方法は、基板上の少なくとも一部に、立方晶のペロブスカイト構造、立方晶の鉄マンガン鉱構造、立方晶の酸化物からなるＣａＦ2構造、および、六方晶の鉄マンガン鉱構造のうちの１つの構造を有する材料からなる多結晶または単結晶の材料を含む第１バッファ層を形成する工程と、第１バッファ層上に、窒化物系半導体層または基板よりも熱膨張係数が大きい結晶構造が六方晶である半導体層を形成する工程とを備えている。
【００１０】
この第１の局面による半導体の形成方法では、上記のように、基板上の少なくとも一部に、立方晶のペロブスカイト構造、立方晶の鉄マンガン鉱構造、立方晶の酸化物からなるＣａＦ2構造、および、六方晶の鉄マンガン鉱構造のうちの１つの構造を有する材料からなる多結晶または単結晶の材料を含む第１バッファ層を形成することによって、基板と半導体層との応力を緩和することが可能で、かつ、基板との格子定数の差が小さい第１バッファ層を得ることができる。これにより、基板と半導体層との間に発生する応力を緩和することができるとともに、格子定数差に起因して第１バッファ層に多くの格子欠陥が発生するのを抑制することができるので、第１バッファ層上に形成される半導体層に多くの格子欠陥が発生するのも抑制することができる。その結果、基板と半導体層との間に発生する応力を緩和しながら、格子定数差に起因する格子欠陥が低減された半導体層を容易に形成することができる。
【００１１】
上記第１の局面による半導体の形成方法において、好ましくは、基板は、立方晶の（１１１）面を表面とする基板、および、六方晶の（０００１）面を表面とする基板のうちのいずれか一方を含む。このように構成すれば、基板と第１バッファ層との格子定数の差を容易に小さくすることができる。
【００１２】
上記の半導体の形成方法において、好ましくは、第１バッファ層は、ＳｒＴｉＯ3、Ｌ2Ｏ3（Ｌはランタノイド元素）、ＰｒＯ2、ＣｅＯ2およびＹ2Ｏ3からなるグループより選択される少なくとも１つを含む。このように構成すれば、容易に、基板との格子定数の差が小さい第１バッファ層を得ることができる。
【００１３】
上記の半導体の形成方法において、好ましくは、基板は、Ｓｉ基板およびＧａＰ基板のいずれか一方を含む。このように構成すれば、上記の第１バッファ層を構成する材料との組み合わせにより、容易に、第１バッファ層と基板との格子定数の差を小さくすることができる。
【００１４】
上記の半導体の形成方法において、好ましくは、第１バッファ層を形成した後、窒化物系半導体層または基板よりも熱膨張係数が大きい結晶構造が六方晶である半導体層を形成する前に、第１バッファ層上の少なくとも一部に、多結晶または非晶質の第２バッファ層を形成する工程をさらに備える。このように構成すれば、第２バッファ層により半導体層の結晶性を向上させることができる。これにより、第２バッファ層上に形成される半導体層の格子欠陥をより低減することができる。
【００１５】
この発明の第２の局面による半導体素子は、基板上の少なくとも一部に形成され、立方晶のペロブスカイト構造、立方晶の鉄マンガン鉱構造、立方晶の酸化物からなるＣａＦ2構造、および、六方晶の鉄マンガン鉱構造のうちの１つの構造を有する材料からなる多結晶または単結晶の材料を含む第１バッファ層と、第１バッファ層上に形成された窒化物系半導体層または基板よりも熱膨張係数が大きい結晶構造が六方晶である半導体層とを備えている。
【００１６】
この第２の局面による半導体素子では、上記のように、基板上の少なくとも一部に、立方晶のペロブスカイト構造、立方晶の鉄マンガン鉱構造、立方晶の酸化物からなるＣａＦ2構造、および、六方晶の鉄マンガン鉱構造のうちの１つの構造を有する材料からなる多結晶または単結晶の材料を含む第１バッファ層を形成することによって、基板と半導体層との応力を緩和することが可能で、かつ、基板との格子定数の差が小さい第１バッファ層を得ることができる。これにより、基板と半導体層との間に発生する応力を緩和することができるとともに、格子定数差に起因して第１バッファ層に多くの格子欠陥が発生するのを抑制することができるので、第１バッファ層上に形成される半導体層に多くの格子欠陥が発生するのも抑制することができる。その結果、基板と半導体層との間に発生する応力を緩和しながら、格子定数差に起因する格子欠陥が低減された半導体層を容易に形成することができる。
【００１７】
なお、上記第１の局面による半導体の形成方法において、基板の表面に平行な方向の格子定数は、半導体層の基板の表面に平行な方向の格子定数と異なっていてもよい。
【００１８】
また、上記第１の局面による半導体の形成方法において、基板の熱膨張率は、半導体層の熱膨張率と異なっていてもよい。
【００１９】
また、上記第１の局面による半導体の形成方法において、第１バッファ層は、配向していてもよい。このように構成すれば、第１バッファ層上に形成される半導体層の結晶欠陥をより低減することができる。この場合、第１バッファ層は、表面が３回対称の構造を有するように配向していてもよい。また、この場合、第１バッファ層は、表面が立方晶のほぼ（１１１）面または六方晶のほぼ（０００１）面を有するように配向しているのが好ましい。
【００２０】
また、上記第１の局面による半導体の形成方法において、第２バッファ層は、半導体からなっていてもよい。
【００２１】
また、上記第１の局面による半導体の形成方法において、第２バッファ層の形成温度は、第１バッファ層の形成温度よりも低くてもよい。
【００２２】
また、上記第１の局面による半導体の形成方法において、半導体層は、ウルツ鉱構造を有していてもよい。
【００２３】
また、上記第１の局面による半導体の形成方法において、半導体層を形成する工程は、横方向成長を用いることによって、低転位の半導体層を成長する工程を備えてもよい。このように構成すれば、半導体層の結晶欠陥をさらに低減することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２５】
（第１実施形態）
図１は、本発明の第１実施形態による窒化物系半導体からなる発光ダイオード素子（ＬＥＤ）の断面図である。
【００２６】
まず、図１を参照して、第１実施形態による窒化物系半導体からなる発光ダイオード素子の構造について説明する。第１実施形態では、図１に示すように、立方晶の（１１１）面を表面とするＳｉ基板１上に、約１０ｎｍの膜厚を有する立方晶のＣａＦ2構造のＰｒＯ2からなる第１バッファ層２が形成されている。この第１バッファ層２の表面は、３回対称となるように形成されている。また、第１バッファ層２の表面が（１１１）面となるとともに、第１バッファ層２の［１−１０］方向が、Ｓｉ基板１の［１−１０］方向と一致するように配向している。この場合、Ｓｉ基板１の格子定数が、０．５４３１ｎｍであるのに対して、第１バッファ層２の格子定数は、０．５３９３ｎｍであり、Ｓｉ基板１の格子定数と、第１バッファ層２の格子定数との違いは、０．７％と小さい。なお、Ｓｉ基板１は、本発明の「基板」の一例であり、第１バッファ層２は、本発明の「第１バッファ層」の一例である。
【００２７】
また、第１バッファ層２上には、約１０ｎｍの膜厚を有するＡｌＧａＮからなる第２バッファ層３が形成されている。なお、この第２バッファ層３は、本発明の「第２バッファ層」の一例である。第２バッファ層３上には、約５μｍの膜厚を有するＳｉがドープされたｎ型ＧａＮからなるｎ型コンタクト層４が形成されている。このｎ型コンタクト層４は、ｎ型クラッド層としての機能も有する。また、ｎ型コンタクト層４上には、発光層５が形成されている。この発光層５は、約５ｎｍの膜厚を有する６つのアンドープＧａＮからなる障壁層と、約５ｎｍの膜厚を有する５つのアンドープＧａ0.65Ｉｎ0.35Ｎからなる井戸層とが交互に積層された多重量子井戸（ＭＱＷ；Ｍｕｌｔｉｐｌｅ Ｑｕａｎｔｕｍ Ｗｅｌｌ）構造を有する。また、発光層５上には、約１０ｎｍの膜厚を有するアンドープＧａＮからなる保護層６が形成されている。この保護層６は、結晶成長プロセス中に、発光層５が高温になることに起因して、発光層５の結晶が劣化するのを防止する機能を有する。
【００２８】
また、保護層６上には、約０．１５μｍの膜厚を有するＭｇがドープされたｐ型Ａｌ0.05Ｇａ0.95Ｎからなるｐ型クラッド層７が形成されている。ｐ型クラッド層７上には、約０．３μｍの膜厚を有するＭｇがドープされたｐ型ＧａＮからなるｐ型中間層８が形成されている。ｐ型中間層８上には、約０．３μｍの膜厚を有するＭｇがドープされたｐ型Ｇａ0.15Ｉｎ0.85Ｎからなるキャリア濃度８×１０18ｃｍ3のｐ型コンタクト層９が形成されている。また、ｐ型コンタクト層９上には、約２０ｎｍの膜厚を有する下層のＰｄ層と約４０ｎｍの膜厚を有する上層のＡｕ層とからなるｐ側透光性電極１０が形成されている。ｐ側透光性電極１０の一部上には、約３０ｎｍの膜厚を有する下層のＴｉ層と約５００ｎｍの膜厚を有する上層のＡｕ層とからなるｐ側パッド電極１１が形成されている。
【００２９】
そして、Ｓｉ基板１、第１バッファ層２および第２バッファ層３の一部領域は、ｎ型コンタクト層４の裏面が露出するように除去されている。この露出されたｎ型コンタクト層４の裏面上と、Ｓｉ基板１、第１バッファ層２および第２バッファ層３の側面上と、Ｓｉ基板１の裏面上とに、約５００ｎｍの膜厚を有するＡｌからなるｎ側電極１２が形成されている。
【００３０】
第１実施形態では、上記のように、立方晶の（１１１）面を表面とするＳｉ基板１上に、立方晶のＰｒＯ2からなるＣａＦ2構造の第１バッファ層２を形成することによって、Ｓｉ基板１と窒化物系半導体各層（４〜９）との応力を緩和することが可能となる。また、第１バッファ層２の表面が（１１１）面となるとともに、第１バッファ層２の［１−１０］方向がＳｉ基板１の［１−１０］方向と一致するように配向しているので、Ｓｉ基板１の格子定数との差（０．７％）が小さい第１バッファ層２を得ることができる。これにより、Ｓｉ基板１と窒化物系半導体各層（４〜９）との間に発生する応力を緩和することができるとともに、格子定数差に起因して第１バッファ層２に多くの格子欠陥が発生するのを抑制することができるので、第１バッファ層２上に形成される窒化物系半導体各層（４〜９）に多くの格子欠陥が発生するのも抑制することができる。その結果、Ｓｉ基板１と窒化物系半導体各層（４〜９）との間に発生する応力を緩和しながら、格子定数差に起因する格子欠陥が低減された窒化物系半導体各層（４〜９）を容易に形成することができる。
【００３１】
また、第１実施形態では、第１バッファ層２上に、第２バッファ層３を形成することによって、第１バッファ層２上に、直接、窒化物系半導体各層（４〜９）を形成するよりも、窒化物系半導体各層（４〜９）の結晶性を向上させることができる。その結果、窒化物系半導体各層（４〜９）の格子欠陥をより低減することができる。
【００３２】
また、第１実施形態では、上記のように、第１バッファ層２の表面が（１１１）面となるように配向しているので、第１バッファ層２の表面が３回対称となる。これにより、第１バッファ層２上に形成される窒化物系半導体各層（４〜９）の表面が（０００１）面になりやすいので、結晶成長が容易で、かつ、結晶欠陥の少ない窒化物系半導体各層（４〜９）が得られやすい。
【００３３】
図２および図３は、図１に示した第１実施形態による窒化物系半導体からなる発光ダイオード素子（ＬＥＤ）の製造プロセスを説明するための断面図である。次に、図１〜図３を参照して、第１実施形態による発光ダイオード素子の製造プロセスについて説明する。
【００３４】
まず、図２に示すように、電子ビーム真空蒸着法を用いて、立方晶の（１１１）面を表面とするＳｉ基板１上に、約１０ｎｍの膜厚を有する立方晶のＰｒＯ2からなるＣａＦ2構造の第１バッファ層２を形成する。具体的には、Ｓｉ基板１を約２００℃〜約８００℃にするとともに、約３.２×１０-5Ｐａ（２.４×１０-7Ｔｏｒｒ）の超高真空下において、電子ビームをペレット状のＰｒＯ2に照射することによって、ペレット状のＰｒＯ2を加熱する。これにより、蒸発したＰｒＯ2の分子や原子などを、Ｓｉ基板１上に堆積させることにより、第１バッファ層２の表面が３回対称となるように形成する。この場合、第１バッファ層２の表面が（１１１）面となるとともに、第１バッファ層２の［１−１０］方向が、Ｓｉ基板１の［１−１０］方向と一致するように配向する。
【００３５】
次に、第１バッファ層２が形成されたＳｉ基板１を、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；有機金属気相成長）装置内に設置する。そして、ＭＯＣＶＤ法を用いて、第１バッファ層２上に、第２バッファ層３を形成する。具体的には、Ｓｉ基板１を約１１５０℃の基板温度（成長温度）に保持した状態で、原料ガスとして、ＮＨ3、ＴＭＡｌ（トリメチルアルミニウム）およびＴＭＧａ（トリメチルガリウム）、キャリアガスとして、Ｈ2およびＮ2からなるガス（Ｈ2の含有率は約５０％）を用いて、第１バッファ層２上に、約１０ｎｍの膜厚を有するＡｌＧａＮからなる第２バッファ層３を形成する。
【００３６】
次に、Ｓｉ基板１を約１０００℃〜約１２００℃（たとえば、約１１５０℃）の成長温度に保持した状態で、原料ガスとして、ＮＨ3およびＴＭＧａ、ドーパントガスとして、ＳｉＨ4、キャリアガスとして、Ｈ2およびＮ2からなるガス（Ｈ2の含有率は約５０％）を用いることによって、第２バッファ層３上に、約５μｍの膜厚を有する単結晶のＳｉがドープされたｎ型ＧａＮからなるｎ型コンタクト層４を約３μｍ／ｈの成長速度で成長させる。
【００３７】
次に、Ｓｉ基板１を約７００℃〜約１０００℃（たとえば、約８５０℃）の成長温度に保持した状態で、原料ガスとして、ＮＨ3、ＴＥＧａ（トリエチルガリウム）およびＴＭＩｎ（トリメチルインジウム）、キャリアガスとして、Ｈ2およびＮ2からなるガス（Ｈ2の含有率は約１％〜５％）を用いることによって、ｎ型コンタクト層４上に、約５ｎｍの膜厚を有する６つのアンドープＧａＮからなる障壁層と、約５ｎｍの膜厚を有する５つのアンドープＧａ0.65Ｉｎ0.35Ｎからなる井戸層とを交互に成長することにより、ｎ型コンタクト層４上に、ＭＱＷ構造の発光層５を形成する。さらに連続して、発光層５上に、約１０ｎｍの膜厚を有する単結晶のアンドープＧａＮからなる保護層６を、約０．４ｎｍ／ｓの成長速度で成長させる。
【００３８】
次に、Ｓｉ基板１を約１０００℃〜約１２００℃（たとえば、約１１５０℃）の成長温度に保持した状態で、原料ガスとして、ＮＨ3、ＴＭＧａおよびＴＭＡｌ、ドーパントガスとして、Ｃｐ2Ｍｇ（シクロペンタジエニルマグネシウム）、キャリアガスとして、Ｈ2およびＮ2からなるガス（Ｈ2の含有率は約１％〜３％）を用いることによって、保護層６上に、約０．１５μｍの膜厚を有するＭｇがドープされたｐ型Ａｌ0.05Ｇａ0.95Ｎからなるｐ型クラッド層７を約３μｍ／ｈの成長速度で成長させる。
【００３９】
次に、Ｓｉ基板１を約１０００℃〜約１２００℃（たとえば、約１１５０℃）の成長温度に保持した状態で、原料ガスとして、ＮＨ3およびＴＭＧａ、ドーパントガスとして、Ｃｐ2Ｍｇ、キャリアガスとして、Ｈ2およびＮ2からなるガス（Ｈ2の含有率は約１％〜３％）を用いることによって、ｐ型クラッド層７上に、約０．３μｍの膜厚を有するＭｇがドープされたｐ型ＧａＮからなるｐ型中間層８を約３μｍ／ｈの成長速度で成長させる。
【００４０】
次に、Ｓｉ基板１を約７００℃〜約１０００℃（たとえば、約８５０℃）の成長温度に保持した状態で、原料ガスとして、ＮＨ3、ＴＥＧａおよびＴＭＩｎ、ドーパントガスとして、Ｃｐ2Ｍｇ、キャリアガスとして、Ｈ2およびＮ2からなるガス（Ｈ2の含有率は約１％〜５％）を用いることによって、ｐ型中間層８上に、約０．３μｍの膜厚を有するＭｇがドープされたｐ型Ｇａ0.15Ｉｎ0.85Ｎからなるｐ型コンタクト層９を約３μｍ／ｈの成長速度で成長させる。
【００４１】
その後、Ｓｉ基板１の裏面をＳｉ基板１が約８０μｍの厚みになるまで研磨する。そして、図３に示すように、フォトリソグラフィー技術およびＫＯＨ溶液によるウエットエッチング技術を用いて、第１バッファ層２が露出するように、Ｓｉ基板１の裏面から直径約２００μｍの円形の穴を形成する。さらに、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法などのドライエッチング技術を用いて、第１バッファ層２および第２バッファ層３の一部を円形状に除去することによって、ｎ型コンタクト層４の裏面を露出させる。
【００４２】
次に、図１に示したように、真空蒸着法を用いて、ｐ型コンタクト層９上に、約２０ｎｍの膜厚を有する下層のＰｄ層と約４０ｎｍの膜厚を有する上層のＡｕ層とからなるｐ側透光性電極１０を形成する。そして、ｐ側透光性電極１０の一部上に、約３０ｎｍの膜厚を有する下層のＴｉ層と約５００ｎｍの膜厚を有する上層のＡｕ層とからなるｐ側パッド電極１１を形成する。また、真空蒸着法を用いて、ｎ型コンタクト層４の裏面上と、Ｓｉ基板１、第１バッファ層２および第２バッファ層３の側面上と、Ｓｉ基板１の裏面上とに、約５００ｎｍの膜厚を有するＡｌからなるｎ側電極１２を形成する。その後、ｐ側透光性電極１０およびｎ側電極１２を、それぞれ、ｐ型コンタクト層９およびｎ型コンタクト層４にオーミック接触させるために、約６００℃の温度条件下で、熱処理を行う。
【００４３】
最後に、スクライブ、ダイシングおよびブレーキングなどの方法を用いて、一辺が約４００μｍの略正方形になるように、素子の分離を行う。このようにして、第１実施形態による窒化物系半導体からなる発光ダイオード素子（ＬＥＤ）が製造される。
【００４４】
（第２実施形態）
図４は、本発明の第２実施形態による窒化物系半導体レーザ素子（ＬＤ）を示した断面図である。この第２実施形態では、上記第１実施形態と異なり、六方晶の鉄マンガン鉱構造のＰｒ2Ｏ3からなる第１バッファ層を形成する場合について説明する。
【００４５】
この第２実施形態による窒化物系半導体レーザ素子では、図４に示すように、立方晶の（１１１）面を表面とするＳｉ基板２１上に、約１０ｎｍの膜厚を有する六方晶の鉄マンガン鉱構造のＰｒ2Ｏ3からなる第１バッファ層２２が形成されている。この第１バッファ層２２の表面は、３回対称となるように形成されている。また、第１バッファ層２２の表面が（０００１）面となるとともに、第１バッファ層２２の［１１−２０］方向が、Ｓｉ基板２１の［１−１０］方向と一致するように配向している。この場合、Ｓｉ基板２１の［１１０］方向の隣接原子間隔が、０．３８４０ｎｍであるのに対して、第１バッファ層２２のａ軸の格子定数は、０．３８５１ｎｍであり、Ｓｉ基板２１の［１１０］方向の隣接原子間隔と、第１バッファ層２２のａ軸の格子定数との違いは、０．３％と小さい。なお、Ｓｉ基板２１は、本発明の「基板」の一例であり、第１バッファ層２２は、本発明の「第１バッファ層」の一例である。
【００４６】
また、第１バッファ層２２上には、約１０ｎｍの膜厚を有するＡｌＧａＮからなる第２バッファ層２３が形成されている。なお、この第２バッファ層２３は、本発明の「第２バッファ層」の一例である。第２バッファ層２３上には、約０．５μｍの膜厚を有するアンドープＧａＮ層２４が形成されている。アンドープＧａＮ層２４上には、約１０ｎｍ〜約１０００ｎｍの膜厚を有するとともに、約７μｍの周期を有するストライプ状（細長状）のＳｉＮからなるマスク層２５が形成されている。このマスク層２５は、オーバーハング部２５ａを有する逆メサ形状（逆台形状）に形成されているとともに、オーバーハング部２５ａ間の最短距離は、下層のアンドープのＧａＮ層２４の露出部の幅よりも、小さく形成されている。また、マスク層２５の開口部は、たとえば、アンドープＧａＮ層２４の［１１−２０］方向または［１−１００］方向に形成しているのが好ましい。そして、アンドープＧａＮ層２４上およびマスク層２５上には、約２μｍの膜厚を有するアンドープＧａＮ層２６が形成されている。
【００４７】
また、アンドープＧａＮ層２６上には、約４μｍの膜厚を有するｎ型ＧａＮからなる第１導電型コンタクト層２７が形成されている。第１導電型コンタクト層２７上には、約０．４５μｍの膜厚を有するｎ型ＡｌＧａＮからなる第１導電型クラッド層２８が形成されている。第１導電型クラッド層２８上には、ＩｎＧａＮからなるＭＱＷ発光層２９が形成されている。ＭＱＷ発光層２９上には、約０．４５μｍの膜厚を有するｐ型ＡｌＧａＮからなるとともに、突出部を有する第２導電型クラッド層３０が形成されている。第２導電型クラッド層３０の突出部の上面上には、約０．１５μｍの膜厚を有するｐ型ＧａＮからなる第２導電型コンタクト層３１が形成されている。この第２導電型コンタクト層３１と第２導電型クラッド層３０の突出部とによって、リッジ部が形成されている。第２導電型コンタクト層３１上に、ｐ側電極３２が形成されている。そして、第２導電型クラッド層３０から、第１導電型コンタクト層２７までの一部領域が除去されている。この露出された第１導電型コンタクト層２７の一部上に、ｎ側電極３３が形成されている。
【００４８】
第２実施形態では、上記のように、立方晶の（１１１）面を表面とするＳｉ基板２１上に、約１０ｎｍの膜厚を有する六方晶のＰｒ2Ｏ3からなる鉄マンガン鉱構造の第１バッファ層２２を形成することによって、Ｓｉ基板２１と窒化物系半導体各層（２４〜３１）との応力を緩和することが可能となる。また、第１バッファ層２２の表面が（０００１）面となるとともに、第１バッファ層２２の［１１−２０］方向がＳｉ基板２１の［１−１０］方向と一致するように配向しているので、Ｓｉ基板２１の［１１０］方向の隣接原子間隔との格子定数差（０．３％）が小さい第１バッファ層２２を得ることができる。これにより、基板２１と窒化物系半導体各層（２４〜３１）との間に発生する応力を緩和することができるとともに、格子定数差に起因して第１バッファ層２２に多くの格子欠陥が発生するのを抑制することができるので、第１バッファ層２２上に形成される窒化物系半導体各層（２４〜３１）に多くの格子欠陥が発生するのも抑制することができる。その結果、Ｓｉ基板２１と窒化物系半導体各層（２４〜３１）との間に発生する応力を緩和しながら、格子定数差に起因する格子欠陥が低減された窒化物系半導体各層（２４〜３１）を容易に形成することができる。
【００４９】
また、第２実施形態では、第１バッファ層２２上に、第２バッファ層２３を形成することによって、第１実施形態と同様、第１バッファ層２２上に、直接、窒化物系半導体各層（２４〜３１）を形成するよりも、窒化物系半導体各層（２４〜３１）の結晶性を向上させることができる。その結果、窒化物系半導体各層（２４〜３１）の格子欠陥をより低減することができる。
【００５０】
また、第２実施形態では、上記のように、第１バッファ層２２の表面が（０００１）面となるように配向しているので、第１バッファ層２２の表面が３回対称となる。これにより、第１バッファ層２２上に形成される窒化物系半導体各層（２４〜３１）の表面が（０００１）面になりやすいので、結晶成長が容易で、かつ、結晶欠陥の少ない窒化物系半導体各層（２４〜３１）が得られやすい。
【００５１】
図５〜図８は、図４に示した第２実施形態による窒化物系半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。次に、図４〜図８を参照して、第２実施形態による窒化物系半導体レーザ素子の製造プロセスについて説明する。
【００５２】
まず、図５に示すように、ＭＯＣＶＤ法を用いて、立方晶の（１１１）面を表面とするＳｉ基板２１上に、約１０ｎｍの膜厚を有する六方晶のＰｒ2Ｏ3からなる鉄マンガン鉱構造の第１バッファ層２２を形成する。具体的には、Ｓｉ基板２１を約５００℃〜約８００℃の成長温度に保持するとともに、装置内を約０．４ｋＰａ〜約２４ｋＰａに減圧した状態で、原料ガスとして、Ｐｒ（ＤＰＭ）3およびオゾンを用いることによって、Ｓｉ基板２１上に、第１バッファ層２２の表面が３回対称となるように形成する。この場合、第１バッファ層２２の表面が（０００１）面となるとともに、第１バッファ層２２の［１１−２０］方向が、Ｓｉ基板２１の［１−１０］方向と一致するように配向する。
【００５３】
次に、第１バッファ層２２上に、約１０ｎｍの膜厚を有するＡｌＧａＮからなる第２バッファ層２３および約０．５μｍの膜厚を有するアンドープＧａＮ層２４を順次形成する。
【００５４】
次に、図６に示すように、オーバーハング部２５ａを有するＳｉＮからなるマスク層２５を形成する。このマスク層２５の形成方法としては、まず、アンドープＧａＮ層２４上の全面に、ＳｉＮ層（図示せず）を形成した後、このＳｉＮ層上の所定領域にレジスト（図示せず）を形成する。そして、そのレジストをマスクとして、ＳｉＮ層をウェットエッチングすることによって、オーバーハング部２５ａを有するマスク層２５を形成することができる。なお、このマスク層２５は、約１０ｎｍ〜約１０００ｎｍの膜厚を有するとともに、約７μｍの周期を有するストライプ状（細長状）に形成する。また、マスク層２５の開口部は、たとえば、アンドープＧａＮ層２４の［１１−２０］方向または［１−１００］方向に形成するのが好ましい。
【００５５】
この後、図７に示すように、ＭＯＣＶＤ法またはＨＶＰＥ法（Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｅｐｉｔａｘｙ；ハイドライド気相成長法）を用いて、Ｓｉ基板２１を約９５０℃〜約１２００℃の成長温度に保持した状態で、マスク層２５を選択成長マスクとして、アンドープＧａＮ層２４上に、約２μｍの膜厚を有するアンドープＧａＮ層２６を選択横方向成長させる。
【００５６】
ここで、アンドープＧａＮ層２６を成長させる際、マスク層２５がオーバーハング部２５ａを有するので、オーバーハング部２５ａの下方には、原料が届きにくくなる。これにより、原料が届きやすいオーバーハング２５ａ間の中央部付近では、アンドープＧａＮ層２６の成長速度が速くなるとともに、原料が届きにくいオーバーハング部２５ａの下方では、アンドープＧａＮ層２６の成長速度が遅くなる。このため、ファセット形状（台形状）のアンドープＧａＮ層２６が形成されやすくなるとともに、ファセット形状（台形状）のアンドープＧａＮ層２６の側面が、徐々に横方向に成長するので、アンドープＧａＮ層２６の膜厚が、マスク層２５の膜厚よりも薄い成長初期の段階から横方向成長が促進される。このため、アンドープＧａＮ層２６の成長初期段階から転位が横方向へ曲げられるので、アンドープＧａＮ層２６の成長初期段階から縦方向に伝播する転位を低減することができる。これにより、低転位のアンドープＧａＮ層２６を薄い膜厚でヘテロ成長させることができる。
【００５７】
次に、アンドープＧａＮ層２６上に、ＭＯＣＶＤ法またはＨＶＰＥ法を用いて、約４μｍの膜厚を有するｎ型ＧａＮからなる第１導電型コンタクト層２７、約０．４５μｍの膜厚を有するｎ型ＡｌＧａＮからなる第１導電型クラッド層２８、ＩｎＧａＮからなるＭＱＷ発光層２９、突出部を有する約０．４５μｍの膜厚のｐ型ＡｌＧａＮからなる第２導電型クラッド層３０、および、約０．１５μｍの膜厚を有するｐ型ＧａＮからなる第２導電型コンタクト層３１を順次形成する。
【００５８】
次に、図８に示すように、第２導電型コンタクト層３１上に、ＣＶＤ法を用いて、ＳｉＯ2膜（図示せず）を形成した後、フォトリソグラフィー技術およびエッチング技術を用いて、ＳｉＯ2膜をパターニングする。そして、そのＳｉＯ2膜をマスクとして、ＲＩＥ法を用いて、第２導電型コンタクト層３１、第２導電型クラッド層３０、ＭＱＷ発光層２９、第１導電型クラッド層２８、および、第１導電型コンタクト層２７の途中までエッチング除去することによって、第１導電型コンタクト層２７の上面の一部を露出させる。この後、フォトリソグラフィー技術とドライエッチング技術とを用いて、第２導電型コンタクト層３１から第２導電型クラッド層３０の一部をエッチング除去することにより、リッジ部を形成する。
【００５９】
最後に、図４に示したように、真空蒸着法を用いて、リッジ部上の第２導電型コンタクト層３１上に、ｐ側電極３２を形成する。そして、露出された第１導電型コンタクト層２７の一部上に、ｎ側電極３３を形成する。このようにして、第２実施形態の窒化物系半導体レーザ素子（ＬＤ）が形成される。
【００６０】
第２実施形態の製造プロセスでは、上記のように、オーバーハング部２５ａを有するマスク層２５を用いて選択横方向成長により形成した低転位のアンドープＧａＮ層２６上に、窒化物系半導体各層（２７〜３１）を形成することによって、低転位で、かつ、厚みの薄い窒化物系半導体各層（２７〜３１）を形成することができる。その結果、厚みが薄く、かつ、良好な素子特性を有する窒化物系半導体レーザ素子を得ることができる。
【００６１】
（第１参考形態）
図９は、本発明の第１参考形態による窒化物系半導体レーザ素子（ＬＤ）を示した断面図である。この第１参考形態では、上記第１および第２実施形態と異なり、立方晶の鉄マンガン鉱構造のＳｍ2Ｏ3からなる第１バッファ層を形成する場合について説明する。
【００６２】
この第１参考形態による窒化物系半導体レーザ素子では、図９に示すように、立方晶の（１１１）面を表面とするＳｉ基板４１上に、約１０ｎｍ〜約１０００ｎｍの膜厚を有する立方晶の鉄マンガン鉱構造のＳｍ2Ｏ3からなる第１バッファ層４２が形成されている。この第１バッファ層４２の表面は、３回対称となるように形成されている。この第１バッファ層４２は、約７μｍの周期を有するストライプ状（細長状）に形成されている。また、第１バッファ層４２の表面が（１１１）面となるとともに、第１バッファ層４２の［１−１０］方向が、Ｓｉ基板４１の［１−１０］方向と一致するように配向している。この場合、Ｓｉ基板４１の格子定数が、０．５４３１ｎｍであるのに対して、第１バッファ層４２の格子定数は、１．０８５ｎｍであり、Ｓｉ基板４１の格子定数と、第１バッファ層４２の格子定数の１／２倍との違いは、２．４％と小さい。なお、Ｓｉ基板４１は、本発明の「基板」の一例であり、第１バッファ層４２は、本発明の「第１バッファ層」の参考例である。
【００６３】
そして、Ｓｉ基板４１上および第１バッファ層４２上には、約２μｍの膜厚を有するアンドープＧａＮ層４３が形成されている。なお、このアンドープＧａＮ層４３から上に形成されているｎ型ＧａＮからなる第１導電型コンタクト層２７、ｎ型ＡｌＧａＮからなる第１導電型クラッド層２８、ＩｎＧａＮからなるＭＱＷ発光層２９、ｐ型ＡｌＧａＮからなる第２導電型クラッド層３０、ｐ型ＧａＮからなる第２導電型コンタクト層３１、ｐ側電極３２、および、ｎ側電極３３の組成および膜厚は、図４に示した第２実施形態と同様である。
【００６４】
第１参考形態では、上記のように、立方晶の（１１１）面を表面とするＳｉ基板４１上に、立方晶のＳｍ2Ｏ3からなる鉄マンガン鉱構造の第１バッファ層４２を形成することによって、Ｓｉ基板４１と窒化物系半導体各層（４３、２７〜３１）との応力を緩和することが可能となる。また、第１バッファ層４２の表面が（１１１）面となるとともに、第１バッファ層４２の［１−１０］方向がＳｉ基板４１の［１―１０］方向と一致するように配向しているので、Ｓｉ基板４１の格子定数との差（２．４％）が小さい第１バッファ層４２を得ることができる。これにより、Ｓｉ基板４１と窒化物系半導体各層（４３、２７〜３１）との間に発生する応力を緩和することができるとともに、格子定数差に起因して第１バッファ層４２に多くの格子欠陥が発生するのを抑制することができるので、第１バッファ層４２上に形成される窒化物系半導体各層（４３、２７〜３１）に多くの格子欠陥が発生するのも抑制することができる。その結果、Ｓｉ基板４１と窒化物系半導体各層（４３、２７〜３１）との間に発生する応力を緩和しながら、格子定数差に起因する格子欠陥が低減された窒化物系半導体各層（４３、２７〜３１）を容易に形成することができる。
【００６５】
また、第１参考形態では、上記のように、第１バッファ層４２の表面が（１１１）面となるように配向しているので、第１バッファ層４２の表面が３回対称となる。これにより、第１バッファ層４２上に形成される窒化物系半導体各層（４３、２７〜３１）の表面が（０００１）面になりやすいので、結晶成長が容易で、かつ、結晶欠陥の少ない窒化物系半導体各層（４３、２７〜３１）が得られやすい。
【００６６】
図１０〜図１４は、図９に示した第１参考形態による窒化物系半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。次に、図９〜図１４を参照して、第１参考形態による窒化物系半導体レーザ素子の製造プロセスについて説明する。
【００６７】
まず、図１０に示すように、ＭＯＣＶＤ法を用いて、立方晶の（１１１）面を表面とするＳｉ基板４１上に、約１０ｎｍ〜約１０００ｎｍの膜厚を有する立方晶のＳｍ2Ｏ3からなる鉄マンガン鉱構造の第１バッファ層４２を形成する。具体的には、Ｓｉ基板４１を約５００℃〜約８００℃の成長温度に保持するとともに、装置内を約０．４ｋＰａ〜約２４ｋＰａに減圧した状態で、原料ガスとして、Ｓｍ（ＤＰＭ）3およびオゾンを用いることによって、Ｓｉ基板４１上に、第１バッファ層４２の表面が３回対称となるように形成する。この場合、第１バッファ層４２の表面が（１１１）面となるとともに、第１バッファ層４２の［１−１０］方向が、Ｓｉ基板４１の［１−１０］方向と一致するように配向する。
【００６８】
次に、図１１に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、第１バッファ層４２を、約７μｍの周期を有するストライプ状（細長状）に形成する。また、第１バッファ層４２の開口部は、たとえば、Ｓｉ基板４１の［１１−２］方向または［１−１０］方向に形成するのが好ましい。
【００６９】
この後、ＭＯＣＶＤ法またはＨＶＰＥ法を用いて、Ｓｉ基板４１を約９５０℃〜約１２００℃の成長温度に保持した状態で、第１バッファ層４２間に露出されたＳｉ基板４１上と、第１バッファ層４２上とに、約２μｍの膜厚を有するアンドープＧａＮ層４３を形成する。
【００７０】
ここで、アンドープＧａＮ層４３を成長させる際に、第１バッファ層４２間に露出されたＳｉ基板４１の表面上には、Ｎ2ガスとＳｉとが反応することによって、ＳｉＮなどが形成される。このため、Ｓｉ基板４１上には、アンドープＧａＮ層４３が成長しにくい。また、たとえ成長したとしても、高品質のアンドープＧａＮ層４３が成長しにくい。これに対して、第１バッファ層４２の表面は、（１１１）面となっているので、図１２に示すように、第１バッファ層４２に配向してファセット形状（台形状）のアンドープＧａＮ層４３が成長しやすい。そして、図１３に示すように、第１バッファ層４２上のファセット形状（台形状）のアンドープＧａＮ層４３の側面が、徐々に横方向に成長する。このように、アンドープＧａＮ層４３の横方向の成長が進むことにより、図１４に示すように、各ファセット形状（台形状）のアンドープＧａＮ層４３が合体して連続膜となる。この横方向成長によって、転位が横方向へ曲げられるので、アンドープＧａＮ層４３の縦方向に伝播する転位を低減することができる。その結果、Ｓｉ基板４１上と、第１バッファ層４２上とに、低転位のアンドープＧａＮ層４３を薄い膜厚でヘテロ成長させることができる。
【００７１】
次に、図９に示したように、アンドープＧａＮ層４３上に、ｎ型ＧａＮからなる第１導電型コンタクト層２７、ｎ型ＡｌＧａＮからなる第１導電型クラッド層２８、ＩｎＧａＮからなるＭＱＷ発光層２９、ｐ型ＡｌＧａＮからなる第２導電型クラッド層３０、ｐ型ＧａＮからなる第２導電型コンタクト層３１、ｐ側電極３２、および、ｎ側電極３３を、第２実施形態と同様の製造方法により形成する。このようにして、第１参考形態の窒化物系半導体レーザ素子が形成される。
【００７２】
第１参考形態の製造プロセスでは、上記のように、低転位の窒化物系半導体を形成するまでに必要な窒化物系半導体の成長工程は１回のみであるので、第２実施形態に比べて製造プロセスを簡略化することができる。また、第１バッファ層４２を基板上に部分的に形成することにより選択横方向成長された低転位のアンドープＧａＮ層４３上に、窒化物系半導体各層（２７〜３１）を形成することによって、低転位密度で、かつ、厚みの薄い窒化物系半導体各層（２７〜３１）を形成することができる。その結果、厚みが薄く、かつ、良好な素子特性を有する窒化物系半導体レーザ素子を得ることができる。
【００７３】
（第３実施形態）
図１５は、本発明の第３実施形態による窒化物系半導体からなる面発光半導体レーザ素子（ＬＤ）を示した断面図である。この第３実施形態では、上記第１〜第２実施形態および第１参考形態と異なり、立方晶のペロブスカイト構造のＳｒＴｉＯ3からなる第１バッファ層を形成する場合について説明する。
【００７４】
この第３実施形態による窒化物系半導体からなる面発光半導体レーザ素子では、図１５に示すように、立方晶の（１１１）面を表面とするＳｉ基板５１上に、約１５ｎｍの膜厚を有する立方晶のペロブスカイト構造のＳｒＴｉＯ3からなる第１バッファ層５２が形成されている。この第１バッファ層５２の表面は、３回対称となるように形成されている。また、第１バッファ層５２の表面が（１１１）となるとともに、第１バッファ層５２の［１−１０］方向が、Ｓｉ基板５１の［１−１０］方向と一致するように配向している。この場合、Ｓｉ基板５１の［１−１０］方向の隣接原子間隔が、０．３８４０ｎｍであるのに対して、第１バッファ層５２の［１−１０］方向の隣接原子間隔は、０．５５２３ｎｍであり、Ｓｉ基板５１の隣接原子間隔の３倍と、第１バッファ層５２の隣接原子間隔の２倍との違いは、４．１％と小さい。なお、Ｓｉ基板５１は、本発明の「基板」の一例であり、第１バッファ層５２は、本発明の「第１バッファ層」の一例である。
【００７５】
また、第１バッファ層５２上に、ＳｉＮまたはＳｉＯ2からなる逆メサ形状（逆台形状）のオーバーハング部を有する選択成長膜５３が形成されている。第１バッファ層５２上および選択成長膜５３上に、約１０μｍの膜厚を有するＳｉがドープされたｎ型ＧａＮ層５４が形成されている。ｎ型ＧａＮ層５４上に、約０．４５μｍの膜厚を有するｎ型Ａｌ0.3Ｇａ0.7Ｎからなるｎ型クラッド層５５が形成されている。ｎ型クラッド層５５上に、ＩｎＧａＮからなるＭＱＷ発光層５６が形成されている。ＭＱＷ発光層５６上に、約１０ｎｍの膜厚を有するＡｌ0.2Ｇａ0.8Ｎからなるｐ型保護層５７が形成されている。ｐ型保護層５７上に、約８０ｎｍの膜厚を有するｐ型ＧａＮからなるｐ型クラッド層５８が形成されている。
【００７６】
また、第３実施形態では、ｐ型クラッド層５８上に、周期的な屈折分布を有する２次元フォトニック結晶を含む約３０ｎｍの膜厚を有するｐ型ＧａＮからなるｐ型コンタクト層５９が形成されている。この２次元フォトニック結晶を有するｐ型コンタクト層５９によって、ＭＱＷ発光層５６に２次元の分布帰還作用が与えられる。この場合、レーザ光は、Ｓｉドープのｎ型ＧａＮ層５４からＳｉ基板５１に垂直に出射するとともに、発振波長は約４１０ｎｍである。
【００７７】
また、ｐ型コンタクト層５９上の所定領域に、直径約１００μｍのｐ側電極６０が形成されている。また、Ｓｉ基板５１、第１バッファ層５２、選択成長膜５３およびｎ型ＧａＮ層５４の一部領域は除去されている。そして、Ｓｉ基板５１の裏面上と、Ｓｉ基板５１、第１バッファ層５２およびｎ型ＧａＮ層５４の側面上と、ｎ型ＧａＮ層５４の裏面上の一部とに、直径約１００μｍの開口部を有するｎ側電極６１が形成されている。
【００７８】
第３実施形態では、上記のように、立方晶の（１１１）面を表面とするＳｉ基板５１上に、立方晶のＳｒＴｉＯ3からなるペロブスカイト構造の第１バッファ層５２を形成することによって、Ｓｉ基板５１と窒化物系半導体各層（５４〜５９）との応力を緩和することが可能となる。また、第１バッファ層５２の表面が（１１１）面となるとともに、第１バッファ層５２の［１−１０］方向がＳｉ基板５１の［１−１０］方向と一致するように配向しているので、Ｓｉ基板５１の隣接原子間隔との差（４．１％）が小さい第１バッファ層５２を得ることができる。これにより、Ｓｉ基板５１と窒化物系半導体各層（５４〜５９）との間に発生する応力を緩和することができるとともに、格子定数差に起因して第１バッファ層５２に多くの格子欠陥が発生するのを抑制することができるので、第１バッファ層５２上に形成される窒化物系半導体各層（５４〜５９）に多くの格子欠陥が発生するのも抑制することができる。その結果、Ｓｉ基板５１と窒化物系半導体各層（５４〜５９）との間に発生する応力を緩和しながら、格子定数差に起因する格子欠陥が低減された窒化物系半導体各層（５４〜５９）を容易に形成することができる。
【００７９】
また、第３実施形態では、上記のように、第１バッファ層５２の表面が（１１１）となるように配向しているので、第１バッファ層５２の表面が３回対称となる。これにより、第１バッファ層５２上に形成される窒化物系半導体各層（５４〜５９）の表面が（０００１）面になりやすいので、結晶成長が容易で、かつ、結晶欠陥の少ない窒化物系半導体各層（５４〜５９）が得られやすい。
【００８０】
図１６〜図２４および図２６は、図１５に示した第３実施形態による窒化物系半導体からなる面発光半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。図２５は、図２４に示した製造プロセスにおけるｐ型コンタクト層の詳細上面図である。次に、図１５〜図２６を参照して、第３実施形態による窒化物系半導体からなる面発光半導体レーザ素子の製造プロセスについて説明する。
【００８１】
まず、図１６に示すように、レーザアブレーション法を用いて、立方晶の（１１１）面を表面とするＳｉ基板５１上に、約１５ｎｍの膜厚を有する立方晶のＳｒＴｉＯ3からなるペロブスカイト構造の第１バッファ層５２を形成する。具体的には、Ｓｉ基板５１を約６５０℃の成長温度に保持した状態で、雰囲気酸素圧力が約８Ｐａ〜約４０Ｐａの条件下において、レーザをＳｒＴｉＯ3に集光させることによって、ＳｒＴｉＯ3を加熱する。これにより、蒸発したＳｒＴｉＯ3の分子や原子などを、Ｓｉ基板５１上に堆積させることにより、第１バッファ層５２の表面が３回対称となるように形成する。レーザ光源には、エキシマレーザ（ＡｒＦ：波長１９３ｎｍ、パルス幅２０ｎｓｅｃ）を用いるとともに、エネルギー密度およびパルスの繰り返し周波数は、それぞれ、２Ｊ／ｃｍ2および５Ｈｚとする。この場合、第１バッファ層５２の表面が（１１１）となるとともに、第１バッファ層５２の［１−１０］方向が、Ｓｉ基板５１の［１−１０］方向と一致するように配向する。
【００８２】
次に、プラズマＣＶＤ法を用いて、第１バッファ層５２上に、ＳｉＮまたはＳｉＯ2からなる選択成長膜５３を形成する。その後、図１７に示すように、この選択成長膜５３をオーバーハング部を有する逆メサ形状（台形形状）に形成する。このようなオーバーハング部を有する逆メサ形状の選択成長膜５３の形成方法としては、まず、選択成長膜５３上の所定領域にレジスト（図示せず）を形成する。そして、そのレジストをマスクとして、選択成長膜５３をウェットエッチングすることによって、オーバーハング部を有する選択成長膜５３を形成する。このとき、選択成長膜５３をエッチングする幅ｗ（μｍ）、および、エッチングをせずに残す選択成長膜５３の幅ｂ（μｍ）は、それぞれ、約４０μｍ以下とするのが好ましい。なお、幅ｂ（μｍ）＋幅ｗ（μｍ）＞約４０μｍとなる場合においては、選択成長膜５３上に形成する後述のｎ型ＧａＮ層５４の平坦化が困難となる傾向がある。このため、幅ｂ（μｍ）＋幅ｗ（μｍ）＜約４０μｍとするのが好ましい。この第３実施形態では、選択成長膜５３をエッチングする幅ｗ（μｍ）およびエッチングをせずに残す選択成長膜５３の幅ｂ（μｍ）は、それぞれ、約０．５μｍとしている。
【００８３】
次に、図１８〜図２０に示すように、ＭＯＣＶＤ法を用いて、Ｓｉ基板５１を約１１５０℃の成長温度に保持した状態で、第１バッファ層５２上と、選択成長膜５３上とに、Ｓｉがドープされたｎ型ＧａＮ層５４を形成する。ここで、ｎ型ＧａＮ層５４を成長させる際、成長初期において、選択成長膜５３のオーバーハング部の下方には、原料が届きにくくなる。その一方、オーバーハング部間の中央部付近に位置する第１バッファ層５２上には原料が届きやすい。このため、オーバーハング部間の中央部付近に位置する第１バッファ層５２上では、ｎ型ＧａＮ層５４の縦（ｃ軸）方向の成長速度が速くなるとともに、オーバーハング部の下方では、ｎ型ＧａＮ層５４の成長速度が遅くなる。このため、成長初期の段階から、ファセット形状（台形状）のｎ型ＧａＮ層５４が形成されやすくなる。そして、図１８および図１９に示すように、ファセット形状のｎ型ＧａＮ層５４の成長が進むにつれて、ファセット形状のｎ型ＧａＮ層５４の側面が徐々に横方向にも成長する。これにより、選択成長膜５３上にも、ｎ型ＧａＮ層５４が形成される。さらに、ｎ型ＧａＮ層５４の成長が進むことによって、図２０に示すように、各ファセット形状のｎ型ＧａＮ層５４が合体して連続膜となる。これにより、平坦化された約１０μｍの膜厚を有するｎ型ＧａＮ層が形成される。このように、ｎ型ＧａＮ層５４が成長初期の段階から横方向に成長するので、ｎ型ＧａＮ層５４に発生する転位は、成長初期の段階からｎ型ＧａＮ層５４の（０００１）面に平行な横方向に折り曲げられる。これにより、ｎ型ＧａＮ層５４の縦（ｃ軸）方向に伝播する転位を低減することができる。
【００８４】
次に、図２１に示すように、ＭＯＣＶＤ法またはＨＶＰＥ法を用いて、ｎ型ＧａＮ層５４上に、約０．４５μｍの膜厚を有するｎ型Ａｌ0.3Ｇａ0.7Ｎからなるｎ型クラッド層５５、ＩｎＧａＮからなるＭＱＷ発光層５６、約１０ｎｍの膜厚を有するＡｌ0.2Ｇａ0.8Ｎからなるｐ型保護層５７、および、約８０ｎｍの膜厚を有するｐ型ＧａＮからなるｐ型クラッド層５８を順次形成する。
【００８５】
次に、図２２〜図２５に示すように、ｐ型クラッド層５８上に、周期的な屈折分布を有する２次元フォトニック結晶を含む約３０ｎｍの膜厚を有するｐ型ＧａＮからなるｐ型コンタクト層５９を形成する。具体的には、まず、図２２に示すように、電子線描画などを用いたリソグラフィー技術およびエッチング技術により、ＳｉＮからなる円柱パターン６２を形成する。その後、図２３に示すように、円柱パターン６２間に露出しているｐ型クラッド層５８上に、ｐ型ＧａＮからなるｐ型コンタクト層５９を選択成長させた後、バッファードフッ酸によりＳｉＮからなる円柱パターン６２を除去する。これにより、図２４および図２５に示すように、約１６０ｎｍの直径と約３０ｎｍの深さとを有する６回対称に配置された複数の円形穴５９ａを含むｐ型ＧａＮからなるｐ型コンタクト層５９を形成する。このような６回対称に配置された円形穴５９ａを有するｐ型コンタクト層５９は、周期的な屈折分布を有する２次元フォトニック結晶を含むことになる。また、図２５に示すように、図２５中の間隔Ｄ（約２９０ｎｍ）は、２次元フォトニック結晶の格子間隔と一致する。この間隔Ｄは、ｐ型クラッド層５８中のレーザ発振波長λ（λは半導体レーザ中のレーザ光の波長）のほぼ２／√３倍になるのが好ましい。ただし、この場合には、微細な加工が必要となる。したがって、第３実施形態では、間隔Ｄをｐ型クラッド層５８中のレーザ発振波長λのほぼ４／√３倍になるように設計する。これにより、円形穴５９ａを形成するための加工がより容易になる。
【００８６】
次に、図２６に示すように、Ｓｉ基板５１の裏面をＳｉ基板５１が約８０μｍの厚みになるまで研磨する。その後、フォトリソグラフィー技術およびＫＯＨ溶液によるウェットエッチング技術を用いて、電流通路に対向するＳｉ基板５１の裏面に、第１バッファ層５２が露出するように、約１５０μｍの直径を有する円形形状の穴を形成する。さらに、ＲＩＥ法を用いて、第１バッファ層５２の露出している部分を除去する。そして、ＳｉＮまたはＳｉＯ2からなる選択成長膜５３が完全に除去されるまで、ｎ型ＧａＮ層５４をエッチングすることによって、ｎ型ＧａＮ層５４の露出された裏面を平坦にする。
【００８７】
最後に、図１５に示したように、真空蒸着法を用いて、ｐ型コンタクト層５９上に、約１００μｍの直径を有するｐ側電極６０を形成する。そして、Ｓｉ基板５１の裏面上と、Ｓｉ基板５１、第１バッファ層５２、および、ｎ型ＧａＮ層５４の側面上と、ｎ型ＧａＮ層５４の裏面上の一部とに、約１００ｎｍの直径を有する開口部を含むｎ側電極６１を形成する。
【００８８】
第３実施形態の製造プロセスでは、上記のように、低転位の窒化物系半導体を形成するまでに必要な窒化物系半導体の成長工程は１回のみであるので、第２実施形態に比べて製造プロセスを簡略化することができる。また、第１バッファ層５２の一部が露出するように形成した選択成長膜５３を用いて選択横方向成長により形成した低転位のｎ型ＧａＮ層５４上に、窒化物系半導体各層（５５〜５９）を形成することによって、低転位の窒化物系半導体各層（５５〜５９）を形成することができる。その結果、良好な素子特性を有する窒化物系半導体レーザ素子を得ることができる。
【００８９】
（第４実施形態）
図２７は、本発明の第４実施形態による窒化物系半導体レーザ素子（ＬＤ）の断面図である。この第４実施形態では、上記第１〜第３実施形態および第１参考形態と異なり、立方晶のＣａＦ2構造のＣｅＯ2からなる第１バッファ層を形成する場合について説明する。
【００９０】
この第４実施形態による窒化物系半導体レーザ素子では、図２７に示すように、ストライプ状の凹部を有する立方晶の（１１１）面を表面とするＳｉ基板７１上に、約１５ｎｍの膜厚を有する立方晶のＣａＦ2構造のＣｅＯ2からなる第１バッファ層７２が形成されている。この第１バッファ層７２の表面は、３回対称となるように形成されている。また、第１バッファ層７２の表面が（１１１）面となるとともに、第１バッファ層７２の［１−１０］方向が、Ｓｉ基板７１の［１−１０］方向と一致するように配向している。この場合、Ｓｉ基板７１の格子定数が、０．５４３１ｎｍであるのに対して、第１バッファ層７２の格子定数は０．５４１１であり、Ｓｉ基板７１の格子定数と、第１バッファ層７２との格子定数の違いは、０．４％と小さい。なお、Ｓｉ基板７１は、本発明の「基板」の一例であり、第１バッファ層７２は、本発明の「第１バッファ層」の一例である。
【００９１】
また、第１バッファ層７２上に、約１０ｎｍの膜厚を有するアンドープＡｌＧａＮからなる第２バッファ層７３が形成されている。なお、この第２バッファ層７３は、本発明の「第２バッファ層」の一例である。第２バッファ層７３上には、アンドープＧａＮ層７４が形成されている。なお、このアンドープＧａＮ層７４から上に形成されているｎ型ＧａＮからなる第１導電型コンタクト層２７、ｎ型ＡｌＧａＮからなる第１導電型クラッド層２８、ＩｎＧａＮからなるＭＱＷ発光層２９、ｐ型ＡｌＧａＮからなる第２導電型クラッド層３０、ｐ型ＧａＮからなる第２導電型コンタクト層３１、ｐ側電極３２、および、ｎ側電極３３の組成および膜厚は、図４に示した第２実施形態と同様である。
【００９２】
第４実施形態では、上記のように、立方晶の（１１１）面を表面とするＳｉ基板７１上に、立方晶のＣｅＯ2からなるＣａＦ2構造の第１バッファ層７２を形成することによって、Ｓｉ基板７１と窒化物系半導体各層（７４、２７〜３１）との応力を緩和することが可能となる。また、第１バッファ層７２の表面が（１１１）面となるとともに、第１バッファ層７２の［１−１０］方向がＳｉ基板７１の［１−１０］方向と一致するように配向しているので、Ｓｉ基板７１の格子定数との差（０．４％）が小さい第１バッファ層７２を得ることができる。これにより、Ｓｉ基板７１と窒化物系半導体各層（７４、２７〜３１）との間に発生する応力を緩和することができるとともに、格子定数差に起因して第１バッファ層７２に多くの格子欠陥が発生するのを抑制することができるので、第１バッファ層７２上に形成される窒化物系半導体各層（７４、２７〜３１）に多くの格子欠陥が発生するのも抑制することができる。その結果、Ｓｉ基板７１と窒化物系半導体各層（７４、２７〜３１）との間に発生する応力を緩和しながら、格子定数差に起因する格子欠陥が低減された窒化物系半導体各層（７４、２７〜３１）を容易に形成することができる。
【００９３】
また、第４実施形態では、第１バッファ層７２上に、第２バッファ層７３を形成することによって、第１バッファ層７２上に、直接、窒化物系半導体各層（７４、２７〜３１）を形成するよりも、窒化物系半導体各層（７４、２７〜３１）の結晶性を向上させることができる。その結果、窒化物系半導体各層（７４、２７〜３１）の格子定数をより低減することができる。
【００９４】
また、第４実施形態では、上記のように、第１バッファ層７２の表面が（１１１）面となるように配向しているので、第１バッファ層７２の表面が３回対称となる。これにより、第１バッファ層７２上に形成される窒化物系半導体各層（７４、２７〜３１）の表面が（０００１）面になりやすいので、結晶成長が容易で、かつ、結晶欠陥の少ない窒化物系半導体各層（７４、２７〜３１）が得られやすい。
【００９５】
図２８〜図３１は、図２７に示した第４実施形態による窒化物系半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。次に、図２７〜図３１を参照して、第４実施形態による窒化物系半導体レーザ素子の製造プロセスについて説明する。
【００９６】
まず、図２８に示すように、フォトリソグラフィー技術およびＫＯＨ溶液によるウェットエッチング技術を用いて、Ｓｉ基板７１の［１−１０］方向に延伸するストライプ状の凹部を形成する。この凹部の幅、凸部の幅および凸部の高さは、それぞれ、約２２μｍ、約３μｍおよび約２μｍとする。また、エッチングする側面は、（１１０）面および（００１）面とする。その後、イオンビーム支援電子ビーム蒸着法を用いて、凹凸部を有する立方晶の（１１１）面を表面とするＳｉ基板７１上に、約１５ｎｍの膜厚を有する立方晶のＣｅＯ2からなるＣａＦ2構造の第１バッファ層７２を形成する。具体的には、Ｓｉ基板７１を約５７０℃の成長温度に保持した状態にするとともに、ストイキメオトリ（化学量論比）を保つために、酸素ガスを約１.１×１０-3Ｐａ（８×１０-6Ｔｏｒｒ）の圧力で導入する。そして、加速エネルギーが、約１ｋｅＶ〜約５ｋｅＶ程度のＯ2、ＡｒおよびＸｅなどのイオンビームを、ペレット状のＣｅＯ2に照射することによって、ペレット状のＣｅＯ2を加熱する。これにより、蒸発したＣｅＯ2の分子や原子などを、Ｓｉ基板７１上に堆積させることにより、第１バッファ層７２の表面が３回対称となるように形成する。この場合、第１バッファ層７２の表面が（１１１）面となるとともに、第１バッファ層７２の［１−１０］方向が、Ｓｉ基板７１の［１−１０］方向と一致するように配向する。
【００９７】
次に、ＭＯＣＶＤ法またはＨＶＰＥ法を用いて、Ｓｉ基板７１を約６００℃の成長温度に保持した状態で、第１バッファ層７２上に、約１０ｎｍの膜厚を有するアンドープＡｌＧａＮからなる第２バッファ層７３を形成する。
【００９８】
次に、図２９〜図３１に示すように、Ｓｉ基板７１を約１１５０℃の成長温度に保持した状態で、第２バッファ層７３上に、約１０μｍの膜厚を有するアンドープＧａＮ層７４を形成する。この、アンドープＧａＮ層７４を形成する際、図２９および図３０に示すように、第２バッファ層７３の段差部側面上および凸部上面上に成長しているファセット形状（台形状）のアンドープＧａＮ層７４の側面が、徐々に内方向に横方向成長する。これにより、アンドープＧａＮ層７４の（０００１）面の内方向に転位が折れ曲がる。さらに、アンドープＧａＮ層７４の成長が進むことによって、図３１に示すように、約１０μｍの膜厚を有する上面が平坦なアンドープＧａＮ層７４が形成される。その結果、表面付近の転位が低減された良質なアンドープＧａＮ層７４を得ることができる。
【００９９】
次に、図２７に示したように、アンドープＧａＮ層７４上に、ｎ型ＧａＮからなる第１導電型コンタクト層２７、ｎ型ＡｌＧａＮからなる第１導電型クラッド層２８、ＩｎＧａＮからなるＭＱＷ発光層２９、ｐ型ＡｌＧａＮからなる第２導電型クラッド層３０、ｐ型ＧａＮからなる第２導電型コンタクト層３１、ｐ側電極３２、および、ｎ側電極３３を、第２実施形態と同様の製造プロセスにより形成する。このようにして、第４実施形態の窒化物系半導体レーザ素子が形成される。
【０１００】
第４実施形態の製造プロセスでは、上記のように、低転位の窒化物系半導体を形成するまでに必要な窒化物系半導体の成長工程は１回のみであるので、第２実施形態に比べて製造プロセスを簡略化することができる。また、凹部を有するＳｉ基板７１上に第１バッファ層７２を形成することにより、表面に凹部を有する形状の第１バッファ層７２を形成できる。この表面に凹部を有する第１バッファ層７２上に横方向成長により形成した低転位のアンドープＧａＮ層７４上に、窒化物系半導体各層（２７〜３１）を形成することによって、低転位の窒化物系半導体各層（２７〜３１）を形成することができる。その結果、良好な素子特性を有する半導体レーザ素子を得ることができる。
【０１０１】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１０２】
たとえば、上記第１〜第４実施形態および第１参考形態では、本発明を発光素子に適用する例を示したが、本発明はこれに限らず、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）、ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ；ヘテロ接合バイポーラトランジスタ）、受光素子、および、太陽電池にも適用可能である。
【０１０３】
また、上記第１〜第４実施形態および第１参考形態では、第１バッファ層の形成方法として、ＭＯＣＶＤ法、レーザアブレーション法、および、電子ビーム蒸着法を用いたが、本発明はこれに限らず、スパッタ法やゾル−ゲル法などの他の方法を用いてもよい。また、ＭＯＣＶＤ法を用いる場合に、ＳｒＴｉＯ3を形成する際の原料ガスとしては、Ｓｒ（Ｃｐ）2、Ｓｒ（ＤＰＭ）2、Ｔｉ（ＯｉＰｒ）4、ＴｉＯ（ＤＰＭ）2、Ｈ2Ｏ、および、Ｏ2などがある。なお、Ｃｐは、Ｃ5Ｈ5、Ｃ5ｉＰｒ3Ｈ2、Ｃ5ｔＢｕ3Ｈ2、および、Ｃ5Ｍｅ5などである。この場合、ｔＢｕは、（ＣＨ3）3Ｃであり、Ｍｅは、ＣＨ3である。ｉＰｒは、（ＣＨ3）2ＣＨである。Ｙ2Ｏ3を形成する際の原料ガスとしては、Ｙ（ＤＰＭ）3、および、Ｏ3などがある。なお、ＤＰＭは、ｄｉｐｉｖａｌｏｙｌｍｅｔｈａｎａｔｏ[Ｃ11Ｈ18Ｏ2]である。Ｌ2Ｏ3（Ｌはランタノイド元素）を形成する際の原料ガスとしては、Ｌ（ＤＰＭ）3、および、Ｏ3などがある。
【０１０４】
また、上記第３実施形態では、レーザアブレーション法を用いて、Ｓｉ基板５１上に、第１バッファ層５２を形成したが、本発明はこれに限らず、ゾル−ゲル法またはＥＣＲスパッタ法を用いて、Ｓｉ基板５１上に、第１バッファ層５２を形成してもよい。ゾル−ゲル法を用いる場合、原料溶液として、Ｓｒ（ＣＨ1Ｈ15ＣＯＯ）2と、Ｔｉ（ＯｉＰｒ）4とのエチルアルコール溶液を用いて、原料溶液をＳｉ基板５１上にスピンコートする。そして、約３５０℃で約１分間乾燥した後、約６００℃〜約７５０℃で約３０分間のアニールを行うことにより、ＳｒＴｉＯ3からなる第１バッファ層５２を形成する。また、ＥＣＲスパッタ法を用いる場合には、ターゲットとしてＳｒＴｉＯ3を用いるとともに、スパッタガスとして約０．０２５ＰａのＯ2ガスを用いて、Ｓｉ基板５１の温度が約４００℃の条件下において、Ｓｉ基板５１上にＳｒＴｉＯ3からなる第１バッファ層５２を形成する。
【０１０５】
また、上記第１〜第４実施形態および第１参考形態では、第１バッファ層の材料として、立方晶のペロブスカイト構造、立方晶の鉄マンガン鉱構造、立方晶のＣａＦ2構造、および、六方晶の鉄マンガン鉱構造を用いたが、本発明はこれに限らず、立方晶のペロブスカイト構造、立方晶の鉄マンガン鉱構造、立方晶のＣａＦ2構造、および、六方晶の鉄マンガン鉱構造のうちの、１つの構造を有する材料からなる多結晶または単結晶の材料であれば、いずれの材料を用いてもよい。また、立方晶のＣａＦ2構造の材料として、ＬＯ2（Ｌはランタノイド元素）でもよく、特に、ＰｒＯ2、および、ＣｅＯ2が好ましい。また、六方晶の鉄マンガン鉱構造の材料として、Ｌａ2Ｏ3（ａ軸の格子定数は０．３９４５ｎｍ）、Ｃｅ2Ｏ3（ａ軸の格子定数は０．３８８０ｎｍ）、および、Ｎｄ2Ｏ3（ａ軸の格子定数は０．３８４１ｎｍ）でもよく、特に、Ｐｒ2Ｏ3、および、Ｎｄ2Ｏ3が好ましい。
【０１０６】
また、立方晶の鉄マンガン鉱構造の材料として、Ｙ2Ｏ3（格子定数は１．０６ｎｍ）、立方晶の鉄マンガン鉱構造のＰｒ2Ｏ3（格子定数は１．１１４ｎｍ）、立方晶の鉄マンガン鉱構造のＮｄ2Ｏ3（格子定数は１．１０５ｎｍ）、Ｅｕ2Ｏ3（格子定数は１．０７９ｎｍ）、Ｇｄ2Ｏ3（格子定数は１．０７９ｎｍ）、Ｔｂ2Ｏ3（格子定数は１．０５７ｎｍ）、Ｄｙ2Ｏ3（格子定数は１．０６３ｎｍ）、Ｈｏ2Ｏ3（格子定数は１．０５８ｎｍ）、Ｅｒ2Ｏ3（格子定数は１．０５４ｎｍ）、Ｔｍ2Ｏ3（格子定数は１．０５２ｎｍ）、Ｙｂ2Ｏ3（格子定数は１．０３９ｎｍ）、および、Ｌｕ2Ｏ3（格子定数は１．０３７ｎｍ）などのＬ2Ｏ3（Ｌはランタノイド元素）でもよく、特に、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、および、Ｇｄ2Ｏ3が好ましい。さらに、第１バッファ層の材料としては、ＳｒＴｉＯ3、Ｌ2Ｏ3（Ｌはランタノイド元素）、ＰｒＯ2、ＣｅＯ2、および、Ｙ2Ｏ3の少なくとも１つを含むことが好ましい。この場合、配向性の良好な第１バッファ層を得ることができる。
【０１０７】
また、上記第１〜第４実施形態および第１参考形態では、立方晶の（１１１）面を表面とするＳｉ基板を用いたが、本発明はこれに限らず、立方晶の（１１１）面を有するＳｉ基板以外の基板や、六方晶の（０００１）面を表面とする基板を用いてもよい。ただし、立方晶の（１１１）面を表面とする基板を用いる方が、最も好ましい。
【０１０８】
また、上記第１〜第４実施形態および第１参考形態では、立方晶の（１１１）面を表面とする基板として、Ｓｉ（１１１）面基板を用いたが、本発明はこれに限らず、ＧａＰ（１１１）Ａ面基板、または、ＧａＰ（１１１）Ｂ面基板を用いても、Ｓｉ（１１１）面基板の次によい。この場合、第１バッファ層としては、ＣｅＯ2、六方晶の鉄マンガン鉱構造のＣｅ2Ｏ3、六方晶の鉄マンガン鉱構造のＰｒ2Ｏ3、六方晶の鉄マンガン鉱構造のＮｄ2Ｏ3、および、立方晶の鉄マンガン鉱構造のＳｍ2Ｏ3が好ましい。また、基板として、ＧａＡｓ（１１１）Ａ面、または、ＧａＡｓ（１１１）Ｂ面を用いてもよい。この場合、第１バッファ層としては、六方晶の鉄マンガン鉱構造のＬａ2Ｏ3、および、立方晶の鉄マンガン鉱構造のＰｒ2Ｏ3が、比較的好ましい。さらに、ＭＢ2（ＭはＡｌ、Ｔｉ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、および、Ｃｒなどの金属元素）などで示されるホウ素化合物基板を用いてもよい。さらに、六方晶の（０００１）面を表面とする基板として、２Ｈ−ＺｎＳ（０００１）などの基板を用いてもよい。
【０１０９】
また、上記第１〜第４実施形態および第１参考形態では、Ｖ族からは、窒素のみを含む半導体を用いたが、本発明はこれに限らず、Ｖ族の窒素以外の少なくとも１つの元素と、窒素とを含む半導体を用いてもよい。たとえば、ＧａＩｎＡｓＮ、および、ＧａＩｎＮＰなどがある。
【０１１０】
また、上記第１〜第４実施形態および第１参考形態では、窒化物系半導体層の成長方法として、ＭＯＣＶＤ法およびＨＶＰＥ法を用いたが、本発明はこれに限らず、ＴＭＡｌ、ＴＭＧａ、ＴＭＩｎ、ＮＨ3、ＳｉＨ4、および、Ｃｐ2Ｍｇを原料ガスとして用いるＭＢＥ法（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ；分子線エピタキシャル成長法）を用いてもよい。
【０１１２】
また、上記第１〜第４実施形態および第１参考形態では、Ｓｉ基板の（１１１）面上に第１バッファ層の表面が３回対称になるように形成することにより、第１バッファ層上にウルツ鉱構造の窒化物系半導体を形成したが、本発明はこれに限らず、窒化物系半導体以外の六方晶の半導体にも適用可能である。たとえば、ウルツ鉱構造のＺｎＯをＳｉ基板の（１１１）面上の第１バッファ層上に形成してもよい。また、ウルツ鉱構造のＺｎＯの他に、ウルツ鉱構造のＺｎＯにＢｅ、Ｍｇ、Ｃｄ、Ｈｇ、Ｓ、ＳｅまたはＴｅを含む混晶半導体であってもよい。これらの半導体は、熱膨張係数がＳｉより大きい。
【０１１３】
また、上記第１、第２および第４実施形態では、第１バッファ層上に、第２バッファ層を形成した後、第２バッファ層上に、窒化物系半導体層を形成したが、本発明はこれに限らず、第２バッファ層を形成せずに、第１バッファ層上に、直接窒化物系半導体層を形成してもよい。ただし、窒化物系半導体層の結晶性を向上させるためには第１バッファ層、第２バッファ層および窒化物系半導体層を順次形成する方が好ましい。
【０１１４】
また、上記第１実施形態では、ｐ型コンタクト層９上に、約２０ｎｍの膜厚を有する下層のＰｄ層と約４０ｎｍの膜厚を有する上層のＡｕ層とからなるｐ側透光性電極１０を形成したが、本発明はこれに限らず、光を透過させるための間隙を有するｐ側透光性電極を形成してもよい。たとえば、ｐ型コンタクト層９上に、約２０μｍの電極幅と約５０μｍの電極間距離とを有するネット（網目）形状の電極を形成してもよい。この場合、電極としては、表面の約１０％を覆うように形成された、約１００ｎｍの膜厚を有する下層のＰｄ層と約１００ｎｍの膜厚を有する上層のＡｕ層とからなる電極を形成してもよい。
【０１１５】
また、上記第１実施形態では、パラジウム（Ｐｄ）層をｐ側透光性電極１０の下層として形成したが、本発明はこれに限らず、パラジウム（Ｐｄ）層に代えて、ニッケル（Ｎｉ）、白金（Ｐｔ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、および、イリジウム（Ｉｒ）からなるグループより選択される少なくとも１つを含む金属、または、合金からなる層をｐ側透光性電極１０の下層として形成してもよい。特に、Ｎｉ、ＰｄまたはＰｔからなる層をｐ側透光性電極１０の下層として用いれば、良好なオーミック接触を得ることができる。
【０１１６】
また、上記第１実施形態では、金（Ａｕ）からなる層をｐ側透光性電極１０の上層として形成したが、本発明はこれに限らず、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、および、マグネシウム（Ｍｇ）からなるグループより選択される少なくとも１つを含む酸化物からなる層をｐ側透光性電極１０の上層として形成してもよい。具体的には、ＺｎＯ、Ｉｎ2Ｏ3、ＳｎＯ2、ＩＴＯ（ＩｎとＳｎとの酸化物）、および、ＭｇＯなどが考えられる。
【０１１７】
また、上記第１実施形態では、ｐ型層側にｐ側透光性電極１０を形成したが、本発明はこれに限らず、ｎ型層側に透光性電極を形成し、ｎ型層側から光を取り出すようにしてもよい。この場合、ｐ型層側よりｎ型層側の方が、高いキャリア濃度を容易に得ることができるので、オーミック接触を得られやすい。これにより、ｎ型層側に透光性電極を形成しやすい。ｎ型層側の透光性電極の材料としては、ＴｉおよびＡｌなどの金属の薄膜の他に、ＺｎＯ、Ｉｎ2Ｏ3、ＳｎＯ2、および、ＩＴＯ（ＩｎとＳｎとの酸化物）などが考えられる。
【０１１８】
また、上記第１実施形態では、Ｍｇがドープされたｐ型Ｇａ0.15Ｉｎ0.85Ｎからなるｐ型コンタクト層９、または、上記第２〜第４実施形態では、Ｍｇがドープされたｐ型ＧａＮからなるｐ型コンタクト層を形成したが、本発明はこれに限らず、ＧａＴｌＮ、および、ＧａＩｎＴｌＮなどのＴｌを含む窒化物系半導体、または、ＧａＡｓＮ、ＧａＩｎＡｓＮ、ＧａＮＰ、および、ＧａＩｎＮＰなどのＡｓ、または、Ｐを含む窒化物系半導体からなるｐ型コンタクト層を形成してもよい。ただし、ＧａＩｎＮやＧａＮが、最も作製しやすい。
【０１１９】
また、上記第２実施形態では、ＳｉＮからなるマスク層２５を選択成長マスクとして用いることによって、低転位密度の窒化物系半導体層を成長したが、本発明はこれに限らず、ＰＥＮＤＥＯ法、または、ＧａＮ層に凹凸を形成後に成長させる方法などを用いてもよい。この場合、上記第２実施形態と同様、低転位密度の窒化物系半導体層を得ることができる。
【０１２０】
また、上記第２〜第３実施形態および第１参考形態では、マスク層２５、第１バッファ層４２、および、選択成長膜５３のパターニング形状は、ストライプ状（細長状）に形成したが、本発明はこれに限らず、円形、六角形または三角形でもよい。
【０１２１】
また、上記第３実施形態および第１参考形態では、Ｓｉ基板上に、部分的に形成された第１バッファ層４２、または、一部を露出するように形成された第１バッファ層５２を形成したが、本発明はこれに限らず、少なくとも、どちらか一方の構造を有するように形成してもよい。たとえば、基板上にストライプ状に形成された選択成長膜の開口部に第１バッファ層を有する構造を形成してもよい。この場合、上記第３および第３実施形態と同様、低転位密度の窒化物系半導体層を得ることができる。
【０１２２】
また、上記第４実施形態では、凹部を形成したＳｉ基板７１上に第１バッファ層７２を形成することにより、表面に凹部を有する第１バッファ層７２を形成したが、本発明はこれに限らず、平坦な基板上に厚い第１バッファ層（たとえば約３μｍ）を平坦に形成した後、ドライエッチングなどで第１バッファ層に凸部の高さが約２μｍの凹部を形成してもよい。また、平坦な基板上に高さ約２μｍのＳｉＯ2やＳｉＮXなどからなる凸部をストライプ状に形成した後、全面に第１バッファ層を形成し、第１バッファ層の表面に凹部を形成してもよい。
【０１２３】
また、上記第４実施形態では、フォトリソグラフィー技術およびＫＯＨ溶液によるウェットエッチング技術を用いて、Ｓｉ基板７１の（１１０）面と（００１）面とをエッチングすることにより、［１−１０］方向に延伸するストライプ状の凹部を形成したが、本発明はこれに限らず、ストライプ状の凹部の方向が異なってもよい。たとえば、Ｓｉ基板７１の（２０１）面と（０２１）面とをエッチングすることにより、［１１−２］方向に延伸するストライプ状の凹部を形成してもよい。
【０１２４】
また、上記第４実施形態では、Ｓｉ基板７１に、ストライプ状の凹部を形成したが、本発明はこれに限らず、凹部および凸部の形状は、円形、六角形または三角形などの形状でもよい。この凹部および凸部の形状を、六角形または三角形に形成する場合、六角形および三角形の各辺の方向は、どの結晶方位と一致させるようにしてもよい。特に、Ｓｉ（１１１）面の基板では、六角形および三角形の各辺の方向は、［１−１０］方向、または、［１１−２］方向と同じ方向に一致させるようにするのが好ましい。
【０１２５】
【発明の効果】
以上のように、本発明によれば、基板と半導体層との間に発生する応力を緩和しながら、格子定数差に起因する格子欠陥が低減された半導体層を形成することが可能な半導体の形成方法を提供することができる。
【図面の簡単な説明】
【図１】 図１は、本発明の第１実施形態による窒化物系半導体からなる発光ダイオード素子（ＬＥＤ）の断面図である。
【図２】 図１に示した第１実施形態による窒化物系半導体からなる発光ダイオード素子（ＬＥＤ）の製造プロセスを説明するための断面図である。
【図３】図１に示した第１実施形態による窒化物系半導体からなる発光ダイオード素子（ＬＥＤ）の製造プロセスを説明するための断面図である。
【図４】本発明の第２実施形態による窒化物系半導体レーザ素子（ＬＤ）を示した断面図である。
【図５】図４に示した第２実施形態による窒化物系半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図６】図４に示した第２実施形態による窒化物系半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図７】図４に示した第２実施形態による窒化物系半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図８】図４に示した第２実施形態による窒化物系半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図９】本発明の第１参考形態による窒化物系半導体レーザ素子（ＬＤ）を示した断面図である。
【図１０】図９に示した第１参考形態による窒化物系半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図１１】図９に示した第１参考形態による窒化物系半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図１２】図９に示した第１参考形態による窒化物系半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図１３】図９に示した第１参考形態による窒化物系半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図１４】図９に示した第１参考形態による窒化物系半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図１５】本発明の第３実施形態による窒化物系半導体からなる面発光半導体レーザ素子（ＬＤ）を示した断面図である。
【図１６】図１５に示した第３実施形態による窒化物系半導体からなる面発光半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図１７】図１５に示した第３実施形態による窒化物系半導体からなる面発光半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図１８】図１５に示した第３実施形態による窒化物系半導体からなる面発光半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図１９】図１５に示した第３実施形態による窒化物系半導体からなる面発光半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図２０】図１５に示した第３実施形態による窒化物系半導体からなる面発光半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図２１】図１５に示した第３実施形態による窒化物系半導体からなる面発光半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図２２】図１５に示した第３実施形態による窒化物系半導体からなる面発光半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図２３】図１５に示した第３実施形態による窒化物系半導体からなる面発光半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図２４】図１５に示した第３実施形態による窒化物系半導体からなる面発光半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図２５】図２４に示した製造プロセスにおけるｐ型コンタクト層の詳細上面図である。
【図２６】図１５に示した第３実施形態による窒化物系半導体からなる面発光半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図２７】本発明の第４実施形態による窒化物系半導体レーザ素子（ＬＤ）の断面図である。
【図２８】図２７に示した第４実施形態による窒化物系半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図２９】図２７に示した第４実施形態による窒化物系半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図３０】図２７に示した第４実施形態による窒化物系半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【図３１】図２７に示した第４実施形態による窒化物系半導体レーザ素子（ＬＤ）の製造プロセスを説明するための断面図である。
【符号の説明】
１、２１、４１、５１、７１ Ｓｉ基板（基板）
２、２２、４２、５２、７２ 第１バッファ層（第１バッファ層）
４ ｎ型コンタクト層（窒化物系半導体層）
５、２９、５６ 発光層（窒化物系半導体層）
６ 保護層（窒化物系半導体層）
７、５８ ｐ型クラッド層（窒化物系半導体層）
８ ｐ型中間層（窒化物系半導体層）
９、５９ ｐ型コンタクト層（窒化物系半導体層）
２４、２６、４３、７４ アンドープＧａＮ層（窒化物系半導体層）
２５ マスク層（窒化物系半導体層）
２７ 第１導電型コンタクト層（窒化物系半導体層）
２８ 第１導電型クラッド層（窒化物系半導体層）
３０ 第２導電型クラッド層（窒化物系半導体層）
３１ 第２導電型コンタクト層（窒化物系半導体層）
５４ ｎ型ＧａＮ層（窒化物系半導体層）
５５ ｎ型クラッド層（窒化物系半導体層）
５７ ｐ型保護層（窒化物系半導体層）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor formation method and a semiconductor element, and more particularly to a semiconductor formation method and a semiconductor element in which a semiconductor layer is formed on a substrate.
[0002]
[Prior art]
In recent years, nitride-based semiconductors (In X Al Y Ga 1-XY Ultraviolet LEDs (light emitting diodes), blue LEDs, and green LEDs using N, 0 ≦ X, 0 ≦ Y, and X + Y ≦ 1) have been put into practical use. Nitride semiconductors (In X Al Y Ga 1-XY An ultraviolet LD (Laser Diode) using N, 0 ≦ X, 0 ≦ Y, and X + Y ≦ 1) has been developed.
[0003]
The basic structure of these LEDs and LDs is n-type Al on a transparent insulating substrate such as a sapphire substrate. Y Ga 1-Y An n-type nitride-based semiconductor layer made of N (0 ≦ Y ≦ 1), In X Ga 1-X An active layer made of N (0 <X ≦ 1) and p-type Al Z Ga 1-Z It is a double hetero structure in which a p-type nitride semiconductor layer made of N (0 ≦ Z ≦ 1) is sequentially stacked. For example, in the case of an LED, an electrode made of a translucent metal is provided on a p-type nitride semiconductor layer on the light emission observation surface side in order to extract light emitted from the active layer to the outside.
[0004]
The conventional nitride-based semiconductor element using the sapphire substrate described above has a disadvantage that it is difficult to separate the elements because the sapphire substrate is hard. In order to prevent such inconvenience, conventionally, it has been attempted to form a nitride-based semiconductor on a Si substrate. However, since the Si substrate has a smaller coefficient of thermal expansion than the nitride-based semiconductor, the shrinkage of the nitride-based semiconductor layer formed on the Si substrate is less than the shrinkage of the Si substrate during cooling after film formation. growing. For this reason, tensile stress is generated in the nitride-based semiconductor layer, which causes a disadvantage that warpage or the like occurs in the nitride-based semiconductor layer.
[0005]
Therefore, a material having a thermal expansion coefficient larger than that of Si and a nitride-based semiconductor between the Si substrate and the nitride-based semiconductor layer in order to relieve stress when using the Si substrate as described above. There has been proposed a method of forming a stress relaxation layer comprising: These are disclosed, for example, in JP-A-9-326534. The stress relaxation layer causes the Si substrate to shrink more greatly, so that the difference in shrinkage between the Si substrate and the nitride-based semiconductor layer is reduced. For this reason, since the tensile stress generated in the nitride-based semiconductor layer is relaxed, it is possible to suppress the occurrence of warpage or the like in the nitride-based semiconductor layer. In addition, as a material of this stress relaxation layer, ZnO, sapphire, MgO and MgAl 2 O Four Etc. are disclosed.
[0006]
[Problems to be solved by the invention]
However, in the conventional method for forming a nitride-based semiconductor element disclosed in Japanese Patent Laid-Open No. 9-326534, ZnO, sapphire, MgO and MgAl used as a material for the stress relaxation layer 2 O Four Therefore, when the stress relaxation layer is formed on the Si substrate, many lattice defects are generated in the stress relaxation layer. As a result, many lattice defects are also generated in the nitride-based semiconductor layer formed on the stress relaxation layer, so that it is difficult to form a nitride-based semiconductor layer with reduced lattice defects. is there. Thus, the technique disclosed in the above publication can relieve stress between the Si substrate and the nitride-based semiconductor layer, but it is difficult to form a nitride-based semiconductor layer with reduced lattice defects. There is a problem that there is. Such a problem occurs not only when a nitride-based semiconductor layer is formed but also when a semiconductor layer having a crystal structure having a larger thermal expansion coefficient than that of the substrate is a hexagonal crystal.
[0007]
The present invention has been made to solve the above problems,
One object of the present invention is to provide a method for forming a semiconductor capable of forming a semiconductor layer in which lattice defects due to lattice constant differences are reduced while relaxing stress generated between the substrate and the semiconductor layer. Is to provide.
[0008]
Another object of the present invention is to provide a semiconductor device capable of obtaining a semiconductor layer in which lattice defects due to a difference in lattice constant are reduced while relaxing stress generated between a substrate and a semiconductor layer. That is.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, a method for forming a semiconductor according to a first aspect of the present invention includes a cubic perovskite structure, a cubic ferromanganese structure, and a cubic oxide at least partially on a substrate. CaF 2 Forming a first buffer layer comprising a polycrystalline or single-crystal material comprising a structure and a material having one of hexagonal iron manganese ore structures, and nitride on the first buffer layer Forming a semiconductor layer having a hexagonal crystal structure with a larger thermal expansion coefficient than the semiconductor layer or substrate.
[0010]
In the method of forming a semiconductor according to the first aspect, as described above, at least a part of the substrate has a cubic perovskite structure, a cubic ferromanganese structure, and a CaF made of a cubic oxide. 2 Relieving the stress between the substrate and the semiconductor layer by forming a first buffer layer comprising a polycrystalline or single crystal material comprising a structure and a material having one of hexagonal iron manganese ore structures The first buffer layer can be obtained with a small difference in lattice constant from the substrate. As a result, the stress generated between the substrate and the semiconductor layer can be relaxed, and the occurrence of many lattice defects in the first buffer layer due to the lattice constant difference can be suppressed. It can also be suppressed that many lattice defects occur in the semiconductor layer formed on the first buffer layer. As a result, it is possible to easily form a semiconductor layer in which lattice defects due to a difference in lattice constant are reduced while relaxing stress generated between the substrate and the semiconductor layer.
[0011]
In the method for forming a semiconductor according to the first aspect, preferably, the substrate is any one of a substrate having a cubic (111) plane as a surface and a substrate having a hexagonal (0001) plane as a surface. Including one. If comprised in this way, the difference of the lattice constant of a board | substrate and a 1st buffer layer can be made small easily.
[0012]
In the above method for forming a semiconductor, preferably, the first buffer layer is SrTiO. Three , L 2 O Three (L is a lanthanoid element), PrO 2 , CeO 2 And Y 2 O Three At least one selected from the group consisting of: If comprised in this way, the 1st buffer layer with a small difference of the lattice constant with a board | substrate can be obtained easily.
[0013]
In the above method for forming a semiconductor, the substrate preferably includes one of a Si substrate and a GaP substrate. If comprised in this way, the difference of the lattice constant of a 1st buffer layer and a board | substrate can be easily made small by the combination with the material which comprises said 1st buffer layer.
[0014]
In the above method for forming a semiconductor, preferably, after forming the first buffer layer, before forming the semiconductor layer having a crystal structure having a larger thermal expansion coefficient than that of the nitride-based semiconductor layer or the substrate, the hexagonal crystal layer is formed. The method further includes the step of forming a polycrystalline or amorphous second buffer layer on at least a part of the one buffer layer. With this configuration, the crystallinity of the semiconductor layer can be improved by the second buffer layer. Thereby, lattice defects of the semiconductor layer formed on the second buffer layer can be further reduced.
[0015]
A semiconductor device according to a second aspect of the present invention is formed on at least a part of a substrate, and comprises a cubic perovskite structure, a cubic ferromanganese structure, and a CaF oxide. 2 And a first buffer layer including a polycrystalline or single crystal material made of a material having one of a hexagonal iron manganese structure and a nitride-based semiconductor formed on the first buffer layer And a semiconductor layer having a hexagonal crystal structure having a larger thermal expansion coefficient than the layer or the substrate.
[0016]
In the semiconductor device according to the second aspect, as described above, at least part of the substrate has a cubic perovskite structure, a cubic ferromanganese structure, and a CaF made of a cubic oxide. 2 Relieving the stress between the substrate and the semiconductor layer by forming a first buffer layer comprising a polycrystalline or single crystal material comprising a structure and a material having one of hexagonal iron manganese ore structures The first buffer layer can be obtained with a small difference in lattice constant from the substrate. As a result, the stress generated between the substrate and the semiconductor layer can be relaxed, and the occurrence of many lattice defects in the first buffer layer due to the lattice constant difference can be suppressed. It can also be suppressed that many lattice defects occur in the semiconductor layer formed on the first buffer layer. As a result, it is possible to easily form a semiconductor layer in which lattice defects due to a difference in lattice constant are reduced while relaxing stress generated between the substrate and the semiconductor layer.
[0017]
In the semiconductor formation method according to the first aspect, the lattice constant in the direction parallel to the surface of the substrate may be different from the lattice constant in the direction parallel to the surface of the substrate of the semiconductor layer.
[0018]
In the method for forming a semiconductor according to the first aspect, the coefficient of thermal expansion of the substrate may be different from the coefficient of thermal expansion of the semiconductor layer.
[0019]
In the method for forming a semiconductor according to the first aspect, the first buffer layer may be oriented. If comprised in this way, the crystal defect of the semiconductor layer formed on a 1st buffer layer can be reduced more. In this case, the first buffer layer may be oriented so that the surface has a three-fold symmetry structure. In this case, the first buffer layer is preferably oriented so that the surface thereof has a cubic (111) plane or a hexagonal (0001) plane.
[0020]
In the method for forming a semiconductor according to the first aspect, the second buffer layer may be made of a semiconductor.
[0021]
In the method for forming a semiconductor according to the first aspect, the formation temperature of the second buffer layer may be lower than the formation temperature of the first buffer layer.
[0022]
In the method for forming a semiconductor according to the first aspect, the semiconductor layer may have a wurtzite structure.
[0023]
In the method for forming a semiconductor according to the first aspect, the step of forming the semiconductor layer may include a step of growing a low dislocation semiconductor layer by using lateral growth. With this configuration, crystal defects in the semiconductor layer can be further reduced.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0025]
(First embodiment)
FIG. 1 is a cross-sectional view of a light emitting diode device (LED) made of a nitride semiconductor according to the first embodiment of the present invention.
[0026]
First, with reference to FIG. 1, the structure of a light-emitting diode element made of a nitride semiconductor according to the first embodiment will be described. In the first embodiment, as shown in FIG. 1, a cubic CaF having a film thickness of about 10 nm is formed on a Si substrate 1 having a cubic (111) plane as a surface. 2 Structure of PrO 2 A first buffer layer 2 made of is formed. The surface of the first buffer layer 2 is formed to be three times symmetrical. Further, the first buffer layer 2 has a (111) surface, and the [1-10] direction of the first buffer layer 2 is aligned with the [1-10] direction of the Si substrate 1. Yes. In this case, the lattice constant of the Si substrate 1 is 0.5431 nm, whereas the lattice constant of the first buffer layer 2 is 0.5393 nm, and the lattice constant of the Si substrate 1 and the first buffer layer 2 The difference from the lattice constant is as small as 0.7%. The Si substrate 1 is an example of the “substrate” in the present invention, and the first buffer layer 2 is an example of the “first buffer layer” in the present invention.
[0027]
A second buffer layer 3 made of AlGaN having a thickness of about 10 nm is formed on the first buffer layer 2. The second buffer layer 3 is an example of the “second buffer layer” in the present invention. On the second buffer layer 3, an n-type contact layer 4 made of n-type GaN doped with Si and having a thickness of about 5 μm is formed. The n-type contact layer 4 also has a function as an n-type cladding layer. A light emitting layer 5 is formed on the n-type contact layer 4. The light emitting layer 5 includes six undoped GaN barrier layers having a thickness of about 5 nm and five undoped Ga layers having a thickness of about 5 nm. 0.65 In 0.35 It has a multiple quantum well (MQW) structure in which N well layers are alternately stacked. Further, a protective layer 6 made of undoped GaN having a thickness of about 10 nm is formed on the light emitting layer 5. The protective layer 6 has a function of preventing the crystals of the light emitting layer 5 from deteriorating due to the high temperature of the light emitting layer 5 during the crystal growth process.
[0028]
On the protective layer 6, p-type Al doped with Mg having a thickness of about 0.15 μm. 0.05 Ga 0.95 A p-type cladding layer 7 made of N is formed. On the p-type cladding layer 7, a p-type intermediate layer 8 made of p-type GaN doped with Mg and having a thickness of about 0.3 μm is formed. On the p-type intermediate layer 8, p-type Ga doped with Mg having a thickness of about 0.3 μm. 0.15 In 0.85 Carrier concentration consisting of N 8 × 10 18 cm Three The p-type contact layer 9 is formed. On the p-type contact layer 9, a p-side translucent electrode 10 composed of a lower Pd layer having a thickness of about 20 nm and an upper Au layer having a thickness of about 40 nm is formed. A p-side pad electrode 11 made of a lower Ti layer having a thickness of about 30 nm and an upper Au layer having a thickness of about 500 nm is formed on a part of the p-side translucent electrode 10. .
[0029]
The partial regions of the Si substrate 1, the first buffer layer 2, and the second buffer layer 3 are removed so that the back surface of the n-type contact layer 4 is exposed. The exposed n-type contact layer 4 has a thickness of about 500 nm on the back surface of the Si substrate 1, the first buffer layer 2 and the second buffer layer 3, and the back surface of the Si substrate 1. An n-side electrode 12 made of Al is formed.
[0030]
In the first embodiment, as described above, the cubic PrOO is formed on the Si substrate 1 having the cubic (111) plane as the surface. 2 CaF consisting of 2 By forming the first buffer layer 2 having the structure, the stress between the Si substrate 1 and each of the nitride-based semiconductor layers (4 to 9) can be relaxed. Further, the first buffer layer 2 is oriented so that the surface thereof becomes a (111) plane and the [1-10] direction of the first buffer layer 2 coincides with the [1-10] direction of the Si substrate 1. Therefore, the first buffer layer 2 having a small difference (0.7%) from the lattice constant of the Si substrate 1 can be obtained. Thereby, stress generated between the Si substrate 1 and each nitride semiconductor layer (4 to 9) can be relaxed, and many lattice defects are caused in the first buffer layer 2 due to a difference in lattice constant. Since generation | occurrence | production can be suppressed, it can also suppress that many lattice defects generate | occur | produce in each nitride-type semiconductor layer (4-9) formed on the 1st buffer layer 2. FIG. As a result, each of the nitride-based semiconductor layers (4-9) in which lattice defects due to the lattice constant difference are reduced while relaxing the stress generated between the Si substrate 1 and the nitride-based semiconductor layers (4-9). ) Can be easily formed.
[0031]
In the first embodiment, by forming the second buffer layer 3 on the first buffer layer 2, the nitride-based semiconductor layers (4 to 9) are formed directly on the first buffer layer 2. The crystallinity of each nitride-based semiconductor layer (4-9) can be improved. As a result, lattice defects in the nitride-based semiconductor layers (4 to 9) can be further reduced.
[0032]
In the first embodiment, as described above, since the surface of the first buffer layer 2 is oriented so as to be the (111) plane, the surface of the first buffer layer 2 is three times symmetrical. Thereby, the surface of each nitride-based semiconductor layer (4-9) formed on the first buffer layer 2 is likely to be a (0001) plane, so that the crystal growth is easy and the number of crystal defects is small. Each semiconductor layer (4 to 9) is easily obtained.
[0033]
2 and 3 are cross-sectional views for explaining a manufacturing process of the light emitting diode element (LED) made of the nitride-based semiconductor according to the first embodiment shown in FIG. Next, a manufacturing process of the light-emitting diode device according to the first embodiment will be described with reference to FIGS.
[0034]
First, as shown in FIG. 2, a cubic PrO film having a thickness of about 10 nm is formed on a Si substrate 1 having a cubic (111) plane as a surface by using an electron beam vacuum deposition method. 2 CaF consisting of 2 A first buffer layer 2 having a structure is formed. Specifically, the Si substrate 1 is set to about 200 ° C. to about 800 ° C. and about 3.2 × 10 -Five Pa (2.4 × 10 -7 (Torr) under an ultra-high vacuum, the electron beam is changed into pellet-like PrO. 2 By irradiating the pellet with PrO 2 Heat. As a result, the evaporated PrO 2 Are deposited on the Si substrate 1 so that the surface of the first buffer layer 2 is symmetrical three times. In this case, the surface of the first buffer layer 2 is a (111) plane, and the [1-10] direction of the first buffer layer 2 is aligned with the [1-10] direction of the Si substrate 1. .
[0035]
Next, the Si substrate 1 on which the first buffer layer 2 is formed is placed in a MOCVD (Metal Organic Chemical Vapor Deposition) apparatus. Then, the second buffer layer 3 is formed on the first buffer layer 2 using the MOCVD method. Specifically, NH is used as a source gas in a state where the Si substrate 1 is held at a substrate temperature (growth temperature) of about 1150 ° C. Three TMAl (trimethylaluminum) and TMGa (trimethylgallium), H as the carrier gas 2 And N 2 Gas consisting of (H 2 The second buffer layer 3 made of AlGaN having a film thickness of about 10 nm is formed on the first buffer layer 2 using a content ratio of about 50%.
[0036]
Next, in a state where the Si substrate 1 is held at a growth temperature of about 1000 ° C. to about 1200 ° C. (for example, about 1150 ° C.), NH is used as a source gas. Three And TMGa, SiH as dopant gas Four , H as carrier gas 2 And N 2 Gas consisting of (H 2 Is used), the n-type contact layer 4 made of n-type GaN doped with single-crystal Si having a thickness of about 5 μm is formed on the second buffer layer 3 at about 3 μm / Grow at a growth rate of h.
[0037]
Next, in a state where the Si substrate 1 is maintained at a growth temperature of about 700 ° C. to about 1000 ° C. (for example, about 850 ° C.), NH is used as a source gas. Three , TEGa (triethylgallium) and TMIn (trimethylindium), H as a carrier gas 2 And N 2 Gas consisting of (H 2 Is used, the barrier layer made of six undoped GaN having a thickness of about 5 nm and the five layers having a thickness of about 5 nm are formed on the n-type contact layer 4. Undoped Ga 0.65 In 0.35 A light emitting layer 5 having an MQW structure is formed on the n-type contact layer 4 by alternately growing N well layers. Further, a protective layer 6 made of single-crystal undoped GaN having a thickness of about 10 nm is continuously grown on the light emitting layer 5 at a growth rate of about 0.4 nm / s.
[0038]
Next, in a state where the Si substrate 1 is held at a growth temperature of about 1000 ° C. to about 1200 ° C. (for example, about 1150 ° C.), NH is used as a source gas. Three , TMGa and TMAl, Cp as dopant gas 2 Mg (cyclopentadienyl magnesium) as carrier gas, H 2 And N 2 Gas consisting of (H 2 P-type Al doped with Mg having a film thickness of about 0.15 μm on the protective layer 6 by using about 1% to 3%) 0.05 Ga 0.95 A p-type cladding layer 7 made of N is grown at a growth rate of about 3 μm / h.
[0039]
Next, in a state where the Si substrate 1 is held at a growth temperature of about 1000 ° C. to about 1200 ° C. (for example, about 1150 ° C.), NH is used as a source gas. Three And TMGa, Cp as dopant gas 2 Mg, H as carrier gas 2 And N 2 Gas consisting of (H 2 The p-type intermediate layer 8 made of p-type GaN doped with Mg having a thickness of about 0.3 μm is formed on the p-type cladding layer 7 by using about 1% to 3%). Grow at a growth rate of 3 μm / h.
[0040]
Next, in a state where the Si substrate 1 is maintained at a growth temperature of about 700 ° C. to about 1000 ° C. (for example, about 850 ° C.), NH is used as a source gas. Three , TEGa and TMIn, Cp as dopant gas 2 Mg, H as carrier gas 2 And N 2 Gas consisting of (H 2 P-type Ga doped with Mg having a film thickness of about 0.3 μm on the p-type intermediate layer 8 by using about 1% to 5%) 0.15 In 0.85 A p-type contact layer 9 made of N is grown at a growth rate of about 3 μm / h.
[0041]
Thereafter, the back surface of the Si substrate 1 is polished until the Si substrate 1 has a thickness of about 80 μm. Then, as shown in FIG. 3, a circular hole having a diameter of about 200 μm is formed from the back surface of the Si substrate 1 so as to expose the first buffer layer 2 using a photolithography technique and a wet etching technique using a KOH solution. . Further, the back surface of the n-type contact layer 4 is exposed by removing a part of the first buffer layer 2 and the second buffer layer 3 in a circular shape using a dry etching technique such as RIE (Reactive Ion Etching) method. Let
[0042]
Next, as shown in FIG. 1, a lower Pd layer having a film thickness of about 20 nm and an upper Au layer having a film thickness of about 40 nm are formed on the p-type contact layer 9 using a vacuum deposition method. A p-side translucent electrode 10 is formed. Then, a p-side pad electrode 11 including a lower Ti layer having a thickness of about 30 nm and an upper Au layer having a thickness of about 500 nm is formed on a part of the p-side translucent electrode 10. Moreover, about 500 nm on the back surface of the n-type contact layer 4, on the side surfaces of the Si substrate 1, the first buffer layer 2, and the second buffer layer 3, and on the back surface of the Si substrate 1 using a vacuum deposition method An n-side electrode 12 made of Al having a thickness of 1 mm is formed. Thereafter, heat treatment is performed under a temperature condition of about 600 ° C. so that the p-side translucent electrode 10 and the n-side electrode 12 are in ohmic contact with the p-type contact layer 9 and the n-type contact layer 4, respectively.
[0043]
Finally, using a method such as scribing, dicing, and braking, the elements are separated so that each side has a substantially square shape of about 400 μm. Thus, the light emitting diode element (LED) made of the nitride semiconductor according to the first embodiment is manufactured.
[0044]
(Second Embodiment)
FIG. 4 is a sectional view showing a nitride semiconductor laser element (LD) according to the second embodiment of the present invention. In the second embodiment, unlike the first embodiment, the hexagonal iron-manganese ore structure Pr is used. 2 O Three A case where the first buffer layer made of is formed will be described.
[0045]
In the nitride-based semiconductor laser device according to the second embodiment, as shown in FIG. 4, a hexagonal iron manganese having a film thickness of about 10 nm is formed on a Si substrate 21 having a cubic (111) plane as a surface. Pr of mineral structure 2 O Three A first buffer layer 22 made of is formed. The surface of the first buffer layer 22 is formed to be three times symmetrical. In addition, the first buffer layer 22 has a (0001) plane, and the [11-20] direction of the first buffer layer 22 is aligned with the [1-10] direction of the Si substrate 21. Yes. In this case, the spacing between adjacent atoms in the [110] direction of the Si substrate 21 is 0.3840 nm, whereas the lattice constant of the first axis of the first buffer layer 22 is 0.3851 nm. The difference between the interatomic spacing in the [110] direction and the a-axis lattice constant of the first buffer layer 22 is as small as 0.3%. The Si substrate 21 is an example of the “substrate” in the present invention, and the first buffer layer 22 is an example of the “first buffer layer” in the present invention.
[0046]
A second buffer layer 23 made of AlGaN having a thickness of about 10 nm is formed on the first buffer layer 22. The second buffer layer 23 is an example of the “second buffer layer” in the present invention. On the second buffer layer 23, an undoped GaN layer 24 having a thickness of about 0.5 μm is formed. On the undoped GaN layer 24, a mask layer 25 made of striped (elongated) SiN having a thickness of about 10 nm to about 1000 nm and a period of about 7 μm is formed. The mask layer 25 is formed in an inverted mesa shape (inverted trapezoidal shape) having an overhang portion 25a, and the shortest distance between the overhang portions 25a is larger than the width of the exposed portion of the underlying undoped GaN layer 24. Is also formed small. The opening of the mask layer 25 is preferably formed, for example, in the [11-20] direction or [1-100] direction of the undoped GaN layer 24. An undoped GaN layer 26 having a thickness of about 2 μm is formed on the undoped GaN layer 24 and the mask layer 25.
[0047]
A first conductivity type contact layer 27 made of n-type GaN having a thickness of about 4 μm is formed on the undoped GaN layer 26. On the first conductivity type contact layer 27, a first conductivity type cladding layer 28 made of n-type AlGaN having a thickness of about 0.45 μm is formed. An MQW light emitting layer 29 made of InGaN is formed on the first conductivity type cladding layer 28. On the MQW light emitting layer 29, a second conductivity type cladding layer 30 made of p-type AlGaN having a thickness of about 0.45 μm and having a protruding portion is formed. A second conductivity type contact layer 31 made of p-type GaN having a thickness of about 0.15 μm is formed on the upper surface of the protruding portion of the second conductivity type cladding layer 30. A ridge portion is formed by the second conductivity type contact layer 31 and the protruding portion of the second conductivity type cladding layer 30. A p-side electrode 32 is formed on the second conductivity type contact layer 31. Then, a partial region from the second conductivity type cladding layer 30 to the first conductivity type contact layer 27 is removed. An n-side electrode 33 is formed on a part of the exposed first conductivity type contact layer 27.
[0048]
In the second embodiment, as described above, the hexagonal Pr having a film thickness of about 10 nm is formed on the Si substrate 21 having the cubic (111) plane as the surface. 2 O Three By forming the first buffer layer 22 having an iron-manganese ore structure made of the above, it is possible to relieve the stress between the Si substrate 21 and the nitride-based semiconductor layers (24 to 31). Further, the first buffer layer 22 is oriented so that the surface thereof becomes a (0001) plane and the [11-20] direction of the first buffer layer 22 coincides with the [1-10] direction of the Si substrate 21. Thus, the first buffer layer 22 having a small lattice constant difference (0.3%) from the adjacent atomic spacing in the [110] direction of the Si substrate 21 can be obtained. As a result, the stress generated between the substrate 21 and each nitride-based semiconductor layer (24 to 31) can be relaxed, and many lattice defects are generated in the first buffer layer 22 due to the lattice constant difference. Therefore, it is possible to suppress the occurrence of many lattice defects in each of the nitride-based semiconductor layers (24 to 31) formed on the first buffer layer 22. As a result, each nitride-based semiconductor layer (24-31) in which lattice defects due to a difference in lattice constant are reduced while relaxing the stress generated between the Si substrate 21 and each nitride-based semiconductor layer (24-31). ) Can be easily formed.
[0049]
Further, in the second embodiment, by forming the second buffer layer 23 on the first buffer layer 22, each nitride-based semiconductor layer (directly on the first buffer layer 22, as in the first embodiment). The crystallinity of each nitride-based semiconductor layer (24-31) can be improved rather than forming 24-31). As a result, lattice defects in the nitride-based semiconductor layers (24 to 31) can be further reduced.
[0050]
In the second embodiment, as described above, since the surface of the first buffer layer 22 is oriented so as to be the (0001) plane, the surface of the first buffer layer 22 is three times symmetrical. Thereby, since the surface of each nitride-based semiconductor layer (24-31) formed on the first buffer layer 22 is likely to be a (0001) plane, the nitride-based semiconductor is easy to grow and has few crystal defects. Each semiconductor layer (24 to 31) is easily obtained.
[0051]
5 to 8 are cross-sectional views for explaining a manufacturing process of the nitride-based semiconductor laser device (LD) according to the second embodiment shown in FIG. A manufacturing process for the nitride-based semiconductor laser device according to the second embodiment is now described with reference to FIGS.
[0052]
First, as shown in FIG. 5, hexagonal Pr having a thickness of about 10 nm is formed on a Si substrate 21 having a cubic (111) plane as a surface by MOCVD. 2 O Three A first buffer layer 22 having an iron-manganese ore structure is formed. Specifically, while maintaining the Si substrate 21 at a growth temperature of about 500 ° C. to about 800 ° C. and reducing the pressure in the apparatus to about 0.4 kPa to about 24 kPa, Pr (DPM) Three By using ozone and ozone, the surface of the first buffer layer 22 is formed on the Si substrate 21 so as to be three times symmetrical. In this case, the surface of the first buffer layer 22 is a (0001) plane, and the [11-20] direction of the first buffer layer 22 is aligned with the [1-10] direction of the Si substrate 21. .
[0053]
Next, a second buffer layer 23 made of AlGaN having a thickness of about 10 nm and an undoped GaN layer 24 having a thickness of about 0.5 μm are sequentially formed on the first buffer layer 22.
[0054]
Next, as shown in FIG. 6, a mask layer 25 made of SiN having an overhang portion 25a is formed. As a method for forming the mask layer 25, first, an SiN layer (not shown) is formed on the entire surface of the undoped GaN layer 24, and then a resist (not shown) is formed in a predetermined region on the SiN layer. . Then, the mask layer 25 having the overhang portion 25a can be formed by wet etching the SiN layer using the resist as a mask. The mask layer 25 has a film thickness of about 10 nm to about 1000 nm and is formed in a stripe shape (elongated shape) having a period of about 7 μm. The opening of the mask layer 25 is preferably formed, for example, in the [11-20] direction or [1-100] direction of the undoped GaN layer 24.
[0055]
Thereafter, as shown in FIG. 7, using the MOCVD method or the HVPE method (Hydride Vapor Epitaxy), the Si substrate 21 is maintained at a growth temperature of about 950 ° C. to about 1200 ° C. An undoped GaN layer 26 having a thickness of about 2 μm is selectively grown in the lateral direction on the undoped GaN layer 24 using the mask layer 25 as a selective growth mask.
[0056]
Here, when the undoped GaN layer 26 is grown, since the mask layer 25 has the overhang portion 25a, it is difficult for the raw material to reach below the overhang portion 25a. As a result, the growth rate of the undoped GaN layer 26 is increased near the central portion between the overhangs 25a where the raw material is easy to reach, and the growth rate of the undoped GaN layer 26 is slow below the overhang portion 25a where the raw material is difficult to reach. Become. Therefore, the facet-shaped (trapezoidal) undoped GaN layer 26 is easily formed, and the side surface of the faceted (trapezoidal) undoped GaN layer 26 gradually grows in the lateral direction. Lateral growth is promoted from the initial growth stage where the film thickness is smaller than the film thickness of the mask layer 25. For this reason, since dislocations are bent in the lateral direction from the initial growth stage of the undoped GaN layer 26, dislocations propagating in the vertical direction from the initial growth stage of the undoped GaN layer 26 can be reduced. Thereby, the low-dislocation undoped GaN layer 26 can be hetero-grown with a thin film thickness.
[0057]
Next, a first conductivity type contact layer 27 made of n-type GaN having a film thickness of about 4 μm is formed on the undoped GaN layer 26 by MOCVD or HVPE, and an n-type having a film thickness of about 0.45 μm. A first conductivity type cladding layer 28 made of AlGaN, an MQW light emitting layer 29 made of InGaN, a second conductivity type cladding layer 30 made of p-type AlGaN having a protrusion and a thickness of about 0.45 μm, and about 0.15 μm The second conductivity type contact layer 31 made of p-type GaN having the following thickness is sequentially formed.
[0058]
Next, as shown in FIG. 8, on the second conductivity type contact layer 31, using the CVD method, 2 After forming a film (not shown), using photolithography and etching techniques, SiO 2 Pattern the film. And the SiO 2 Using the film as a mask, the second conductivity type contact layer 31, the second conductivity type cladding layer 30, the MQW light emitting layer 29, the first conductivity type cladding layer 28, and the first conductivity type contact layer 27 are formed using the RIE method. By etching away halfway, a part of the upper surface of the first conductivity type contact layer 27 is exposed. Thereafter, a part of the second conductivity type cladding layer 30 is removed by etching from the second conductivity type contact layer 31 using a photolithography technique and a dry etching technique, thereby forming a ridge portion.
[0059]
Finally, as shown in FIG. 4, the p-side electrode 32 is formed on the second conductivity type contact layer 31 on the ridge portion by using a vacuum deposition method. Then, the n-side electrode 33 is formed on a part of the exposed first conductivity type contact layer 27. In this manner, the nitride semiconductor laser element (LD) of the second embodiment is formed.
[0060]
In the manufacturing process of the second embodiment, as described above, each nitride-based semiconductor layer (27) is formed on the low-dislocation undoped GaN layer 26 formed by selective lateral growth using the mask layer 25 having the overhang portion 25a. By forming ~ 31), it is possible to form nitride semiconductor layers (27 to 31) having low dislocations and a small thickness. As a result, a nitride-based semiconductor laser device having a thin thickness and good device characteristics can be obtained.
[0061]
(No. 1 reference Form)
FIG. 9 shows the first aspect of the present invention. 1 reference It is sectional drawing which showed the nitride-type semiconductor laser element (LD) by a form. This first 1 reference In the form, unlike the first and second embodiments, the cubic manganite structure Sm 2 O Three A case where the first buffer layer made of is formed will be described.
[0062]
This first 1 reference In the nitride-based semiconductor laser device according to the form, as shown in FIG. 9, a cubic ferromanganese ore having a film thickness of about 10 nm to about 1000 nm is formed on a Si substrate 41 having a cubic (111) plane as a surface. Sm of structure 2 O Three A first buffer layer 42 made of is formed. The surface of the first buffer layer 42 is formed to be three times symmetrical. The first buffer layer 42 is formed in a stripe shape (elongated shape) having a period of about 7 μm. In addition, the first buffer layer 42 has a (111) surface, and the [1-10] direction of the first buffer layer 42 is aligned with the [1-10] direction of the Si substrate 41. Yes. In this case, the lattice constant of the Si substrate 41 is 0.5431 nm, whereas the lattice constant of the first buffer layer 42 is 1.085 nm, and the lattice constant of the Si substrate 41 and the first buffer layer 42 are The difference from 1/2 times the lattice constant is as small as 2.4%. The Si substrate 41 is an example of the “substrate” in the present invention, and the first buffer layer 42 is the “first buffer layer” in the present invention. reference It is an example.
[0063]
An undoped GaN layer 43 having a thickness of about 2 μm is formed on the Si substrate 41 and the first buffer layer 42. A first conductive contact layer 27 made of n-type GaN, a first conductive clad layer 28 made of n-type AlGaN, an MQW light emitting layer 29 made of InGaN, and a p-type formed on the undoped GaN layer 43. The composition and film thickness of the second conductivity type cladding layer 30 made of AlGaN, the second conductivity type contact layer 31 made of p type GaN, the p-side electrode 32, and the n-side electrode 33 are the same as those in the second embodiment shown in FIG. It is the same as the form.
[0064]
First 1 reference In the embodiment, as described above, the cubic Sm is formed on the Si substrate 41 having the cubic (111) plane as a surface. 2 O Three By forming the first buffer layer 42 having an iron-manganese ore structure made of the above, it is possible to relieve the stress between the Si substrate 41 and the nitride semiconductor layers (43, 27 to 31). Further, the first buffer layer 42 is oriented so that the surface thereof becomes the (111) plane and the [1-10] direction of the first buffer layer 42 coincides with the [1-10] direction of the Si substrate 41. Therefore, the first buffer layer 42 having a small difference (2.4%) from the lattice constant of the Si substrate 41 can be obtained. As a result, the stress generated between the Si substrate 41 and each of the nitride-based semiconductor layers (43, 27 to 31) can be relaxed, and many lattices can be formed in the first buffer layer 42 due to the lattice constant difference. Since the generation of defects can be suppressed, the occurrence of many lattice defects in each nitride-based semiconductor layer (43, 27 to 31) formed on the first buffer layer 42 can also be suppressed. . As a result, each nitride-based semiconductor layer (43) in which lattice defects due to a difference in lattice constant are reduced while relaxing stress generated between the Si substrate 41 and each nitride-based semiconductor layer (43, 27-31). 27-31) can be easily formed.
[0065]
The second 1 reference In the embodiment, as described above, since the surface of the first buffer layer 42 is oriented so as to be the (111) plane, the surface of the first buffer layer 42 is symmetrical three times. Thereby, the surface of each nitride-based semiconductor layer (43, 27-31) formed on the first buffer layer 42 is likely to be a (0001) plane, so that the crystal growth is easy and the nitriding with few crystal defects is performed. It is easy to obtain physical semiconductor layers (43, 27 to 31).
[0066]
10 to 14 are the same as those shown in FIG. 1 reference It is sectional drawing for demonstrating the manufacturing process of the nitride type semiconductor laser element (LD) by a form. Next, referring to FIGS. 1 reference A manufacturing process of the nitride-based semiconductor laser device according to the embodiment will be described.
[0067]
First, as shown in FIG. 10, a cubic Sm film having a film thickness of about 10 nm to about 1000 nm is formed on a Si substrate 41 having a cubic (111) plane as a surface by MOCVD. 2 O Three A first buffer layer 42 having an iron-manganese ore structure is formed. Specifically, while maintaining the Si substrate 41 at a growth temperature of about 500 ° C. to about 800 ° C. and reducing the pressure in the apparatus to about 0.4 kPa to about 24 kPa, Sm (DPM) Three By using ozone and ozone, the surface of the first buffer layer 42 is formed on the Si substrate 41 so as to be three times symmetrical. In this case, the surface of the first buffer layer 42 is a (111) plane, and the [1-10] direction of the first buffer layer 42 is aligned with the [1-10] direction of the Si substrate 41. .
[0068]
Next, as shown in FIG. 11, the first buffer layer 42 is formed in a stripe shape (elongated shape) having a period of about 7 μm by using a photolithography technique and an etching technique. The opening of the first buffer layer 42 is preferably formed, for example, in the [11-2] direction or [1-10] direction of the Si substrate 41.
[0069]
Thereafter, using the MOCVD method or the HVPE method, with the Si substrate 41 held at a growth temperature of about 950 ° C. to about 1200 ° C., on the Si substrate 41 exposed between the first buffer layers 42, An undoped GaN layer 43 having a thickness of about 2 μm is formed on the buffer layer 42.
[0070]
Here, when the undoped GaN layer 43 is grown, the surface of the Si substrate 41 exposed between the first buffer layers 42 has N 2 SiN and the like are formed by the reaction between the gas and Si. For this reason, the undoped GaN layer 43 is difficult to grow on the Si substrate 41. Even if it grows, the high-quality undoped GaN layer 43 is difficult to grow. On the other hand, since the surface of the first buffer layer 42 is a (111) plane, as shown in FIG. 12, it is oriented to the first buffer layer 42 and has a faceted (trapezoidal) undoped GaN layer. 43 is easy to grow. Then, as shown in FIG. 13, the side surfaces of the faceted (trapezoidal) undoped GaN layer 43 on the first buffer layer 42 gradually grow in the lateral direction. Thus, as the lateral growth of the undoped GaN layer 43 proceeds, the faceted (trapezoidal) undoped GaN layers 43 are combined into a continuous film as shown in FIG. By this lateral growth, dislocations are bent in the lateral direction, so that dislocations propagating in the longitudinal direction of the undoped GaN layer 43 can be reduced. As a result, the low dislocation undoped GaN layer 43 can be hetero-growth with a small thickness on the Si substrate 41 and the first buffer layer 42.
[0071]
Next, as shown in FIG. 9, on the undoped GaN layer 43, a first conductive contact layer 27 made of n-type GaN, a first conductive clad layer 28 made of n-type AlGaN, and an MQW light emitting layer made of InGaN. 29, a second conductive clad layer 30 made of p-type AlGaN, a second conductive contact layer 31 made of p-type GaN, a p-side electrode 32, and an n-side electrode 33 are manufactured in the same manner as in the second embodiment. To form. In this way, 1 reference The nitride-based semiconductor laser device of the form is formed.
[0072]
First 1 reference In the manufacturing process of the embodiment, as described above, since the nitride-based semiconductor growth step necessary to form the low dislocation nitride-based semiconductor is only one time, the manufacturing process is compared with the second embodiment. It can be simplified. Further, by forming the nitride-based semiconductor layers (27 to 31) on the low-dislocation undoped GaN layer 43 grown by selective lateral growth by partially forming the first buffer layer 42 on the substrate, The nitride semiconductor layers (27 to 31) having a low dislocation density and a small thickness can be formed. As a result, a nitride-based semiconductor laser device having a thin thickness and good device characteristics can be obtained.
[0073]
(No. 3 Embodiment)
FIG. 15 shows the first of the present invention. 3 It is sectional drawing which showed the surface emitting semiconductor laser element (LD) which consists of a nitride-type semiconductor by embodiment. This first 3 In the embodiment, the first to the first 2 Embodiment And first reference form Unlike SrTiO with cubic perovskite structure Three A case where the first buffer layer made of is formed will be described.
[0074]
This first 3 In the surface emitting semiconductor laser device made of a nitride semiconductor according to the embodiment, as shown in FIG. 15, a cubic crystal having a film thickness of about 15 nm is formed on a Si substrate 51 having a cubic (111) plane as a surface. SrTiO with perovskite structure Three A first buffer layer 52 made of is formed. The surface of the first buffer layer 52 is formed to be three times symmetrical. Further, the surface of the first buffer layer 52 is (111), and the [1-10] direction of the first buffer layer 52 is aligned with the [1-10] direction of the Si substrate 51. . In this case, the adjacent atomic interval in the [1-10] direction of the Si substrate 51 is 0.3840 nm, whereas the adjacent atomic interval in the [1-10] direction of the first buffer layer 52 is 0.5523 nm. The difference between 3 times the spacing between adjacent atoms of the Si substrate 51 and 2 times the spacing between adjacent atoms of the first buffer layer 52 is as small as 4.1%. The Si substrate 51 is an example of the “substrate” in the present invention, and the first buffer layer 52 is an example of the “first buffer layer” in the present invention.
[0075]
In addition, on the first buffer layer 52, SiN or SiO 2 A selective growth film 53 having an overhang portion having an inverted mesa shape (inverted trapezoidal shape) is formed. An Si-doped n-type GaN layer 54 having a thickness of about 10 μm is formed on the first buffer layer 52 and the selective growth film 53. n-type Al having a thickness of about 0.45 μm on the n-type GaN layer 54. 0.3 Ga 0.7 An n-type cladding layer 55 made of N is formed. On the n-type cladding layer 55, an MQW light emitting layer 56 made of InGaN is formed. Al having a film thickness of about 10 nm on the MQW light emitting layer 56. 0.2 Ga 0.8 A p-type protective layer 57 made of N is formed. A p-type cladding layer 58 made of p-type GaN having a thickness of about 80 nm is formed on the p-type protective layer 57.
[0076]
The second 3 In the embodiment, a p-type contact layer 59 made of p-type GaN having a thickness of about 30 nm including a two-dimensional photonic crystal having a periodic refractive distribution is formed on the p-type cladding layer 58. The p-type contact layer 59 having the two-dimensional photonic crystal gives a two-dimensional distributed feedback action to the MQW light emitting layer 56. In this case, laser light is emitted perpendicularly from the Si-doped n-type GaN layer 54 to the Si substrate 51, and the oscillation wavelength is about 410 nm.
[0077]
A p-side electrode 60 having a diameter of about 100 μm is formed in a predetermined region on the p-type contact layer 59. In addition, partial regions of the Si substrate 51, the first buffer layer 52, the selective growth film 53, and the n-type GaN layer 54 are removed. An opening having a diameter of about 100 μm is formed on the back surface of the Si substrate 51, on the side surfaces of the Si substrate 51, the first buffer layer 52, and the n-type GaN layer 54, and on a part of the back surface of the n-type GaN layer 54. An n-side electrode 61 is formed.
[0078]
First 3 In the embodiment, as described above, the cubic SrTiO is formed on the Si substrate 51 having the cubic (111) plane as a surface. Three By forming the first buffer layer 52 having a perovskite structure made of the above, it becomes possible to relieve stress between the Si substrate 51 and the nitride semiconductor layers (54 to 59). Further, the first buffer layer 52 is oriented so that the surface thereof becomes the (111) plane and the [1-10] direction of the first buffer layer 52 coincides with the [1-10] direction of the Si substrate 51. Therefore, the first buffer layer 52 having a small difference (4.1%) from the adjacent atomic spacing of the Si substrate 51 can be obtained. As a result, the stress generated between the Si substrate 51 and each of the nitride-based semiconductor layers (54 to 59) can be relieved, and many lattice defects are present in the first buffer layer 52 due to the lattice constant difference. Since generation | occurrence | production can be suppressed, it can also suppress that many lattice defects generate | occur | produce in each nitride-type semiconductor layer (54-59) formed on the 1st buffer layer 52. FIG. As a result, each nitride-based semiconductor layer (54-59) in which lattice defects due to the lattice constant difference are reduced while relaxing the stress generated between the Si substrate 51 and each nitride-based semiconductor layer (54-59). ) Can be easily formed.
[0079]
The second 3 In the embodiment, as described above, since the surface of the first buffer layer 52 is oriented to be (111), the surface of the first buffer layer 52 is three times symmetrical. As a result, the surface of each nitride-based semiconductor layer (54 to 59) formed on the first buffer layer 52 is likely to be a (0001) plane, so that the crystal growth is easy and the nitride system with few crystal defects. Each semiconductor layer (54 to 59) is easily obtained.
[0080]
16 to 24 and 26 are the same as those shown in FIG. 3 It is sectional drawing for demonstrating the manufacturing process of the surface emitting semiconductor laser element (LD) which consists of a nitride-type semiconductor by embodiment. FIG. 25 is a detailed top view of the p-type contact layer in the manufacturing process shown in FIG. Next, referring to FIGS. 3 A manufacturing process of the surface emitting semiconductor laser element made of the nitride semiconductor according to the embodiment will be described.
[0081]
First, as shown in FIG. 16, a cubic SrTiO having a film thickness of about 15 nm is formed on a Si substrate 51 having a cubic (111) plane as a surface by laser ablation. Three A first buffer layer 52 having a perovskite structure is formed. Specifically, with the Si substrate 51 held at a growth temperature of about 650 ° C., the laser is operated under conditions of atmospheric oxygen pressure of about 8 Pa to about 40 Pa. Three SrTiO by focusing on Three Heat. As a result, the evaporated SrTiO Three Are deposited on the Si substrate 51 so that the surface of the first buffer layer 52 is three times symmetrical. As the laser light source, an excimer laser (ArF: wavelength 193 nm, pulse width 20 nsec) is used, and the energy density and pulse repetition frequency are 2 J / cm, respectively. 2 And 5 Hz. In this case, the surface of the first buffer layer 52 is (111), and the [1-10] direction of the first buffer layer 52 is aligned with the [1-10] direction of the Si substrate 51.
[0082]
Next, SiN or SiO is formed on the first buffer layer 52 by using a plasma CVD method. 2 A selective growth film 53 is formed. Thereafter, as shown in FIG. 17, the selective growth film 53 is formed in an inverted mesa shape (trapezoidal shape) having an overhang portion. As a method of forming the inverted mesa-shaped selective growth film 53 having such an overhang portion, first, a resist (not shown) is formed in a predetermined region on the selective growth film 53. Then, using the resist as a mask, the selective growth film 53 is wet etched to form the selective growth film 53 having an overhang portion. At this time, the width w (μm) for etching the selective growth film 53 and the width b (μm) of the selective growth film 53 to be left without etching are preferably about 40 μm or less. When width b (μm) + width w (μm)> about 40 μm, it becomes difficult to planarize an n-type GaN layer 54 to be described later formed on the selective growth film 53. For this reason, it is preferable that the width b (μm) + the width w (μm) <about 40 μm. This first 3 In the embodiment, the width w (μm) for etching the selective growth film 53 and the width b (μm) of the selective growth film 53 left without being etched are about 0.5 μm, respectively.
[0083]
Next, as shown in FIGS. 18 to 20, on the first buffer layer 52 and the selective growth film 53 in a state where the Si substrate 51 is held at a growth temperature of about 1150 ° C. using the MOCVD method. The n-type GaN layer 54 doped with Si is formed. Here, when the n-type GaN layer 54 is grown, the raw material is difficult to reach below the overhang portion of the selective growth film 53 in the initial stage of growth. On the other hand, the raw material tends to reach the first buffer layer 52 located near the center between the overhang portions. Therefore, on the first buffer layer 52 located near the center between the overhang portions, the growth rate of the n-type GaN layer 54 in the vertical (c-axis) direction is increased, and below the overhang portions, n The growth rate of the type GaN layer 54 becomes slow. For this reason, the facet-shaped (trapezoidal) n-type GaN layer 54 is easily formed from the early stage of growth. As shown in FIGS. 18 and 19, as the facet-shaped n-type GaN layer 54 grows, the side surfaces of the facet-shaped n-type GaN layer 54 gradually grow in the lateral direction. Thereby, the n-type GaN layer 54 is also formed on the selective growth film 53. Furthermore, as the growth of the n-type GaN layer 54 proceeds, as shown in FIG. 20, the facet-shaped n-type GaN layers 54 are combined to form a continuous film. As a result, a flattened n-type GaN layer having a thickness of about 10 μm is formed. Thus, since the n-type GaN layer 54 grows laterally from the initial growth stage, dislocations generated in the n-type GaN layer 54 are parallel to the (0001) plane of the n-type GaN layer 54 from the early growth stage. It can be bent in the horizontal direction. Thereby, dislocations propagating in the longitudinal (c-axis) direction of the n-type GaN layer 54 can be reduced.
[0084]
Next, as shown in FIG. 21, an n-type Al film having a thickness of about 0.45 μm is formed on the n-type GaN layer 54 by using MOCVD or HVPE. 0.3 Ga 0.7 N-type cladding layer 55 made of N, MQW light-emitting layer 56 made of InGaN, Al having a thickness of about 10 nm 0.2 Ga 0.8 A p-type protective layer 57 made of N and a p-type clad layer 58 made of p-type GaN having a thickness of about 80 nm are sequentially formed.
[0085]
Next, as shown in FIGS. 22 to 25, a p-type contact made of p-type GaN having a film thickness of about 30 nm including a two-dimensional photonic crystal having a periodic refractive distribution on the p-type cladding layer 58. Layer 59 is formed. Specifically, first, as shown in FIG. 22, a cylindrical pattern 62 made of SiN is formed by a lithography technique using electron beam drawing or the like and an etching technique. Thereafter, as shown in FIG. 23, a p-type contact layer 59 made of p-type GaN is selectively grown on the p-type cladding layer 58 exposed between the cylindrical patterns 62, and then the SiN is buffered with hydrofluoric acid. The cylindrical pattern 62 is removed. Accordingly, as shown in FIGS. 24 and 25, a p-type contact layer 59 made of p-type GaN including a plurality of circular holes 59a arranged in six-fold symmetry having a diameter of about 160 nm and a depth of about 30 nm is formed. Form. The p-type contact layer 59 having such circular holes 59a arranged symmetrically six times includes a two-dimensional photonic crystal having a periodic refractive distribution. Further, as shown in FIG. 25, the interval D (about 290 nm) in FIG. 25 matches the lattice interval of the two-dimensional photonic crystal. This interval D is preferably approximately 2 / √3 times the laser oscillation wavelength λ (λ is the wavelength of the laser light in the semiconductor laser) in the p-type cladding layer 58. However, in this case, fine processing is required. Therefore, the second 3 In the embodiment, the distance D is designed to be approximately 4 / √3 times the laser oscillation wavelength λ in the p-type cladding layer 58. Thereby, the process for forming the circular hole 59a becomes easier.
[0086]
Next, as shown in FIG. 26, the back surface of the Si substrate 51 is polished until the Si substrate 51 has a thickness of about 80 μm. Thereafter, using a photolithographic technique and a wet etching technique using a KOH solution, a circular hole having a diameter of about 150 μm is formed on the back surface of the Si substrate 51 facing the current path so that the first buffer layer 52 is exposed. Form. Further, the exposed portion of the first buffer layer 52 is removed by using the RIE method. And SiN or SiO 2 The n-type GaN layer 54 is etched until the selective growth film 53 made of is completely removed, thereby flattening the exposed back surface of the n-type GaN layer 54.
[0087]
Finally, as shown in FIG. 15, the p-side electrode 60 having a diameter of about 100 μm is formed on the p-type contact layer 59 by using a vacuum deposition method. A diameter of about 100 nm is formed on the back surface of the Si substrate 51, on the side surfaces of the Si substrate 51, the first buffer layer 52, and the n-type GaN layer 54, and on a part of the back surface of the n-type GaN layer 54. An n-side electrode 61 including an opening having a portion is formed.
[0088]
First 3 In the manufacturing process of the embodiment, as described above, the growth process of the nitride-based semiconductor required until the formation of the low-dislocation nitride-based semiconductor is only once, so that the manufacturing process is compared with the second embodiment. Can be simplified. Further, each nitride semiconductor layer (55-55) is formed on the low dislocation n-type GaN layer 54 formed by selective lateral growth using the selective growth film 53 formed so that a part of the first buffer layer 52 is exposed. 59), the low dislocation nitride-based semiconductor layers (55 to 59) can be formed. As a result, a nitride-based semiconductor laser device having good device characteristics can be obtained.
[0089]
(No. 4 Embodiment)
FIG. 27 shows the first of the present invention. 4 It is sectional drawing of the nitride type semiconductor laser element (LD) by embodiment. This first 4 In the embodiment, the first to the first 3 Embodiment And first reference form Unlike cubic CaF 2 CeO of structure 2 A case where the first buffer layer made of is formed will be described.
[0090]
This first 4 In the nitride-based semiconductor laser device according to the embodiment, as shown in FIG. 27, a cubic crystal having a film thickness of about 15 nm is formed on a Si substrate 71 whose surface is a cubic (111) plane having stripe-shaped concave portions. CaF 2 CeO of structure 2 A first buffer layer 72 made of is formed. The surface of the first buffer layer 72 is formed to be three times symmetrical. Further, the first buffer layer 72 has a (111) surface, and the [1-10] direction of the first buffer layer 72 is aligned with the [1-10] direction of the Si substrate 71. Yes. In this case, the lattice constant of the Si substrate 71 is 0.5431 nm, whereas the lattice constant of the first buffer layer 72 is 0.5411, and the lattice constant of the Si substrate 71 and the first buffer layer 72 are The difference in lattice constant is as small as 0.4%. The Si substrate 71 is an example of the “substrate” in the present invention, and the first buffer layer 72 is an example of the “first buffer layer” in the present invention.
[0091]
A second buffer layer 73 made of undoped AlGaN having a thickness of about 10 nm is formed on the first buffer layer 72. The second buffer layer 73 is an example of the “second buffer layer” in the present invention. On the second buffer layer 73, an undoped GaN layer 74 is formed. The first conductive contact layer 27 made of n-type GaN, the first conductive clad layer 28 made of n-type AlGaN, the MQW light emitting layer 29 made of InGaN, and the p-type formed on the undoped GaN layer 74. The composition and film thickness of the second conductivity type cladding layer 30 made of AlGaN, the second conductivity type contact layer 31 made of p type GaN, the p-side electrode 32, and the n-side electrode 33 are the same as those in the second embodiment shown in FIG. It is the same as the form.
[0092]
First 4 In the embodiment, as described above, the cubic CeO is formed on the Si substrate 71 having the cubic (111) plane as a surface. 2 CaF consisting of 2 By forming the first buffer layer 72 having the structure, the stress between the Si substrate 71 and each of the nitride-based semiconductor layers (74, 27 to 31) can be relaxed. In addition, the first buffer layer 72 has a (111) surface, and the [1-10] direction of the first buffer layer 72 is aligned with the [1-10] direction of the Si substrate 71. Therefore, the first buffer layer 72 having a small difference (0.4%) from the lattice constant of the Si substrate 71 can be obtained. As a result, stress generated between the Si substrate 71 and the nitride-based semiconductor layers (74, 27 to 31) can be alleviated, and many lattices are formed in the first buffer layer 72 due to the lattice constant difference. Since the generation of defects can be suppressed, the occurrence of many lattice defects in each nitride-based semiconductor layer (74, 27 to 31) formed on the first buffer layer 72 can also be suppressed. . As a result, each nitride-based semiconductor layer (74) in which lattice defects due to the difference in lattice constant are reduced while relaxing the stress generated between the Si substrate 71 and each nitride-based semiconductor layer (74, 27-31). 27-31) can be easily formed.
[0093]
The second 4 In the embodiment, by forming the second buffer layer 73 on the first buffer layer 72, rather than directly forming the nitride-based semiconductor layers (74, 27 to 31) on the first buffer layer 72. The crystallinity of each nitride-based semiconductor layer (74, 27 to 31) can be improved. As a result, the lattice constant of each nitride-based semiconductor layer (74, 27 to 31) can be further reduced.
[0094]
The second 4 In the embodiment, as described above, since the surface of the first buffer layer 72 is oriented so as to be the (111) plane, the surface of the first buffer layer 72 is three times symmetrical. Thereby, the surface of each nitride-based semiconductor layer (74, 27 to 31) formed on the first buffer layer 72 is likely to be a (0001) plane, so that the crystal growth is easy and the nitriding with few crystal defects is performed. It is easy to obtain physical semiconductor layers (74, 27 to 31).
[0095]
28 to 31 are the same as those shown in FIG. 4 It is sectional drawing for demonstrating the manufacturing process of the nitride type semiconductor laser element (LD) by embodiment. Next, referring to FIGS. 4 A manufacturing process of the nitride-based semiconductor laser device according to the embodiment will be described.
[0096]
First, as shown in FIG. 28, stripe-shaped recesses extending in the [1-10] direction of the Si substrate 71 are formed using a photolithography technique and a wet etching technique using a KOH solution. The width of the concave portion, the width of the convex portion, and the height of the convex portion are about 22 μm, about 3 μm, and about 2 μm, respectively. The side surfaces to be etched are the (110) plane and the (001) plane. Thereafter, a cubic CeO film having a film thickness of about 15 nm is formed on the Si substrate 71 having a cubic (111) plane having a concavo-convex portion by using an ion beam assisted electron beam evaporation method. 2 CaF consisting of 2 A first buffer layer 72 having a structure is formed. Specifically, in order to keep the Si substrate 71 at a growth temperature of about 570 ° C. and to maintain stoichiometry (stoichiometry ratio), oxygen gas is about 1.1 × 10 6. -3 Pa (8 × 10 -6 Torr) is introduced. The acceleration energy is about 1 keV to about 5 keV. 2 , Ar and Xe, etc. 2 Is irradiated with pellets of CeO 2 Heat. As a result, the evaporated CeO 2 Are deposited on the Si substrate 71 so that the surface of the first buffer layer 72 is three times symmetrical. In this case, the surface of the first buffer layer 72 is a (111) plane, and the [1-10] direction of the first buffer layer 72 is aligned with the [1-10] direction of the Si substrate 71. .
[0097]
Next, a second buffer made of undoped AlGaN having a thickness of about 10 nm is formed on the first buffer layer 72 in a state where the Si substrate 71 is held at a growth temperature of about 600 ° C. by using the MOCVD method or the HVPE method. Layer 73 is formed.
[0098]
Next, as shown in FIGS. 29 to 31, an undoped GaN layer 74 having a thickness of about 10 μm is formed on the second buffer layer 73 with the Si substrate 71 held at a growth temperature of about 1150 ° C. To do. When the undoped GaN layer 74 is formed, as shown in FIGS. 29 and 30, the facet-shaped (trapezoidal) undoped GaN growing on the side surface of the stepped portion and the top surface of the convex portion of the second buffer layer 73. The side surfaces of the layer 74 gradually grow laterally inward. Thereby, dislocations bend inward in the (0001) plane of the undoped GaN layer 74. Furthermore, as the undoped GaN layer 74 grows, an undoped GaN layer 74 having a flat top surface having a thickness of about 10 μm is formed as shown in FIG. As a result, a good quality undoped GaN layer 74 with reduced dislocations near the surface can be obtained.
[0099]
Next, as shown in FIG. 27, on the undoped GaN layer 74, a first conductive contact layer 27 made of n-type GaN, a first conductive clad layer 28 made of n-type AlGaN, and an MQW light emitting layer made of InGaN. 29. The same manufacturing process as that of the second embodiment for the second conductivity type cladding layer 30 made of p-type AlGaN, the second conductivity type contact layer 31 made of p-type GaN, the p-side electrode 32, and the n-side electrode 33 To form. In this way, 4 The nitride semiconductor laser element of the embodiment is formed.
[0100]
First 4 In the manufacturing process of the embodiment, as described above, the growth process of the nitride-based semiconductor required until the formation of the low-dislocation nitride-based semiconductor is only once, so that the manufacturing process is compared with the second embodiment. Can be simplified. Moreover, the 1st buffer layer 72 of the shape which has a recessed part on the surface can be formed by forming the 1st buffer layer 72 on the Si substrate 71 which has a recessed part. By forming each nitride-based semiconductor layer (27-31) on the low-dislocation undoped GaN layer 74 formed by lateral growth on the first buffer layer 72 having a recess on the surface, a low-dislocation nitride is formed. Each system semiconductor layer (27 to 31) can be formed. As a result, a semiconductor laser device having good device characteristics can be obtained.
[0101]
The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiments but by the scope of claims for patent, and further includes all modifications within the meaning and scope equivalent to the scope of claims for patent.
[0102]
For example, the above first to first 4 Embodiment And first reference form Then, although the example which applies this invention to a light emitting element was shown, this invention is not restricted to this, FET (Field Effect Transistor; Field effect transistor), HBT (Heterojunction Bipolar Transistor; Heterojunction bipolar transistor), a light receiving element, It can also be applied to solar cells.
[0103]
Also, the first to first 4 Embodiment And first reference form Then, as the method for forming the first buffer layer, MOCVD, laser ablation, and electron beam evaporation were used. However, the present invention is not limited to this, and other methods such as sputtering and sol-gel are used. It may be used. In addition, when MOCVD is used, SrTiO Three As a raw material gas when forming Sr (Cp) 2 , Sr (DPM) 2 , Ti (OiPr) Four , TiO (DPM) 2 , H 2 O and O 2 and so on. Cp is C Five H Five , C Five iPr Three H 2 , C Five tBu Three H 2 And C Five Me Five Etc. In this case, tBu is (CH Three ) Three C and Me is CH Three It is. iPr is (CH Three ) 2 CH. Y 2 O Three Y (DPM) as a raw material gas when forming Three And O Three and so on. Note that DPM is divivalylmethanato [C 11 H 18 O 2 ]. L 2 O Three As a raw material gas for forming (L is a lanthanoid element), L (DPM) Three And O Three and so on.
[0104]
In addition, the above 3 In the embodiment, the first buffer layer 52 is formed on the Si substrate 51 using the laser ablation method. However, the present invention is not limited to this, and the Si substrate 51 is used using the sol-gel method or the ECR sputtering method. A first buffer layer 52 may be formed thereon. When the sol-gel method is used, Sr (CH 1 H 15 COO) 2 And Ti (OiPr) Four The raw material solution is spin-coated on the Si substrate 51 using an ethyl alcohol solution. Then, after drying at about 350 ° C. for about 1 minute, annealing is performed at about 600 ° C. to about 750 ° C. for about 30 minutes, so that SrTiO Three A first buffer layer 52 made of is formed. When using ECR sputtering, SrTiO is used as a target. Three And about 0.025 Pa O as a sputtering gas. 2 A gas is used to form SrTiO on the Si substrate 51 under the condition that the temperature of the Si substrate 51 is about 400 ° C. Three A first buffer layer 52 made of is formed.
[0105]
Also, the first to first 4 Embodiment And first reference form Then, as the material of the first buffer layer, cubic perovskite structure, cubic ferromanganese structure, cubic CaF 2 Although the structure and the hexagonal iron-manganese ore structure were used, the present invention is not limited to this, and the cubic perovskite structure, the cubic iron-manganese ore structure, and the cubic CaF 2 Any material may be used as long as it is a polycrystalline or single crystal material made of a material having one of the structure and hexagonal iron manganese structure. In addition, cubic CaF 2 LO as structural material 2 (L is a lanthanoid element), and in particular PrO 2 And CeO 2 Is preferred. In addition, as a material of hexagonal ferromanganese structure, La 2 O Three (The lattice constant of the a axis is 0.3945 nm), Ce 2 O Three (A-axis lattice constant is 0.3880 nm), and Nd 2 O Three (The lattice constant of the a axis is 0.3841 nm), and in particular, Pr 2 O Three And Nd 2 O Three Is preferred.
[0106]
In addition, as a material of cubic ferromanganese structure, Y 2 O Three (Lattice constant is 1.06 nm), Pr of cubic ferromanganese structure 2 O Three (Lattice constant is 1.114 nm), Nd of cubic ferromanganese structure 2 O Three (Lattice constant is 1.105 nm), Eu 2 O Three (Lattice constant is 1.079 nm), Gd 2 O Three (Lattice constant is 1.079 nm), Tb 2 O Three (Lattice constant is 1.057 nm), Dy 2 O Three (Lattice constant is 1.063 nm), Ho 2 O Three (Lattice constant is 1.058 nm), Er 2 O Three (Lattice constant is 1.054 nm), Tm 2 O Three (Lattice constant is 1.052 nm), Yb 2 O Three (Lattice constant is 1.039 nm) and Lu 2 O Three (Lattice constant is 1.037 nm) 2 O Three (L may be a lanthanoid element), in particular Sm 2 O Three , Eu 2 O Three And Gd 2 O Three Is preferred. Furthermore, as the material of the first buffer layer, SrTiO Three , L 2 O Three (L is a lanthanoid element), PrO 2 , CeO 2 And Y 2 O Three It is preferable that at least one of these is included. In this case, a first buffer layer with good orientation can be obtained.
[0107]
Also, the first to first 4 Embodiment And first reference form In this example, a Si substrate having a cubic (111) plane as a surface is used. However, the present invention is not limited to this, and a substrate other than a Si substrate having a cubic (111) plane or a hexagonal (0001) plane is used. A substrate having a surface as a surface may be used. However, it is most preferable to use a substrate having a cubic (111) plane as a surface.
[0108]
Also, the first to first 4 Embodiment And first reference form In the above, a Si (111) plane substrate is used as a substrate having a cubic (111) plane as a surface, but the present invention is not limited to this, and a GaP (111) A plane substrate or GaP (111) B is used. Even if a surface substrate is used, it is next to the Si (111) surface substrate. In this case, as the first buffer layer, CeO 2 Ce of hexagonal ferromanganese structure 2 O Three Pr of hexagonal ferromanganese structure 2 O Three Nd of hexagonal iron-manganese ore structure 2 O Three And Sm of cubic iron-manganese ore structure 2 O Three Is preferred. Moreover, you may use a GaAs (111) A surface or a GaAs (111) B surface as a board | substrate. In this case, the first buffer layer has a hexagonal ferromanganese structure La. 2 O Three And Pr of cubic ferromanganese structure 2 O Three Is relatively preferred. In addition, MB 2 A boron compound substrate represented by (M is a metal element such as Al, Ti, Hf, V, Nb, Ta, and Cr) may be used. Furthermore, a substrate such as 2H—ZnS (0001) may be used as a substrate having a hexagonal (0001) plane as a surface.
[0109]
Also, the first to first 4 Embodiment And first reference form Then, from V group, the semiconductor containing only nitrogen was used, However, this invention is not restricted to this, You may use the semiconductor containing at least 1 element other than nitrogen of V group, and nitrogen. For example, there are GaInAsN and GaInNP.
[0110]
Also, the first to first 4 Embodiment And first reference form Then, the MOCVD method and the HVPE method were used as the growth method of the nitride-based semiconductor layer, but the present invention is not limited to this, and TMAl, TMGa, TMIn, NH Three , SiH Four And Cp 2 An MBE method (Molecular Beam Epitaxy; molecular beam epitaxial growth method) using Mg as a source gas may be used.
[0112]
Also, the first to first 4 Embodiment And first reference form Then, a nitride semiconductor having a wurtzite structure was formed on the first buffer layer by forming the surface of the first buffer layer on the (111) plane of the Si substrate so as to be three times symmetrical. The invention is not limited to this, and can also be applied to hexagonal semiconductors other than nitride semiconductors. For example, wurtzite ZnO may be formed on the first buffer layer on the (111) plane of the Si substrate. In addition to the wurtzite structure ZnO, a mixed crystal semiconductor containing Be, Mg, Cd, Hg, S, Se, or Te in the wurtzite structure ZnO may be used. These semiconductors have a thermal expansion coefficient larger than Si.
[0113]
The first, second and second 4 In the embodiment, after the second buffer layer is formed on the first buffer layer, the nitride-based semiconductor layer is formed on the second buffer layer. However, the present invention is not limited to this, and the second buffer layer is formed on the first buffer layer. A nitride-based semiconductor layer may be formed directly on the first buffer layer without forming it. However, in order to improve the crystallinity of the nitride-based semiconductor layer, it is preferable to sequentially form the first buffer layer, the second buffer layer, and the nitride-based semiconductor layer.
[0114]
In the first embodiment, the p-side translucent electrode 10 comprising the lower Pd layer having a thickness of about 20 nm and the upper Au layer having a thickness of about 40 nm on the p-type contact layer 9. However, the present invention is not limited to this, and a p-side translucent electrode having a gap for transmitting light may be formed. For example, a net-shaped electrode having an electrode width of about 20 μm and an interelectrode distance of about 50 μm may be formed on the p-type contact layer 9. In this case, an electrode formed of a lower Pd layer having a thickness of about 100 nm and an upper Au layer having a thickness of about 100 nm formed so as to cover about 10% of the surface is formed. May be.
[0115]
Moreover, in the said 1st Embodiment, although the palladium (Pd) layer was formed as a lower layer of the p side translucent electrode 10, this invention is not restricted to this, it replaces with a palladium (Pd) layer and is nickel (Ni). A layer made of a metal or alloy containing at least one selected from the group consisting of platinum, platinum (Pt), rhodium (Rh), ruthenium (Ru), osmium (Os), and iridium (Ir) You may form as a lower layer of the translucent electrode 10. In particular, if a layer made of Ni, Pd or Pt is used as the lower layer of the p-side translucent electrode 10, good ohmic contact can be obtained.
[0116]
In the first embodiment, the layer made of gold (Au) is formed as the upper layer of the p-side translucent electrode 10, but the present invention is not limited to this, and zinc (Zn), indium (In), tin A layer made of an oxide containing at least one selected from the group consisting of (Sn) and magnesium (Mg) may be formed as the upper layer of the p-side translucent electrode 10. Specifically, ZnO, In 2 O Three , SnO 2 ITO (oxide of In and Sn), MgO, and the like are conceivable.
[0117]
In the first embodiment, the p-side translucent electrode 10 is formed on the p-type layer side. However, the present invention is not limited to this, and the translucent electrode is formed on the n-type layer side. You may make it take out light from the side. In this case, since a higher carrier concentration can be easily obtained on the n-type layer side than on the p-type layer side, ohmic contact can be easily obtained. Thereby, it is easy to form a translucent electrode on the n-type layer side. As a material for the translucent electrode on the n-type layer side, in addition to a thin film of metal such as Ti and Al, ZnO, In 2 O Three , SnO 2 , And ITO (oxide of In and Sn) can be considered.
[0118]
Further, in the first embodiment, p-type Ga doped with Mg. 0.15 In 0.85 P-type contact layer 9 made of N, or the second to second 4 In the embodiment, the p-type contact layer made of p-type GaN doped with Mg is formed. However, the present invention is not limited to this, and nitride based semiconductors containing Tl such as GaTlN and GaInTlN, or GaAsN, A p-type contact layer made of a nitride-based semiconductor containing As or Ga such as GaInAsN, GaNP, and GaInNP may be formed. However, GaInN and GaN are most easily produced.
[0119]
In the second embodiment, a nitride semiconductor layer having a low dislocation density is grown by using the mask layer 25 made of SiN as a selective growth mask. However, the present invention is not limited to this, and the PENDEO method or Alternatively, a method of growing after forming irregularities on the GaN layer may be used. In this case, a nitride semiconductor layer having a low dislocation density can be obtained as in the second embodiment.
[0120]
In addition, the second to second 3 Embodiment And first reference form Then, the patterning shapes of the mask layer 25, the first buffer layer 42, and the selective growth film 53 are formed in a stripe shape (elongated shape), but the present invention is not limited to this, and may be a circle, a hexagon, or a triangle. .
[0121]
In addition, the third Embodiment and First reference form Then, the first buffer layer 42 formed partially or the first buffer layer 52 formed so as to expose a part of the first buffer layer 42 is formed on the Si substrate. However, the present invention is not limited to this. , It may be formed so as to have either one of the structures. For example, you may form the structure which has a 1st buffer layer in the opening part of the selective growth film | membrane formed in stripe form on the board | substrate. In this case, the third and third 3 Similar to the embodiment, a nitride semiconductor layer having a low dislocation density can be obtained.
[0122]
In addition, the above 4 In the embodiment, by forming the first buffer layer 72 on the Si substrate 71 having the recesses, the first buffer layer 72 having the recesses on the surface is formed. However, the present invention is not limited to this, and a flat substrate is formed. After a thick first buffer layer (for example, about 3 μm) is formed flat on the top, a recess having a height of about 2 μm may be formed in the first buffer layer by dry etching or the like. In addition, about 2 μm in height of SiO on a flat substrate 2 And SiN X The first buffer layer may be formed on the entire surface and the concave portion may be formed on the surface of the first buffer layer.
[0123]
In addition, the above 4 In the embodiment, the (110) plane and the (001) plane of the Si substrate 71 are etched using a photolithographic technique and a wet etching technique using a KOH solution, thereby forming a stripe shape extending in the [1-10] direction. Although the concave portion is formed, the present invention is not limited to this, and the direction of the stripe-shaped concave portion may be different. For example, a stripe-shaped recess extending in the [11-2] direction may be formed by etching the (201) plane and the (021) plane of the Si substrate 71.
[0124]
In addition, the above 4 In the embodiment, the stripe-shaped concave portions are formed in the Si substrate 71, but the present invention is not limited to this, and the shapes of the concave portions and the convex portions may be circular, hexagonal, triangular, or the like. When the concave and convex shapes are formed in a hexagonal shape or a triangular shape, the direction of each side of the hexagonal shape and the triangular shape may coincide with any crystal orientation. In particular, in the Si (111) plane substrate, it is preferable that the directions of the sides of the hexagon and the triangle coincide with the [1-10] direction or the same direction as the [11-2] direction.
[0125]
【The invention's effect】
As described above, according to the present invention, a semiconductor layer capable of forming a semiconductor layer in which lattice defects due to a difference in lattice constant are reduced while relaxing stress generated between the substrate and the semiconductor layer. A forming method can be provided.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a light emitting diode element (LED) made of a nitride semiconductor according to a first embodiment of the present invention.
2 is a cross-sectional view illustrating a manufacturing process of a light emitting diode element (LED) made of a nitride semiconductor according to the first embodiment shown in FIG. 1;
3 is a cross-sectional view for explaining a manufacturing process of the light-emitting diode element (LED) made of the nitride semiconductor according to the first embodiment shown in FIG. 1;
FIG. 4 is a cross-sectional view showing a nitride semiconductor laser element (LD) according to a second embodiment of the present invention.
5 is a cross-sectional view for explaining a manufacturing process for the nitride-based semiconductor laser device (LD) according to the second embodiment shown in FIG. 4; FIG.
6 is a cross-sectional view for explaining a manufacturing process of the nitride-based semiconductor laser device (LD) according to the second embodiment shown in FIG. 4. FIG.
7 is a cross-sectional view for explaining a manufacturing process of the nitride-based semiconductor laser device (LD) according to the second embodiment shown in FIG. 4; FIG.
8 is a cross-sectional view for explaining a manufacturing process of the nitride-based semiconductor laser device (LD) according to the second embodiment shown in FIG. 4. FIG.
FIG. 9 shows the first of the present invention. 1 reference It is sectional drawing which showed the nitride-type semiconductor laser element (LD) by a form.
FIG. 10 shows the first shown in FIG. 1 reference It is sectional drawing for demonstrating the manufacturing process of the nitride type semiconductor laser element (LD) by a form.
FIG. 11 shows the first shown in FIG. 1 reference It is sectional drawing for demonstrating the manufacturing process of the nitride type semiconductor laser element (LD) by a form.
FIG. 12 shows the first shown in FIG. 1 reference It is sectional drawing for demonstrating the manufacturing process of the nitride type semiconductor laser element (LD) by a form.
FIG. 13 shows the first shown in FIG. 1 reference It is sectional drawing for demonstrating the manufacturing process of the nitride type semiconductor laser element (LD) by a form.
FIG. 14 shows the first shown in FIG. 1 reference It is sectional drawing for demonstrating the manufacturing process of the nitride type semiconductor laser element (LD) by a form.
FIG. 15 shows the first of the present invention. 3 It is sectional drawing which showed the surface emitting semiconductor laser element (LD) which consists of a nitride-type semiconductor by embodiment.
FIG. 16 shows the first shown in FIG. 3 It is sectional drawing for demonstrating the manufacturing process of the surface emitting semiconductor laser element (LD) which consists of a nitride-type semiconductor by embodiment.
FIG. 17 shows the first shown in FIG. 3 It is sectional drawing for demonstrating the manufacturing process of the surface emitting semiconductor laser element (LD) which consists of a nitride-type semiconductor by embodiment.
FIG. 18 shows the first shown in FIG. 3 It is sectional drawing for demonstrating the manufacturing process of the surface emitting semiconductor laser element (LD) which consists of a nitride-type semiconductor by embodiment.
FIG. 19 shows the first shown in FIG. 3 It is sectional drawing for demonstrating the manufacturing process of the surface emitting semiconductor laser element (LD) which consists of a nitride-type semiconductor by embodiment.
FIG. 20 shows the first shown in FIG. 3 It is sectional drawing for demonstrating the manufacturing process of the surface emitting semiconductor laser element (LD) which consists of a nitride-type semiconductor by embodiment.
FIG. 21 shows the first shown in FIG. 3 It is sectional drawing for demonstrating the manufacturing process of the surface emitting semiconductor laser element (LD) which consists of a nitride-type semiconductor by embodiment.
FIG. 22 shows the first shown in FIG. 3 It is sectional drawing for demonstrating the manufacturing process of the surface emitting semiconductor laser element (LD) which consists of a nitride-type semiconductor by embodiment.
FIG. 23 shows the first shown in FIG. 3 It is sectional drawing for demonstrating the manufacturing process of the surface emitting semiconductor laser element (LD) which consists of a nitride-type semiconductor by embodiment.
FIG. 24 shows the first shown in FIG. 3 It is sectional drawing for demonstrating the manufacturing process of the surface emitting semiconductor laser element (LD) which consists of a nitride-type semiconductor by embodiment.
25 is a detailed top view of the p-type contact layer in the manufacturing process shown in FIG. 24. FIG.
FIG. 26 shows the first shown in FIG. 3 It is sectional drawing for demonstrating the manufacturing process of the surface emitting semiconductor laser element (LD) which consists of a nitride-type semiconductor by embodiment.
FIG. 27 shows the first of the present invention. 4 It is sectional drawing of the nitride type semiconductor laser element (LD) by embodiment.
FIG. 28 shows the first shown in FIG. 4 It is sectional drawing for demonstrating the manufacturing process of the nitride type semiconductor laser element (LD) by embodiment.
FIG. 29 shows the first shown in FIG. 4 It is sectional drawing for demonstrating the manufacturing process of the nitride type semiconductor laser element (LD) by embodiment.
FIG. 30 shows the first shown in FIG. 4 It is sectional drawing for demonstrating the manufacturing process of the nitride type semiconductor laser element (LD) by embodiment.
FIG. 31 shows the first shown in FIG. 4 It is sectional drawing for demonstrating the manufacturing process of the nitride type semiconductor laser element (LD) by embodiment.
[Explanation of symbols]
1, 21, 41, 51, 71 Si substrate (substrate)
2, 22, 42, 52, 72 First buffer layer (first buffer layer)
4 n-type contact layer (nitride semiconductor layer)
5, 29, 56 Light emitting layer (nitride semiconductor layer)
6 Protective layer (nitride semiconductor layer)
7, 58 p-type cladding layer (nitride semiconductor layer)
8 p-type intermediate layer (nitride semiconductor layer)
9, 59 p-type contact layer (nitride semiconductor layer)
24, 26, 43, 74 Undoped GaN layer (nitride-based semiconductor layer)
25 Mask layer (nitride semiconductor layer)
27 First conductivity type contact layer (nitride-based semiconductor layer)
28 First conductivity type cladding layer (nitride-based semiconductor layer)
30 Second conductivity type cladding layer (nitride-based semiconductor layer)
31 Second conductivity type contact layer (nitride-based semiconductor layer)
54 n-type GaN layer (nitride-based semiconductor layer)
55 n-type cladding layer (nitride semiconductor layer)
57 p-type protective layer (nitride semiconductor layer)

Claims (7)

基板上の少なくとも一部に、表面が（１１１）面となるように配向している立方晶のペロブスカイト構造、表面が（１１１）面となるように配向している立方晶の酸化物からなるＣａＦ2構造、および、表面が（０００１）面となるように配向している六方晶の鉄マンガン鉱構造のうちの１つの構造を有する材料からなる多結晶または単結晶の材料を含む第１バッファ層を形成する工程と、
前記第１バッファ層上に、表面が（０００１）面となるように窒化物系半導体層または前記基板よりも熱膨張係数が大きい結晶構造が六方晶である半導体層を形成する工程とを備え、
前記基板は、立方晶の（１１１）面を表面とする基板、および、六方晶の（０００１）面を表面とする基板のうちのいずれか一方を含む、半導体の形成方法。At least a part of the substrate has a cubic perovskite structure oriented so that the surface becomes the (111) plane, and CaF made of a cubic oxide oriented so that the surface becomes the (111) plane. A first buffer layer comprising a polycrystalline or single-crystal material made of a material having one of two structures and a hexagonal ferromanganese structure oriented so that the surface is a (0001) plane Forming a step;
Forming a nitride-based semiconductor layer or a semiconductor layer having a hexagonal crystal structure with a thermal expansion coefficient larger than that of the substrate on the first buffer layer so that the surface becomes a (0001) plane ;
The method for forming a semiconductor, wherein the substrate includes any one of a substrate having a cubic (111) plane as a surface and a substrate having a hexagonal (0001) plane as a surface . 前記第１バッファ層は、ＳｒＴｉＯ3、ＰｒＯ2、ＣｅＯ2からなるグループより選択される少なくとも１つを含む、請求項１に記載の半導体の形成方法。2. The method of forming a semiconductor according to claim 1 , wherein the first buffer layer includes at least one selected from the group consisting of SrTiO 3 , PrO 2 , and CeO 2 . 前記基板は、Ｓｉ基板およびＧａＰ基板のいずれか一方を含む、請求項１または２に記載の半導体の形成方法。The substrate, Si substrate and one of the GaP substrate, a semiconductor process of forming according to claim 1 or 2. 前記第１バッファ層を形成した後、前記窒化物系半導体層または基板よりも熱膨張係数が大きい結晶構造が六方晶である半導体層を形成する前に、前記第１バッファ層上の少なくとも一部に、多結晶または非晶質の第２バッファ層を形成する工程をさらに備える、請求項１〜３のいずれか１項に記載の半導体の形成方法。After forming the first buffer layer, before forming a semiconductor layer having a hexagonal crystal structure with a larger thermal expansion coefficient than the nitride-based semiconductor layer or substrate, at least a part of the first buffer layer is formed. in, further comprising the step of forming a second buffer layer of polycrystalline or amorphous semiconductor method of forming according to any one of claims 1-3. 前記半導体層を形成する工程は、横方向成長を用いる工程を含む、請求項１〜４のいずれか１項に記載の半導体の形成方法。Step includes the step of using the lateral growth, a semiconductor process of forming according to any one of claims 1 to 4 forming the semiconductor layer. 基板上の少なくとも一部に形成され、表面が（１１１）面となるように配向している立方晶のペロブスカイト構造、表面が（１１１）面となるように配向している立方晶の酸化物からなるＣａＦ2構造、および、表面が（０００１）面となるように配向している六方晶の鉄マンガン鉱構造のうちの１つの構造を有する材料からなる多結晶または単結晶の材料を含む第１バッファ層と、
前記第１バッファ層上に表面が（０００１）面となるように形成された窒化物系半導体層または前記基板よりも熱膨張係数が大きい結晶構造が六方晶である半導体層とを備え、
前記基板は、立方晶の（１１１）面を表面とする基板、および、六方晶の（０００１）面を表面とする基板のうちのいずれか一方を含む、半導体素子。A cubic perovskite structure formed on at least a part of the substrate and oriented so that the surface becomes the (111) plane, and a cubic oxide oriented so that the surface becomes the (111) plane comprising CaF 2 structure, and the first surface comprising the polycrystalline or single crystal material comprises a material having a structure of one of (0001) plane and so as oriented by iron-manganese ore structure of a hexagonal and A buffer layer,
A nitride-based semiconductor layer formed on the first buffer layer so that a surface thereof is a (0001) plane or a semiconductor layer having a crystal structure having a larger thermal expansion coefficient than that of the substrate is a hexagonal crystal ;
The substrate includes a semiconductor element including any one of a substrate having a cubic (111) plane as a surface and a substrate having a hexagonal (0001) plane as a surface . 前記基板は、Ｓｉ基板およびＧａＰ基板のいずれか一方を含む、請求項７に記載の半導体素子。The semiconductor element according to claim 7, wherein the substrate includes one of a Si substrate and a GaP substrate.
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