JP4109460B2 - Nonvolatile semiconductor memory device and manufacturing method thereof - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置及びその製造方法に係り、より詳細には、選択ゲートを有するフラッシュメモリセル及びその製造方法に関するものである。
【0002】
【従来の技術】
フラッシュメモリ装置は電源が供給されなくても、そのメモリセルに貯蔵されている情報を維持するだけでなく、回路基板に装着されている状態で高速の電気的な消去可能な不揮発性半導体メモリ装置である。フラッシュメモリ技術は、セル構造を様々な形態に改善してきた。このような様々なセルの種類としては、スタックゲートセル(stacked gate cell)、スプリットゲートセル(split gate cell)、ソースサイドインジェクションセル(source side injection cell:SSIセル)等がある。このような様々なセルについては、YONG−WAN YIによる米国特許第5,455,792号に詳細に説明されている。
【0003】
スタックゲートセルは、浮遊ゲートと制御ゲートが順次に積層されている形態である。このようなスタックゲートセルの一例が、MUKHERJEE等のよる米国特許第4,698,787号に開示されている。図1を参照すると、MUKHERJEEセルが基板101の上に形成されている。CHEI(channel hot electron injection)を利用して、ドレイン104側でプログラミング動作を実施し、F−Nトンネリングを利用して、ソース102側で消去動作を実施する。このようなスタックゲートセルは寸法が小さいので、フラッシュメモリ装置の単位セルとして一番多く使用されてきた。スタックゲートセルの他の例がH.WATANABE等による論文(“Novel 0.44um2 Ti−salicide STI cell technology for for high−density NOR flash memories and high performance embeddedapplcation”,1998年,IEDM Technical Digest,p.975)と大韓民国特許公開公報第99−48775号に説明されている。
【0004】
このようなスタックゲートセルの短所は、過消去(over−erase)の問題である。過消去の問題は、スタックゲートセルでの消去動作の間、図1の浮遊ゲート110が過度にディスチャージされる時に発生する。過度にディスチャージされたセルのしきい値電圧はマイナス値を示す。従って、セルが選択されない、即ち、制御ゲート112にリード電圧(read voltage)を印加しない状態でも電流が流れる問題がある。
【0005】
このような過消去の問題を解決するために、2種類の構造のセルが導入された。1つは、PERIEGOSによる米国特許第4,558,344号に開示された2トランジスタセル(two−transistor cell)であり、もう一は、SAMACHISA等による米国特許第4,783,766号に開示されたスプリットゲートセルである。PERIEGOSセルでは選択トランジスタが採択された。即ち、セルが選択されない時には、選択ゲートが過度にディスチャージされた浮遊ゲートによる漏洩電流を防止する。これと類似して、SAMACHISA等のスプリットゲートセルでは、制御ゲートの下部に位置した選択ゲートチャンネルを利用して、過消去の問題を解決した。即ち、過度にディスチャージされた浮遊ゲートの下部に位置した浮遊ゲートチャンネルからの漏洩電流を選択ゲート領域によって防止する。この時、制御ゲートはターンオフされている。
【0006】
スプリットゲートセルの主な短所は、低いプログラミング効率である。大部分の従来のスプリットゲートセルは従来のCHEI方式によってプログラムされる。CHEI方式はプログラミング効率が低いので、不要な電力が消費され、プログラミング速度が低下する。
【0007】
CHEI方式による浮遊ゲートへのプログラミング効率を改善するために、SSIセルがWU等による米国特許第4,794,565号とMAR等による米国特許第5,280,446号に開示された。図2を参照すると、WU等のSSIセルが、ソース202とドレン204を有する基板201の上に形成される。従来のスタックゲート構造のソース側の側壁に側壁ゲートともいう選択ゲート206が形成されている。従って、制御ゲート212に高電圧が印加されると、ソース202から浮遊ゲート210へのHEI(hot electron injection)が発生する。SSIセルのHEI方式は従来のCHEI方式に比べて、プログラミング効率が1,000〜10,000倍改善されるという。
【0008】
一方、MONOS(metal oxide nitride oxide semiconductor)構造の新たな不揮発性メモリセルが、プログラム電圧を低めるために提案された。MONOSセルはトンネル膜という下部シリコン酸化膜、シリコン窒化膜及びトップ酸化膜という上部シリコン酸化膜で構成された薄い誘電膜を含む。この薄い誘電膜は半導体基板と制御ゲートとの間に介在される。MONOSセルは“0”と“1”の論理状態を有する。電子が薄い誘電膜のシリコン窒化膜の内部に捕獲されていると、論理“0”状態であり、電子が薄い誘電膜のシリコン窒化膜の内部に捕獲されていないと、論理“1”状態である。MONOSセルの一例がCHIN−HSIEN WANG等による米国特許第5,930,631号に開示されている。CHIN−HSIEN WANGのセルは、図3に示すように、ソース402,ドレイン404及びソースドレインの間に位置したチャンネルが基板401に形成される。選択ゲート406が基板401の上に形成される。ONO(oxide nitride oxide)層420が選択ゲート406と基板401の上に形成される。制御ゲート408がONO層420の上に形成される。ドレインはLDD(lightly doped drain)構造を採択して、ドレインの接合付近でのホットキャリア発生を抑制する。プログラム動作の時、ホットキャリアがONO層420にトンネリングして、窒化膜層に捕獲される。この時、制御ゲート408,選択ゲート406及びドレイン404にプラスのバイアスが印加され、ソース406は接地される。消去動作の時、ドレイン404に高電圧を印加し、選択ゲート406はターンオフされるようにする。チャンネルを通じた電流の流れなしに、消去動作が実行されるので、選択ゲート406は電力消費を低減する役割を果たす。
【0009】
【発明が解決しようとする課題】
以上従来技術を説明したが、本発明は、セルの寸法を最小化し、かつプログラム動作時、低電力消費とすることができる不揮発性半導体メモリ装置を提供することを課題とする。
【0010】
さらに本発明は、セルの寸法を最小化し、かつプログラム動作時、低電力消費とすることができる不揮発性半導体メモリ装置の製造方法を提供することを他の課題とする。
【0011】
【課題を解決するための手段】
本発明の不揮発性半導体メモリ装置は、基板の上に積層された電荷保存領域、電荷保存領域の上に積層された制御ゲート及び制御ゲートの上に積層されたゲートマスクを含む。ゲートマスクはスペーサ形状である。
【0012】
本発明の他の不揮発性半導体メモリ装置は、ソースとドレインを有する基板を含む。基板はソースとドレインとの間に形成されたチャンネルを有する。電荷保存領域がチャンネルの上に形成され、制御ゲートが電荷保存領域の上に形成される。選択ゲートが電荷保存領域とドレインとの間のチャンネルの上に形成される。電荷保存領域、チャンネル、ソース、ドレイン、選択ゲート及び制御ゲートは第1単位セルを構成する。
【0013】
本発明の不揮発性半導体メモリ装置の製造方法は、基板の上に電荷保存層を形成する段階及び電荷保存層の上に制御ゲート層を形成する段階を含む。スペーサ形状を有するゲートマスクを制御ゲート層の上に形成する。電荷保存層及び制御ゲート層を部分的に除去する。この時、ゲートマスクは電荷保存層及び制御ゲート層の所定領域を保護して、制御ゲートと電荷保存領域が形成されるようにする。
【0014】
本発明の望ましい具体的形態で、基板の上部と電荷保存領域の側壁に選択ゲートを形成し、電荷保存領域の他の側壁に隣接して基板に導電領域を形成する。電荷保存領域、制御ゲート、ゲートマスク及び選択ゲートは第1単位セルを構成し、第1単位セルに対して対称関係を維持する第2単位セルは導電領域を共有できる。
【0015】
第1単位セルは選択ゲートの側壁にLDDスペーサを含むことができる。導電領域と反対側で選択ゲートに隣接した基板にドレインが形成され得り、ビットライン電極がドレインに電気的に接続され得る。導電領域の上にソース側壁スペーサによって制御ゲートから電気的に絶縁されたソース電極が形成され得る。
【0016】
選択ゲートはスペーサ形状を有することが望ましく、電荷保存領域は基板の上に浮遊ゲート誘電膜、浮遊ゲート及びインタポリ(inter poly)誘電膜を順次に形成して構成される。又、電荷保存領域はONO層で構成することもできる。
【0017】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【0018】
図4は本発明のフラッシュメモリセルの配列を説明するための回路図である。本発明のフラッシュメモリ装置はマトリックス形態に配列された複数のフラッシュメモリセルを含む。即ち、セルが縦方向と横方向に配列される。単位セルはマトリックスの内部の複数のワードラインWLと複数のビットラインBLによって形成された各々の交差点に位置する。マトリックスの内部には、‘m’と‘n’を掛け算した数ほどのセルがある。‘m’は横方向においてのセルの数であり、‘n’は縦方向においてのセルの数である。単位セルは後述される第1実施形態及び第2実施形態のセルで構成される。ビットラインは縦方向に延長され、ワードラインは横方向に延長される。又、前記配列は複数の選択ラインSLと複数の共通ソースラインCSを含む。選択ラインと共通ソースラインは横方向に延長される。ワードラインと選択ラインは該当共通ソースラインに対して縦方向において、対称的に配列される。これは、2単位セルが1つの共通ソースラインを有し、2単位セルの構造が対称的であるためである。
【0019】
図5は本発明の第1実施形態のフラッシュメモリセルを説明するための概略的な平面図である。図6は図5のI−I’に従う概略的な断面図である。図5と図6はソース電極530とソース502に対して対称である2つの単位セルを含む。即ち、2つの単位セルはソース電極530とソース502を共有し、ソース電極530とソース502の左側に形成された構成要素が1つの単位セルを構成し、ソース電極530とソース502の右側に形成された構成要素が他の単位セルを構成する。図5の2つの単位セルが、平面上で横方向及び縦方向に反復されて配列を形成する。
【0020】
図6を参照すると、第1導電型の基板501は導電領域、即ち、ソース502とドレインを含む。ソース502とドレインはチャンネルを介して離れている。導電領域は不純物ドーピング領域からなる。ドレインはLDD領域534、HALO領域536及び高濃度領域538で構成される。ソース502は第1導電型の反対導電型である第2導電型である。LDD領域534及び高濃度領域538は第2導電型である。しかし、LDD領域534は高濃度領域538より低濃度であり、接合深さも浅い。HALO領域536は第1導電型であり、LDD領域534の下に位置する。電荷保存領域はチャンネル上部及びソース502に隣接するように位置する。電荷保存領域は浮遊ゲート誘電膜514、浮遊ゲート510’及びインタポリ誘電膜516を含む。制御ゲート512’とゲートマスク526’が電荷保存領域の上に順次に積層される。図に示すように、制御ゲート512’はスペーサ形状を有する。ソース側スペーサ528は電荷保存領域と制御ゲート512’の側壁に位置する。ソース電極530は電気的にソース502と接する。ソース電極530は電荷保存領域と制御ゲート512’からソース側スペーサ528によって離隔され、電気的に絶縁される。選択ゲート誘電膜532が電荷保存領域と制御ゲート512’の他の側壁、制御ゲート512’上部及び所定領域のチャンネルの上に形成される。スペーサ形状を有する選択ゲート506が選択ゲート誘電膜532の上に形成される。LDDスペーサ540が選択ゲート506の側壁に形成される。ビットラインコンタクト546が絶縁膜542に形成される。ビットライン電極544が絶縁膜542の上部及びビットラインコンタクト546の内部に形成される。ビットライン電極544は電気的にドレインと接する。
【0021】
図5を参照すると、活性領域548は基板501で縦方向の隣接したセルに延長される。図示しないが、活性領域548と隣接した他の活性領域の間には分離領域があって、2つの活性領域を分離させる。活性領域548はソース502、ドレイン及びチャンネルを含む。浮遊ゲート510’はセルの他の構成要素から電気的に絶縁され、隣接したセルに延長されない。制御ゲート512’、ゲートマスク526’、ソース側スペーサ528、ソース電極530、選択ゲート506及びLDDスペーサ540は横方向において、隣接したセルに延長される。ワードラインWLは制御ゲート512’で構成される。共通ソースラインCSはソース電極530で構成される。選択ラインSLは選択ゲート506で構成される。ビットラインBLはビットライン電極544で構成される。図示しないが、ビットライン電極544は縦方向において、隣接したセルに延長される。
【0022】
本発明の第2実施形態では、電荷保存領域が基板の上に形成されたONO層で構成される。ONO層は横方向において、隣接したセルに延長される。他の構成要素は本発明の第1実施形態と同一である。
【0023】
第1及び第2実施形態で説明したセルのプログラム動作の例において、CHEIが使用され得る。即ち、ワードラインWLとビットラインBLに所定条件のプラス値を有するプログラム電圧を印加して、電子が浮遊ゲート510’又はONO層の窒化膜に捕獲されるようにする。又、所定のプラス値を有する選択電圧を選択ラインSLに印加して、ソース502とドレインとの間に流れる電流を制限する。従って、消費電力が増加することを防止できる。又、選択電圧は選択ゲート506と電荷保存領域との間の境界領域に隣接したチャンネルで強い横方向電界を誘発して、プログラム効率を増加させる。選択電圧は選択ゲートの下部のチャンネルで反転を発生させるために十分に高くなければならない。
【0024】
セルの消去動作の例において、HHI(hot hole injection)を使用できる。即ち、ビットラインBLに所定のプラス値を有する消去電圧を印加して、ホットホールが浮遊ゲート510’又はONO層の窒化膜に捕獲されるようにする。ワードラインWLは接地される。しかも、所定のプラス値を有する他の選択電圧を選択ゲート506に印加してホットホールを加速することによって、ホットホールの注入を増進させる。
【0025】
図7乃至図26は、本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略図である。図7乃至図16は、図17乃至図26のII−II’に従う断面図であり、図17乃至図26は平面図である。
【0026】
図7及び図17を参照すると、図17には示されないが、基板501は、望ましくは単結晶シリコンで構成される。基板501は第1導電型の不純物でドーピングされる。例えば、この不純物はホウ素である。図7には示されないが、通常のLOCOS又はトレンチ方法を利用して活性領域548を基板501に形成する。活性領域548は縦方向において、隣接したセルに延長される。図17には示されないが、浮遊ゲート誘電膜514を基板の上に形成する。浮遊ゲート誘電膜514は、望ましくは基板501を熱酸化して形成されたシリコン酸化物又はCVD(chemical vapor deposition)方法によって形成されたシリコン酸化窒化物で構成される。浮遊ゲート層510を浮遊ゲート誘電膜514の上に形成した後、フォト/エッチング方法によってパターニングして、縦方向において、隣接したセルに延長させる。浮遊ゲート層510は、望ましくはドーピングされた多結晶シリコン又はポリサイドで構成する。図17には示されないが、インタポリ誘電膜516を浮遊ゲート層510の上に形成する。インタポリ誘電膜516は、望ましくはCVD方法によるシリコン酸化膜又はONO層で構成する。浮遊ゲート誘電膜514、浮遊ゲート層510及びインタポリ誘電膜516は電荷保存層を構成する。制御ゲート層512をインタポリ誘電膜516の上に形成する。制御ゲート層512は、望ましくはドーピングされた多結晶シリコン又はポリサイドで構成する。
【0027】
図8及び図18を参照すると、除去可能層(disposable layer)を制御ゲート層512の上に形成する。除去可能層は、望ましくはシリコン窒化物で構成する。フォト/エッチング方法によって除去可能層をパターニングして除去可能パターン524を制御ゲート層512の上に形成する。除去可能パターン524は他の除去可能パターンから所定間隔離れている。この間隔は横方向において、隣接したセルに延長される。除去可能パターン524をイオン注入マスクとして使用して、ヒ素又はリンのような不純物を基板501の表面領域に注入することもできる。イオン注入は表面領域でのホウ素の濃度を減少させて、プログラム動作の時、チャンネル領域でのプログラム効率を増進させる。イオン注入は浮遊ゲート誘電膜514、浮遊ゲート層510、インタポリ誘電膜516及び制御ゲート層512を突き抜けて実施される。ヒ素又はリンのような不純物を制御ゲート層512に注入して、制御ゲート層512の伝導度を増加させ得る。この時も除去可能パターン524をイオン注入マスクとして使用する。
【0028】
図9及び図19を参照すると、ゲートマスク層526を結果物の上に形成する。ゲートマスク層526は、望ましくは所定厚さを有するシリコン酸化物で形成する。
【0029】
図10及び図20を参照すると、ゲートマスク層526を異方性エッチングして制御ゲート層512の上部と除去可能パターン524の側壁にスペーサ形状のゲートマスク526’を形成する。ゲートマスク526’は横方向において、隣接したセルに延長される。続いて、浮遊ゲート誘電膜514、浮遊ゲート層510、インタポリ誘電膜516及び制御ゲート層512をエッチングする。この時、ゲートマスク526’及び除去可能パターン524をエッチングマスクとして使用して、基板501を露出させ、ソースコンタクト550を形成する。図20には示されないが、ヒ素イオンを基板501に注入してソース502を形成する。この時、ゲートマスク526’及び除去可能パターン524をイオン注入マスクとして使用する。熱処理を実施してソース502の不純物を活性化することもできる。
【0030】
図11及び図21を参照すると、ソース側スペーサ層を結果物の上に形成する。ソース側スペーサ層は、望ましくはシリコン酸化物で構成する。ソース側スペーサ層を異方性エッチングしてソース側スペーサ528を浮遊ゲート誘電膜514、浮遊ゲート層510、インタポリ誘電膜516及び制御ゲート層512の側壁に形成する。ソース側スペーサ528は横方向において、隣接したセルに延長される。
【0031】
図12及び図22を参照すると、ソース電極層を結果物の上に形成して、ソースコンタクト550を充填する。ソース電極層は、望ましくはタングステン又はドーピングされた多結晶シリコンで構成する。ソース電極層をエッチバック又はCMP方法によって研磨して、ソース電極530をソースコンタクト550の内部に形成する。ソース電極530は横方向において、隣接したセルに延長される。
【0032】
図13及び図23を参照すると、除去可能パターン524を乾式エッチング又は湿式エッチングを利用して除去する。
【0033】
図14及び図24を参照すると、浮遊ゲート誘電膜514、浮遊ゲート層510、インタポリ誘電膜516及び制御ゲート層512を再びエッチングする。この時、ゲートマスク526’及びソース電極530をエッチングマスクとして使用して、浮遊ゲート510’を有する電荷保存領域及び制御ゲート512’を形成し、基板510の一部を露出させる。この時、ソース電極530も一部エッチングされて高さが減少する。浮遊ゲート510’及び制御ゲート512’は横方向において、隣接したセルに延長される。続いて、選択ゲート誘電膜532を結果物の上に形成する。選択ゲート誘電膜は、望ましくはCVDシリコン酸化膜である。選択ゲート誘電膜532を形成する前に、薄い熱酸化膜を露出した基板の上に形成することもできる。
【0034】
図15及び図25を参照すると、選択ゲート層を結果物の上に形成する。選択ゲート層は、望ましくはドーピングされた多結晶シリコンで構成する。選択ゲート層を異方性エッチングして、浮遊ゲート510’及び制御ゲート512’の側壁にスペーサ形状の選択ゲート506を形成する。この選択ゲート506は横方向において、隣接したセルに延長される。続いて、図25には示されないが、リンをイオン注入して基板501にLDD領域534を形成し、ホウ素をイオン注入してLDD領域534の下部にHALO領域536を形成する。この時、選択ゲート506をイオン注入マスクとして使用する。
【0035】
図16及び図26を参照すると、LDDスペーサ層を結果物の上に形成する。LDDスペーサ層は、望ましくはシリコン酸化物で構成する。LDDスペーサ層を異方性エッチングして、LDDスペーサ540を選択ゲート506の側壁に形成する。LDDスペーサ540は横方向において、隣接したセルに延長される。
【0036】
図26には示されないが、ヒ素をイオン注入して基板501に高濃度領域538を形成する。この高濃度領域538の不純物濃度はLDD領域534及びHALO領域536の濃度より十分に高い。従って、図に示すように、高濃度領域538はLDD領域534及びHALO領域536の一部を相殺して形成される。この時、LDDスペーサ540及び選択ゲート506をイオン注入マスクとして使用する。高濃度領域538、LDD領域534及びHALO領域536はドレインを構成する。
【0037】
続いて、図示しないが、通常の配線工程を実施する。即ち、絶縁膜を結果物の上に形成する。フォト/エッチング方法によってビットラインコンタクトを形成して、ドレインを露出させ、アルミで構成されたビットライン金属を結果物の上に形成する。ビットライン金属をフォト/エッチング方法によってパターニングして、ビットライン電極を形成する。
【0038】
図27乃至図36は本発明の第2実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【0039】
図27を参照すると、基板801は、望ましくは単結晶シリコンで構成される。基板801は第1導電型の不純物でドーピングされている。例えば、この不純物はホウ素である。図示しないが、活性領域を第1実施形態と同一の方法によって形成する。電荷保存層820を基板801の上に形成する。電荷保存層820は、望ましくはONO層である。制御ゲート層812を第1実施形態と同一の方法によって形成する。制御ゲート層812を形成する前にONO層をパターニングする必要はない。
【0040】
図28を参照すると、除去可能パターン824を第1実施形態と同一の方法によって形成する。除去可能パターン824をイオン注入マスクとして使用して、ヒ素又はリンのような不純物を基板801の表面領域に注入することもできる。イオン注入は表面領域でのホウ素の濃度を減少させて、プログラム動作の時、チャンネル領域でのプログラム効率を増進させる。イオン注入は電荷保存層820及び制御ゲート層812を突き抜けて実施される。ヒ素又はリンのような不純物を制御ゲート層812に注入して、制御ゲート層812の伝導度を増加させ得る。この時も除去可能パターン824をイオン注入マスクとして使用する。
【0041】
図29を参照すると、ゲートマスク層826を第1実施形態と同一の方法によって形成する。
【0042】
図30を参照すると、ゲートマスク層826を異方性エッチングして、制御ゲート層812の上部と除去可能パターン824の側壁にスペーサ形状のゲートマスク826’を形成する。ゲートマスク826’は横方向において、隣接したセルに延長される。続いて、電荷保存層820及び制御ゲート層812をエッチングする。この時、ゲートマスク826’及び除去可能パターン824をエッチングマスクとして使用して、基板801を露出させ、ソースコンタクト850を形成する。ソース802を第1実施形態と同一の方法によって形成する。熱処理を実施してソース802の不純物を活性化することもできる。
【0043】
図31を参照すると、ソース側スペーサ828を電荷保存層820及び制御ゲート層812の側壁に第1実施形態と同一の方法によって形成する。
【0044】
図32を参照すると、ソース電極830をソースコンタクト850の内部に第1実施形態と同一の方法によって形成する。
【0045】
図33を参照すると、除去可能パターン824を湿式エッチング方法又は乾式エッチング方法を使用して除去する。
【0046】
図34を参照すると、電荷保存層820及び制御ゲート層812を再びエッチングする。この時、ゲートマスク826’及びソース電極830をエッチングマスクとして使用して、電荷保存領域及び制御ゲート812’を形成し、基板810の一部を露出させる。この時、ソース電極830も一部エッチングされて高さが減少する。電荷保存領域及び制御ゲート812’は横方向において、隣接したセルに延長される。続いて、選択ゲート誘電膜832を結果物の上に形成する。選択ゲート誘電膜832は、望ましくはCVDシリコン酸化膜である。選択ゲート誘電膜832を形成する前に、薄い熱酸化膜を露出した基板の上に形成することもできる。
【0047】
図35を参照すると、電荷保存層820及び制御ゲート812’の側壁にスペーサ形状の選択ゲート806を第1実施形態と同一の方法によって形成する。続いて、LDD領域834及びHALO領域836を第1実施形態と同一の方法によって形成する。
【0048】
図36を参照すると、LDDスペーサ840を選択ゲート806の側壁に第1実施形態と同一の方法によって形成する。基板801に高濃度領域838を第1実施形態と同一の方法によって形成する。高濃度領域838、LDD領域834及びHALO領域836はドレインを構成する。
【0049】
続いて、通常の配線工程を第1実施形態と同一の方法によって実施する。
【0050】
本発明の第1及び第2実施形態において、制御ゲート層及び電荷保存層をパターニングする時、スペーサ形状のゲートマスクがエッチングマスクとして制御ゲート層及び電荷保存層を保護する。このようなパターニング方法は、選択ゲートを有しない不揮発性メモリセルの製造方法でも適用され得る。即ち、第1実施形態の図14又は第2実施形態の図34の後、選択ゲート形成工程を省略できる。続いて、ゲートマスク及びソース電極をマスクとして使用してイオン注入をすることによって、電荷保存領域に隣接した基板にドレインを形成する。その後、通常の配線工程を実施して、選択ゲートを有しない不揮発性メモリセルを製造することもできる。
【0051】
【発明の効果】
本発明ではスペーサ形成方法を幾度か使用した。実施形態で説明したように、一般的なスペーサ形成方法は、段差を有する構造上に膜を蒸着し、この膜を異方性エッチングすることを含む。形成されたスペーサの最終幅は蒸着した膜の厚さによって決定される。言い換えれば、膜の厚さを厚く形成するほど、スペーサの幅が増加する。従って、膜の厚さを十分に薄くすると、スペーサの幅を写真工程限界以下に減少させ得る。結果的に、スペーサ形成方法(セルフアライン)を利用して製造された本発明のセルの寸法は最小化され得る。
【0052】
本発明の第2実施形態によると、図27の制御ゲート層形成工程の前に電荷保存層であるONO層をパターニングする必要がない。これに対して、第1実施形態では、図7及び図17のインタポリ誘電膜形成工程及び制御ゲート層形成工程の前に浮遊ゲート層をパターニングしなければならない。従って、本発明の第2実施形態は第1実施形態より工程が単純である。ONO層をパターニングする必要がない理由は、ONO層が非電導性物質であるので、捕獲された電荷が1つのセルから他のセルに移動しないためである。
【0053】
さらに本発明によれば選択ゲートを有することにより、プログラム動作時、低電力消費とすることができる。
【図面の簡単な説明】
【図1】従来技術によるフラッシュメモリ装置のスタックゲートセルを説明するための概略的な断面図である。
【図2】従来技術によるフラッシュメモリ装置のソースサイドインジェクションセルを説明するための概略的な断面図である。
【図3】従来技術によるフラッシュメモリ装置のMONOSセルを説明するための概略的な断面図である。
【図4】本発明の第1実施形態及び第2実施形態によるフラッシュメモリセルの配列を説明するための回路図である。
【図5】本発明の第1実施形態によるフラッシュメモリセルを説明するための概略的な平面図である。
【図6】本発明の第1実施形態によるフラッシュメモリセルを説明するための概略的な断面図である。
【図7】本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図8】本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図9】本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図10】本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図11】本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図12】本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図13】本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図14】本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図15】本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図16】本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図17】本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な平面図である。
【図18】本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な平面図である。
【図19】本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な平面図である。
【図20】本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な平面図である。
【図21】本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な平面図である。
【図22】本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な平面図である。
【図23】本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な平面図である。
【図24】本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な平面図である。
【図25】本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な平面図である。
【図26】本発明の第1実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な平面図である。
【図27】本発明の第2実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図28】本発明の第2実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図29】本発明の第2実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図30】本発明の第2実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図31】本発明の第2実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図32】本発明の第2実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図33】本発明の第2実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図34】本発明の第2実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図35】本発明の第2実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図36】本発明の第2実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【符号の説明】
501,801 基板
502,802 ソース
506,806 選択ゲート
510 浮遊ゲート層
510’ 浮遊ゲート
512,812 制御ゲート層
512’,812’制御ゲート
514 浮遊ゲート誘電膜
516 インタポリ誘電膜
820 電荷保存層
524,824 除去可能パターン
526,826 ゲートマスク層
526’,826’ ゲートマスク
528,828 ソース側スペーサ
530,830 ソース電極
532,832 選択ゲート誘電膜
534,834 LDD領域
536,836 HALO領域
538,838 高濃度領域
540,840 LDDスペーサ
542 絶縁膜
544 ビットライン電極
546 ビットラインコンタクト
548 活性領域
BL ビットライン
CS 共通ソースライン
WL ワードライン
SL 選択ライン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a nonvolatile semiconductor memory device and a manufacturing method thereof, and more particularly, to a flash memory cell having a select gate and a manufacturing method thereof.
[0002]
[Prior art]
A flash memory device not only maintains information stored in its memory cells even when power is not supplied, but also can be electrically erased at high speed while being mounted on a circuit board. It is. Flash memory technology has improved cell structures in various forms. Examples of such various types of cells include a stacked gate cell, a split gate cell, a source side injection cell (SSI cell), and the like. Various such cells are described in detail in US Pat. No. 5,455,792 by YONG-WAN YI.
[0003]
The stack gate cell is a form in which a floating gate and a control gate are sequentially stacked. An example of such a stacked gate cell is disclosed in US Pat. No. 4,698,787 by MUKHERJEE et al. Referring to FIG. 1, a MUKHERJEE cell is formed on a
[0004]
The disadvantage of such a stacked gate cell is the problem of over-erase. The over-erase problem occurs when the
[0005]
In order to solve the problem of over-erasing, cells having two types of structures have been introduced. One is a two-transistor cell disclosed in US Pat. No. 4,558,344 by PERIEGOS, and the other is disclosed in US Pat. No. 4,783,766 by SAMACHISA et al. Split gate cell. A selection transistor was adopted in the PERIEGOS cell. That is, when a cell is not selected, leakage current due to a floating gate in which the selection gate is excessively discharged is prevented. In the same way, in the split gate cell such as SAMACHISA, the problem of over-erasing is solved by using the selection gate channel located under the control gate. That is, the leakage current from the floating gate channel located under the excessively discharged floating gate is prevented by the selection gate region. At this time, the control gate is turned off.
[0006]
The main disadvantage of split gate cells is low programming efficiency. Most conventional split gate cells are programmed by the conventional CHEI scheme. Since the CHEI scheme has low programming efficiency, unnecessary power is consumed and the programming speed is reduced.
[0007]
In order to improve the programming efficiency to the floating gate by the CHEI system, the SSI cell was disclosed in US Pat. No. 4,794,565 by WU et al. And US Pat. No. 5,280,446 by MAR et al. Referring to FIG. 2, an SSI cell such as WU is formed on a
[0008]
On the other hand, a new nonvolatile memory cell having a MONOS (metal oxide nitride semiconductor) structure has been proposed in order to lower the program voltage. The MONOS cell includes a thin dielectric film composed of a lower silicon oxide film called a tunnel film, a silicon nitride film, and an upper silicon oxide film called a top oxide film. This thin dielectric film is interposed between the semiconductor substrate and the control gate. The MONOS cell has logic states of “0” and “1”. When electrons are trapped inside the thin dielectric silicon nitride film, it is in a logic “0” state. When electrons are not trapped inside the thin dielectric silicon nitride film, it is in a logic “1” state. is there. An example of a MONOS cell is disclosed in US Pat. No. 5,930,631 by CHIN-HSIEN WANG et al. In the CHIN-HSIEN WANG cell, as shown in FIG. 3, a channel located between a
[0009]
[Problems to be solved by the invention]
Although the prior art has been described above, it is an object of the present invention to provide a non-volatile semiconductor memory device that can minimize the size of a cell and reduce power consumption during a program operation.
[0010]
It is another object of the present invention to provide a method for manufacturing a nonvolatile semiconductor memory device that can minimize the cell size and reduce power consumption during a program operation.
[0011]
[Means for Solving the Problems]
The nonvolatile semiconductor memory device of the present invention includes a charge storage region stacked on a substrate, a control gate stacked on the charge storage region, and a gate mask stacked on the control gate. The gate mask has a spacer shape.
[0012]
Another nonvolatile semiconductor memory device of the present invention includes a substrate having a source and a drain. The substrate has a channel formed between the source and the drain. A charge storage region is formed on the channel and a control gate is formed on the charge storage region. A select gate is formed on the channel between the charge storage region and the drain. The charge storage region, the channel, the source, the drain, the selection gate, and the control gate constitute a first unit cell.
[0013]
The method for manufacturing a nonvolatile semiconductor memory device of the present invention includes a step of forming a charge storage layer on a substrate and a step of forming a control gate layer on the charge storage layer. A gate mask having a spacer shape is formed on the control gate layer. The charge storage layer and the control gate layer are partially removed. At this time, the gate mask protects predetermined regions of the charge storage layer and the control gate layer so that the control gate and the charge storage region are formed.
[0014]
In a preferred embodiment of the present invention, a selection gate is formed on the upper portion of the substrate and the side wall of the charge storage region, and a conductive region is formed on the substrate adjacent to the other side wall of the charge storage region. The charge storage region, the control gate, the gate mask, and the selection gate constitute a first unit cell, and the second unit cell that maintains a symmetrical relationship with the first unit cell can share the conductive region.
[0015]
The first unit cell may include an LDD spacer on the side wall of the selection gate. A drain can be formed in the substrate adjacent to the select gate on the side opposite the conductive region, and the bit line electrode can be electrically connected to the drain. A source electrode electrically isolated from the control gate by a source sidewall spacer may be formed on the conductive region.
[0016]
The selection gate preferably has a spacer shape, and the charge storage region is formed by sequentially forming a floating gate dielectric film, a floating gate, and an interpoly dielectric film on the substrate. In addition, the charge storage region can be composed of an ONO layer.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
[0018]
FIG. 4 is a circuit diagram for explaining the arrangement of the flash memory cells of the present invention. The flash memory device of the present invention includes a plurality of flash memory cells arranged in a matrix form. That is, the cells are arranged in the vertical direction and the horizontal direction. The unit cell is located at each intersection formed by a plurality of word lines WL and a plurality of bit lines BL in the matrix. There are as many cells inside the matrix as 'm' multiplied by 'n'. 'm' is the number of cells in the horizontal direction, and 'n' is the number of cells in the vertical direction. The unit cell is composed of cells of the first embodiment and the second embodiment which will be described later. The bit lines are extended in the vertical direction, and the word lines are extended in the horizontal direction. The array includes a plurality of selection lines SL and a plurality of common source lines CS. The selection line and the common source line are extended in the horizontal direction. The word line and the selection line are symmetrically arranged in the vertical direction with respect to the corresponding common source line. This is because the two unit cells have one common source line and the structure of the two unit cells is symmetric.
[0019]
FIG. 5 is a schematic plan view for explaining the flash memory cell according to the first embodiment of the present invention. FIG. 6 is a schematic cross-sectional view according to II ′ of FIG. 5 and 6 include two unit cells that are symmetric with respect to the
[0020]
Referring to FIG. 6, the first
[0021]
Referring to FIG. 5, the
[0022]
In the second embodiment of the present invention, the charge storage region is composed of an ONO layer formed on a substrate. The ONO layer is extended to adjacent cells in the lateral direction. Other components are the same as those of the first embodiment of the present invention.
[0023]
In the example of the cell program operation described in the first and second embodiments, CHEI may be used. That is, a program voltage having a positive value of a predetermined condition is applied to the word line WL and the bit line BL so that electrons are trapped in the floating
[0024]
In the example of the cell erasing operation, HHI (hot hole injection) can be used. That is, an erase voltage having a predetermined positive value is applied to the bit line BL so that the hot holes are captured by the floating
[0025]
7 to 26 are schematic views for explaining a method of manufacturing a flash memory cell according to the first embodiment of the present invention. 7 to 16 are sectional views according to II-II ′ of FIGS. 17 to 26, and FIGS. 17 to 26 are plan views.
[0026]
7 and 17, although not shown in FIG. 17, the
[0027]
Referring to FIGS. 8 and 18, a removable layer is formed on the
[0028]
Referring to FIGS. 9 and 19, a
[0029]
Referring to FIGS. 10 and 20, the
[0030]
Referring to FIGS. 11 and 21, a source-side spacer layer is formed on the result. The source side spacer layer is preferably made of silicon oxide. The source side spacer layer is anisotropically etched to form the
[0031]
Referring to FIGS. 12 and 22, a source electrode layer is formed on the resultant to fill the
[0032]
Referring to FIGS. 13 and 23, the
[0033]
Referring to FIGS. 14 and 24, the floating
[0034]
Referring to FIGS. 15 and 25, a select gate layer is formed on the resultant structure. The select gate layer is preferably composed of doped polycrystalline silicon. The selection gate layer is anisotropically etched to form spacer-shaped
[0035]
Referring to FIGS. 16 and 26, an LDD spacer layer is formed on the resultant structure. The LDD spacer layer is preferably made of silicon oxide. The LDD spacer layer is anisotropically etched to form the
[0036]
Although not shown in FIG. 26, arsenic ions are implanted to form a
[0037]
Subsequently, although not shown, a normal wiring process is performed. That is, an insulating film is formed on the resultant product. A bit line contact is formed by a photo / etching method to expose the drain, and a bit line metal composed of aluminum is formed on the resultant structure. The bit line metal is patterned by a photo / etching method to form a bit line electrode.
[0038]
27 to 36 are schematic cross-sectional views for explaining a manufacturing method of a flash memory cell according to the second embodiment of the present invention.
[0039]
Referring to FIG. 27, the
[0040]
Referring to FIG. 28, a
[0041]
Referring to FIG. 29, the
[0042]
Referring to FIG. 30, the
[0043]
Referring to FIG. 31, source-
[0044]
Referring to FIG. 32, the
[0045]
Referring to FIG. 33, the
[0046]
Referring to FIG. 34, the
[0047]
Referring to FIG. 35, a spacer-shaped
[0048]
Referring to FIG. 36, an
[0049]
Subsequently, a normal wiring process is performed by the same method as in the first embodiment.
[0050]
In the first and second embodiments of the present invention, when the control gate layer and the charge storage layer are patterned, the spacer-shaped gate mask protects the control gate layer and the charge storage layer as an etching mask. Such a patterning method can also be applied to a method for manufacturing a nonvolatile memory cell having no select gate. That is, the selection gate forming step can be omitted after FIG. 14 of the first embodiment or FIG. 34 of the second embodiment. Subsequently, by performing ion implantation using the gate mask and the source electrode as a mask, a drain is formed in the substrate adjacent to the charge storage region. Thereafter, a normal wiring process can be performed to manufacture a nonvolatile memory cell having no selection gate.
[0051]
【The invention's effect】
In the present invention, the spacer forming method is used several times. As described in the embodiment, a general spacer forming method includes depositing a film on a structure having a step and anisotropically etching the film. The final width of the formed spacer is determined by the thickness of the deposited film. In other words, the greater the thickness of the film, the greater the width of the spacer. Therefore, if the thickness of the film is sufficiently reduced, the width of the spacer can be reduced below the photographic process limit. As a result, the size of the cell of the present invention manufactured using the spacer formation method (self-alignment) can be minimized.
[0052]
According to the second embodiment of the present invention, it is not necessary to pattern the ONO layer as the charge storage layer before the control gate layer forming step of FIG. On the other hand, in the first embodiment, the floating gate layer must be patterned before the interpoly dielectric film forming step and the control gate layer forming step shown in FIGS. Accordingly, the second embodiment of the present invention has a simpler process than the first embodiment. The reason that the ONO layer does not need to be patterned is that the trapped charge does not move from one cell to another because the ONO layer is a non-conductive material.
[0053]
Furthermore, according to the present invention, by having the selection gate, low power consumption can be achieved during the program operation.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view illustrating a stack gate cell of a flash memory device according to the prior art.
FIG. 2 is a schematic cross-sectional view for explaining a source side injection cell of a flash memory device according to the prior art.
FIG. 3 is a schematic cross-sectional view illustrating a MONOS cell of a flash memory device according to the prior art.
FIG. 4 is a circuit diagram for explaining an arrangement of flash memory cells according to the first and second embodiments of the present invention;
FIG. 5 is a schematic plan view illustrating a flash memory cell according to a first embodiment of the present invention.
FIG. 6 is a schematic cross-sectional view for explaining a flash memory cell according to a first embodiment of the present invention.
FIG. 7 is a schematic cross-sectional view for explaining the manufacturing method of the flash memory cell according to the first embodiment of the present invention.
FIG. 8 is a schematic cross-sectional view for explaining the manufacturing method of the flash memory cell according to the first embodiment of the present invention.
FIG. 9 is a schematic cross-sectional view for explaining the manufacturing method of the flash memory cell according to the first embodiment of the present invention.
FIG. 10 is a schematic cross-sectional view for explaining the manufacturing method of the flash memory cell according to the first embodiment of the present invention.
FIG. 11 is a schematic cross-sectional view for explaining the manufacturing method of the flash memory cell according to the first embodiment of the present invention.
FIG. 12 is a schematic cross-sectional view for explaining the manufacturing method of the flash memory cell according to the first embodiment of the present invention.
FIG. 13 is a schematic cross-sectional view for explaining the manufacturing method of the flash memory cell according to the first embodiment of the present invention.
FIG. 14 is a schematic cross-sectional view for explaining the manufacturing method of the flash memory cell according to the first embodiment of the present invention.
FIG. 15 is a schematic cross-sectional view for explaining the manufacturing method of the flash memory cell according to the first embodiment of the present invention.
FIG. 16 is a schematic cross-sectional view for explaining the manufacturing method of the flash memory cell according to the first embodiment of the present invention.
FIG. 17 is a schematic plan view illustrating the method for manufacturing the flash memory cell according to the first embodiment of the invention.
FIG. 18 is a schematic plan view illustrating the method for manufacturing the flash memory cell according to the first embodiment of the invention.
FIG. 19 is a schematic plan view illustrating the method for manufacturing the flash memory cell according to the first embodiment of the invention.
FIG. 20 is a schematic plan view illustrating the method for manufacturing the flash memory cell according to the first embodiment of the invention.
FIG. 21 is a schematic plan view illustrating the method for manufacturing the flash memory cell according to the first embodiment of the invention.
FIG. 22 is a schematic plan view illustrating the method for manufacturing the flash memory cell according to the first embodiment of the present invention.
FIG. 23 is a schematic plan view illustrating the method for manufacturing the flash memory cell according to the first embodiment of the invention.
FIG. 24 is a schematic plan view illustrating the method for manufacturing the flash memory cell according to the first embodiment of the invention.
FIG. 25 is a schematic plan view illustrating the method for manufacturing the flash memory cell according to the first embodiment of the invention.
FIG. 26 is a schematic plan view illustrating the method for manufacturing the flash memory cell according to the first embodiment of the invention.
FIG. 27 is a schematic cross-sectional view for explaining a manufacturing method of a flash memory cell according to a second embodiment of the present invention.
FIG. 28 is a schematic cross-sectional view for explaining a manufacturing method of a flash memory cell according to a second embodiment of the present invention.
FIG. 29 is a schematic cross-sectional view for explaining a manufacturing method of a flash memory cell according to a second embodiment of the present invention.
FIG. 30 is a schematic cross-sectional view for explaining a manufacturing method of a flash memory cell according to a second embodiment of the present invention.
FIG. 31 is a schematic cross-sectional view for illustrating a manufacturing method of a flash memory cell according to a second embodiment of the present invention.
FIG. 32 is a schematic cross-sectional view for illustrating a manufacturing method of a flash memory cell according to a second embodiment of the present invention.
FIG. 33 is a schematic cross-sectional view for explaining a manufacturing method of a flash memory cell according to a second embodiment of the present invention.
FIG. 34 is a schematic cross-sectional view for explaining a manufacturing method of a flash memory cell according to a second embodiment of the present invention.
FIG. 35 is a schematic cross-sectional view for illustrating a manufacturing method of a flash memory cell according to a second embodiment of the present invention.
FIG. 36 is a schematic cross-sectional view for illustrating a manufacturing method of a flash memory cell according to a second embodiment of the present invention.
[Explanation of symbols]
501 and 801 substrates
502,802 source
506, 806 selection gate
510 Floating gate layer
510 'floating gate
512, 812 Control gate layer
512 ', 812' control gate
514 Floating gate dielectric film
516 Interpoly dielectric film
820 Charge storage layer
524,824 removable patterns
526,826 Gate mask layer
526 ', 826' gate mask
528,828 Source side spacer
530,830 Source electrode
532,832 Select gate dielectric film
534,834 LDD region
536,836 HALO region
538,838 High concentration region
540,840 LDD spacer
542 Insulating film
544 bit line electrode
546 bit line contact
548 Active region
BL bit line
CS common source line
WL word line
SL selection line
Claims (21)
この基板の上に積層された電荷保存領域と、
この電荷保存領域の上に積層された制御ゲートと、
この制御ゲートの上に積層されたサイドウォール形状のゲートマスクと、
前記基板の上部と前記電荷保存領域の側壁に形成された選択ゲートと、
前記電荷保存領域の他の側壁に隣接して前記基板に形成された導電領域とを含み、
前記電荷保存領域、前記制御ゲート、前記ゲートマスク及び前記選択ゲートは第1単位セルを構成し、
この第1単位セルは、前記選択ゲートの側壁に絶縁物スペーサを含むことを特徴とする不揮発性半導体メモリ装置。A substrate ,
A charge storage region stacked on the substrate;
A control gate stacked on the charge storage region;
A sidewall-shaped gate mask laminated on the control gate ;
A select gate formed on an upper portion of the substrate and a side wall of the charge storage region;
A conductive region formed in the substrate adjacent to another side wall of the charge storage region;
The charge storage region, the control gate, the gate mask and the selection gate constitute a first unit cell,
The first unit cell includes an insulating spacer on a side wall of the selection gate .
このドレインに電気的に連結されたビットライン電極とを含むことを特徴とする請求項1に記載の不揮発性半導体メモリ装置。A drain formed in the substrate adjacent to the select gate on the opposite side of the conductive region;
The nonvolatile semiconductor memory device according to claim 1 , further comprising a bit line electrode electrically connected to the drain.
前記基板の上に形成された浮遊ゲート誘電膜と、
この浮遊ゲート誘電膜の上に形成された浮遊ゲートと、
この浮遊ゲートの上に形成されたインタポリ誘電膜とを含むことを特徴とする請求項1に記載の不揮発性半導体メモリ装置。The charge storage region is
A floating gate dielectric formed on the substrate;
A floating gate formed on the floating gate dielectric film;
2. The non-volatile semiconductor memory device according to claim 1, further comprising an interpoly dielectric film formed on the floating gate.
前記ソース及び前記ドレインの間に形成されたチャンネルと、
このチャンネルの上に形成された電荷保存領域と、
この電荷保存領域の上に形成された制御ゲートと、
前記電荷保存領域と前記ドレインとの間に形成された選択ゲートとを含み、
前記電荷保存領域、前記チャンネル、前記ソース及び前記ドレイン、前記制御ゲート及び前記選択ゲートは第1単位セルを構成し、
前記選択ゲートの側壁に形成された絶縁物スペーサを含むことを特徴とする不揮発性半導体メモリ装置。A substrate having a source and a drain;
A channel formed between the source and the drain;
A charge storage region formed on the channel;
A control gate formed on the charge storage region;
A select gate formed between the charge storage region and the drain;
Said charge storage region, said channel, said source and said drain, the control gate and the select gate constitutes the first unit cell,
A non-volatile semiconductor memory device comprising an insulating spacer formed on a side wall of the selection gate .
前記ソースの上に形成され、前記制御ゲートからソース側スペーサによって電気的に絶縁されたソース電極とを含むことを特徴とする請求項8に記載の不揮発性半導体メモリ装置。A bit line electrode connected to the drain;
The nonvolatile semiconductor memory device according to claim 8 , further comprising a source electrode formed on the source and electrically insulated from the control gate by a source-side spacer.
前記基板の上に形成された浮遊ゲート誘電膜と、
この浮遊ゲート誘電膜の上に形成された浮遊ゲートと、
この浮遊ゲートの上に形成されたインタポリ誘電膜とを含むことを特徴とする請求項8に記載の不揮発性半導体メモリ装置。The charge storage region is
A floating gate dielectric formed on the substrate;
A floating gate formed on the floating gate dielectric film;
9. The nonvolatile semiconductor memory device according to claim 8 , further comprising an interpoly dielectric film formed on the floating gate.
前記電荷保存層の上に制御ゲート層を形成する段階と、
前記制御ゲート層の上にマスク用パターンを形成する段階と、
前記制御ゲート層及び前記マスク用パターンの上にゲートマスク層を形成する段階と、
前記ゲートマスク層の一部を除去して、前記マスク用パターンの側壁にサイドウォール形状のゲートマスクを形成する段階と、
前記ゲートマスク及び前記マスク用パターンをエッチングマスクとして、前記電荷保存層と前記制御ゲート層をエッチングして、前記ゲートマスク及び前記マスク用パターンの下部に前記電荷保存層と前記制御ゲート層の一部を残す段階と、
前記マスク用パターンを除去する段階と、
前記ゲートマスクをエッチングマスクとして、残された前記電荷保存層と前記制御ゲート層をエッチングして、前記ゲートマスクの下部に制御ゲート及び電荷保存領域を形成する段階とを含むことを特徴とする不揮発性半導体メモリ装置の製造方法。Forming a charge storage layer on the substrate;
Forming a control gate layer on the charge storage layer;
Forming a mask pattern on the control gate layer;
Forming a gate mask layer on the control gate layer and the mask pattern;
Removing a part of the gate mask layer and forming a sidewall-shaped gate mask on the sidewall of the mask pattern;
The charge storage layer and the control gate layer are etched using the gate mask and the mask pattern as an etching mask, and a part of the charge storage layer and the control gate layer is formed below the gate mask and the mask pattern. Leaving the stage,
Removing the mask pattern;
Nonvolatile said gate mask as an etching mask, by etching the control gate layer and the charge storage layer left, characterized in that it comprises a step of forming a control gate and a charge storage region below the gate mask For manufacturing a conductive semiconductor memory device
前記制御ゲートの側壁及び前記電荷保存領域の側壁にソース側スペーサを形成する段階と、
前記ソースの上に前記ソース側スペーサによって前記制御ゲート及び前記電荷保存領域から電気的に絶縁されたソース電極を形成する段階とを含むことを特徴とする請求項15に記載の不揮発性半導体メモリ装置の製造方法。Forming a source in the substrate adjacent to a sidewall of the control gate;
Forming source-side spacers on sidewalls of the control gate and the charge storage region;
The non-volatile semiconductor memory device according to claim 15 , further comprising: forming a source electrode electrically insulated from the control gate and the charge storage region on the source by the source side spacer. Manufacturing method.
前記選択ゲートの側壁に絶縁物スペーサを形成する段階とを含むことを特徴とする請求項17に記載の不揮発性半導体メモリ装置の製造方法。Forming an LDD region on the substrate using the selection gate as an ion implantation mask;
The method of claim 17 , further comprising: forming an insulating spacer on a side wall of the selection gate.
前記基板の上に浮遊ゲート誘電膜を形成する段階と、
前記浮遊ゲート誘電膜の上に浮遊ゲート層を形成する段階と、
前記浮遊ゲート層の上にインタポリ誘電膜を形成する段階とを含むことを特徴とする請求項15に記載の不揮発性半導体メモリ装置の製造方法。Forming the charge storage layer comprises:
Forming a floating gate dielectric on the substrate;
Forming a floating gate layer on the floating gate dielectric layer;
The method of claim 15 , further comprising: forming an interpoly dielectric film on the floating gate layer.
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