KR100731077B1 - Method for forming common source line in nor-type flash memory device - Google Patents

Method for forming common source line in nor-type flash memory device Download PDF

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Abstract

A method for forming a common source line in a NOR-type flash memory device is provided to prevent the increase of electric resistance of the common source line and to improve the uniformity of a source junction by removing effectively byproducts from a substrate without the damage of the substrate using O2 plasma. A plurality of stack gate patterns(20) are formed on a semiconductor substrate(10). A photoresist pattern(30) for exposing a common source region to the outside is formed on the resultant structure. A field oxide layer is selectively removed from the exposed common source region. A surface treatment is performed on the substrate by using O2 plasma. A common source line is formed within the common source region by using an ion implantation.

Description

노어형 플래시 메모리 소자의 공통 소스 라인 형성 방법{METHOD FOR FORMING COMMON SOURCE LINE IN NOR-TYPE FLASH MEMORY DEVICE}Common source line formation method of NOR flash memory device {METHOD FOR FORMING COMMON SOURCE LINE IN NOR-TYPE FLASH MEMORY DEVICE}

도 1a는 종래의 SAS(Self-Aligned Source) 공정을 설명하기 위한 플래시 메모리 소자의 단면을 나타내고, 도 1b는 비트 라인에 수직한 공통 소스 영역의 단면을 나타내며, 도 1c는 SAS 식각 공정에서 생성된 반응 부산물로 인해 불연속적인 공통 소스 라인이 형성된 상태를 나타낸다.FIG. 1A is a cross-sectional view of a flash memory device for explaining a conventional Self-Aligned Source (SAS) process, FIG. 1B is a cross-sectional view of a common source region perpendicular to a bit line, and FIG. 1C is generated in a SAS etching process. Reaction by-products represent a discontinuous common source line.

도 2는 본 발명에 따른 노어형 플래시 메모리 소자의 공통 소스 라인 형성 방법을 설명하기 위한 도면이다.2 is a view for explaining a method of forming a common source line of a NOR flash memory device according to the present invention.

도 3a 및 도 3b는 비트 라인에 수직한 공통 소스 영역의 단면을 주사전자현미경으로 촬영한 이미지들로서, 도 3a는 SAS 식각 공정 직후의 상태를 나타내고, 도 3b는 기판을 플라즈마 처리한 후의 상태를 나타낸다.3A and 3B are images taken by a scanning electron microscope of a cross section of a common source region perpendicular to a bit line, and FIG. 3A shows a state immediately after a SAS etching process, and FIG. 3B shows a state after plasma treatment of a substrate. .

본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 보다 자세하게는 스택 게이트를 포함하는 노어형 플래시 메모리 소자에서 공통 소스 라인을 형성하는 방법에 관한 것이다.The present invention relates to a manufacturing technique of a semiconductor device, and more particularly, to a method of forming a common source line in a NOR flash memory device including a stack gate.

플래시 메모리는 전기적 데이터 고쳐쓰기가 가능한 일종의 PROM(Programable ROM)이다. 플래시 메모리는, 메모리 셀이 1개의 트랜지스터로 이루어져 셀 면적이 적은 반면 자외선으로 일괄 소거해야 하는 EPROM(Erasable PROM)과, 전기적 소거가 가능하지만 셀이 2개의 트랜지스터로 이루어져 셀 면적이 큰 단점을 지닌EEPROM(Electrically Erasable PROM)의 조합하여, 1개의 트랜지스터로서 EPROM의 프로그램 입력 방법과 EEPROM의 소거 방법을 수행하도록 만든 소자이며, 그 정확한 명칭은 플래시 이이피롬(Flash EEPROM)이다. 이러한 플래시 메모리는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리우며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.Flash memory is a type of programmable ROM (PROM) that allows electrical data rewriting. Flash memory is an EPROM (Erasable PROM) in which a memory cell is composed of one transistor and has a small cell area, but must be erased by UV light, and an EEPROM, which is electrically erasable but consists of two transistors, has a large cell area. In combination with (Electrically Erasable PROM), the device is made to perform the program input method of the EPROM and the erase method of the EEPROM as one transistor, and its exact name is Flash EEPROM. Such a flash memory is called a nonvolatile memory because the memory information does not disappear even when the power is turned off. In this regard, the flash memory is different from a DRAM (Dynamic RAM) and a Static RAM (SRAM).

플래시 메모리는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다. 병렬 구조인 NOR형 플래시 메모리는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있으며, 직렬 구조인 NAND형 플래시 메모리는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다. Flash memory may be divided into a NOR-type structure in which cells are arranged in parallel between a bit line and ground, and a NAND-type structure in series, according to a cell array scheme. NOR flash memory, which is a parallel structure, is widely used for booting a mobile phone because high-speed random access is possible when performing a read operation.NAND flash memory, which is a serial structure, is generally used for data storage because of a slow reading speed but a fast writing speed. It has a merit that it is suitable for the and suitable for miniaturization.

또한, 플래시 메모리는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수도 있다. 이 중에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러 싸여진 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입 (Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다. In addition, the flash memory may be classified into a stack gate type and a split gate type according to the unit cell structure, and may be divided into a floating gate device and a silicon-oxide-nitride-oxide-silicon (SONOS) device according to the shape of the charge storage layer. It may be distinguished. Among them, the floating gate device usually includes a floating gate formed of polycrystalline silicon surrounded by an insulator, and is charged to the floating gate by channel hot carrier injection or FN tunneling (Fowler-Nordheim Tunneling). Is injected or discharged to store and erase data.

한편, NOR형 구조의 플로팅 게이트 소자의 제조 과정은, 일반적으로 셀 문턱 전압을 조정하고, 플로팅 게이트, 게이트간 절연막(예컨대, Oxide-Nitride-Oxide) 및 콘트롤 게이트로 구성되는 스택 게이트를 형성하고, SAS(Self-Aligned Source) 공정을 통해 공통 소스 라인을 형성하는 방식으로 진행된다. 여기서, SAS 기술은 워드 라인 방향으로 셀 사이즈를 축소하기 위한 것인데, 게이트 전극용 폴리실리콘층, 실리콘 기판 및 필드 산화막의 식각 선택비를 이용하여 필드 산화막을 식각한 후, 불순물 이온 주입 공정을 통해 공통 소스 라인(Common Source Line)을 형성하는 기술을 말한다.On the other hand, in the manufacturing process of the NOR-type floating gate device, in general, the cell threshold voltage is adjusted, forming a stack gate consisting of a floating gate, an inter-gate insulating film (for example, oxide-nitride-oxide) and a control gate, Self-Aligned Source (SAS) process proceeds to form a common source line. Here, the SAS technology is to reduce the cell size in the word line direction. The field oxide film is etched using the etch selectivity of the polysilicon layer for the gate electrode, the silicon substrate, and the field oxide film, and is then common through an impurity ion implantation process. Refers to a technology for forming a source line.

도 1a 내지 도 1c를 참조하여, 종래의 SAS 공정을 간략히 설명하면 다음과 같다. 먼저, 터널 산화막(22), 플로팅 게이트(24), 게이트간 유전막(26) 및 콘트롤 게이트(28)로 이루어진 스택(20)을 형성한 후 SAS 공정을 진행한다. SAS 공정에서는, 8~16 비트 셀에 대한 소스 영역을 한꺼번에 오픈한 후, 소자 분리 영역에 형성된 산화막(즉, STI(Shallow Trench Isolation)로 형성된 필드 산화막)을 제거한다. 따라서, 공통 소스 영역, 즉 스택 게이트(20) 사이로 노출되는 공통 소스 라인이 형성될 영역에서는, 도 1a에서 보듯이, 기판(10) 내에 트랜치(14)가 형성된다. 1A to 1C, a brief description of a conventional SAS process is as follows. First, a stack 20 including the tunnel oxide layer 22, the floating gate 24, the inter-gate dielectric layer 26, and the control gate 28 is formed, and then a SAS process is performed. In the SAS process, the source regions for 8 to 16 bit cells are opened at a time, and then the oxide film formed on the device isolation region (that is, the field oxide film formed by shallow trench isolation (STI)) is removed. Accordingly, in the region where the common source line, that is, the common source line exposed between the stack gates 20, is to be formed, the trench 14 is formed in the substrate 10, as shown in FIG.

그리고, 노출된 기판 표면에 도펀트(As 또는 P)를 이온 주입하여 이온주입층을 형성한다. 이렇게 형성된 이온주입층은 공통 소스 라인(10L)이 되어, 각 셀의 소스 확산 영역을 전기적으로 연결한다. 도 1b는 공통 소스 영역에서 비트 라인에 수직한 단면을 나타내며, SAS 공정에 의해 형성된 트랜치(14)에 의해 기판(10)의 표면이 요철 모양으로 형성된다.In addition, an ion implantation layer is formed by ion implanting dopants (As or P) onto the exposed substrate surface. The ion implantation layer thus formed becomes a common source line 10L, and electrically connects the source diffusion regions of each cell. FIG. 1B shows a cross section perpendicular to the bit line in the common source region, wherein the surface of the substrate 10 is formed in an uneven shape by the trench 14 formed by the SAS process.

한편, 트랜치(14)를 형성하기 위한 SAS 식각 공정은 통상 플라즈마을 이용한 이방성 식각에 의해 수행되는데, 이때 플라즈마 이온과 감광막의 반응 부산물이 생성될 수 있다. 도 1c를 참조하면, SAS 식각 공정 동안에 생성된 반응 부산물(R)은 공통 소스 영역으로 노출된 기판의 표면에 형성될 수 있다. 따라서, 반응 부산물(R)을 제거하지 않으면, 후속하는 이온 주입 공정에서 반응 부산물(R)로 인해 공통 소스 라인(10L)이 불연속적으로 형성될 수 있다. 그로 인해, 공통 소스 라인에서의 전기 저항이 증가하게 되므로 소자의 성능이 저하될 수 있다. 더구나, 소스 정션이 형성될 영역에 반응 부산물이 생성되면, 적절한 정션 깊이의 소스 정션 형성하지 못하게 된다.Meanwhile, the SAS etching process for forming the trench 14 is usually performed by anisotropic etching using plasma, in which reaction byproducts of the plasma ions and the photoresist film may be generated. Referring to FIG. 1C, the reaction byproduct R generated during the SAS etching process may be formed on the surface of the substrate exposed to the common source region. Therefore, if the reaction byproduct R is not removed, the common source line 10L may be formed discontinuously due to the reaction byproduct R in a subsequent ion implantation process. As a result, the electrical resistance in the common source line increases, which may degrade the performance of the device. Moreover, if reaction by-products are generated in the region where the source junction is to be formed, it will fail to form source junctions of appropriate junction depth.

본 발명은 상술한 문제를 해결하기 위하여 창안된 것으로서, 노어형 플래시 메모리 소자의 공통 소스 라인을 형성하기 위한 SAS 공정 중에 생성될 수 있는 반응 부산물을 효과적으로 제거할 수 있는 방법을 제공하는 것을 목적으로 한다.The present invention has been made to solve the above-described problem, and an object thereof is to provide a method for effectively removing reaction by-products that may be generated during a SAS process for forming a common source line of a NOR flash memory device.

본 발명에 따른 노어형 플래시 메모리 소자의 공통 소스 라인 형성 방법은, 반도체 기판 위에 형성된 복수의 스택 게이트 패턴들 위에 공통 소스 영역을 노출시키는 감광막 패턴을 형성하는 단계와, 상기 공통 소스 영역에 미리 형성된 필드 산화막을 선택적으로 제거하는 단계와, 상기 필드 산화막이 제거되어 노출된 상기 기판의 표면을 플라즈마 처리하는 단계와, 상기 공통 소스 영역에 도펀트를 이온 주입하여 공통 소스 라인을 형성하는 단계를 포함한다.The method of forming a common source line of a NOR flash memory device according to the present invention includes forming a photoresist pattern exposing a common source region on a plurality of stack gate patterns formed on a semiconductor substrate, and forming a field oxide layer previously formed in the common source region. Selectively removing the; and performing plasma treatment on the exposed surface of the substrate by removing the field oxide layer, and ion implanting a dopant into the common source region to form a common source line.

여기서, 스택 게이트 패턴은, 터널 산화막; 소정의 간격으로 이격된 복수의 플로팅 게이트; 상기 복수의 플로팅 게이트 각각의 상부 및 측벽을 감싸는 게이트간 유전막; 및 상기 게이트간 유전막 위에 형성된 콘트롤 게이트;를 포함한다. 그리고, 필드 산화막의 선택적 제거 단계는 SAS 식각 공정에 의해 수행된다. 특히, 플라즈마 처리 단계는 O2 플라즈마를 이용하는 것이 바람직하다.The stack gate pattern may include a tunnel oxide film; A plurality of floating gates spaced at predetermined intervals; An inter-gate dielectric layer surrounding upper and sidewalls of each of the plurality of floating gates; And a control gate formed on the inter-gate dielectric layer. Then, the selective removal of the field oxide film is performed by a SAS etching process. In particular, the plasma treatment step preferably uses O 2 plasma.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 NOR형 플래시 메모리 소자의 공통 소스 라인 형성 방법의 바람직한 실시예를 설명하기로 한다.Hereinafter, a preferred embodiment of a method of forming a common source line of a NOR flash memory device according to the present invention will be described with reference to the accompanying drawings.

도 2를 참조하면, 플래시 메모리 소자가 형성될 실리콘 기판(10)에는, 비트 라인 방향으로 메모리 셀이 형성될 활성 소자 영역을 정의하는 소자 분리막 또는 필드 산화막(미도시)이 형성되어 있다. 또한, 활성 소자 영역에는 터널 산화막(22) 및 플로팅 게이트(24)가 단위 셀마다 독립적으로 형성되며, 플로팅 게이트(24)의 측벽 및 상부를 덮는 ONO 유전막(26)과 구동 전원이 인가되는 콘트롤 게이트(28)가 워드 라인 방향으로 연속하여 형성되어 있다.Referring to FIG. 2, a device isolation film or a field oxide film (not shown) defining an active device region in which a memory cell is to be formed in a bit line direction is formed on a silicon substrate 10 on which a flash memory device is to be formed. In addition, the tunnel oxide layer 22 and the floating gate 24 are formed in each unit cell independently in the active element region, and the ONO dielectric layer 26 covering the sidewalls and the upper portion of the floating gate 24 and the control gate to which driving power is applied are applied. 28 is formed continuously in the word line direction.

터널 산화막(22), 플로팅 게이트(24), ONO 유전막(26) 및 콘트롤 게이트(28)은 하나의 스택 게이트 패턴(20)을 구성하며, 메모리 소자의 비트 라인 방향으로 수개의 스택 게이트 패턴이 소정의 간격을 두고 형성되어 있다. 이웃하는 스택 게 이트 패턴(20)의 사이로 공통 소스 라인을 형성할 영역(공통 소스 영역)이 노출되는데, 이때 공통 소스 영역은 워드 라인에 평행한 방향으로 활성 소자 영역과 필드 산화막이 교대로 반복되는 구조를 갖는다.The tunnel oxide layer 22, the floating gate 24, the ONO dielectric layer 26, and the control gate 28 constitute one stack gate pattern 20, and several stack gate patterns are predetermined in the bit line direction of the memory device. It is formed at intervals of. A region (common source region) for forming a common source line is exposed between the adjacent stack gate patterns 20, where the active element region and the field oxide layer are alternately repeated in a direction parallel to the word line. Has a structure.

이렇게 스택 게이트(20)가 형성된 기판(10) 전체에, 공통 소스 영역을 노출시키는 포토레지스트 패턴(30)을 형성한다. 포토레지스트 패턴(30)은 공통 소스 라인을 형성하지 않는 다른 기판 영역을 마스킹한다. 그리고, 콘트롤 게이트(28)로 형성된 폴리실리콘을 식각 마스크로 하여, 필드 영역에 형성된 산화막을 제거한다. 필드 산화막이 제거되면, 도 2에서 보듯이, 공통 소스 영역에 트랜치(14)가 형성된다. 필드 산화막의 선택적 제거 공정은, 게이트 전극용 폴리실리콘층, 실리콘 기판 및 필드 산화막의 식각 선택비를 이용하여 필드 산화막을 선택적으로 제거하는 SAS 식각 공정을 이용할 수 있다.The photoresist pattern 30 exposing the common source region is formed on the entire substrate 10 on which the stack gate 20 is formed. The photoresist pattern 30 masks other substrate regions that do not form a common source line. Then, using the polysilicon formed by the control gate 28 as an etching mask, the oxide film formed in the field region is removed. When the field oxide film is removed, the trench 14 is formed in the common source region as shown in FIG. The selective removal process of the field oxide film may use a SAS etching process of selectively removing the field oxide film using an etch selectivity of the polysilicon layer for the gate electrode, the silicon substrate, and the field oxide film.

SAS 식각 공정을 마친 후, 공통 소스 영역으로 노출된 기판의 표면에 식각 반응 부산물(R)이 형성될 수 있다. 반응 부산물(R)은 주로 CxFy 계열의 화합물로 이루어져 있다. 이러한 반응 부산물(R)을 효과적으로 제거하기 위하여, 기판의 표면을 플라즈마 처리한다. 특히, 기판의 손상없이 반응 부산물을 제거하기 위하여, O2 플라즈마를 이용하는 것이 바람직하다. 플라즈마 처리 공정에서 O2 가스의 양과 공정 시간을 적절히 선택하면 실리콘 기판의 표면 손상 없이 반응 부산물을 제거할 수 있다.After the SAS etching process, the etching reaction byproduct R may be formed on the surface of the substrate exposed to the common source region. Reaction byproduct (R) consists mainly of CxFy family of compounds. In order to effectively remove these reaction byproducts (R), the surface of the substrate is plasma treated. In particular, in order to remove reaction byproducts without damaging the substrate, it is preferable to use an O 2 plasma. Proper selection of the amount of O 2 gas and process time in the plasma treatment process can remove reaction byproducts without damaging the surface of the silicon substrate.

플라즈마 처리의 효과를 알아보기 위하여, 플라즈마 처리를 수행하기 전의 공통 소스 영역의 단면(도 3a)과 플라즈마 처리 후의 공통 소스 영역의 단면(도 3b)을 비교하여 나타내었다. 도 3a에서 보듯이, 플라즈마 처리를 하지 않은 경우에는 트랜치(14)의 내벽(A)에 반응 부산물(R)이 소정의 두께로 형성되어 있다. 그러나, 도 3b에서 보듯이, 플라즈마 처리를 수행한 경우에는 트랜치(14)의 내벽(A)에 형성된 반응 부산물이 완전히 제거되어 있다.In order to examine the effect of the plasma treatment, the cross section of the common source region before performing the plasma treatment (FIG. 3A) and the cross section of the common source region after the plasma treatment (FIG. 3B) are shown. As shown in FIG. 3A, when the plasma treatment is not performed, the reaction byproduct R is formed on the inner wall A of the trench 14 to a predetermined thickness. However, as shown in FIG. 3B, when plasma treatment is performed, reaction by-products formed in the inner wall A of the trench 14 are completely removed.

플라즈마 처리를 수행한 후에는, 일반적인 SAS 이온 주입 공정을 시행한다. 주입되는 도펀트로는 As 또는 P를 이용할 수 있으며, 이를 통해 복수의 메모리 셀을 병렬 접속하는 공통 소스 라인이 형성된다. 앞에서 실시한 플라즈마 처리에 의해서, SAS 식각 공정에서 발생한 반응 부산물이 완전히 제거되어 있으므로, 연속적인 공통 소스 라인을 형성할 수 있으며, 또한 적절한 깊이의 소스 정션을 형성할 수 있다. After performing the plasma treatment, a general SAS ion implantation process is performed. As or dop may be used as the dopant to be injected, thereby forming a common source line for connecting a plurality of memory cells in parallel. By the above-described plasma treatment, since reaction by-products generated in the SAS etching process are completely removed, continuous common source lines can be formed, and source junctions of appropriate depth can be formed.

SAS 식각 공정 중에 반응 부산물이 실리콘 기판 표면에 불균일하게 형성되어 소스 정션의 깊이가 불균일해지고 또한 공통 소스 라인의 전기 저항이 증가할 수 있다. 그러나, 본 발명에 따르면, 생성된 반응 부산물을 기판의 손상없이 효과적으로 제거할 수 있다. 따라서, 공통 소스 라인의 전기 저항이 증가하는 것을 방지할 수 있으며, 또한 소스 정션의 균일도를 향상시킬 수 있다. 그 결과, 소자의 수율 및 성능을 보다 향상시킬 수 있다.Reaction by-products are formed unevenly on the surface of the silicon substrate during the SAS etching process, resulting in uneven source junction depth and increased electrical resistance of the common source line. However, according to the present invention, the generated reaction by-products can be effectively removed without damaging the substrate. Therefore, it is possible to prevent the electrical resistance of the common source line from increasing, and also to improve the uniformity of the source junction. As a result, the yield and performance of the device can be further improved.

지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않 는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.Although the preferred embodiments of the present invention have been described so far, those skilled in the art may implement the present invention in a modified form without departing from the essential characteristics of the present invention. Therefore, the embodiments of the present invention described herein are to be considered in descriptive sense only and not for purposes of limitation. Should be interpreted as being included in.

Claims (4)

노어형 플래시 메모리 소자의 공통 소스 라인 형성 방법으로서,A method of forming a common source line of a NOR flash memory device, 반도체 기판 위에 형성된 복수의 스택 게이트 패턴들 위에 공통 소스 영역을 노출시키는 감광막 패턴을 형성하는 단계와,Forming a photoresist pattern exposing a common source region on the plurality of stack gate patterns formed on the semiconductor substrate; 상기 공통 소스 영역에 미리 형성된 필드 산화막을 선택적으로 제거하는 단계와,Selectively removing the field oxide film formed in the common source region; 상기 필드 산화막이 제거되어 노출된 상기 기판의 표면을 O2 플라즈마를 이용하여 처리하는 단계와,Treating the surface of the substrate exposed by removing the field oxide layer using an O 2 plasma; 상기 공통 소스 영역에 도펀트를 이온 주입하여 공통 소스 라인을 형성하는 단계를 포함하는 공통 소스 라인 형성 방법.Forming a common source line by ion implanting a dopant into the common source region. 제1항에서,In claim 1, 상기 스택 게이트 패턴은, 터널 산화막; 소정의 간격으로 이격된 복수의 플로팅 게이트; 상기 복수의 플로팅 게이트 각각의 상부 및 측벽을 감싸는 게이트간 유전막; 및 상기 게이트간 유전막 위에 형성된 콘트롤 게이트;를 포함하는 것을 특징으로 하는 공통 소스 라인 형성 방법.The stack gate pattern may include a tunnel oxide film; A plurality of floating gates spaced at predetermined intervals; An inter-gate dielectric layer surrounding upper and sidewalls of each of the plurality of floating gates; And a control gate formed on the inter-gate dielectric layer. 제1항에서,In claim 1, 상기 필드 산화막의 선택적 제거 단계는 SAS 식각 공정에 의해 수행되는 것을 특징으로 하는 공통 소스 라인 형성 방법.Selectively removing the field oxide layer is performed by a SAS etching process. 삭제delete
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030027453A (en) * 2001-09-28 2003-04-07 주식회사 하이닉스반도체 Method of dry cleaning and photoresist strip after via contact etching

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101510480B1 (en) 2008-12-24 2015-04-08 주식회사 동부하이텍 Flash memory device and manufacturing method the same

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