KR20000019030A - Non volatile memory device and manufacturing method thereof - Google Patents

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    • H01L27/11521Electrically programmable read-only memories; Multistep manufacturing processes therefor with floating gate characterised by the memory core region

Abstract

PURPOSE: A manufacturing method of an NVM(Non Volatile Memory) device is provided to decrease a memory cell size and secure high program efficiency without an additional process. CONSTITUTION: A manufacturing method of an NVM(Non Volatile Memory) device comprises the steps of: forming a floating gate on a gate insulation layer on a semiconductor substrate having a first conductivity; forming an interlayer dielectric layer on the floating gate; forming a control gate on the interlayer insulation layer; forming a source within the substrate under one end of the floating gate, a predetermined portion of the source being overlapped with the floating gate; forming a drain within the substrate under the other end of the floating gate, a predetermined portion of the drain being overlapped with the floating gate; and forming a first conductive impurity doping region having higher impurity density than the substrate in a region between the source and the substrate, a region between the drain and the substrate, the a channel region.

Description

비휘발성 반도체 소자 및 그 제조방법Nonvolatile Semiconductor Device and Manufacturing Method Thereof

본 발명은 비휘발성 반도체 소자 및 그 제조방법에 관한 것으로, 특히 복잡한 공정 추가없이도 메모리 셀 사이즈의 축소와 높은 프로그램 효율 확보가 가능하도록 하여 비휘발성 메모리 셀의 고집적화와 성능 향상을 이룰 수 있도록 한 비휘발성 반도체 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor device and a method of manufacturing the same. In particular, the present invention relates to a nonvolatile memory cell capable of reducing the size of a memory cell and ensuring high program efficiency without adding a complicated process. A semiconductor device and a method of manufacturing the same.

비휘발성 반도체 소자의 하나인 적층형 플래시 EEPROM 셀은 전기적으로 데이터의 소거와 저장이 가능하고, 전원이 공급되지 않아도 데이터의 보존이 가능하다는 잇점을 지녀, 최근 다양한 분야에서 그 응용범위를 확대하고 있다.Stacked flash EEPROM cells, which are one of the non-volatile semiconductor devices, have the advantage of being able to erase and store data electrically and to preserve data even when power is not supplied, and have recently expanded its application in various fields.

이러한 적층형 플래시 EEPROM 셀은 메모리 셀 어레이의 구조에 따라 크게, 낸드(NAND type)과 노어형(NOR type)으로 구분되는데, 이들은 고집적화와 고속성으로 대별되는 각각의 장단점을 지니고 있어, 각각의 장점이 부각되는 응용처에서의 사용이 증가되고 있는 추세이다.These stacked flash EEPROM cells are classified into NAND and NOR types according to the structure of the memory cell array. These stacked flash EEPROM cells have advantages and disadvantages of high integration and high speed. Increasingly, applications are increasingly being used.

이중, 본 발명과 직접적으로 관련되는 노어형 비휘발성 반도체 소자는 하나의 비트 라인에 싱글 트랜지스터로 구성되는 다수의 메모리 셀이 병렬로 연결되고, 비트 라인에 연결되는 드레인과 공통 소스 라인에 연결되는 소스 사이에 하나의 셀 트랜지스터만 연결되도록 이루어져, 메모리 셀의 전류가 증대되고 고속동작이 가능한 반면, 비트 라인 콘택과 소스 라인이 차지하는 면적의 증대로 인해 메모리 소자의 고집적화가 어렵다는 단점을 갖는다.Among them, in the NOR-type nonvolatile semiconductor device directly related to the present invention, a plurality of memory cells constituted by a single transistor are connected in parallel to one bit line, and a drain is connected between a source connected to a bit line and a source connected to a common source line. Only one cell transistor is connected to the memory cell, so that the current of the memory cell is increased and high-speed operation is possible. However, due to the increase in the area occupied by the bit line contact and the source line, high integration of the memory device is difficult.

도 1a 내지 도 1d에는 종래의 노어형 비휘발성 반도체 소자로서 널리 이용되고 있는 적층형 플래시 EEPROM 셀 제조방법을 도시한 공정수순도가 제시되어 있다. 상기 공정수순도를 참조하여 그 제조방법을 제 4 단계로 구분하여 살펴보면 다음과 같다.1A to 1D show a process flowchart showing a method of manufacturing a stacked flash EEPROM cell which is widely used as a conventional NOR type nonvolatile semiconductor device. Referring to the process flow chart and looking at the manufacturing method divided into a fourth step as follows.

제 1 단계로서, 도 1a에 도시된 바와 같이 통상의 로커스(LOCOS) 공정을 이용하여 제 1 도전형(예컨대, p형) 반도체 기판(100) 상의 소정 부분에 필드 산화막(미 도시) 형성하여 활성영역과 비활성영역을 구분한 다음, 기판(100) 상의 활성영역에 게이트 절연막(102)을 형성하고, 상기 결과물 전면에 폴리실리콘 재질의 제 1 도전성막(104)과 층간 절연막(106) 및 폴리실리콘 재질의 제 2 도전성막(108)을 순차적으로 형성한다.As a first step, as shown in FIG. 1A, a field oxide film (not shown) is formed on a predetermined portion of a first conductivity type (eg, p-type) semiconductor substrate 100 using a conventional LOCOS process. After the region is separated from the inactive region, a gate insulating layer 102 is formed on the active region on the substrate 100, and the first conductive layer 104, the interlayer insulating layer 106, and the polysilicon are made of polysilicon on the entire surface of the resultant product. The second conductive film 108 of material is sequentially formed.

제 2 단계로서, 도 1b에 도시된 바와 같이 게이트 절연막(102)의 표면이 소정 부분 노출되도록, 제 2 도전성막(106)과 층간 절연막(106) 및 제 1 도전성막(102)을 순차적으로 식각처리하여, 층간 절연막(106)을 사이에 두고 그 상·하측부에 폴리실리콘 재질의 컨트롤 게이트(108a)와 플로팅 게이트(104a)가 놓여지도록 한다. 이어, 상기 결과물 전면에 제 1 감광막을 형성하고, 컨트롤 게이트(108a)의 일측 상면과 이와 연결된 기판(100) 표면이 노출되도록 이를 선택식각하여 제 1 감광막 패턴(110a)을 형성한다. 제 1 감광막 패턴(110a)을 마스크로 이용하여 기판(100) 상으로 저농도의 제 2 도전형 불순물(예컨대, P)을 불순물 농도가 1.0E14/cm2이고 이온주입 에너지가 80KeV인 조건으로 이온주입하여 플로팅 게이트(104a) 일측의 기판(100) 내부에 제 2 도전형의 제 1 정션(112)을 형성한다.As a second step, as shown in FIG. 1B, the second conductive film 106, the interlayer insulating film 106, and the first conductive film 102 are sequentially etched so that the surface of the gate insulating film 102 is partially exposed. The polysilicon control gate 108a and the floating gate 104a are disposed on the upper and lower portions of the interlayer insulating film 106 with the interlayer insulating film 106 interposed therebetween. Subsequently, a first photoresist film is formed on the entire surface of the resultant, and the first photoresist film pattern 110a is formed by selectively etching the first photoresist film so that the upper surface of one side of the control gate 108a and the surface of the substrate 100 connected thereto are exposed. Using a first photoresist layer pattern 110a as a mask, a low concentration of a second conductivity type impurity (eg, P) is implanted onto the substrate 100 under conditions of an impurity concentration of 1.0E14 / cm 2 and an ion implantation energy of 80 KeV. The first junction 112 of the second conductivity type is formed in the substrate 100 on one side of the floating gate 104a.

제 3 단계로서, 도 1c에 도시된 바와 같이 제 1 감광막 패턴(110a)을 제거하고, 상기 결과물 전면에 제 2 감광막을 형성한 다음, 컨트롤 게이트(108a)의 타측 상면과 이와 연결된 기판(100) 표면이 노출되도록 이를 선택식각하여 제 2 감광막 패턴(110b)을 형성한다. 제 2 감광막 패턴(110b)을 마스크로 이용하여 기판(100) 상으로 저농도의 제 1 도전형의 불순물(예컨대, B)을 불순물 농도가 1.0E14/cm2이고 이온주입 에너지가 80KeV인 조건으로 경사 이온주입(tilt implantation)하여 플로팅 게이트(104a) 타측의 기판(100) 내부에 제 1 도전형의 제 2 정션(114)(또는 할로 정션(halo junction)이라고도 한다)을 형성한다.As a third step, as shown in FIG. 1C, the first photoresist layer pattern 110a is removed, a second photoresist layer is formed on the entire surface of the resultant, and then the other surface of the control gate 108a and the substrate 100 connected thereto. The surface of the surface is selectively etched to form a second photoresist pattern 110b. By using the second photoresist pattern 110b as a mask, a low concentration of the first conductivity type impurity (eg, B) is inclined under the condition that the impurity concentration is 1.0E14 / cm 2 and the ion implantation energy is 80 KeV on the substrate 100. By ion implantation, a second junction 114 (also called a halo junction) of a first conductivity type is formed in the substrate 100 on the other side of the floating gate 104a.

제 4 단계로서, 도 1d에 도시된 바와 같이 제 2 감광막 패턴(110b)을 제거하고, 상기 결과물 전면에 산화막 재질의 절연막을 형성한 다음, 이를 이방성 건식식각하여 컨트롤 게이트(108a)와 층간 절연막(106) 및 플로팅 게이트(104a)의 측벽에 절연막 재질의 스페이서(116)를 형성한다. 이 과정에서 컨트롤 게이트(108a)에 의해 보호되지 못한 기판(100) 상의 게이트 절연막(102)도 함께 식각이 이루어지게 되므로, 이방성 건식식각 공정을 완료하게 되면 스페이서(116) 양 에지측의 기판(100) 표면도 노출되게 된다. 이어, 상기 결과물이 형성되어 있는 기판(100) 상으로 고농도의 제 2 도전형 불순물(예컨대, As)을 이온주입하여 플로팅 게이트(104a) 일측의 기판(100) 내에 형성된 제 1 정션(112) 내부에는 소스(118)를 형성하고, 플로팅 게이트(104a) 타측의 기판(100) 내에 형성된 제 2 정션(114) 내부에는 드레인(120)을 형성하므로써, 본 공정 진행을 완료한다.As a fourth step, as shown in FIG. 1D, the second photoresist layer pattern 110b is removed, an insulating layer made of an oxide film is formed on the entire surface of the resultant, and then anisotropic dry etching is performed to remove the second photoresist layer pattern 110b. 106 and spacers 116 made of an insulating material are formed on sidewalls of the floating gate 104a. In this process, the gate insulating layer 102 on the substrate 100 that is not protected by the control gate 108a is also etched. Therefore, when the anisotropic dry etching process is completed, the substrate 100 on both edges of the spacer 116 is completed. The surface is also exposed. Subsequently, a high concentration of a second conductivity type impurity (eg, As) is ion-implanted onto the substrate 100 on which the resultant is formed, and thus inside the first junction 112 formed in the substrate 100 on one side of the floating gate 104a. The source 118 is formed therein, and the drain 120 is formed in the second junction 114 formed in the substrate 100 on the other side of the floating gate 104a, thereby completing the process.

그 결과, 제 1 도전형의 반도체 기판(100) 상에는 게이트 절연막(102)을 사이에 두고, 플로팅 게이트(104a)와 층간 절연막(106) 및 컨트롤 게이트(108a)가 순차적으로 적층되고, 플로팅 게이트(104a) 일측의 기판(100) 내부에는 상기 플로팅 게이트(104a)와 소정 부분 오버랩되도록 소스(118)가 형성되며, 플로팅 게이트 타측의 기판(100) 내부에는 상기 플로팅 게이트(104a)와 소정 부분 오버랩되도록 드레인(120)이 형성되고, 상기 소스(118)와 기판(100)이 접하는 영역에는 제 2 도전형의 제 1 정션(112)이 형성되며, 상기 드레인(120)과 기판(100)이 접하는 영역에는 제 1 도전형의 제 2 정션(114)이 형성된 구조의 적층형 플래시 EEPROM 셀이 완성된다.As a result, the floating gate 104a, the interlayer insulating film 106, and the control gate 108a are sequentially stacked on the first conductive semiconductor substrate 100 with the gate insulating film 102 interposed therebetween. 104a) A source 118 is formed in the substrate 100 on one side to overlap a portion of the floating gate 104a, and a portion of the substrate 100 on the other side of the floating gate overlaps the floating gate 104a. A drain 120 is formed, and a first junction 112 of a second conductivity type is formed in an area where the source 118 and the substrate 100 contact each other, and an area where the drain 120 and the substrate 100 contact each other. The stacked flash EEPROM cell of the structure in which the second junction 114 of the first conductivity type is formed is completed.

이때, 제 1 정션(112)은 정션 Vbd(breakdown voltage)를 높여 소스(118)에 고전압 인가시 정션이 파괴되는 것을 막아 주는 역할을 담당하고, 제 2 정션(114)은 소자 구동시 높은 채널 횡방향 전계(lateral electric field)를 확보할 수 있도록 하여 드레인 사이드(drain side)에서의 핫 일렉트론(hot electron) 발생을 증가시켜 주는 역할을 담당한다.At this time, the first junction 112 serves to prevent the junction from breaking when a high voltage is applied to the source 118 by increasing the junction Vbd (breakdown voltage), and the second junction 114 has a high channel width when driving the device. It is possible to secure a lateral electric field, thereby increasing the generation of hot electrons on the drain side.

따라서, 상기 구조의 적층형 플래시 EEPROM 셀은 데이터의 저장과 소거 및 판독 작업과 관련된 일련의 소자 동작이 다음과 같은 방식으로 이루어진다. 이때, 데이터의 저장과 관련되는 프로그램은 HEI(hot electron injection) 방식으로 이루어지고, 데이터의 소거와 관련되는 이레이즈는 FN 터널링(fowler-nordheim tunneling) 방식으로 이루어진다.Therefore, the stacked flash EEPROM cell of the above structure has a series of device operations related to data storage, erase and read operations in the following manner. At this time, the program related to the storage of data is made by hot electron injection (HEI) method, the erasure associated with erasing of data is made by FN tunneling (fowler-nordheim tunneling) method.

즉, 프로그램은 채널 핫 일렉트론을 드레인 부근에 형성시켜 드레인 사이드로부터 플로팅 게이트 내로 핫 일렉트론이 주입되도록 진행되고, 이레이즈는 플로팅 게이트 내에 주입된 전자가 소스를 통해 방전되도록 진행되며, 메모리 셀의 데이터 판독은 메모리 셀의 드레인에 연결된 비트 라인과 컨트롤 게이트에 적정 전압을 인가하여 메모리 셀 트랜지스터의 전류 유.무를 판독해 주는 방식으로 이루어지게 된다.That is, the program proceeds to form a channel hot electron near the drain so that hot electrons are injected from the drain side into the floating gate, and the erase proceeds so that the electrons injected into the floating gate are discharged through the source, and the data of the memory cell is read. Is applied to a bit line connected to the drain of the memory cell and a control gate to apply a proper voltage to read the presence or absence of current in the memory cell transistor.

그러나, 상기 구조를 가지도록 적층형 플래시 EEPROM 셀을 제조할 경우에는 메모리 셀의 구조상의 결함으로 인해 소자 제조시 다음과 같은 세가지의 문제가 발생된다.However, when the stacked flash EEPROM cell is manufactured to have the above structure, three problems may occur when manufacturing a device due to a structural defect of the memory cell.

첫째, 소스(118)와 드레인(120)이 더블 도우프드 정션 구조(소스는 제 1 정션에 의해 둘러싸이는 구조를 가지고, 드레인은 제 2 정션에 의해 둘러싸이는 구조)를 가지는 관계로 인해, 소자 제조시 소스와 드레인 사이의 거리를 펀치 쓰루(punch-through)가 발생하지 않을 정도로 충분히 확보해 주어야 하므로 메모리 셀의 스케일 다운(scale down)이 어렵다는 문제가 발생된다.First, due to the relationship between the source 118 and the drain 120 having a double doped junction structure (the source has a structure surrounded by the first junction and the drain has a structure surrounded by the second junction), device fabrication Since the distance between the source and the drain must be sufficiently secured so that punch-through does not occur, a problem arises in that it is difficult to scale down a memory cell.

둘째, 소스(118)와 드레인(120)이 더블 도우프드 정션 구조를 가지므로, 소자 제조시 제 1 정션(112)과 제 2 정션(114)을 형성하기 위한 별도의 사진식각공정이 2회 요구될 뿐 아니라 제 2 정션 형성시에는 이온주입 효율을 떨어뜨리는 경사 이온주입이 요구되는 등의 어려움이 뒤따라 공정 자체가 복잡하다는 문제가 야기된다.Second, since the source 118 and the drain 120 have a double doped junction structure, two separate photolithography processes are required to form the first junction 112 and the second junction 114 during device fabrication. In addition, when the second junction is formed, a problem such as oblique ion implantation that decreases the ion implantation efficiency is required, resulting in a complicated process itself.

셋째, HEI 방식을 채택한 적층형 플래시 EEPROM 셀의 프로그램 속도는 플로팅 게이트(104) 내로 주입되는 일렉트론의 수에 비례하므로, 프로그램 속도를 향상시키기 위해서는 소자 구동시 높은 채널 횡방향 전계를 확보하여 채널 영역내에서 보다 많은 수의 핫 일렉트론이 발생되도록 해 주어야 한다. 그러나, 핫 일렉트론이 발생하는 장소가 기 언급된 바와 같이 드레인 부근에 치우쳐져 위치하고 있다면 채널 영역의 횡방향 전계를 확보해 주더라도 채널 내에 생성된 핫 일렉트론들이 드레인에 인가된 전압에 의해 드레인(120) 내로 흘러갈 확률이 높아질 수 밖에 없어 소자 구동시 프로그램 효율이 떨어지는 문제가 발생하게 된다.Third, since the program speed of the stacked flash EEPROM cell employing the HEI method is proportional to the number of electrons injected into the floating gate 104, in order to improve the program speed, a high channel transverse electric field is ensured when the device is driven to improve the program speed. More hot electrons must be generated. However, if the place where the hot electrons are generated is located near the drain as mentioned above, even if the lateral electric field of the channel region is secured, the hot electrons generated in the channel are drained by the voltage applied to the drain 120. Since the probability of flowing into the inside increases, the program efficiency decreases when the device is driven.

이에 본 발명의 목적은, 비휘발성 반도체 소자 제조시 소스와 기판이 접하는 영역과 드레인과 기판이 접하는 영역 및 채널 영역에 제 1 도전형의 반도체 기판보다 높은 불순물 농도를 갖는 제 1 도전형의 불순물 도핑 영역이 형성되도록 메모리 셀 구조를 변경해 주므로써, 복잡한 공정 추가없이도 메모리 셀 사이즈의 축소와 높은 프로그램 효율 확보가 가능하도록 하여 비휘발성 메모리 셀의 고집적화와 성능 향상을 꾀할 수 있도록 한 비휘발성 반도체 소자를 제공함에 있다,Accordingly, an object of the present invention is to provide a doping impurity of a first conductivity type having a higher impurity concentration than a semiconductor substrate of a first conductivity type in a region where a source and a substrate contact, a drain, and a substrate where a non-volatile semiconductor device contacts. By changing the structure of memory cells to form regions, it is possible to reduce the size of memory cells and secure high program efficiency without adding complicated processes, thereby providing a non-volatile semiconductor device for high integration and performance of non-volatile memory cells. Is in,

본 발명의 다른 목적은, 상기 구조의 비휘발성 반도체 소자를 효과적으로 제조할 수 있는 제조방법을 제공함에 있다.Another object of the present invention is to provide a manufacturing method capable of effectively manufacturing the nonvolatile semiconductor device of the above structure.

도 1a 내지 도 1d는 종래의 적층형 플래시 EEPROM 셀 제조방법을 도시한 공정수순도,1A to 1D are process flowcharts showing a conventional stacked flash EEPROM cell manufacturing method;

도 2a 내지 도 2d는 본 발명에 의한 적층형 플래시 EEPROM 셀 제조방법을 도시한 공정수순도이다.2A to 2D are process flowcharts illustrating a method of manufacturing a stacked flash EEPROM cell according to the present invention.

상기 목적을 달성하기 위하여 본 발명에서는, 제 1 도전형의 반도체 기판과; 게이트 절연막을 사이에 두고 상기 기판 상의 소정 부분에 형성된 플로팅 게이트와; 상기 플로팅 게이트 상에 형성된 층간 절연막과; 상기 층간 절연막 상에 형성된 컨트롤 게이트와; 상기 플로팅 게이트와 소정 부분 오버랩되도록 상기 플로팅 게이트 일측의 상기 기판 내부에 형성된 소스와; 상기 플로팅 게이트와 소정 부분 오버랩되도록 상기 플로팅 게이트 타측의 상기 기판 내부에 형성된 드레인; 및 상기 소스와 상기 기판이 접하는 영역과 상기 드레인과 상기 기판이 접하는 영역 및 상기 소스와 상기 드레인 사이에 정의되는 채널 영역에 걸쳐 형성되며, 상기 기판보다 높은 불순물 농도를 갖는 제 1 도전형의 불순물 도핑 영역으로 이루어진 비휘발성 반도체 소자가 제공된다.In order to achieve the above object, the present invention provides a semiconductor substrate of a first conductivity type; A floating gate formed on a predetermined portion on the substrate with a gate insulating film interposed therebetween; An interlayer insulating film formed on the floating gate; A control gate formed on the interlayer insulating film; A source formed in the substrate at one side of the floating gate to overlap a portion of the floating gate; A drain formed in the substrate on the other side of the floating gate to overlap a portion of the floating gate; And an impurity doping of a first conductivity type formed over an area in which the source and the substrate contact each other, an area in which the drain and the substrate contact each other, and a channel region defined between the source and the drain and having a higher impurity concentration than the substrate. A nonvolatile semiconductor device composed of regions is provided.

상기 다른 목적을 달성하기 위하여 본 발명에서는, 제 1 도전형의 반도체 기판 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 제 1 도전성막과 층간 절연막 및 제 2 도전성막을 순차적으로 형성하는 단계와; 상기 게이트 절연막의 표면이 소정 부분 노출되도록 상기 제 2 도전성막과 상기 층간 절연막 및 상기 제 1 도전성막을 순차적으로 식각하여, 상기 층간 절연막을 사이에 두고 그 상·하측부에 컨트롤 게이트와 플로팅 게이트가 놓여지도록 하는 단계와; 상기 기판 상으로 상기 기판보다 높은 불순물 농도를 갖는 제 1 도전형의 불순물을 이온주입하여, 상기 게이트 절연막 하단의 채널 영역과 상기 플로팅 게이트 양 에지측의 상기 기판 내부에 걸쳐 제 1 도전형의 불순물 도핑 영역을 형성하는 단계와; 상기 결과물 전면에 절연막을 형성하고, 상기 기판 표면이 소정 부분 노출되도록 상기 절연막과 상기 게이트 절연막을 이방성 건식식각하여 상기 컨트롤 게이트와 상기 층간 절연막 및 상기 플로팅 게이트의 측벽에 스페이서를 형성하는 단계; 및 상기 기판 상으로 고농도의 제 2 도전형 불순물을 이온주입하여 상기 플로팅 게이트 일측의 상기 제 1 도전형의 불순물 도핑 영역 내에는 소스를 형성하고, 상기 플로팅 게이트 타측의 상기 제 1 도전형의 불순물 도핑 영역 내에는 드레인을 형성하는 단계로 이루어진 비휘발성 반도체 소자 제조방법이 제공된다.In order to achieve the above another object, the present invention includes the steps of forming a gate insulating film on a semiconductor substrate of the first conductivity type; Sequentially forming a first conductive film, an interlayer insulating film, and a second conductive film on the gate insulating film; The second conductive film, the interlayer insulating film, and the first conductive film are sequentially etched to expose a predetermined portion of the surface of the gate insulating film, and the control gate and the floating gate are disposed on the upper and lower portions of the interlayer insulating film. Carrying; Ion implantation of a first conductivity type impurity having a higher impurity concentration than the substrate onto the substrate to doping the first conductivity type impurity across the channel region at the bottom of the gate insulating film and the inside of the substrate at both edges of the floating gate. Forming a region; Forming an insulating film on the entire surface of the resultant, and anisotropically dry etching the insulating film and the gate insulating film to expose a predetermined portion of the substrate surface to form spacers on sidewalls of the control gate, the interlayer insulating film, and the floating gate; And implanting a high concentration of a second conductivity type impurity onto the substrate to form a source in the doped region of the first conductivity type impurity doping region on one side of the floating gate, and doping the impurity doping of the first conductivity type on the other side of the floating gate. In the region, there is provided a method of manufacturing a nonvolatile semiconductor device comprising the step of forming a drain.

상기 구조를 가지도록 비휘발성 반도체 소자를 제조할 경우, 복잡한 공정 추가없이도 제 1 도전형의 불순물 도핑 영역을 이용하여 채널 영역 및 소스 부근의 도핑 농도를 증가시킬 수 있게 되므로 이 근방에서 핫 일렉트론의 발생을 최대화 할 수 있게 되어 소자 구동을 위한 전압 인가시 드레인쪽으로 흘러 들어가던 핫 일렉트론의 수를 줄일 수 있게 되고, 상기 불순물 도핑 영역이 펀치 쓰루를 막아주는 역할을 하므로 메모리 셀의 채널 영역을 기존보다 짧게 가져갈 수 있게 된다.In the case of manufacturing the nonvolatile semiconductor device having the above structure, the doping concentration in the vicinity of the channel region and the source can be increased by using the impurity doped region of the first conductivity type without the addition of complicated processes. In this case, the number of hot electrons flowing to the drain when the voltage for driving the device is reduced can be reduced, and the impurity doped region prevents punch through, thus making the channel region of the memory cell shorter than before. You can take it.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2a 내지 도 2d는 본 발명에 의한 적층형 플래시 EEPROM 셀 제조방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조방법을 제 4 단계로 구분하여 살펴보면 다음과 같다.2A to 2D illustrate a process flow diagram illustrating a method of manufacturing a stacked flash EEPROM cell according to the present invention. Referring to this, the manufacturing method is classified into a fourth step as follows.

제 1 단계로서, 도 2a에 도시된 바와 같이 통상의 로커스 공정을 이용하여 제 1 도전형(예컨대, p형) 반도체 기판(200) 상의 소정 부분에 필드 산화막(미 도시) 형성하여 활성영역과 비활성영역을 구분한 다음, 기판(200) 상의 활성영역에 게이트 절연막(202)을 형성한다.As a first step, as shown in FIG. 2A, a field oxide film (not shown) is formed on a predetermined portion of the first conductivity type (eg, p-type) semiconductor substrate 200 using a conventional locus process to form an active region and an inactive layer. After dividing the regions, a gate insulating layer 202 is formed in the active region on the substrate 200.

제 2 단계로서, 도 2b에 도시된 바와 같이 상기 결과물 전면에 폴리실리콘 재질의 제 1 도전성막(204)과 "실리콘 산화막/실리콘 질화막/실리콘 산화막"의 적층 구조를 갖는 층간 절연막(206) 및 폴리실리콘 재질의 제 2 도전성막(208)을 순차적으로 형성한다.As a second step, as shown in FIG. 2B, the interlayer insulating film 206 and the poly-layer having the stacked structure of the first conductive film 204 made of polysilicon and the " silicon oxide film / silicon nitride film / silicon oxide film " The second conductive film 208 made of silicon is sequentially formed.

제 3 단계로서, 도 2c에 도시된 바와 같이 게이트 절연막(202)의 표면이 소정 부분 노출되도록 제 2 도전성막(208)과 층간 절연막(206) 및 제 1 도전성막(204)을 순차적으로 식각하여, 층간 절연막(206)을 사이에 두고 그 상·하측부에 폴리실리콘 재질의 컨트롤 게이트(208a)와 플로팅 게이트(204a)가 놓여지도록 한다. 이어, 상기 결과물이 형성되어 있는 기판(200) 상으로 상기 기판(200)보다 높은 불순물 농도(예컨대, 5.0E11/cm2~ 5.0E15/cm2)를 갖는 제 1 도전형의 불순물(예컨대, B)을 90KeV의 에너지로 이온주입하여, 게이트 절연막(202) 하단의 채널 영역과 플로팅 게이트(204a) 양 에지측의 기판(200) 내부에 걸쳐 제 1 도전형의 불순물 도핑 영역(210)을 형성한다.As a third step, as shown in FIG. 2C, the second conductive layer 208, the interlayer insulating layer 206, and the first conductive layer 204 are sequentially etched so that the surface of the gate insulating layer 202 is partially exposed. The polysilicon control gate 208a and the floating gate 204a are placed on the upper and lower portions of the interlayer insulating film 206 therebetween. Subsequently, an impurity of a first conductivity type (eg, B) having an impurity concentration higher than the substrate 200 (eg, 5.0E11 / cm 2 to 5.0E15 / cm 2 ) on the substrate 200 on which the resultant is formed. ) Is implanted with energy of 90 KeV to form a first doped impurity doped region 210 between the channel region under the gate insulating film 202 and the inside of the substrate 200 on both edges of the floating gate 204a. .

제 4 단계로서, 도 2d에 도시된 바와 같이 상기 결과물 전면에 산화막 재질의 절연막을 형성한 다음, 이를 이방성 건식식각하여 컨트롤 게이트(208a)와 층간 절연막(206) 및 플로팅 게이트(204a)의 측벽에 절연막 재질의 스페이서(212)를 형성한다. 이 과정에서 컨트롤 게이트(208a)에 의해 보호되지 못한 기판(200) 상의 게이트 절연막(202)도 함께 식각이 이루어지게 되므로, 이방성 건식식각 공정을 완료하게 되면 스페이서(212) 양 에지측의 기판(200) 표면도 노출되게 된다. 이어, 상기 기판(200) 상으로 고농도의 제 2 도전형 불순물(예컨대, As)을 불순물 농도가 5.0E15/cm2이고 이온주입 에너지가 70KeV인 조건으로 이온주입하여 플로팅 게이트(204a) 일측의 제 1 도전형의 불순물 도핑 영역(210) 내에는 소스(214)를 형성하고, 플로팅 게이트(204a) 타측의 제 1 도전형의 불순물 도핑 영역(210) 내에는 드레인(216)을 형성하므로써, 본 공정 진행을 완료한다.As a fourth step, as shown in FIG. 2D, an insulating film of an oxide film is formed on the entire surface of the resultant, and then anisotropic dry etching is performed on the sidewalls of the control gate 208a, the interlayer insulating film 206, and the floating gate 204a. Spacers 212 made of an insulating film are formed. In this process, the gate insulating film 202 on the substrate 200 which is not protected by the control gate 208a is also etched. Thus, when the anisotropic dry etching process is completed, the substrate 200 on both edges of the spacer 212 may be etched. The surface is also exposed. Subsequently, a high concentration of a second conductivity type impurity (for example, As) is implanted onto the substrate 200 under a condition that an impurity concentration is 5.0E15 / cm 2 and an ion implantation energy is 70 KeV. This process is performed by forming a source 214 in the impurity doped region 210 of the first conductivity type and forming a drain 216 in the impurity doped region 210 of the first conductivity type on the other side of the floating gate 204a. Complete the process.

그 결과, 제 1 도전형의 반도체 기판(200) 상에는 게이트 절연막(202)을 사이에 두고 폴리실리콘 재질의 플로팅 게이트(204a)가 형성되고, 상기 플로팅 게이트(204a) 상에는 "실리콘 산화막/실리콘 질화막/실리콘 산화막" 적층 구조의 층간 절연막(206)이 형성되며, 상기 층간 절연막(206) 상에는 폴리실리콘 재질의 컨트롤 게이트(208a)가 형성되고, 상기 플로팅 게이트(204a)와 소정 부분 오버랩되도록 상기 플로팅 게이트(204a) 일측의 기판(200) 내부에는 소스(214)가 형성되며, 상기 플로팅 게이트(204a)와 소정 부분 오버랩되도록 상기 플로팅 게이트(204a) 타측의 기판(200) 내부에는 드레인(216)이 형성되고, 상기 소스(214)와 기판(200)이 접하는 영역과 상기 드레인(216)과 기판(200)이 접하는 영역 및 상기 소스(214)와 드레인(216)에 의해 정의되는 플로팅 게이트(204a) 하단의 채널 영역에는 기판(200)보다 높은 불순물 농도를 갖는 제 1 도전형의 불순물 도핑 영역(210)이 형성된 구조의 비휘발성 반도체 소자가 완성된다.As a result, a polysilicon floating gate 204a is formed on the first conductive semiconductor substrate 200 with the gate insulating film 202 interposed therebetween, and a " silicon oxide film / silicon nitride film / An interlayer insulating film 206 having a “silicon oxide film” stacked structure is formed, and a polysilicon control gate 208a is formed on the interlayer insulating film 206, and the floating gate 204 is partially overlapped with the floating gate 204a. A source 214 is formed in the substrate 200 on one side of the substrate 204a, and a drain 216 is formed in the substrate 200 on the other side of the floating gate 204a so as to partially overlap the floating gate 204a. And an area where the source 214 and the substrate 200 contact each other, an area where the drain 216 and the substrate 200 contact each other, and a bottom of the floating gate 204a defined by the source 214 and the drain 216. pick Region, the non-volatile semiconductor device having a structure is formed, the impurity-doped region 210 of a first conductivity type having a higher impurity concentration than the substrate 200 is completed.

이러한 구조를 가지도록 비휘발성 반도체 소자를 제조할 경우, 제 1 도전형의 불순물 도핑 영역(210)으로 인해 채널 영역과 소스(214) 부근의 도핑 농도를 증가시킬 수 있게 되므로 채널 핫 일렉트론이 채널의 중간이나 또는 소스 근방에서 발생하게 된다. 이와 같이 강한 횡방향 전계가 형성되는 부분을 소스쪽으로 이동시켜 줄 경우, 생성된 채널 핫 일렉트론이 드레인(216)쪽으로 흘러 들어갈 확률을 줄일 수 있게 되므로 플로팅 게이트(204a) 내로의 일렉트론 주입(injection) 효율을 증가시킬 수 있게 되어 프로그램 효율을 높일 수 있게 된다.When the nonvolatile semiconductor device is manufactured to have such a structure, the doping concentration in the vicinity of the channel region and the source 214 can be increased due to the impurity doping region 210 of the first conductivity type. It occurs in the middle or near the source. When the portion of the strong lateral electric field is moved toward the source, the probability of the generated channel hot electrons flowing into the drain 216 can be reduced, so the efficiency of electron injection into the floating gate 204a can be reduced. This can increase the program efficiency.

또한 이 경우에는 상기 불순물 도핑 영역(210)이 소스(214)와 드레인(216) 간의 펀치 쓰루를 막아주는 역할을 하므로 채널 영역을 기존보다 짧게 가져갈 수 있게 되어 메모리 셀의 고집적화를 이룰 수 있게 될 뿐 아니라 제 1 도전형의 불순물 도핑 영역(210) 형성시 별도의 사진식각공정과 경사 이온주입 공정이 요구되지 않아 공정 진행 자체를 단순화할 수 있게 된다.In this case, since the impurity doped region 210 serves to prevent punch through between the source 214 and the drain 216, the channel region can be taken shorter than before, resulting in high integration of memory cells. In addition, a separate photolithography process and a gradient ion implantation process are not required to form the first conductivity type impurity doped region 210, thereby simplifying the process.

따라서, 상기 구조의 적층형 플래시 EEPROM 셀은 데이터의 저장과 소거 및 판독 작업과 관련된 일련의 소자 동작이 다음과 같은 방식으로 이루어진다. 이 경우 역시, 데이터의 저장과 관련되는 프로그램은 HEI 방식으로 이루어지고, 데이터의 소거와 관련되는 이레이즈는 FN 터널 방식으로 이루어진다.Therefore, the stacked flash EEPROM cell of the above structure has a series of device operations related to data storage, erase and read operations in the following manner. In this case, too, the program related to the storage of data is made by the HEI method, and the erasure related to erasing of the data is made by the FN tunnel method.

즉, 프로그램은 채널 핫 일렉트론을 소오스 부근에 형성시켜 소스(214) 사이드로부터 플로팅 게이트(204a) 내로 핫 일렉트론이 주입되도록 진행되고, 이레이즈는 플로팅 게이트(204a) 내에 주입된 전자가 기판(200)을 통해 방전되도록 진행되며, 메모리 셀의 데이터 판독은 메모리 셀의 드레인에 연결된 비트 라인과 컨트롤 게이트에 적정 전압을 인가하여 메모리 셀 트랜지스터의 전류 유.무를 판독해 주는 방식으로 이루어지게 된다.That is, the program proceeds to form channel hot electrons in the vicinity of the source to inject hot electrons from the source 214 side into the floating gate 204a, and erases electrons injected into the floating gate 204a to the substrate 200. The data read of the memory cell is performed by applying an appropriate voltage to the bit line connected to the drain of the memory cell and the control gate to read the presence or absence of the current of the memory cell transistor.

여기서는 편의상, 제 1 도전형의 불순물로 P형 불순물을 그리고 제 2 도전형의 불순물로 N형 불순물을 적용한 경우를 일 예로 들어 설명하였으나 본 발명은 제 1 도전형의 불순물로 N형 불순물을 적용하고 제 2 도전형의 불순물로 P형 불순물을 적용한 경우에도 동일하게 적용 가능하다.Here, for convenience, a case in which P-type impurities are used as the impurity of the first conductivity type and N-type impurity is applied as the impurity of the second conductivity type has been described as an example. However, the present invention applies N-type impurities as the impurity of the first conductivity type. The same applies to the case where the P-type impurity is applied as the impurity of the second conductivity type.

이상에서 살펴본 바와 같이 본 발명에 의하면, 소스와 기판이 접하는 영역과 드레인과 기판이 접하는 영역 및 소스와 드레인 사이에 정의되는 채널 영역에 제 1 도전형의 반도체 기판보다 높은 불순물 농도를 갖는 제 1 도전형의 불순물 도핑 영역이 형성되도록 메모리 셀 구조를 변경해 주므로써, 1) 제 1 도전형의 불순물 도핑 영역을 이용하여 펀치 쓰루를 막을 수 있게 되므로 소자 제조시 채널 영역의 길이를 기존보다 짧게 가져갈 수 있게 되어 비휘발성 소자의 스케일 다운이 가능하게 되고, 2) 제 1 도전형의 불순물 도핑 영역 형성시 별도의 사진식각공정과 경사 이온주입 공정이 요구되지 않으므로 공정 단순화를 기할 수 있게 되며, 3) 제 1 도전형의 불순물 도핑 영역을 이용하여 채널 영역과 소스 부근의 도핑 농도를 증가시킬 수 있게 되므로 이 근방에서 핫 일렉트론의 발생을 최대화 할 수 있게 되어 소자 구동을 위한 전압 인가시 드레인쪽으로 흘러 들어가던 핫 일렉트론의 수를 줄일 수 있게 되어 프로그램 효율을 향상시킬 수 있게 된다.As described above, according to the present invention, a first conductivity having an impurity concentration higher than that of a semiconductor substrate of the first conductivity type in a region where a source and a substrate are in contact, a drain and a substrate, and a channel region defined between the source and the drain. By changing the memory cell structure to form the impurity doped region of the type, 1) the punch-through can be prevented by using the impurity doped region of the first conductivity type, so that the length of the channel region can be shorter than before. 2) scale-down of the non-volatile device is possible, and 2) a separate photolithography process and a gradient ion implantation process are not required when forming the impurity doped region of the first conductivity type, thereby simplifying the process. The conductive dopant doping region can be used to increase the doping concentration near the channel region and the source. In it becomes possible to maximize the generation of the hot electrons it is able to reduce the device voltage is applied when the number of hot electrons his way flows towards the drain for driving it is possible to improve the efficiency of the program.

Claims (6)

  1. 제 1 도전형의 반도체 기판과;A first conductive semiconductor substrate;
    게이트 절연막을 사이에 두고 상기 기판 상의 소정 부분에 형성된 플로팅 게이트와;A floating gate formed on a predetermined portion on the substrate with a gate insulating film interposed therebetween;
    상기 플로팅 게이트 상에 형성된 층간 절연막과;An interlayer insulating film formed on the floating gate;
    상기 층간 절연막 상에 형성된 컨트롤 게이트와;A control gate formed on the interlayer insulating film;
    상기 플로팅 게이트와 소정 부분 오버랩되도록 상기 플로팅 게이트 일측의 상기 기판 내부에 형성된 소스와;A source formed in the substrate at one side of the floating gate to overlap a portion of the floating gate;
    상기 플로팅 게이트와 소정 부분 오버랩되도록 상기 플로팅 게이트 타측의 상기 기판 내부에 형성된 드레인; 및A drain formed in the substrate on the other side of the floating gate to overlap a portion of the floating gate; And
    상기 소스와 상기 기판이 접하는 영역과 상기 드레인과 상기 기판이 접하는 영역 및 상기 소스와 상기 드레인 사이에 정의되는 채널 영역에 걸쳐 형성되며, 상기 기판보다 높은 불순물 농도를 갖는 제 1 도전형의 불순물 도핑 영역으로 이루어진 것을 특징으로 하는 비휘발성 반도체 소자.An impurity doping region of a first conductivity type formed over an area in which the source and the substrate contact each other, an area in which the drain and the substrate contact each other, and a channel region defined between the source and the drain and having a higher impurity concentration than the substrate; Nonvolatile semiconductor device, characterized in that consisting of.
  2. 제 1항에 있어서, 상기 층간 절연막은 "실리콘 산화막/실리콘 질화막/실리콘 산화막"의 적층 구조를 갖는 것을 특징으로 하는 비휘발성 반도체 소자.The nonvolatile semiconductor device according to claim 1, wherein the interlayer insulating film has a lamination structure of " silicon oxide film / silicon nitride film / silicon oxide film. &Quot;
  3. 제 1항에 있어서, 상기 제 1 도전형의 불순물 도핑 영역은 불순물의 도핑 량이 5.0E11/cm2~ 5.0E15/cm2인 것을 특징으로 하는 비휘발성 반도체 소자.The nonvolatile semiconductor device of claim 1, wherein the doping amount of the impurity doping region of the first conductivity type is 5.0E11 / cm 2 to 5.0E15 / cm 2 .
  4. 제 1 도전형의 반도체 기판 상에 게이트 절연막을 형성하는 단계와;Forming a gate insulating film on the first conductive semiconductor substrate;
    상기 게이트 절연막 상에 제 1 도전성막과 층간 절연막 및 제 2 도전성막을 순차적으로 형성하는 단계와;Sequentially forming a first conductive film, an interlayer insulating film, and a second conductive film on the gate insulating film;
    상기 게이트 절연막의 표면이 소정 부분 노출되도록 상기 제 2 도전성막과 상기 층간 절연막 및 상기 제 1 도전성막을 순차적으로 식각하여, 상기 층간 절연막을 사이에 두고 그 상·하측부에 컨트롤 게이트와 플로팅 게이트가 놓여지도록 하는 단계와;The second conductive film, the interlayer insulating film, and the first conductive film are sequentially etched to expose a predetermined portion of the surface of the gate insulating film, and the control gate and the floating gate are disposed on the upper and lower portions of the interlayer insulating film. Carrying;
    상기 기판 상으로 상기 기판보다 높은 불순물 농도를 갖는 제 1 도전형의 불순물을 이온주입하여, 상기 게이트 절연막 하단의 채널 영역과 상기 플로팅 게이트 양 에지측의 상기 기판 내부에 걸쳐 제 1 도전형의 불순물 도핑 영역을 형성하는 단계와;Ion implantation of a first conductivity type impurity having a higher impurity concentration than the substrate onto the substrate to doping the first conductivity type impurity across the channel region at the bottom of the gate insulating film and the inside of the substrate at both edges of the floating gate. Forming a region;
    상기 결과물 전면에 절연막을 형성하고, 상기 기판 표면이 소정 부분 노출되도록 상기 절연막과 상기 게이트 절연막을 이방성 건식식각하여 상기 컨트롤 게이트와 상기 층간 절연막 및 상기 플로팅 게이트의 측벽에 스페이서를 형성하는 단계; 및Forming an insulating film on the entire surface of the resultant, and anisotropically dry etching the insulating film and the gate insulating film to expose a predetermined portion of the substrate surface to form spacers on sidewalls of the control gate, the interlayer insulating film, and the floating gate; And
    상기 기판 상으로 고농도의 제 2 도전형 불순물을 이온주입하여 상기 플로팅 게이트 일측의 상기 제 1 도전형의 불순물 도핑 영역 내에는 소스를 형성하고, 상기 플로팅 게이트 타측의 상기 제 1 도전형의 불순물 도핑 영역 내에는 드레인을 형성하는 단계로 이루어진 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.A high concentration of a second conductivity type impurity is implanted onto the substrate to form a source in the impurity doped region of the first conductivity type on one side of the floating gate, and an impurity doped region of the first conductivity type on the other side of the floating gate. Non-volatile semiconductor device manufacturing method comprising the step of forming a drain therein.
  5. 제 4항에 있어서, 상기 층간 절연막은 "실리콘 산화막/실리콘 질화막/실리콘 산화막"의 적층 구조로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.The method of manufacturing a nonvolatile semiconductor device according to claim 4, wherein the interlayer insulating film is formed in a stacked structure of " silicon oxide film / silicon nitride film / silicon oxide film. &Quot;
  6. 제 4항에 있어서, 상기 제 1 도전형의 불순물 도핑 영역은 상기 불순물 도핑 영역의 불순물 도핑 량이 5.0E11/cm2~ 5.0E15/cm2이 되도록 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.The method of claim 4, wherein the impurity doped region of the first conductivity type is formed such that the impurity doping amount of the impurity doped region is 5.0E11 / cm 2 to 5.0E15 / cm 2 .
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KR (1) KR20000019030A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100876957B1 (en) * 2006-10-20 2009-01-07 삼성전자주식회사 NOR-type non-volatile memory device and method of forming the same

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