JP2006179736A

JP2006179736A - Manufacturing method of semiconductor device

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Publication number: JP2006179736A
Application number: JP2004372566A
Authority: JP
Inventors: Kazuyuki Ozeki; 和之尾関; Yuji Goto; 祐治後藤
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-12-24
Filing date: 2004-12-24
Publication date: 2006-07-06

Abstract

<P>PROBLEM TO BE SOLVED: To secure the reliability of an operational quality obtained when reading the data of an EEPROM-type memory cell, and improve the yield of the memory cell. <P>SOLUTION: In a manufacturing method of the EEPROM-type memory cell, before forming a first spacer film 15, the low-concentration ion implantation of n-type impurities is so performed by using as a mask a control gate 13 as to form a low-concentration drain region 14a. Then, the first spacer film 15 is formed on the side surface of the control gate 13. Subsequently, the high-concentration ion implantation of n-type impurities is so performed by using as a mask the first spacer film 15 as to form a high-concentration drain region 14b. Since the impurity concentration of the drain region 14b can be kept certainly higher than the one of a drain region formed under a first spacer film in relation to a conventional stack-gate type EEPROM memory cell, the resistance value of the drain region 14b is so reduced as to obtain a stable saturation current in the case of the reading operation of a data. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置の製造方法に関し、特に、不揮発性半導体記憶装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a nonvolatile semiconductor memory device.

近年、電気的にプログラム及び消去可能な読み出し専用メモリ装置（以下、ＥＥＰＲＯＭという）は、携帯電話やデジタルカメラなどの応用分野の拡大に伴い、広く普及している。 In recent years, electrically programmable and erasable read-only memory devices (hereinafter referred to as EEPROMs) have become widespread with the expansion of application fields such as mobile phones and digital cameras.

ＥＥＰＲＯＭは、フローティングゲート（浮遊ゲート）に所定の電荷量が蓄積されているか否かによって、２値又はそれ以上の多値のデジタルデータを記憶し、その電荷量に応じたチャネル領域の導通の変化を検知することで、デジタルデータを読み出すことができるものである。このＥＥＰＲＯＭはスプリットゲート型(Split-Gate Type)とスタックゲート型（Stacked-Gate Type）とに分類される。 The EEPROM stores binary digital data of two or more values depending on whether or not a predetermined charge amount is accumulated in the floating gate (floating gate), and changes in conduction of the channel region according to the charge amount. By detecting this, digital data can be read out. The EEPROM is classified into a split-gate type and a stacked gate type.

図６は、スプリットゲート型ＥＥＰＲＯＭの１つのメモリセルの構造を示す断面図である。Ｐ型半導体基板１０１の表面に所定間隔を隔ててｎ＋型のドレイン領域１０２及びｎ＋型のソース領域１０３が形成され、それらの間にチャネル領域１０４が配置されている。このチャネル領域１０４の一部上及びソース領域１０３の一部上には、ゲート絶縁膜１０５を介してフローティングゲート１０６が形成されている。フローティングゲート１０６上には、選択酸化法によって形成された厚いシリコン酸化膜１０７が形成されている。 FIG. 6 is a cross-sectional view showing the structure of one memory cell of the split gate type EEPROM. An n + -type drain region 102 and an n + -type source region 103 are formed on the surface of the P-type semiconductor substrate 101 at a predetermined interval, and a channel region 104 is disposed therebetween. A floating gate 106 is formed on part of the channel region 104 and part of the source region 103 with a gate insulating film 105 interposed therebetween. On the floating gate 106, a thick silicon oxide film 107 formed by a selective oxidation method is formed.

また、フローティングゲート１０６の側面及び厚いシリコン酸化膜１０７の上面の一部を被覆するようにトンネル絶縁膜１０８が形成されている。トンネル絶縁膜１０８上及びチャネル領域１０４の一部上にはコントロールゲート１０９（制御ゲート）が形成されている。 A tunnel insulating film 108 is formed so as to cover a part of the side surface of the floating gate 106 and the upper surface of the thick silicon oxide film 107. A control gate 109 (control gate) is formed on the tunnel insulating film 108 and a part of the channel region 104.

上述した構成のメモリセルの動作を説明すると以下の通りである。まず、デジタルデータの書き込み時には、コントロールゲート１０９とソース領域１０３に所定の電位（例えば、Ｐ型半導体基板１０１に０Ｖ、コントロールゲート１０９に２Ｖ、ソース領域１０３に１０Ｖ）を印加し、チャネル領域１０４に電流を流すことにより、ゲート絶縁膜１０５を通してフローティングゲート１０６にチャネルホットエレクトロン（Channel Hot Electron）を注入する。フローティングゲート１０６に注入されたチャネルホットエレクトロンは電荷としてフローティングゲート１０６内に保持される。 The operation of the memory cell configured as described above will be described as follows. First, at the time of writing digital data, a predetermined potential (for example, 0 V is applied to the P-type semiconductor substrate 101, 2 V is applied to the control gate 109, and 10 V is applied to the source region 103) is applied to the control gate 109 and the source region 103. By passing a current, channel hot electrons are injected into the floating gate 106 through the gate insulating film 105. Channel hot electrons injected into the floating gate 106 are held in the floating gate 106 as electric charges.

フローティングゲート１０６とソース領域１０３の容量結合は、コントロールゲート１０９とフローティングゲート１０６との容量結合に比して相当大きいので、ソース領域１０３に与えた電位によってフローティングゲート１０６の電位が上昇し、チャネルホットエレクトロンのフローティングゲート１０６への注入効率を向上させている。 Since the capacitive coupling between the floating gate 106 and the source region 103 is considerably larger than the capacitive coupling between the control gate 109 and the floating gate 106, the potential applied to the source region 103 increases the potential of the floating gate 106, and channel hot The injection efficiency of electrons into the floating gate 106 is improved.

一方、前記メモリセルに記憶されたデジタルデータを消去する時には、ドレイン領域１０２及びソース領域１０３を接地し、コントロールゲート１０９に所定の電位（例えば、１３Ｖ）を印加することにより、トンネル絶縁膜１０８にファウラー・ノルドハイム・トンネル電流（Fowler-Nordheim Tunneling Current）を流し、フローティングゲート１０６に蓄積された電子をコントロールゲート１０９へ引き抜く。このとき、フローティングゲート１０６の端部には尖鋭部１０６ａが形成されているため、この部分に電界集中が生じ、比較的低いコントロールゲート電位でファウラー・ノルドハイム・トンネル電流を流すことができ、効率的なデータ消去を行うことができる。 On the other hand, when erasing the digital data stored in the memory cell, the drain region 102 and the source region 103 are grounded, and a predetermined potential (for example, 13 V) is applied to the control gate 109, whereby the tunnel insulating film 108 is applied. A Fowler-Nordheim tunneling current is supplied, and electrons accumulated in the floating gate 106 are extracted to the control gate 109. At this time, since the sharp portion 106a is formed at the end portion of the floating gate 106, electric field concentration occurs in this portion, and the Fowler-Nordheim tunnel current can flow at a relatively low control gate potential. Data can be erased.

また、前記メモリセルに記憶されたデータを読み出す時は、コントロールゲート１０９及びドレイン領域１０２に所定の電位（例えば、２Ｖ）を印加する。すると、フローティングゲート１０６に蓄積された電子の電荷量に応じてチャネル電流が流れ、この電流を電流センスアンプで検知することによってデータの読み出しを行うことができる。 Further, when reading data stored in the memory cell, a predetermined potential (for example, 2 V) is applied to the control gate 109 and the drain region 102. Then, a channel current flows in accordance with the charge amount of electrons accumulated in the floating gate 106, and data can be read by detecting this current with a current sense amplifier.

上述のスプリットゲート型ＥＥＰＲＯＭでは高効率のプログラミング及びデータ消去が可能である。しかしながら、製造プロセス上、コントロールゲート１０９とフローティングゲート１０６、コントロールゲート１０９と厚いシリコン酸化膜１０７との位置関係は、自己整合的ではないために、マスクずれを考慮してメモリセルの設計を行う必要があった。そのため、スプリットゲート型ＥＥＰＲＯＭのメモリセルの微細化には限界があった。 The split gate type EEPROM described above enables highly efficient programming and data erasure. However, since the positional relationship between the control gate 109 and the floating gate 106 and between the control gate 109 and the thick silicon oxide film 107 is not self-aligned in the manufacturing process, it is necessary to design a memory cell in consideration of mask displacement. was there. For this reason, there is a limit to miniaturization of the memory cell of the split gate type EEPROM.

そこで、自己整合型のスプリットゲート型ＥＥＰＲＯＭが開発された。図７（ａ），（ｂ）は、自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルを示す断面図である。図７（ｂ）に示すように、第１のメモリセルＭＣ１，第２のメモリセルＭＣ２が共通のソース領域２０３を中心にして、左右対称に配置されている。 Therefore, a self-aligned split gate type EEPROM has been developed. FIGS. 7A and 7B are cross-sectional views showing a memory cell of a self-aligned split gate type EEPROM. As shown in FIG. 7B, the first memory cell MC1 and the second memory cell MC2 are arranged symmetrically about the common source region 203.

第１のメモリセルＭＣ１の構造を説明すると、以下の通りである。（第２のメモリセルＭＣ２についても全く同様である。）Ｐ型半導体基板２０１の表面に、所定間隔を隔ててｎ＋型のドレイン領域２０２及びｎ＋型のソース領域２０３が形成され、それらの間にチャネル領域２０４が形成されている。 The structure of the first memory cell MC1 will be described as follows. (The same applies to the second memory cell MC2.) On the surface of the P-type semiconductor substrate 201, an n + -type drain region 202 and an n + -type source region 203 are formed with a predetermined interval therebetween. A channel region 204 is formed.

ここで、ドレイン領域２０２の形成に際しては、図７（ａ）に示すように、第１のスペーサ膜２１０をマスクとしてｎ型不純物イオンを注入し、その後図７（ｂ）に示すように、オフセットができないよう熱拡散をしてドレイン領域２０２を形成している。従って、第１のスペーサ膜２１０下のドレイン領域２０２は不純物濃度が低くなる。 Here, when forming the drain region 202, as shown in FIG. 7A, n-type impurity ions are implanted using the first spacer film 210 as a mask, and thereafter, as shown in FIG. The drain region 202 is formed by thermal diffusion so as not to occur. Accordingly, the drain region 202 under the first spacer film 210 has a low impurity concentration.

そして、チャネル領域２０４の一部上及びソース領域２０３の一部上にゲート絶縁膜２０５を介して、フローティングゲート２０６が形成されている。このフローティングゲート２０６上には酸化シリコンから成る第２のスペーサ膜２０７が、フローティングゲート２０６に対して自己整合的に形成されている。 A floating gate 206 is formed on part of the channel region 204 and part of the source region 203 with a gate insulating film 205 interposed therebetween. A second spacer film 207 made of silicon oxide is formed on the floating gate 206 in a self-aligned manner with respect to the floating gate 206.

また、フローティングゲート２０６の側面及び上面の一部を被覆するようにトンネル絶縁膜２０８が形成されている。コントロールゲート２０９は第２のスペーサ膜２０７の側壁にトンネル絶縁膜２０８を介して自己整合的に形成されている。即ち、コントロールゲート２０９は、第２のスペーサ膜２０７の側壁及びチャネル領域２０４の一部上に配置されている。 A tunnel insulating film 208 is formed so as to cover a part of the side surface and the upper surface of the floating gate 206. The control gate 209 is formed in a self-aligned manner on the side wall of the second spacer film 207 via the tunnel insulating film 208. That is, the control gate 209 is disposed on the side wall of the second spacer film 207 and a part of the channel region 204.

上述の自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルについては、以下の特許文献１，２に記載されている。
特許第３４８１９３４号公報特開２００３−１２４３６１号公報 The above self-aligned split gate type EEPROM memory cells are described in the following Patent Documents 1 and 2.
Japanese Patent No. 3481934 JP 2003-124361 A

しかしながら、従来のスプリットゲート型のＥＥＰＲＯＭのメモリセルでは、上述のとおり熱拡散をしてドレイン領域２０２を形成しているため、微細化を進める上で、所望のドレイン領域の形成が難しくなってきた。これにより、第１のスペーサ膜２１０の下のドレイン領域２０２の抵抗値が高くなってしまうと、データの読み出し動作の際に安定した飽和電流が得られず、チャネル領域２０４の導通の変化を正確に検知することができなくなり、メモリセルの歩留まりが悪くなるという問題があった。 However, in the conventional split gate type EEPROM memory cell, since the drain region 202 is formed by thermal diffusion as described above, it is difficult to form a desired drain region when the miniaturization is advanced. . As a result, when the resistance value of the drain region 202 under the first spacer film 210 becomes high, a stable saturation current cannot be obtained in the data read operation, and the change in conduction of the channel region 204 is accurately determined. In other words, there is a problem that the yield of the memory cells is deteriorated.

本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を介してフローティングゲートを形成する工程と、前記半導体基板の表面に前記絶縁膜を介して前記フローティングゲートと部分的にオーバーラップしたソース領域を形成する工程と、前記フローティングゲート上にトンネル絶縁膜を形成する工程と、前記フローティングゲート上及び前記フローティングゲートに隣接する前記半導体基板上に前記トンネル絶縁膜を介してコントロールゲートを形成する工程と、前記コントロールゲートをマスクとして、前記半導体基板中に不純物イオンを注入して低濃度のドレイン領域を形成する工程と、前記コントロールゲートの側壁に第１のスペーサ膜を形成する工程と、前記第１のスペーサ膜及び前記コントロールゲートをマスクとして、前記半導体基板中に不純物イオンを注入して高濃度のドレイン領域を形成する工程と、を含むことを特徴とする。 The present invention has been made in view of the above problems, and its main features are as follows. That is, the method for manufacturing a semiconductor device according to the present invention includes a step of forming a floating gate on a semiconductor substrate via an insulating film, and a portion of the surface of the semiconductor substrate that overlaps with the floating gate via the insulating film. Forming a source region, forming a tunnel insulating film on the floating gate, and forming a control gate on the floating gate and on the semiconductor substrate adjacent to the floating gate via the tunnel insulating film Using the control gate as a mask, implanting impurity ions into the semiconductor substrate to form a low-concentration drain region, forming a first spacer film on the side wall of the control gate, Masking the first spacer film and the control gate To, and; and a step of forming the drain region of the implant to the high concentration impurity ions into the semiconductor substrate.

本発明によれば、第１のスペーサ膜下のドレイン領域の不純物濃度を高く確保することができるため、その抵抗値が下がり、データの読み出し動作の際に安定した飽和電流を得ることができる。また、メモリセル間でドレイン領域の不純物濃度のばらつきを抑えることができるため、メモリセルの動作品質の信頼性を確保するとともに、歩留まりを向上させることができる。 According to the present invention, since the impurity concentration of the drain region under the first spacer film can be ensured high, the resistance value is lowered, and a stable saturation current can be obtained during the data read operation. In addition, since variation in the impurity concentration of the drain region among the memory cells can be suppressed, the reliability of the operation quality of the memory cells can be ensured and the yield can be improved.

次に、本発明の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。本実施形態では、自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルに係る半導体装置の製造方法について説明する。 Next, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings. In the present embodiment, a method for manufacturing a semiconductor device according to a memory cell of a self-aligned split gate type EEPROM will be described.

図１（ａ）に示すように、Ｐ型シリコン基板１の表面に約１０ｎｍの酸化シリコン膜（SiO2膜）から成るゲート絶縁膜２を熱酸化により形成する。これに続いて、ゲート絶縁膜２上に、ＣＶＤ法により約５０ｎｍの膜厚を有するポリシリコン膜３(Poly S ilicon film)を形成する。 As shown in FIG. 1A, a gate insulating film 2 made of a silicon oxide film (SiO 2 film) of about 10 nm is formed on the surface of a P-type silicon substrate 1 by thermal oxidation. Subsequently, a polysilicon film 3 (Poly Silicon film) having a film thickness of about 50 nm is formed on the gate insulating film 2 by a CVD method.

次に、図１（ｂ）に示すように、全面に約４００ｎｍの膜厚を有する厚い窒化シリコン膜４をＣＶＤ法により形成する。次に、図１（ｃ）に示すように、後にフローティングゲートが形成される領域上の窒化シリコン膜４を選択的にエッチングして開口部４ｈを形成する。そして、この開口部４ｈが形成された窒化シリコン膜４をマスクとして、ポリシリコン膜３の表面を等方性エッチングする。これにより、ポリシリコン膜３の表面に浅い溝部３ａが形成される。この等方性エッチングにより、窒化シリコン膜４のエッジ下にはアンダーカット部が生じる。 Next, as shown in FIG. 1B, a thick silicon nitride film 4 having a thickness of about 400 nm is formed on the entire surface by CVD. Next, as shown in FIG. 1C, the silicon nitride film 4 on a region where a floating gate is to be formed later is selectively etched to form an opening 4h. Then, the surface of the polysilicon film 3 is isotropically etched using the silicon nitride film 4 in which the opening 4h is formed as a mask. As a result, a shallow groove 3 a is formed on the surface of the polysilicon film 3. By this isotropic etching, an undercut portion is generated under the edge of the silicon nitride film 4.

その後、窒化シリコン膜４の開口部４ｈ内を含む全面にＣＶＤ法により、酸化シリコン膜を堆積し、これを異方性エッチングによりエッチバックする。このエッチバックは窒化シリコン膜４の表面が露出するまで行われる。その結果、図２（ａ）に示すように、窒化シリコン膜４の側壁に酸化シリコン膜から成る第２のスペーサ膜５を形成する。なお、第２のスペーサ膜５は窒化シリコン膜であっても良い。 Thereafter, a silicon oxide film is deposited on the entire surface including the inside of the opening 4h of the silicon nitride film 4 by the CVD method, and this is etched back by anisotropic etching. This etch back is performed until the surface of the silicon nitride film 4 is exposed. As a result, as shown in FIG. 2A, a second spacer film 5 made of a silicon oxide film is formed on the sidewall of the silicon nitride film 4. Note that the second spacer film 5 may be a silicon nitride film.

次に、図２（ｂ）に示すように、第２のスペーサ膜５をマスクとして、ポリシリコン膜３及びゲート絶縁膜２をエッチングし、Ｐ型シリコン基板１の表面を露出する。このとき、エッチングによりポリシリコン膜３の側面が露出されるが、この露出されたポリシリコン膜３の側面はサイドキャップ膜６によって被覆される。サイドキャップ膜６は、ＣＶＤ法により酸化シリコン膜を約３０ｎｍの膜厚に全面に堆積し、この酸化シリコン膜を異方性エッチングによりエッチバックすることで形成することができる。なお、サイドキャップ膜６は窒化シリコン膜であっても良い。 Next, as shown in FIG. 2B, the polysilicon film 3 and the gate insulating film 2 are etched using the second spacer film 5 as a mask to expose the surface of the P-type silicon substrate 1. At this time, the side surface of the polysilicon film 3 is exposed by etching, but the exposed side surface of the polysilicon film 3 is covered with the side cap film 6. The side cap film 6 can be formed by depositing a silicon oxide film on the entire surface to a thickness of about 30 nm by a CVD method and etching back the silicon oxide film by anisotropic etching. The side cap film 6 may be a silicon nitride film.

次に、図２（ｃ）に示すように、第２のスペーサ膜５及び窒化シリコン膜４をマスクとして、ｎ型不純物、例えばヒ素イオンを加速電圧１５ＫｅＶ，注入量１×１０^１５／ｃｍ^２の注入条件でイオン注入することで、Ｐ型シリコン基板１の表面にｎ＋型のソース領域７を自己整合的に形成する。 Next, as shown in FIG. 2C, with the second spacer film 5 and the silicon nitride film 4 as a mask, an n-type impurity, for example, arsenic ions, is accelerated at a voltage of 15 KeV and an injection amount is 1 × 10 ¹⁵ / cm ² . By ion implantation under the implantation conditions, an n + type source region 7 is formed on the surface of the P type silicon substrate 1 in a self-aligned manner.

次に、図３（ａ）に示すように、第２のスペーサ膜５及びサイドキャップ膜６で囲まれた溝内に、ソース領域７とコンタクトするソース線８を形成する。ソース線８は、ＣＶＤ法により全面にポリシリコン膜を堆積し、このポリシリコン膜をエッチバック法によりエッチバックして形成する。また、ＣＭＰ法でポリッシング形成してもよい。この時、窒化シリコン膜４はＣＭＰの終点検出膜として利用される。また、ソース線８の上面は酸化シリコン膜から成るソース線キャップ膜９によって被覆される。 Next, as shown in FIG. 3A, the source line 8 that contacts the source region 7 is formed in the groove surrounded by the second spacer film 5 and the side cap film 6. The source line 8 is formed by depositing a polysilicon film on the entire surface by a CVD method and etching back the polysilicon film by an etch back method. Further, polishing may be formed by CMP. At this time, the silicon nitride film 4 is used as a CMP end point detection film. The upper surface of the source line 8 is covered with a source line cap film 9 made of a silicon oxide film.

次に、図３（ｂ）に示すように、窒化シリコン膜４をホット燐酸などの薬品を用いて除去し、第２のスペーサ膜５をマスクとして、ポリシリコン膜３及びゲート絶縁膜２を異方性エッチングし、一対のフローティングゲート１０，１０を形成する。このフローティングゲート１０，１０は第２のスペーサ膜５に対して自己整合的に形成される。このとき、一対のフローティングゲート１０，１０の一端部には先鋭部１０ａが形成される。 Next, as shown in FIG. 3B, the silicon nitride film 4 is removed using a chemical such as hot phosphoric acid, and the polysilicon film 3 and the gate insulating film 2 are made different using the second spacer film 5 as a mask. Isotropic etching is performed to form a pair of floating gates 10 and 10. The floating gates 10 and 10 are formed in a self-aligned manner with respect to the second spacer film 5. At this time, a sharpened portion 10 a is formed at one end of the pair of floating gates 10.

これは、前述した浅い溝部３ａの形成時の等方性エッチングにより、溝部３ａの端部が上方へカーブしているために形成される。更に、ＣＶＤ法により全面に約２０ｎｍの膜厚を有するシリコン酸化膜を堆積して、トンネル絶縁膜１１を形成する。ここで、トンネル絶縁膜１１は、フローティングゲート１０の側面及び上面の一部を被覆するように形成される。 This is formed because the end of the groove 3a is curved upward by the isotropic etching at the time of forming the shallow groove 3a. Furthermore, a tunnel insulating film 11 is formed by depositing a silicon oxide film having a thickness of about 20 nm on the entire surface by CVD. Here, the tunnel insulating film 11 is formed so as to cover a part of the side surface and the upper surface of the floating gate 10.

次に、図３（ｃ）に示すように、ＣＶＤ法により全面に約２００ｎｍの膜厚を有するポリシリコン膜１２を堆積する。次に、図４（ａ）に示すように、ポリシリコン膜１２を異方性エッチングによりエッチバックし、コントロールゲート１３を形成する。コントロールゲート１３は第２のスペーサ膜５の側壁に自己整合的に形成される。即ち、コントロールゲート１３は、フローティングゲート１０の一部上及びチャネル領域となるＰ型シリコン基板１上にトンネル絶縁膜１１を介して形成される。 Next, as shown in FIG. 3C, a polysilicon film 12 having a thickness of about 200 nm is deposited on the entire surface by CVD. Next, as shown in FIG. 4A, the polysilicon film 12 is etched back by anisotropic etching to form a control gate 13. The control gate 13 is formed on the side wall of the second spacer film 5 in a self-aligning manner. That is, the control gate 13 is formed on a part of the floating gate 10 and on the P-type silicon substrate 1 which becomes a channel region via the tunnel insulating film 11.

次に、図４（ａ）に示すように、コントロールゲート１３をマスクとして、ｎ型不純物、例えばリンイオンを加速電圧４５ＫｅＶ，注入量１×１０^１３／ｃｍ^２の注入条件でＰ型シリコン基板１中にイオン注入することにより、コントロールゲート１３に対して自己整合的に、低濃度の不純物層（ｎ）から成る低濃度のドレイン領域１４ａ，１４ａを形成する。そして、ソース領域７とこの低濃度のドレイン領域１４ａとの間のＰ型シリコン基板１の表面がチャネル領域となる。 Next, as shown in FIG. 4A, using the control gate 13 as a mask, an n-type impurity, for example, phosphorus ions is implanted into the P-type silicon substrate 1 under the implantation conditions of an acceleration voltage of 45 KeV and an implantation amount of 1 × 10 ¹³ / cm ^2. In this way, low-concentration drain regions 14a and 14a composed of low-concentration impurity layers (n) are formed in a self-aligned manner with respect to the control gate 13. The surface of the P-type silicon substrate 1 between the source region 7 and the low-concentration drain region 14a becomes a channel region.

次に、図４（ｂ）に示すように、コントロールゲート１３の下部の側壁に第１のスペーサ膜１５を形成する。この第１のスペーサ膜１５は、ＣＶＤ法により酸化シリコン膜を堆積し、酸化シリコン膜をエッチバックすることで形成することができる。なお、第１のスペーサ膜は窒化シリコン膜であっても良い。そして、第１のスペーサ膜１５をマスクとして、ｎ型不純物、例えばヒ素イオンを加速電圧６５ＫｅＶ，注入量１×１０^１５／ｃｍ^２の注入条件でＰ型シリコン基板１中にイオン注入することにより、高濃度の不純物層（ｎ＋）から成る高濃度のドレイン領域１４ｂ，１４ｂを形成する。 Next, as shown in FIG. 4B, a first spacer film 15 is formed on the side wall under the control gate 13. The first spacer film 15 can be formed by depositing a silicon oxide film by a CVD method and etching back the silicon oxide film. Note that the first spacer film may be a silicon nitride film. Then, by using the first spacer film 15 as a mask, n-type impurities, for example, arsenic ions are ion-implanted into the P-type silicon substrate 1 under an implantation condition of an acceleration voltage of 65 KeV and an implantation amount of 1 × 10 ¹⁵ / cm ² . High-concentration drain regions 14b and 14b made of a high-concentration impurity layer (n +) are formed.

本実施形態によれば、第１のスペーサ膜１５形成前に一度不純物イオンを低濃度に注入して低濃度のドレイン領域１４ａを形成しているので、当該領域での不純物濃度を確保することができ、その後に形成する第１のスペーサ膜１５の幅の広狭に影響を受けることなく、データの読み出し動作の際に安定した飽和電流を得ることができる。特に、メモリセルの微細化を進める上で、従来のようなプロセスでは所望のドレイン領域の形成が難しかったが、本発明によれば、熱量や時間等の設定量が微細化に伴って少なくなってきても所望のドレイン領域を形成することができる。 According to the present embodiment, the impurity ions are once implanted at a low concentration to form the low concentration drain region 14a before the first spacer film 15 is formed, so that the impurity concentration in the region can be ensured. In addition, a stable saturation current can be obtained in the data reading operation without being affected by the width of the first spacer film 15 formed thereafter. In particular, in the advancement of miniaturization of memory cells, it has been difficult to form a desired drain region by a conventional process. However, according to the present invention, the set amount of heat, time, and the like is reduced with miniaturization. However, a desired drain region can be formed.

また、上記実施形態では、自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルに係る半導体装置の製造方法に本発明を適用した例を紹介したが、自己整合型でないＥＥＰＲＯＭのメモリセルについても本発明を適用することができる。 In the above embodiment, an example in which the present invention is applied to a method of manufacturing a semiconductor device related to a self-aligned split gate EEPROM memory cell has been introduced. However, the present invention is also applied to a non-self-aligned EEPROM memory cell. Can be applied.

図５は、自己整合型でないスプリットゲート型ＥＥＰＲＯＭのメモリセルに係る半導体装置の製造方法に本発明を適用したものを示す断面図である。図５に示すように、Ｐ型半導体基板２１の表面に所定間隔を隔てて低濃度のドレイン領域２８ａ，高濃度のドレイン領域２８ｂ及びソース領域２７が形成されそれらの間にチャネル領域４０が配置されている。このチャネル領域４０の一部上及びソース領域２７の一部上には、ゲート絶縁膜２２を介してフローティングゲート３０が形成されている。フローティングゲート３０上には、選択酸化法によって形成された厚いシリコン酸化膜２５が形成されている。 FIG. 5 is a cross-sectional view showing an application of the present invention to a method of manufacturing a semiconductor device related to a memory cell of a split gate type EEPROM that is not self-aligned. As shown in FIG. 5, a low-concentration drain region 28a, a high-concentration drain region 28b, and a source region 27 are formed on the surface of a P-type semiconductor substrate 21 at predetermined intervals, and a channel region 40 is disposed therebetween. ing. A floating gate 30 is formed on part of the channel region 40 and part of the source region 27 via the gate insulating film 22. A thick silicon oxide film 25 formed by selective oxidation is formed on the floating gate 30.

また、フローティングゲート３０の側面及び厚いシリコン酸化膜２５の上面の一部を被覆するようにトンネル絶縁膜２９が形成されている。トンネル絶縁膜２９上及びチャネル領域４０の一部上にはコントロールゲート３１が形成されている。そして、コントロールゲート３１の下部の側壁にはスペーサ膜３２が形成されている。 A tunnel insulating film 29 is formed so as to cover a part of the side surface of the floating gate 30 and the upper surface of the thick silicon oxide film 25. A control gate 31 is formed on the tunnel insulating film 29 and part of the channel region 40. A spacer film 32 is formed on the side wall below the control gate 31.

ここで、本実施形態では、コントロールゲート３１の下部の側壁にスペーサ膜３２を形成する前に、Ｐ型シリコン基板２１中に不純物イオンを低濃度に注入して低濃度のドレイン領域２８ａを形成しているので、当該領域での不純物濃度を確保することができ、その後に形成するスペーサ膜３２の幅の広狭に影響を受けることなく、データの読み出し動作の際に安定した飽和電流を得ることができる。 Here, in this embodiment, before forming the spacer film 32 on the lower side wall of the control gate 31, impurity ions are implanted into the P-type silicon substrate 21 at a low concentration to form a low-concentration drain region 28a. Therefore, the impurity concentration in the region can be ensured, and a stable saturation current can be obtained during the data read operation without being affected by the width of the spacer film 32 formed thereafter. it can.

なお、本発明の実施形態では、Ｐ型シリコン基板から成る半導体装置の製造方法に本発明を適用する例を紹介したが、Ｎ型シリコン基板から成る半導体装置の製造方法に本発明を適用するものであっても良い。 In the embodiment of the present invention, an example in which the present invention is applied to a method for manufacturing a semiconductor device made of a P-type silicon substrate has been introduced. It may be.

また、本発明の実施形態において、ソース領域とドレイン領域という言葉は便宜的なものであって、本実施形態におけるドレイン領域をソース領域と呼び、ソース領域をドレイン領域と呼んでも良い。 In the embodiments of the present invention, the terms “source region” and “drain region” are for convenience, and the drain region in this embodiment may be called a source region, and the source region may be called a drain region.

本発明の半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the semiconductor device of this invention. 従来例に係るスプリットゲート型のＥＥＰＲＯＭのメモリセルの製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the memory cell of the split gate type EEPROM which concerns on a prior art example. 従来例に係る自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルの製造方法を説明する断面図である。It is sectional drawing explaining the manufacturing method of the memory cell of the self alignment type split gate type EEPROM which concerns on a prior art example.

Explanation of symbols

１Ｐ型シリコン基板２ゲート絶縁膜
３ポリシリコン膜３ａ溝部
４窒化シリコン膜４ｈ開口部
５第２のスペーサ膜６サイドキャップ部
７ソース領域８ソース線
９ソース線キャップ膜１０フローティングゲート
１０ａ先鋭部１１トンネル絶縁膜
１２ポリシリコン膜１３コントロールゲート
１４ａ低濃度のドレイン領域１４ｂ高濃度のドレイン領域
１５第１のスペーサ膜２１Ｐ型シリコン基板
２２ゲート絶縁膜２５シリコン酸化膜
２７ソース領域２８ａ低濃度のドレイン領域
２８ｂ高濃度のドレイン領域２９トンネル絶縁膜
３０フローティングゲート３１コントロールゲート
３２スペーサ膜４０チャネル領域
１０１Ｐ型シリコン基板１０２ドレイン領域
１０３ソース領域１０４チャネル領域
１０５ゲート絶縁膜１０６フローティングゲート
１０７シリコン酸化膜１０８トンネル絶縁膜
１０９コントロールゲート２０１Ｐ型シリコン基板
２０２ドレイン領域２０３ソース領域
２０４チャネル領域２０５ゲート絶縁膜
２０６フローティングゲート２０７第２のスペーサ膜
２０８トンネル絶縁膜２０９コントロールゲート
２１０第１のスペーサ膜２１１ソース線 DESCRIPTION OF SYMBOLS 1 P type silicon substrate 2 Gate insulating film 3 Polysilicon film 3a Groove part 4 Silicon nitride film 4h Opening part 5 2nd spacer film 6 Side cap part 7 Source region 8 Source line 9 Source line cap film 10 Floating gate 10a Pointed part 11 Tunnel insulating film 12 Polysilicon film 13 Control gate 14a Low-concentration drain region 14b High-concentration drain region 15 First spacer film 21 P-type silicon substrate 22 Gate insulating film 25 Silicon oxide film 27 Source region 28a Low-concentration drain region 28b High-concentration drain region 29 Tunnel insulating film
30 Floating gate 31 Control gate 32 Spacer film 40 Channel region 101 P-type silicon substrate 102 Drain region 103 Source region 104 Channel region 105 Gate insulating film 106 Floating gate 107 Silicon oxide film 108 Tunnel insulating film 109 Control gate 201 P-type silicon substrate 202 Drain region 203 Source region 204 Channel region 205 Gate insulating film 206 Floating gate 207 Second spacer film 208 Tunnel insulating film 209 Control gate 210 First spacer film 211 Source line

Claims

Forming a floating gate on the semiconductor substrate via an insulating film;
Forming a first impurity region partially overlapping with the floating gate on the surface of the semiconductor substrate via the insulating film;
Forming a tunnel insulating film on the floating gate;
Forming a control gate on the floating gate and on the semiconductor substrate adjacent to the floating gate via the tunnel insulating film;
Using the control gate as a mask, implanting impurity ions into the semiconductor substrate to form a low-concentration second impurity region;
Forming a first spacer film on the side wall of the control gate;
Forming a high-concentration third impurity region by implanting impurity ions into the semiconductor substrate using the first spacer film and the control gate as a mask. Method.

The step of forming the floating gate includes:
A step of sequentially forming a semiconductor film and a mask layer on the semiconductor substrate via the insulating film;
Processing the mask layer to form an opening exposing the surface of the semiconductor film;
Using the mask layer as an etching mask, isotropically etching the surface of the semiconductor film;
Forming a second spacer film on the side wall of the opening of the mask layer;
Etching the semiconductor film and the insulating film sequentially using the second spacer film as an etching mask in the previous period to expose the semiconductor substrate;
2. The method of manufacturing a semiconductor device according to claim 1, further comprising: etching the semiconductor film using the second spacer film as an etching mask after removing the mask layer.

The method of manufacturing a semiconductor device according to claim 2, wherein the mask layer is a silicon nitride film.

The method for manufacturing a semiconductor device according to claim 2, wherein the semiconductor film is a polysilicon film.

2. The method of manufacturing a semiconductor device according to claim 1, wherein the insulating film and the first spacer film are a silicon oxide film or a silicon nitride film.