JP4108554B2 - Digital AGC circuit - Google Patents

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【０００１】
【発明の属する技術分野】
本発明は、ディジタル無線受信装置におけるディジタルＡＧＣ回路に関するものである。
【０００２】
【従来の技術】
従来のディジタル自動利得制御（以下、ＡＧＣともいう）回路は、中間周波（以下、ＩＦともいう）サンプリングを実施してディジタルフィルタを用い、出力段にパルス幅変調（以下、ＰＷＭともいう）を実施してＡＧＣアンプを制御する手段を備え、ディジタルＡＧＣ処理を施すものであった（例えば特許文献１参照）。
【０００３】
このようなディジタルＡＧＣ回路は、図１０に示すように、中間周波（以下、ＩＦという）信号ｓ１を入力し、このＩＦ信号ｓ１を所定の帯域の周波数軸成分のみを通過させるＩＦ段バンドパスフィルタ２１と、このＩＦ段バンドパスフィルタ２１で通過させたＩＦフィルタ出力信号ｓ２を増幅してＩＦ段ＡＧＣアンプ出力信号ｓ３として出力するとともに、アナログポストフィルタ２９からのＩＦ段ＡＧＣアンプ制御電圧信号ｓ１１を入力するＩＦ段ＡＧＣアンプ２２と、このＩＦ段ＡＧＣアンプ２２により増幅されたＩＦ段ＡＧＣアンプ出力信号ｓ３を入力してアナログディジタル変換処理を施し、量子化された多値のディジタル信号としてＩＦサンプリング信号ｓ４を出力するＩＦ段ＡＤコンバータ２３と、前述したＩＦサンプリング信号ｓ４に対してディジタル直交復調処理を施し、さらに予め設定された比率により送信側と受信側とで分配されたナイキストフィルタ処理を施し、２値のディジタル信号としてＩ軸成分信号ｓ５、Ｑ軸成分信号ｓ６を出力するディジタル直交復調・ナイキストフィルタ部２４と、Ｉ軸成分信号ｓ５及びＱ軸成分信号ｓ６を入力して２乗和演算を施し、ＩＱ２乗和出力信号ｓ７を出力する電力変換処理部２５と、前述したＩＱ２乗和出力信号ｓ７に対してディジタルフィルタを用い、スムージング処理による電力平均化を施し、受信電界平均化処理出力信号ｓ８を出力するスムージングフィルタ部２６と、前述した受信電界平均化処理出力信号ｓ８に対して平方根演算処理及びログ変換処理を施し、受信電界レベル信号ｓ９を出力する２乗根・ログ変換部２７と、ＩＦ段ＡＧＣアンプ２２の利得制御のために受信電界レベル信号ｓ９のレベルをＡＧＣ電圧のレベルに変換し、ＰＷＭ形式のコードを生成した後、このコードが付加されたＡＧＣ用ＰＷＭ信号ｓ１０を出力するＡＧＣ用ＰＷＭ信号発生部２８と、前述したＡＧＣ用ＰＷＭ信号ｓ１０を直流電圧化し、ＩＦ段ＡＧＣアンプ制御電圧信号ｓ１１として出力するアナログポストフィルタ２９と、前述したＩ軸成分信号ｓ５、Ｑ軸成分信号ｓ６に対して振幅比較による位相検出処理を施し、検出位相出力信号ｓ１２として出力する位相検出部３０と、現在の検出位相出力信号ｓ１２と１シンボル（信号要素）前の検出位相出力信号との減算処理及びデータクロック再生処理を実行し、復調部出力信号ｓ１３を出力する遅延検波部３１と、復調部出力信号ｓ１３からユニークワードを検出してフレーム同期をとってデータフレームを再生し、フレーム再生信号ｓ１４を出力するフレーム同期部３２とを備え、ディジタルＡＧＣ処理を実施するものであった。
【０００４】
次に、前述したＡＧＣ回路のＡＧＣ動作について説明する。ここでは、ディジタル変調方式はπ／４ＤＱ位相シフトキーイング（以下、ＰＳＫという）や８ＰＳＫなどの位相変調方式及び遅延検波を用いた場合の一例を説明する。
【０００５】
まず、ＩＦ入力信号ｓ１はＩＦ段バンドパスフィルタ２１に入力され、選択された送信チャネル以外を帯域制限するようにフィルタ処理が実施され、ＩＦ段バンドパスフィルタ２１からＩＦフィルタ出力信号ｓ２として出力される。このＩＦフィルタ出力信号ｓ２は、ＩＦ段ＡＧＣアンプ２２に入力され、増幅された後にＩＦ段ＡＧＣアンプ出力信号ｓ３として出力される。ここで、図１１によりＩＦ段バンドパスフィルタ２１のＡＧＣ動作について説明する。ＩＦ段バンドパスフィルタ２１は、位相検出部３０、ＩＦ段ＡＤコンバータ２３などのベースバンド処理部のダイナミックレンジに対応させて、レベルダイア上のエラーフリーレンジを広げることを目的とし、入力レベルに応じて利得を変化させるものであり、利得は後述のＩＦ段ＡＧＣアンプ制御電圧信号ｓ１１によって決定される。
【０００６】
次いで、前述したＡＧＣ動作の説明に戻ると、ＩＦ段ＡＧＣアンプ出力信号ｓ３は、ＩＦ段ＡＤコンバータ２３においてＩＦサンプリングされ、２値のディジタル信号（「ＩＦサンプリング信号ｓ４」に相当する）として出力される。なお、ＩＦ段ＡＤコンバータ２３のサンプリング周波数は、伝送レートの８倍、１６倍といった具合に復調特性を満足するためにオーバーサンプリングが行われたものであり、ＩＦ周波数とサンプリング周波数とはエイリアシングを防ぐように予め設定されている。
【０００７】
次いで、前述したＩＦサンプリング信号ｓ４は、ディジタル直交復調・ナイキストフィルタ部２４において前述のようにディジタル直交復調され、予め設定された比率で送信側と受信側で分配されたナイキストフィルタ処理が施された後に、Ｉ軸成分信号ｓ５及びＩ軸成分信号ｓ６として出力される。
【０００８】
次いで、Ｉ軸成分信号ｓ５及びＱ軸成分信号ｓ６は、電圧変換処理部５において２乗和演算が実行された後、ＩＱ２乗和出力信号ｓ７として出力される。なお、最終的な電力変換は、Ｉ軸成分信号ｓ５及びＱ軸成分信号ｓ６による２乗和の平方根演算によってなされるが、電圧変換処理部２５次段のスムーシングフィルタ２６のダイナミックレンジを有効活用するという観点から、電圧変換処理部２５では２乗和演算のみを行い、スムーシングフィルタ２６後段の平方根・ログ変換部２７において平方根処理を行うことで厳密な意味での電力変換を完了させている。
【０００９】
次いで、ＩＱ２乗和出力信号ｓ７は、スムーシングフィルタ２６に入力されて、ディジタルフィルタを用いたスムーシング処理による電力平均化が施され、受信電界平均化処理出力信号ｓ８として出力される。
【００１０】
次いで、受信電界平均化処理出力信号ｓ８は、平方根・ログ変換部２７に入力されて、前述した平方根処理およびログ変換処理が施され、受信電界レベル信号ｓ９として出力される。
【００１１】
次いで、受信電界レベル信号ｓ９は、ＡＧＣ用ＰＷＭ信号発生部２８に入力され、受信レベルダイア最適化がなされるようにＩＦ段ＡＧＣアンプ２２の利得制御を行うため、受信平均電界レベルとＩＦ段ＡＧＣアンプ制御電圧との変換処理が施され、ＰＷＭ形式のコードが生成された後に、ＡＧＣ用ＰＷＭ信号ｓ１０として出力される。
【００１２】
次いで、ＡＧＣ用ＰＷＭ信号ｓ１０は、アナログポストフィルタ２９に入力されてＤＣ電圧化され、ＩＦ段ＡＧＣアンプ制御電圧信号ｓ１１として出力され、さらにＩＦ段ＡＧＣアンプ２２の利得制御を行うことになる。
【００１３】
ここで、図１２を用い、従来のディジタルＡＧＣ処理における伝送基本フレーム長と、ＡＧＣ更新間隔と、検出受信電界レベルとの関係を説明する。ここでは、伝送フレーム長（以下、「Ｔｆｒ」ともいう）とＡＧＣ更新時間間隔（以下、「Ｔａｇｃ」ともいう）との関係が図のａ）及びｂ）のようにＴａｇｃ＝１．５×Ｔｆｒとなる場合を示す。図１２において、ｂ）に示す曲線は、平方根・ログ変換部２７より出力される受信電界レベル信号ｓ９の受信電界レベルである。各Ｔａｇｃ区間のレベルＥａｖｒ０からＥａｖｒ２はＡＧＣ更新タイミングにおける受信電界レベルであり、この値を基にして、ＩＦ段バンドパスフィルタ２１における所要ゲインを実現することが可能なＩＦ段ＡＧＣアンプ制御電圧信号ｓ１１の制御電圧値を導出する。ここで、平方根・ログ変換部２７において、ＡＧＣ電圧に対応するＰＷＭ信号を生成するときの処理を説明する。ここでは、受信電界レベル信号ｓ９のレベル分解能すなわちビット幅が８ｂｉｔであり、ＡＧＣ用ＰＷＭ信号ｓ１０の制御電圧範囲がＶｍａｘからＶｍｉｎの場合を示す。前述したレベルＥａｖｒ０におけるＡＧＣ用ＰＷＭ信号ｓ１０の所要ＡＧＣ電圧が（ｍ／２５６）×（Ｖｍａｘ−Ｖｍｉｎ）の場合、この時点でのＡＧＣ用ＰＷＭ信号ｓ１０のＰＷＭパルス幅は、Ｔｐｗｍ０＝（ｍ／２５６）×Ｔａｇｃ２となる。但し、ｍは、所要ＡＧＣ電圧を実現するための任意の整数である。すなわち、ＡＧＣ更新時間間隔を「２―８＝２５６」で分割し、このうちのｍ区間のみがハイレベルでその他の区間がローレベルとなるようにＡＧＣ用ＰＷＭ信号ｓ１０を生成し、図１０に示すアナログポストフィルタ２９において「１／Ｔａｇｃ」に対して十分に低い周波数のみ通過させるフィルタリングを行うことにより、ＩＦ段ＡＧＣアンプ制御電圧信号ｓ１１を取得することができる。
【００１４】
一方で、Ｉ軸成分信号ｓ５及びＱ軸成分信号ｓ６は、同時に位相検波部３０に入力され、この位相検波部３０において送信機側でなされたディジタル変調に応じ、ＲＯＭなどのメモリを用いて振幅比較による位相検出処理が施され、検出位相出力信号ｓ１２として出力される。
【００１５】
次いで、検出位相出力信号ｓ１２は、遅延検波部３１に入力され、ここで１シンボル前の検出位相出力信号から現在の検出位相出力信号ｓ１２の減算処理およびデータクロック再生処理が施された後、復調部出力信号ｓ１３として出力される。
【００１６】
次いで、復調部出力信号ｓ１３は、フレーム同期部１２に入力され、このフレーム同期部１２において、フレーム同期のために送信機側で既に組み込まれているユニークワードを復調部出力信号ｓ１３から検出することによりデータフレームを再生し、フレーム再生信号ｓ１４として出力する。なお、同期検波ＰＳＫ、ｎ値ＱＡＭ、ＡＳＫ等をディジタル変調方式に採用した場合は、アナログポストフィルタ２９以降の処理が異なるだけであり、基本的なディジタルＡＧＣ処理は前述したものと同一となる。以上の一連のディジタルＡＧＣ処理により、受信電界レベル絶対値の大きいブランチを選択することで伝送品質の向上を図る空間ダイバシティが具現化される。
【００１７】
【特許文献１】
特開平６‐２１７２２号公報（図１など）
【００１８】
【発明が解決しようとする課題】
しかしながら、このような従来のディジタルＡＧＣ回路では、ＡＧＣ更新情報取得タイミングとＡＧＣ更新タイミングとの時間相関が得られず、ＡＧＣループ制御が収束しないという問題があった。
【００１９】
本発明は、このような問題を解決するためになされたもので、ＡＧＣループ内の時定数管理を一元的に行い、伝送品質を向上させることのできるディジタルＡＧＣ回路を提供するものである。
【００２０】
【課題を解決するための手段】
本発明のディジタルＡＧＣ回路は、所定の伝送フレームを有するディジタル無線受信信号に対して中間周波フィルタ処理を施して得られた中間周波フィルタ出力信号を、自動利得制御がなされる自動利得制御アンプにより増幅し、さらに中間周波サンプリングを行って中間周波サンプリング信号を生成し、前記中間周波サンプリング信号に対してディジタル復調処理を施してＩ軸成分信号及びＱ軸成分信号を取り出し、前記Ｉ軸成分信号及び前記Ｑ軸成分信号から受信電界レベル信号を生成して第３の自動利得制御部へ送る第１の自動利得制御部と、第１の自動利得制御部により取り出された前記Ｉ軸成分信号及び前記Ｑ軸成分信号を用いてフレーム再生処理を行い、フレーム再生信号を生成するときに取得されたフレームタイミング情報によりフレーム同期信号を生成し、前記フレーム同期信号により自動利得制御の更新タイミングを示す自動利得制御更新タイミング信号を生成して第３の自動利得制御部へ出力する第２の自動利得制御部と、第２の自動利得制御部から送られた前記自動利得制御更新タイミング信号により、第１の自動利得制御部から送られた前記受信電界レベル信号のレベルを保持し、保持されたレベル値により、受信電界レベルと自動利得制御電圧との変換処理を行った後に前記自動利得制御アンプに対する自動利得制御アンプ制御電圧信号を生成し、第１の自動利得制御部へ出力する第３の自動利得制御部とを設け、第２の自動利得制御部に、前記フレーム同期信号の上り回線受信期間で立ち上がりランプ時間及び立ち下がりランプ時間を除く受信期間をｎ（ｎ：正の整数）分割し、ｎ分割された受信期間ごとに、前記自動利得制御アンプに対する自動利得制御の更新タイミングを示す自動利得制御更新タイミング信号を生成して出力する自動利得制御更新タイミング制御部を設け、フレーム伝送タイミングと自動利得制御の更新タイミングとを同期させる構成を有している。この構成により、例えば、１ｍｓ程度の伝送フレームを構成した上でディジタル変復調及びＩＦサンプリングを行う無線受信システムにおいて、ＡＧＣ更新タイミング制御部を含む第２の自動利得制御部は、立ち上がり及び立ち下がりランプ時間を除くフレーム内受信期間をＴｏｎ２、ＡＧＣ更新間隔をＴａｇｃ２とした場合に、「Ｔａｇｃ２＝Ｔｏｎ２／ｎ（ｎは正の整数）」のタイミングでＡＧＣ更新を行うので、伝送フレームと同期したＡＧＣ更新タイミング管理が可能である。
【００２１】
また、本発明のディジタルＡＧＣ回路は、前記自動利得制御更新タイミング制御部は、前記伝送フレームの構成により前記自動利得制御更新タイミング制御部のクロック周波数を整数分周で実現することができない場合に、前記フレーム同期信号の上り回線受信期間で立ち上がりランプ時間及び立ち下がりランプ時間を除く受信期間の一部を無視し、自動利得制御の更新タイミングを一定間隔で設定する構成を有している。この構成により、例えば、前記ＡＧＣ更新タイミング制御部のクロック周波数を整数分周する方法では、前述した「Ｔａｇｃ２＝Ｔｏｎ２／ｎ（ｎは正の整数）」という関係を実現することが不可能な伝送フレーム構成を有する場合に、受信区間の後半部分を無視し、一定間隔でＡＧＣ更新タイミングを設定するので、伝送フレームと同期したＡＧＣ更新タイミング管理の範囲をさらに広げることが可能である。
【００２２】
また、本発明のディジタルＡＧＣ回路は、前記第１の自動利得制御部に、前記Ｉ軸成分信号及びＱ軸成分信号に対する２乗和演算処理により生成されたＩＱ２乗和出力信号に対し、ディジタルフィルタによるスムージング処理を施すスムージングフィルタ部を設け、第２の自動利得制御部に、前記自動利得制御アンプに対する自動利得制御の更新タイミングを示すスムージングフィルタタイミング制御信号を、前記スムージングフィルタ部に対して出力するフレーム同期部を設け、前記スムージングフィルタ部は、前記フレーム同期部からのスムージングフィルタタイミング制御信号がハイの場合に、前記ＩＱ２乗和出力信号に対してスムージング処理を施し、前記スムージングフィルタタイミング制御信号がローの場合には、この場合に先立って前記スムージングフィルタタイミング制御信号がハイであった受信期間の最終動作状態を保持し、スムージング処理を停止する構成を有している。この構成により、例えば、第２の自動利得制御部のデータ受信部の窓掛け制御信号を使用し、第１の自動利得制御部に含まれるスムージングフィルタ部でスムーシング処理用のディジタルフィルタの受信区間における最終状態の演算結果をホールドした上で、ＴＤＤ非受信期間の動作を停止させるので、非受信区間の積分処理による電界レベル検出誤差を低減し、ＡＧＣ精度を向上させることができる。
【００２３】
また、本発明のディジタルＡＧＣ回路は、前記フレーム同期部は、フレーム同期が確立されていない場合に、前記スムージングフィルタタイミング制御信号をハイに維持する構成を有している。この構成により、例えば、起動時ならびにフレーム同期はずれが発生した場合に、第２の自動利得制御部で一時的にフレーム同期からのデータ受信部の窓掛け制御信号を開放し、フリーランモード（以下、「開放動作モード」ともいう）でＡＧＣを行うので、フレーム同期再引き込み時のＡＧＣ動作（後述の「ＴＤＤ動作モード」、「通常動作モード」でのＡＧＣ動作を含む）を補償することができる。
【００２４】
さらに、本発明のディジタルＡＧＣ回路は、前記第１の自動利得制御部の処理に要する時間をＴ１、第３の自動利得制御部の処理に要する時間をＴ２、第３の自動利得制御部で自動利得制御電圧信号を生成するのに要する時間をＴ３とすると、前記ディジタルＡＧＣ回路における時間管理条件は、式「Ｔ２（≒０）＜Ｔ３＜Ｔ１」で表される構成を有している。この構成により、ディジタルＡＧＣ回路の処理時間を、第１の自動利得制御部の処理に要する時間（ディジタルＡＧＣループ内の情報を受け取るまでの時間）Ｔ１、第３の自動利得制御部の処理に要する時間（情報を更新するための時間）Ｔ２、第３の自動利得制御部で自動利得制御電圧信号を生成するのに要する時間（情報を更新する間隔）Ｔ３に分け、「Ｔ２（≒０）＜ Ｔ３＜Ｔ１」という条件の時定数を実現するというＡＧＣループ内の時間管理条件を課すので、ＡＧＣループを安定して収束させ、ＡＧＣの高速追従によるフェージング環境下での特性を改善することができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
［第１の実施の形態］
図１に示すように、本発明の第１の実施の形態のディジタルＡＧＣ回路（「第１の自動利得制御部」、「第２の自動利得制御部」、「第３の自動利得制御部」に相当する）は、１ｍｓ程度の長さの伝送フレーム（「所定の伝送フレーム」に相当する）を有するディジタル無線受信信号に対して中間周波（ＩＦ）フィルタ処理が施された後の中間周波（ＩＦ）フィルタ出力信号ｓ２を、自動利得制御がなされるＩＦ段ＡＧＣアンプ２により増幅し、さらに中間周波サンプリングを行ってＩＦサンプリング信号ｓ４を生成し、このＩＦサンプリング信号ｓ４に対してディジタル直交復調処理、ナイキストフィルタ処理など（「ディジタル復調処理」に相当する）を施してＩ軸成分信号ｓ５及びＱ軸成分信号ｓ６を取り出し、このＩ軸成分信号ｓ５及びＱ軸成分信号ｓ６から受信電界レベル信号ｓ９を生成してＡＧＣ電圧発生部１４（「第３の自動利得制御部」に相当する）へ送るＩＦ段ＡＧＣアンプ２、ＩＦ段ＡＤコンバータ３、ディジタル直交復調・ナイキストフィルタ部４、電力変換処理部５、スムージングフィルタ６及び２乗根・ログ変換部７（「第１の自動利得制御部」に相当する）と、ディジタル直交復調・ナイキストフィルタ部４により取り出されたＩ軸成分信号ｓ５及びＱ軸成分信号ｓ６を用いてフレーム再生処理を行い、フレーム再生信号ｓ１４を生成するときに取得されたフレームタイミング情報によりフレーム同期信号ｓ１５を生成し、このフレーム同期信号ｓ１５により自動利得制御の更新タイミングを示すＡＧＣ更新タイミング信号ｓ１６を生成してＡＧＣ電圧発生部１４（「第３の自動利得制御部」に相当する）へ出力するＡＧＣ更新タイミング制御部１３（「第２の自動利得制御部」に相当する）と、ＡＧＣ更新タイミング制御部１３から送られたＡＧＣ更新タイミング信号ｓ１６により、２乗根・ログ変換部７（「第１の自動利得制御部」に相当する）から送られた受信電界レベル信号ｓ９のレベルを保持し、保持されたレベル値により、受信電界レベルと自動利得制御電圧との変換処理を行った後にＩＦ段ＡＧＣアンプ２に対するＩＦ段ＡＧＣアンプ制御電圧信号ｓ１１を生成し、ＩＦ段ＡＧＣアンプ２（「第１の自動利得制御部」に相当する）へ出力するアナログポストフィルタ９（「第３の自動利得制御部」に相当する）とを設け、第２の自動利得制御部に、フレーム同期信号ｓ１５の上り回線受信期間で立ち上がりランプ時間及び立ち下がりランプ時間を除く受信期間をｎ（ｎ：正の整数）分割し、ｎ分割された受信期間ごとに、ＩＦ段ＡＧＣアンプ２に対する自動利得制御の更新タイミングを示すＡＧＣ更新タイミング信号ｓ１６を生成して出力するＡＧＣ更新タイミング制御部１３を設けたものである。なお、本実施の形態は、請求項１に係る本発明が適用されたものである。
【００２６】
図１において、ＩＦ段バンドパスフィルタ１は、中間周波（以下、「ＩＦ」という）信号ｓ１を入力し、このＩＦ信号ｓ１を所定の帯域の周波数軸成分のみを通過させるものである。ＩＦ段ＡＧＣアンプ２は、ＩＦ段バンドパスフィルタ１で通過させたＩＦフィルタ出力信号ｓ２を増幅してＩＦ段ＡＧＣアンプ出力信号ｓ３として出力するとともに、アナログポストフィルタ９からのＩＦ段ＡＧＣアンプ制御電圧信号ｓ１１を入力するものである。ＩＦ段ＡＤコンバータ３は、ＩＦ段ＡＧＣアンプ２により増幅されたＩＦ段ＡＧＣアンプ出力信号ｓ３を入力してアナログディジタル変換処理を施し、量子化された多値のディジタル信号としてＩＦサンプリング信号ｓ４を出力するものである。ディジタル直交復調・ナイキストフィルタ部４は、ＩＦサンプリング信号ｓ４に対してディジタル直交復調処理を施し、さらに予め設定された比率により送信側と受信側とで分配されたナイキストフィルタ処理を施し、２値のディジタル信号としてＩ軸成分信号ｓ５、Ｑ軸成分信号ｓ６を出力するものである。なお、ディジタル直交変複調処理は、直交周波数分割多重（ＯＦＤＭ）技術を用いた伝送方式に用いられる。このＯＦＤＭ伝送方式においては、入力データストリームを隣接間で互いに直交する副搬送波にマッピングさせて、その結果を逆高速フーリエ変換（ＩＦＦＴ）により、周波数領域信号から時間領域信号に変換した後、直交変調方式を用いて搬送波を変調させて、ＯＦＤＭ信号として伝送させている。これに対し、受信側のディジタル直交復調処理では、搬送波と同一の周波数を有する正弦波と、この正弦波の位相を９０°ずらせた正弦波とをそれぞれ乗算器により受信した入力信号波と乗じることにより、搬送波の同相軸成分（Ｉ信号軸成分）と直交軸成分（Ｑ信号軸成分）とを取り出すものである。取り出されたＩ信号とＱ信号とは低域通過型フィルタ（ＬＰＦ）を通して、余分な信号を除去した後、さらにアナログディジタル変換によりディジタル信号に変換される。電力変換処理部５は、Ｉ軸成分信号ｓ５及びＱ軸成分信号ｓ６を入力して２乗和演算を施し、ＩＱ２乗和出力信号ｓ７を出力するものである。スムージングフィルタ部６は、ＩＱ２乗和出力信号ｓ７に対してディジタルフィルタを用い、スムージング処理による電力平均化を施し、受信電界平均化処理出力信号ｓ８を出力するものである。２乗根・ログ変換部７は、受信電界平均化処理出力信号ｓ８に対して平方根演算処理及びログ変換処理を施し、受信電界レベル信号ｓ９を出力するものである。アナログポストフィルタ９は、ＡＧＣ電圧信号ｓ１７を直流電圧化し、ＩＦ段ＡＧＣアンプ制御電圧信号ｓ１１として出力するものである。位相検出部１０は、Ｉ軸成分信号ｓ５、Ｑ軸成分信号ｓ６に対して振幅比較による位相検出処理を施し、検出位相出力信号ｓ１２として出力するものである。遅延検波部１１は、現在の検出位相出力信号ｓ１２と１シンボル前の検出位相出力信号との減算処理及びデータクロック再生処理を実行し、復調部出力信号ｓ１３を出力するものである。
【００２７】
フレーム同期部１２は、復調部出力信号ｓ１３からユニークワードを検出してフレーム同期をとってデータフレームを再生し、フレーム再生信号ｓ１４を出力するものである。ＡＧＣ更新タイミング制御部１３は、フレーム同期信号ｓ１５の上り回線受信期間（図２の「Ｔｕｌ」に相当する）における立ち上がり及び立ち下がりランプ制御期間を除いた期間（図２の「Ｔｏｎ２」に相当する）をｎ分割し、ＡＧＣ更新間隔時間（図２の「Ｔａｇｃ２」に相当する）の更新タイミング情報をワンショットパルス形式でＡＧＣ更新タイミング信号ｓ１６として出力するものである。ＡＧＣ電圧発生部１４は、ＡＧＣ更新タイミング信号ｓ１６のワンショットパルス立ち上がりタイミングで、受信電界レベル信号ｓ９のレベルを複数ホールドし、これらの値に基づいて受信電界レベル信号ｓ９に対し、受信電界レベルとＡＧＣ電圧レベルとの変換処理、ディジタルアナログ変換処理を施し、ＡＧＣ電圧信号ｓ１７を生成して出力するものである。
【００２８】
次に、図２を参照しながら本実施の形態におけるディジタルＡＧＣ処理を説明する。ここでは、ＴＤＤ伝送フレーム内データ受信期間に５回のＡＧＣ値更新を実施する場合を示す。また、本実施の形態のディジタルＡＧＣ機能は、上り回線の受信に用いられるものとする。
【００２９】
図２において、伝送フレーム長（以下、「Ｔｆｒ」ともいう）は１ｍｓ程度であり、このＴｆｒには、上り回線受信期間（以下、「Ｔｕｌ」ともいう）と下り回線期間（以下、「Ｔｄｌ」ともいう）とが含まれる。ここで、Ｔｕｌ内の立ち上がりランプ制御期間及び立ち下がりランプ制御期間を除いた期間をＴｏｎ２とし、ＡＧＣ更新間隔時間をＴａｇｃ２とし、フレーム内ＡＧＣ更新回数をｎ（ｎ：正の整数）とすると、「Ｔａｇｃ２＝Ｔｏｎ２／ｎ」という関係が成立しているものとする。したがって、伝送フレーム内で５回のＡＧＣ値更新を実施する場合には、ｎ＝５が設定される。
【００３０】
以下に本実施の形態のディジタルＡＧＣ処理の手順を示す。
まず、ＩＦ段バンドパスフィルタ１においては、ＩＦ入力信号ｓ１を入力して、あらかじめ選択された送信チャネル以外を帯域制限するようにフィルタ処理を施し、ＩＦフィルタ出力信号ｓ２として出力する。
【００３１】
次いで、ＩＦ段ＡＧＣアンプ２においては、ＩＦフィルタ出力信号ｓ２を増幅してＩＦ段ＡＧＣアンプ出力信号ｓ３として出力するが、ここでＩＦフィルタ出力信号ｓ２の入力レベルに応じ、ＩＦ段ＡＧＣアンプ制御電圧信号ｓ１１によって利得を変化させる。
【００３２】
次いで、ＩＦ段ＡＤコンバータ３においては、ＩＦ段ＡＧＣアンプ出力信号ｓ３をＩＦサンプリングし、ＩＦサンプリング信号ｓ４（「２値のディジタル信号」に相当する）を出力する。なお、ＩＦ段ＡＤコンバータ２３のサンプリング周波数は、伝送レートの８倍、１６倍といった具合に復調特性を満足するためにオーバーサンプリングが行われたものであり、ＩＦ周波数とサンプリング周波数とはエイリアシングを防ぐように予め設定されているものとする。
【００３３】
次いで、ディジタル直交復調・ナイキストフィルタ部４においては、ＩＦサンプリング信号ｓ４に対して前述のようにディジタル直交復調処理を施し、さらに予め設定された比率で送信側と受信側で分配されたナイキストフィルタ処理を施し、Ｉ軸成分信号ｓ５及びＩ軸成分信号ｓ６を出力する。
【００３４】
次いで、電圧変換処理部５においては、Ｉ軸成分信号ｓ５及びＱ軸成分信号ｓ６に対して２乗和演算を実行し、ＩＱ２乗和出力信号ｓ７を出力する。
【００３５】
次いで、スムーシングフィルタ６においては、ＩＱ２乗和出力信号ｓ７に対し、ディジタルフィルタを用いたスムーシング処理による電力平均化を施し、受信電界平均化処理出力信号ｓ８を出力する。
【００３６】
次いで、平方根・ログ変換部７においては、受信電界平均化処理出力信号ｓ８に対して平方根処理およびログ変換処理を施し、受信電界レベル信号ｓ９を出力する。この受信電界レベル信号ｓ９は、ＡＧＣ電圧発生部１４に入力される。
【００３７】
一方で、ディジタル直交復調・ナイキストフィルタ部４から出力されたＩ軸成分信号ｓ５及びＱ軸成分信号ｓ６は、位相検出部１０に入力される。
【００３８】
この位相検出部１０においては、Ｉ軸成分信号ｓ５及びＱ軸成分信号ｓ６に対して振幅比較による位相検出処理を施し、検出位相出力信号ｓ１２を出力する。
【００３９】
次いで、遅延検波部１１においては、現在の検出位相出力信号ｓ１２と１シンボル前の検出位相出力信号との減算処理及びデータクロック再生処理を実行し、復調部出力信号ｓ１３を出力する。
【００４０】
次いで、フレーム同期部１２においては、復調部出力信号ｓ１３から送信側で予め組み込まれたユニークワードを識別し、フレーム同期を取ることによりフレーム再生信号ｓ１４を出力する一方で、この段階で得られたフレームタイミング情報をフレーム同期信号ｓ１５として出力する。なお、図２のａ）に示すフレーム再生信号ｓ１４と、ｂ）に示すフレーム同期信号ｓ１５との間のずれ時間（以下、「Ｔｐｄ」ともいう）は、遅延検波部１１におけるフレーム同期検出処理部と２乗根・ログ変換部７における出力部とにおけるデータ受け取りタイミングの時間差に相当し、フレーム同期信号ｓ１５は、遅延検波部１１においてＴｐｄだけずらしたタイミングで出力される。ここで、フレーム同期信号ｓ１５は、ＴＤＤ伝送フレーム内データ受信期間（Ｔｕｌ）のうち、最初と最後の部分に相当する立ち上がりランプ期間及び立ち下がりランプ期間、つまり各Ｔｒａｍｐを除いたＴｏｎ２の期間のみがハイであり、その他の期間（Ｔｏｆｆ２）はローであるような信号である。また、本実施の形態のＴＤＤ伝送フレームは、送信機からの送信情報に対し、必要に応じて誤り訂正処理、誤り検出符号化処理が施され、さらにディジタル変調処理が施されたものであり、フレーム同期を行うためのユニークワード、クロック再生を実施するためのプリアンブルなどが付加されている。
【００４１】
次いで、ＡＧＣ更新タイミング制御部１３においては、フレーム同期信号ｓ１５を入力し、ＡＧＣ更新タイミング信号ｓ１６を出力する。すなわち、フレーム同期信号ｓ１５のＴｏｎ２の期間を５分割し、図２のｃ）に示すＴａｇｃ２の更新タイミング情報をワンショットパルス形式でＡＧＣ更新タイミング信号ｓ１６として出力する。
【００４２】
次いで、ＡＧＣ電圧発生部１４においては、図２のｃ）及びｄ）に示すように、ＡＧＣ更新タイミング信号ｓ１６のワンショットパルス立ち上がりタイミングで、受信電界レベル信号ｓ９のレベルＥａｖｒ１１からレベルＥａｖｒ２５までをホールドし、これらの値に基づいて受信電界レベルとＡＧＣ電圧との変換処理、ディジタルアナログ変換処理を施した後、ＡＧＣ電圧信号ｓ１７を生成して出力する。なお、ＡＧＣ電圧信号ｓ１７の値は、当該レベル（Ｅａｖｒ）で更新された後、次の更新まで維持される。例えば図２のｄ）に示すＥａｖｒ１１で更新された後、Ｅａｖｒ１２まで維持される。
【００４３】
次いで、アナログポストフィルタ９においては、ＡＧＣ電圧信号ｓ１７をアナログフィルタリング処理した後、ＩＦ段ＡＧＣアンプ制御電圧信号ｓ１１を生成して出力する。このＩＦ段ＡＧＣアンプ制御電圧信号ｓ１１により、ＩＦ段ＡＧＣアンプ２に対する自動利得制御が実現する。
【００４４】
以上のように、本発明の第１の実施の形態のディジタルＡＧＣ回路は、１ｍｓ程度の長さの伝送フレーム（「所定の伝送フレーム」に相当する）を有するディジタル無線受信信号に対してＩＦフィルタ処理が施された後のＩＦフィルタ出力信号ｓ２を、自動利得制御がなされるＩＦ段ＡＧＣアンプ２により増幅し、さらに中間周波サンプリングを行ってＩＦサンプリング信号ｓ４を生成し、このＩＦサンプリング信号ｓ４に対してディジタル直交復調処理、ナイキストフィルタ処理など（「ディジタル復調処理」に相当する）を施してＩ軸成分信号ｓ５及びＱ軸成分信号ｓ６を取り出し、このＩ軸成分信号ｓ５及びＱ軸成分信号ｓ６から受信電界レベル信号ｓ９を生成してＡＧＣ電圧発生部１４（「第３の自動利得制御部」に相当する）へ送るＩＦ段ＡＧＣアンプ２、ＩＦ段ＡＤコンバータ３、ディジタル直交復調・ナイキストフィルタ部４、電力変換部５、スムージングフィルタ６及び２乗根・ログ変換部７（「第１の自動利得制御部」に相当する）と、ディジタル直交復調・ナイキストフィルタ部４により取り出されたＩ軸成分信号ｓ５及びＱ軸成分信号ｓ６を用いてフレーム再生処理を行い、フレーム再生信号ｓ１４を生成するときに取得されたフレームタイミング情報によりフレーム同期信号ｓ１５を生成し、このフレーム同期信号ｓ１５により自動利得制御の更新タイミングを示すＡＧＣ更新タイミング信号ｓ１６を生成してＡＧＣ電圧発生部１４（「第３の自動利得制御部」に相当する）へ出力するＡＧＣ更新タイミング制御部１３（「第２の自動利得制御部」に相当する）と、ＡＧＣ更新タイミング制御部１３から送られたＡＧＣ更新タイミング信号ｓ１６により、２乗根・ログ変換部７（「第１の自動利得制御部」に相当する）から送られた受信電界レベル信号ｓ９のレベルを保持し、保持されたレベル値により、受信電界レベルと自動利得制御電圧との変換処理を行った後にＩＦ段ＡＧＣアンプ２に対するＩＦ段ＡＧＣアンプ制御電圧信号ｓ１１を生成し、ＩＦ段ＡＧＣアンプ２（「第１の自動利得制御部」に相当する）へ出力するアナログポストフィルタ９（「第３の自動利得制御部」に相当する）とを設け、第２の自動利得制御部に、フレーム同期信号ｓ１５の上り回線受信期間で立ち上がりランプ時間及び立ち下がりランプ時間を除く受信期間をｎ分割し、このｎ分割された受信期間により、ＩＦ段ＡＧＣアンプ２に対する自動利得制御の更新タイミングを示すＡＧＣ更新タイミング信号ｓ１６を生成して出力するＡＧＣ更新タイミング制御部１３を設けているので、伝送フレームと同期したＡＧＣ更新タイミング管理が可能であり、無線フレーム化された信号を上り回線及び下り回線の信号が時間的に重複しないように同一周波数で伝送する、ＴＤＤ方式に好適な高速追従型ディジタルＡＧＣ処理を実現できる。
【００４５】
［第２の実施の形態］
図３は本発明の第２の実施の形態のＴＤＤ伝送フレームとＡＧＣ更新間隔との時間関係を示す。これは第１の実施の形態とは、さらにＡＧＣ更新タイミング制御部１３は、伝送フレームの構成によりＡＧＣ更新タイミング制御部１３のクロック周波数を整数分周で実現することができない場合に、フレーム同期信号ｓ１５の上り回線受信期間で立ち上がりランプ時間及び立ち下がりランプ時間を除く受信期間の一部を無視し、ＡＧＣ更新タイミングを一定間隔で設定する点が相違している。この構成によれば、伝送フレームの構成によりＡＧＣ更新タイミング制御部１３のクロック周波数を整数分周で実現することができない場合でも、伝送フレームと同期したＡＧＣ更新タイミング管理が可能であるという効果も得られる。本実施の形態は、第１の実施の形態と概ね同様の構成を有しているために、図１を用いるとともに同一構成には同一符号を付与して説明を省略する。なお、本実施の形態は、請求項２に係る本発明が適用されたものである。
【００４６】
ここで、図３を参照しながら本実施の形態におけるディジタルＡＧＣ処理を説明する。ここでは、ＴＤＤ伝送フレーム内データ受信期間に５回のＡＧＣ値更新を実施する場合を示す。なお、フレーム内ＡＧＣ更新回数ｎ（ここでは、「ｎ＝５」としている）はＡＧＣループの収束などの安定性さえ満足すれば、任意の自然数を取り得る。また、本実施の形態のディジタルＡＧＣ機能は、上り回線の受信に用いられるものとする。なお、基本的なディジタルＡＧＣ処理に関しては、第１の実施の形態と概ね同様であるために、第１の実施の形態と異なる部分のみを説明する。
【００４７】
フレーム同期部１２においては、復調部出力信号ｓ１３から送信側で予め組み込まれたユニークワードを識別し、フレーム同期を取ることによりフレーム再生信号ｓ１４を出力する一方で、この段階で得られたフレームタイミング情報をフレーム同期信号ｓ１５として出力する。なお、図３のａ）に示すフレーム再生信号ｓ１４と、ｂ）に示すフレーム同期信号ｓ１５との間のずれ時間（以下、Ｔｐｄともいう）は、遅延検波部１１におけるフレーム同期検出処理部と、２乗根・ログ変換部７の出力部とにおけるデータ受け取りタイミングの時間差に相当し、フレーム同期信号ｓ１５は、遅延検波部１１において前記Ｔｐｄだけずらしたタイミングで出力される。また、フレーム同期信号ｓ１５は、ＴＤＤ伝送フレーム内データ受信期間（以下、「Ｔｕｌ」ともいう）の最初部分に相当する立ち上がりランプ期間（以下、「Ｔｒａｍｐ」ともいう）が終了してから「Ｔｏｎ３＝Ｔａｇｃ３×５＝Ｔｕｌ−（Ｔｒａｍｐ＋ Ｔｒｅｓｔ）」で示す期間のみがハイであり、その他の期間（以下、「Ｔｏｆｆ３」ともいう）はローであるような信号である。また、図３のａ）に示すＵＬ１、ＵＬ２は上り回線伝送フレームであり、ＤＬ１、ＤＬ２は下り回線伝送フレームであり、フレーム長（Ｔｆｒ）は１ｍｓ程度である。また、前述した伝送フレームは、送信機からの送信情報に必要に応じて誤り訂正処理、誤り検出符号化処理が施され、さらにディジタル変調処理が施されたものであり、前述した伝送フレームには、フレーム同期を行うためのユニークワード、クロック再生を実施するためのプリアンブルなどが付加されている。
【００４８】
次いで、ＡＧＣ更新タイミング制御部１３においては、フレーム同期信号ｓ１５を入力してＡＧＣ更新タイミング信号ｓ１６を出力する。すなわち、フレーム同期信号ｓ１５におけるＴｏｎ３の期間を５分割し、図３のｃ）に示すＴａｇｃ３の更新タイミング情報をワンショットパルス形式でＡＧＣ更新タイミング信号ｓ１６として出力する。
【００４９】
次いで、ＡＧＣ電圧発生部１４においては、図３のｃ）及びｄ）に示すように、ＡＧＣ更新タイミング信号ｓ１６のワンショットパルスの立ち上がりタイミングで、受信電界レベル信号ｓ９のレベルＥａｖｒ１１からＥａｖｒ２５をホールドし、この値に基づいて受信電界レベルをＡＧＣ電圧に変換し、さらにディジタルアナログ変換し、ＡＧＣ電圧信号ｓ１７を生成して出力する。なお、ＡＧＣ電圧信号ｓ１７の値は、例えば図３のＥａｖｒ１１で更新された後、次の更新のＥａｖｒ１２まで維持される。
【００５０】
次いで、アナログポストフィルタ９においては、ＡＧＣ電圧信号ｓ１７をアナログフィルタリングしてＩＦ段ＡＧＣアンプ制御電圧信号ｓ１１を出力する。このＩＦ段ＡＧＣアンプ制御電圧信号ｓ１１はＩＦ段ＡＧＣアンプ２に入力され、本実施の形態のＡＧＣが実現される。
【００５１】
［第３の実施の形態］
図４は本発明の第３の実施の形態の要部ブロック図を示す。これは第１の実施の形態とは、さらに第１の自動利得制御部に、Ｉ軸成分信号ｓ５及びＱ軸成分信号ｓ６に対する２乗和演算処理により生成されたＩＱ２乗和出力信号ｓ７に対し、ディジタルフィルタによるスムージング処理を施すスムージングフィルタ６を設け、第２の自動利得制御部に、ＩＦ段ＡＧＣアンプ２に対する自動利得制御の更新タイミングを示すスムージングフィルタＴＤＤタイミング制御信号ｓ１８（「スムージングフィルタタイミング制御信号」に相当する）を、スムージングフィルタ６に対して出力するフレーム同期部１２を設け、スムージングフィルタ６は、フレーム同期部１２からのスムージングフィルタＴＤＤタイミング制御信号ｓ１８がハイの場合に、ＩＱ２乗和出力信号ｓ７に対してスムージング処理を施し、スムージングフィルタＴＤＤタイミング制御信号ｓ１８がローの場合には、この場合に先立ってスムージングフィルタＴＤＤタイミング制御信号ｓ１８がハイであった受信期間の最終動作状態を保持し、スムージング処理を停止する点が相違している。この構成によれば、非受信区間の積分処理による電界レベル検出誤差を低減し、ＡＧＣ精度を向上させるという効果も得られる。本実施の形態は、フレーム同期部１２からスムージングフィルタ６へスムージングフィルタＴＤＤタイミング制御信号ｓ１８を出力するための信号線を除き、第１の実施の形態と概ね同様の構成を有しているために、同一構成には同一符号を付与して説明を省略する。なお、本実施の形態は、請求項３に係る本発明が適用されたものである。
【００５２】
図４において、フレーム同期部１２は、復調部出力信号ｓ１３から送信側で予め組み込まれたユニークワードを識別し、フレーム同期を取ることによりフレーム再生信号ｓ１４を出力する一方で、この段階で得られたフレームタイミング情報をＡＧＣ更新タイミング制御部１３に対し、フレーム同期信号ｓ１５として出力する。さらに、フレーム同期部１２は、前述の段階で得られたフレームタイミング情報をスムージングフィルタ６に対し、スムージングフィルタＴＤＤタイミング制御信号ｓ１８として出力する。
【００５３】
また、スムージングフィルタ６は、ロジック回路などによる１次ＩＩＲディジタルフィルタなどで構成されており、電力変換処理部５からのＩＱ２乗和出力信号ｓ７を入力し、このＩＱ２乗和出力信号ｓ７に対して、フレーム同期部１２からのスムージングフィルタＴＤＤタイミング制御信号ｓ１８がハイの区間では通常のフィルタ動作を行い、スムージングフィルタＴＤＤタイミング制御信号ｓ１８がローの区間ではフィルタ動作を停止する。したがって、スムージングフィルタＴＤＤタイミング制御信号ｓ１８がローの区間では、スムージングフィルタＴＤＤタイミング制御信号ｓ１８がハイの区間における最終動作状態を保持した形でフィルタ動作が停止することになる。
【００５４】
次に、図５を参照しながら本実施の形態におけるディジタルＡＧＣ処理を説明する。ここでは、ＴＤＤ伝送フレーム内データ受信期間にｎ回のＡＧＣ値更新を実施する場合を示す。なおフレーム内ＡＧＣ更新回数ｎはＡＧＣループの収束などの安定性さえ満足すれば、任意の自然数を取り得る。また、本実施の形態のディジタルＡＧＣ機能は、上り回線の受信に用いられるものとする。なお、基本的なディジタルＡＧＣ処理に関しては、第１の実施の形態と概ね同様であるために、第１の実施の形態と異なる部分のみを説明する。
【００５５】
フレーム同期部１２においては、復調部出力信号ｓ１３から送信側で予め組み込まれたユニークワードを識別し、フレーム同期を取ることによりフレーム再生信号を出力する一方で、この段階で得られたフレームタイミング情報をフレーム同期信号ｓ１５及びスムーシングフィルタＴＤＤタイミング制御信号ｓ１８として出力する。なお、図５のａ）に示すフレーム再生信号ｓ１４と、ｂ）に示すフレーム同期信号ｓ１５との間のずれ時間（以下、「Ｔｐｄ３」ともいう）は、遅延検波部１１におけるフレーム同期検出処理部と、スムージングフィルタ６のスムーシングフィルタ入力部とにおけるデータ受け取りタイミングの時間差に相当し、スムーシングフィルタＴＤＤタイミング制御信号ｓ１８は、遅延検波部１１における出力タイミングをＴｐｄ３だけずらしたタイミングで出力される。また、スムーシングフィルタＴＤＤタイミング制御信号ｓ１８は、ＴＤＤ伝送フレーム内データ受信期間（以下、「Ｔｕｌ」ともいう）の最初部分に相当する立ち上がりランプ期間及び立ち下りランプ期間（以下、「Ｔｒａｍｐ」ともいう）、つまり各Ｔｒａｍｐを除いた期間のみがハイでその他の期間Ｔｈｏｌｄはローであるような信号である。ここで、図５のａ）に示すＵＬ１、ＵＬ２は上り回線伝送フレームであり、ＤＬ１、ＤＬ２は下り回線伝送フレームであり、伝送フレーム長（Ｔｆｒ）は１ｍｓ程度である。また、本実施の形態の伝送フレームは、フレーム同期を行うためのユニークワード、クロック再生を実施するためのプリアンブルなどが付加され、送信機からの送信情報に必要に応じて誤り訂正処理、誤り検出符号化処理が施され、さらにディジタル変調が施されたものである。
【００５６】
次いで、スムージングフィルタ６においては、ロジック回路などで構成された１次ＩＩＲディジタルフィルタなどにより、ＩＱ２乗和出力信号ｓ７に対して、スムーシングフィルタＴＤＤタイミング制御信号ｓ１８がハイの区間では通常のフィルタ動作を行い、スムーシングフィルタＴＤＤタイミング制御信号ｓ１８がローの区間ではフィルタ動作を停止する。すなわち、スムーシングフィルタＴＤＤタイミング制御信号ｓ１８がローの区間では、スムーシングフィルタＴＤＤタイミング制御信号ｓ１８がハイの区間における最終動作状態を保持しながらフィルタ動作が停止することになる。このような動作は、図５のｄ）に示すクロックと、スムーシングフィルタＴＤＤタイミング制御信号ｓ１８との論理和（ＯＲ）によるバーストクロック（図５のｅ）に示すディジタルフィルタクロック）を、を前記ロジック回路で構成されたディジタルフィルタのクロックとして入力することで実現される。以上の処理により、スムーシングフィルタ６に対するＴＤＤタイミング制御が実現する。
【００５７】
［第４の実施の形態］
図６は本発明の第４の実施の形態の状態遷移図を示す。これは第３の実施の形態とは、さらにフレーム同期部１２は、フレーム同期が確立されていない場合に、スムージングフィルタＴＤＤタイミング制御信号ｓ１８をハイに維持する点が相違している。この構成によれば、フレーム同期再引き込み時のＡＧＣ動作を補償するという効果も得られる。本実施の形態は、第３の実施の形態と概ね同様の構成を有しているために、図４を用いるとともに同一構成には同一符号を付与して説明を省略する。なお、本実施の形態は、請求項４に係る本発明が適用されたものである。
【００５８】
ここで、図６、図７を参照しながら本実施の形態のディジタルＡＧＣ処理における状態遷移を説明する。ここでは、ＴＤＤ伝送フレーム内データ受信期間にｎ回のＡＧＣ値更新を実施する場合を示す。なおフレーム内ＡＧＣ更新回数ｎはＡＧＣループの収束などの安定性さえ満足すれば、任意の自然数を取り得る。また、本実施の形態のディジタルＡＧＣ機能は、上り回線の受信に用いられるものとする。なお、基本的なディジタルＡＧＣ処理に関しては、第３の実施の形態と概ね同様であるために、第３の実施の形態と異なる部分のみを説明する。
【００５９】
フレーム同期部１２においては、フレーム同期が確立されている場合に、第３の実施の形態に準じた処理動作を実行する。一方、フレーム同期部１２においては、起動時もしくは何らかの理由で伝送品質劣化が発生した場合に、スムーシングフィルタＴＤＤタイミング制御信号ｓ１８が常にハイとなる開放動作モードに入る。この開放動作モードでは、図７のｂ）に示すようにスムーシングフィルタＴＤＤタイミング制御信号ｓ１８がハイに維持されているので、スムーシングフィルタ６に含まれるディジタルフィルタに対し、図７のｅ）に示すディジタルフィルタクロックがＴＤＤの受信区間、非受信区間に関係なく常に出力されることになる。
【００６０】
前述した開放動作モードでは、スムージングフィルタ６に対してハイに維持されたスムーシングフィルタＴＤＤタイミング制御信号ｓ１８が入力される。ここで、スムージングフィルタ６による受信電界平均化処理出力信号ｓ８にはＴＤＤ非受信区間の補償利得を示すレベル値が含まれ、さらにスムージングフィルタ６後段の２乗根・ログ変換部７による受信電界レベル信号ｓ９にもＴＤＤ非受信区間のレベル値が含まれるために、ＡＧＣ電圧を決定するための受信電界レベル検出値にＴＤＤ非受信区間のレベル値による誤差を含むことになる。しかし、フレーム同期部１２において、フレーム同期を検出するために必要なＡＧＣ精度が得られ、再びフレーム同期が確立されると、図６に示すように開放動作モードからＴＤＤ動作モード（通常動作モード）へ移行する。以上の一連の動作により、本実施の形態のＴＤＤ方式に適用された自動利得制御における同期はずれ時のシーケンスが実現できる。
【００６１】
［第５の実施の形態］
図８は本発明の第５の実施の形態のＡＧＣループ内時定数を示す。これは第３の実施の形態とは、さらにＩＦ段ＡＧＣアンプ２、ＩＦ段ＡＤコンバータ３、ディジタル直交復調・ナイキストフィルタ部４、電力変換処理部５、スムーシングフィルタ６及び２乗根・ログ変換部７（「第１の自動利得制御部」に相当する）の処理に要する時間をＴ１、ＡＧＣ電圧発生部１４及びアナログポストフィルタ９（「第３の自動利得制御部」に相当する）の処理に要する時間をＴ２、ＡＧＣ電圧発生部１４（「第３の自動利得制御部」に相当する）でＡＧＣ電圧信号ｓ１７を生成するのに要する時間をＴ３とすると、ディジタルＡＧＣ回路における時間管理条件は、式「Ｔ２（≒０）＜Ｔ３＜Ｔ１」で表される点が相違している。この構成によれば、ＡＧＣループを安定して収束させ、ＡＧＣの高速追従によるフェージング環境下での特性を改善するという効果も得られる。本実施の形態は、第３の実施の形態と概ね同様の構成を有しているために、図４を用いるとともに同一構成には同一符号を付与して説明を省略する。なお、本実施の形態は、請求項５に係る本発明が適用されたものである。
【００６２】
ここで、図８、図９を参照しながら本実施の形態のディジタルＡＧＣ処理における状態遷移を説明する。ここでは、ＴＤＤ伝送フレーム内データ受信期間にｎ回のＡＧＣ値更新を実施する場合を示す。なおフレーム内ＡＧＣ更新回数ｎはＡＧＣループの収束などの安定性さえ満足すれば、任意の自然数を取り得る。また、本実施の形態のディジタルＡＧＣ機能は、上り回線の受信に用いられるものとする。なお、基本的なディジタルＡＧＣ処理に関しては、第３の実施の形態と概ね同様であるために、第３の実施の形態と異なる部分のみを説明する。
【００６３】
図８において、ＡＧＣループ内のＩＦ段ＡＧＣアンプ２から２乗根・ログ変換部７までの処理に要する時間を、ＡＧＣの制御情報を受け取るまでの時間Ｔ１とし、ＡＧＣループ内のＡＧＣ電圧発生部１４からアナログポストフィルタ９までの処理に要する時間を、ＡＧＣの制御情報を更新するための時間Ｔ２とし、ＡＧＣ電圧発生部１４におけるＡＧＣ更新時間をＴ３とする。ここで、ＩＦ段ＡＧＣアンプ２における処理時間をｔｐ２とし、ＩＦ段ＡＤコンバータ３における処理時間をｔｐ３とし、ディジタル直交復調・ナイキストフィルタ部４における処理時間をｔｐ４とし、電力変換処理部５における処理時間をｔｐ５とし、スムージングフィルタ６における処理時間をｔｐ６とし、２乗根・ログ変換部７における処理時間をｔｐ７とし、ＡＧＣ電圧発生部１４における処理時間をｔｐ１４とし、アナログポストフィルタ９における処理時間をｔｐ９とすると、Ｔ１＝ｔｐ２＋ｔｐ３＋ｔｐ４＋ｔｐ５＋ｔｐ６＋ｔｐ７、Ｔ２＝ｔｐ１４＋ｔｐ９となる。本実施の形態では、図８に示すＡＧＣループ内時定数に対して、Ｔ２（≒０）＜Ｔ３＜Ｔ１という時定数で実現するというＡＧＣループ内の時間管理条件を設定する。このＡＧＣループ内の時間管理条件は、「ＡＧＣループ時定数（Ｔ１＋Ｔ２）≒ｔｐ６」、すなわちスムージングフィルタ６におけるディジタルフィルタ時定数を概ねＡＧＣループの時定数にすることを意味する。
【００６４】
さらに具体的な例として、シンボルレートを１９２ｋｓｐｓとし、ＡＧＣループ内処理クロック速度を前記シンボルレートの１６倍＝３．０７２ＭＨｚとしてＡＧＣ処理を実施する場合を示す。ここで、シンボルレートとはディジタル通信で伝送されるシンボル数毎秒であり、変調速度を表す。
【００６５】
この場合に、ＩＦ段ＡＧＣアンプ２は時定数を持たないアナログ回路であるためにｔｐ２≒０である。ＩＦ段ＡＤコンバータ３は、高速動作ＡＤコンバータであるために１ｎｓ程度の処理遅延となり、ｔｐ３≒０とほぼ無視できる値となる。ディジタル直交復調・ナイキストフィルタ部４は、ハイパスフィルタを含むディジタル直交復調処理とＦＩＲ構成のディジタルフィルタであり、ディジタル直交復調・ナイキストフィルタ部４の処理時間は、ハイパスフィルタ、ディジタル直交復調の入出力ラッチのみの処理遅延であるために、クロック速度の４倍の１．３μｓと、ＦＩＲ遮断周波数がハーフバンド周波数９６ｋＨｚであることから導かれる１．６７μｓとの和となり、ｔｐ４≒３μｓとなる。電力変換部５は積和器で構成され、この積和器をロジック回路で設計した場合に、ｔｐ５≒０とほぼ無視できる値となる。２乗根・ログ変換部７は、メモリで構成されたテーブル変換処理部であるために、それぞれ１クロック速度でｔｐ７＝０．３２μｓとなる。ＡＧＣ電圧発生部１４は、メモリで構成されたテーブル変換処理部であるために、ＡＧＣ電圧発生部１４の処理時間は、テーブル変換処理による１クロック速度０．３２μｓと高速ＤＡコンバータによる１ｎｓとなり、ｔｐ７＝０．３２μｓとなる。アナログポストフィルタ９は、遮断周波数が６０ｋＨｚのアナログフィルタを用いたＤＡコンバータポストフィルタであるために、ｔｐ７＝２．６５μｓとなる。なお、スムージングフィルタ６はＩＩＲ構成のディジタルフィルタであって、ｔｐ６＝２５０μｓと設定し、ＡＧＣ電圧発生部１４におけるＴ３を５０μｓから１００μｓに設定する。
【００６６】
以上の時定数設計によって、Ｔ１＝２５３μｓ、６１μｓ≒ｔｐ６、Ｔ２＝２．９７μｓ、Ｔ３＝５０μｓ〜１００μｓとなり、前述した「Ｔ２（≒０）＜Ｔ３＜Ｔ１」という条件を満足する。ここで、前述のように設計され時定数を用いたＤ８ＰＳＫ及び遅延検波によるディジタルＡＧＣ回路の入出力特性（ＩＦ入力−ＢＥＲ特性）を図９に示す。図９に示すように、１０−６のエラーフリーになるダイナミックレンジは７６ｄＢとなり、本実施形態で必要とするＴＤＤ方式に対応可能な入出力特性が得られていることがわかる。
【００６７】
なお、前述した従来の技術では、周波数特性のみを考慮して比較的時定数の大きいフィルタを用い、ＰＷＭ出力の動作周波数を低減した場合に、ＡＧＣ更新時間間隔及びＡＧＣループの時定数が大きくなって高速追従が難しくなり、長区間で中央値をターゲットとしたＡＧＣによる制御誤差が大きくなるといったＡＧＣの精度劣化につながる動作に対処する制御が行われていないために、例えば、ワイヤレスマイクなどで音声をリアルタイムに再生するためにフレーム長が１ｍｓ程度と比較的に短く、さらにフェージング環境下で、誤り訂正処理手段、等化器などを用いず、変復調のみで、ビットエラーレートが１０−３以上必要な高い伝送品質を要求されるシステムにおいては、ディジタルＡＧＣ処理の採用が非常に難しかった。特に、無線フレーム化された信号を上り回線及び下り回線の信号が時間的に重複しないように同一周波数で伝送する、ＴＤＤ方式が採用されているシステムにおいては、ディジタルＡＧＣなどの時間概念を持つ処理と復調部の処理との非同期動作は制御精度劣化につながるものであった。さらに、前述した双方の処理が同期するように動作させると、複数タイミング管理が処理の複雑さや回路規模の増大につながるものであった。
【００６８】
これに対し、第１の実施の形態乃至第５の実施の形態のいずれかを適用することにより、伝送フレーム長が１ｍｓ程度のＴＤＤ受信システムにおけるディジタルＡＧＣ処理において、フレーム同期部と連動した自動利得制御によりフレーム内に複数回のＡＧＣ更新を実施し、ＴＤＤ方式に対応して処理速度及び伝送品質を向上させることができる。さらに、ディジタル無線用ＴＤＤ受信システムサイズもしくは処理量の増加を抑制して安定した通信品質を確保するのに好適である。
【００６９】
【発明の効果】
以上説明したように、本発明はフレーム同期信号の上り回線受信期間で立ち上がりランプ時間及び立ち下がりランプ時間を除く受信期間をｎ分割し、このｎ分割された受信期間ごとに、ＩＦ段ＡＧＣアンプ２に対するＡＧＣ更新タイミング信号を生成して出力することにより、ＡＧＣループ内の時定数管理を一元的に行い、伝送フレームの情報取得とＡＧＣ更新タイミングとを同期させて伝送品質を向上させるという優れた効果を有するディジタルＡＧＣ回路を提供することができるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のディジタルＡＧＣ回路を示すブロック図
【図２】本発明の第１の実施の形態の伝送フレームとＡＧＣ更新間隔時間との関係を示す説明図
【図３】本発明の第２の実施の形態の伝送フレームとＡＧＣ更新間隔時間との関係を示す説明図
【図４】本発明の第３の実施の形態のディジタルＡＧＣ回路を示すブロック図
【図５】本発明の第３の実施の形態の伝送フレームとＡＧＣ更新間隔時間との関係を示す説明図
【図６】本発明の第４の実施の形態のＴＤＤ動作モードと開放動作モードとの間の状態遷移図
【図７】本発明の第４の実施の形態の伝送フレームとＡＧＣ更新間隔時間との関係を示す説明図
【図８】本発明の第５の実施の形態のＡＧＣループ内時定数を示すブロックダイアグラム
【図９】本発明の第５の実施の形態のディジタルＡＧＣ回路の入出力特性（ＩＦ入力−ＢＥＲ特性）を示す説明図
【図１０】従来のディジタルＡＧＣ回路を示すブロック図
【図１１】従来のディジタルＡＧＣ処理におけるレベルダイアを示す説明図
【図１２】従来のディジタルＡＧＣ処理における伝送フレームとＡＧＣ更新間隔との時間関係を示す説明図
【符号の説明】
１、２１ ＩＦ段バンドパスフィルタ
２、２２ ＩＦ段ＡＧＣアンプ
３、２３ ＩＦ段ＡＤコンバータ
４、２４ ディジタル直交復調・ナイキストフィルタ部
５、２５ 電力変換処理部
６、２６ スムーシングフィルタ（スムーシングフィルタ部）
７、２７ ２乗根・ログ変換部
２８ ＡＧＣ用ＰＷＭ信号発生部
９、２９ アナログポストフィルタ
１０、３０ 位相検出部
１１、３１ 遅延検波部
１２、３２ フレーム同期部
１３ ＡＧＣ更新タイミング制御部
１４ ＡＧＣ電圧発生部
ｓ１ ＩＦ入力信号
ｓ２ ＩＦフィルタ出力信号
ｓ３ ＩＦ段ＡＧＣアンプ出力信号
ｓ４ ＩＦサンプリング信号
ｓ５ Ｉ軸成分信号
ｓ６ Ｑ軸成分信号
ｓ７ ＩＱ２乗和出力信号
ｓ８ 受信電界平均化処理出力信号
ｓ９ 受信電界レベル信号
ｓ１０ ＡＧＣ用ＰＷＭ信号
ｓ１１ ＩＦ段ＡＧＣアンプ制御電圧信号
ｓ１２ 検出位相出力信号
ｓ１３ 復調部出力信号
ｓ１４ フレーム再生信号
ｓ１５ フレーム同期信号
ｓ１６ ＡＧＣ更新タイミング信号
ｓ１７ ＡＧＣ電圧信号
ｓ１８ スムーシングフィルタＴＤＤタイミング制御信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital AGC circuit in a digital radio receiving apparatus.
[0002]
[Prior art]
A conventional digital automatic gain control (hereinafter also referred to as AGC) circuit performs intermediate frequency (hereinafter also referred to as IF) sampling, uses a digital filter, and performs pulse width modulation (hereinafter also referred to as PWM) at the output stage. Thus, a means for controlling the AGC amplifier is provided and digital AGC processing is performed (see, for example, Patent Document 1).
[0003]
As shown in FIG. 10, such a digital AGC circuit receives an intermediate frequency (hereinafter referred to as IF) signal s1, and passes the IF signal s1 through only a frequency band component of a predetermined band. 21 and the IF filter output signal s2 passed through the IF stage bandpass filter 21 are amplified and output as an IF stage AGC amplifier output signal s3, and the IF stage AGC amplifier control voltage signal s11 from the analog post filter 29 is output. The IF stage AGC amplifier 22 to be input and the IF stage AGC amplifier output signal s3 amplified by the IF stage AGC amplifier 22 are input to perform analog-to-digital conversion processing, and the IF sampling signal is converted into a quantized multivalued digital signal. IF stage AD converter 23 that outputs s4, and IF sampling described above The digital quadrature demodulation process is performed on the signal s4, and the Nyquist filter process distributed between the transmission side and the reception side is performed at a preset ratio, and the I-axis component signal s5 and the Q-axis component are converted into binary digital signals A digital quadrature demodulation / Nyquist filter unit 24 that outputs a signal s6, a power conversion processing unit that inputs an I-axis component signal s5 and a Q-axis component signal s6, performs a square sum operation, and outputs an IQ square sum output signal s7 25, a smoothing filter unit 26 that uses a digital filter for the above-mentioned IQ square sum output signal s7, performs power averaging by smoothing processing, and outputs a reception electric field averaging processing output signal s8, and the above-mentioned reception electric field average The square root that performs the square root calculation process and the log conversion process on the output signal s8 and outputs the received electric field level signal s9 For the gain control of the log converter 27 and the IF stage AGC amplifier 22, the level of the received electric field level signal s9 is converted to the level of the AGC voltage, and a PWM code is generated. AGC PWM signal generator 28 for outputting PWM signal s10, analog post filter 29 for converting AGC PWM signal s10 described above into a DC voltage and outputting it as IF stage AGC amplifier control voltage signal s11, and the aforementioned I-axis component signal A phase detection unit 30 that performs phase detection processing by amplitude comparison on the s5 and Q-axis component signal s6 and outputs the result as a detection phase output signal s12; Delay detection unit 3 that performs subtraction processing and data clock recovery processing with respect to the phase output signal and outputs demodulation unit output signal s13 1 and a frame synchronizer 32 that detects a unique word from the demodulator output signal s13, synchronizes the frame, reproduces the data frame, and outputs a frame reproduction signal s14, and performs digital AGC processing. It was.
[0004]
Next, the AGC operation of the AGC circuit described above will be described. Here, an example will be described in which a digital modulation scheme uses a phase modulation scheme such as π / 4DQ phase shift keying (hereinafter referred to as PSK) or 8PSK and delay detection.
[0005]
First, the IF input signal s1 is input to the IF stage bandpass filter 21, filter processing is performed so as to limit the band other than the selected transmission channel, and the IF stage bandpass filter 21 outputs the IF filter output signal s2. The The IF filter output signal s2 is input to the IF stage AGC amplifier 22, amplified, and then output as an IF stage AGC amplifier output signal s3. Here, the AGC operation of the IF stage bandpass filter 21 will be described with reference to FIG. The IF stage bandpass filter 21 is intended to expand the error free range on the level diagram in accordance with the dynamic range of the baseband processing unit such as the phase detection unit 30 and the IF stage AD converter 23, and according to the input level. The gain is determined by an IF stage AGC amplifier control voltage signal s11 described later.
[0006]
Next, returning to the description of the AGC operation described above, the IF stage AGC amplifier output signal s3 is IF sampled by the IF stage AD converter 23 and output as a binary digital signal (corresponding to “IF sampling signal s4”). The Note that the sampling frequency of the IF stage AD converter 23 is oversampling to satisfy demodulation characteristics such as 8 times or 16 times the transmission rate, and the IF frequency and the sampling frequency prevent aliasing. Is set in advance.
[0007]
Next, the IF sampling signal s4 described above is subjected to digital quadrature demodulation as described above in the digital quadrature demodulation / Nyquist filter unit 24, and subjected to Nyquist filter processing distributed on the transmission side and reception side at a preset ratio. Later, it is output as an I-axis component signal s5 and an I-axis component signal s6.
[0008]
Next, the I-axis component signal s5 and the Q-axis component signal s6 are output as the IQ sum-of-squares output signal s7 after the square sum calculation is performed in the voltage conversion processing unit 5. The final power conversion is performed by the square root of the sum of squares using the I-axis component signal s5 and the Q-axis component signal s6, but the dynamic range of the smoothing filter 26 in the subsequent stage of the voltage conversion processing unit 25 is effectively used. From this point of view, the voltage conversion processing unit 25 performs only the square sum calculation, and the square root / log conversion unit 27 subsequent to the smoothing filter 26 performs square root processing, thereby completing power conversion in a strict sense.
[0009]
Next, the IQ square sum output signal s7 is input to the smoothing filter 26, subjected to power averaging by smoothing processing using a digital filter, and output as a reception electric field averaging processing output signal s8.
[0010]
Next, the received electric field averaging process output signal s8 is input to the square root / log converter 27, subjected to the above-described square root process and log conversion process, and output as a received electric field level signal s9.
[0011]
Next, the reception electric field level signal s9 is input to the AGC PWM signal generation unit 28, and the gain control of the IF stage AGC amplifier 22 is performed so that the reception level diagram optimization is performed. After conversion processing with the amplifier control voltage is performed and a code in the PWM format is generated, it is output as the AGC PWM signal s10.
[0012]
Next, the AGC PWM signal s10 is input to the analog post filter 29, converted into a DC voltage, output as an IF stage AGC amplifier control voltage signal s11, and gain control of the IF stage AGC amplifier 22 is performed.
[0013]
Here, the relationship among the transmission basic frame length, the AGC update interval, and the detected reception electric field level in the conventional digital AGC processing will be described with reference to FIG. Here, the relationship between the transmission frame length (hereinafter also referred to as “Tfr”) and the AGC update time interval (hereinafter also referred to as “Tagc”) is Tagc = 1.5 × Tfr as in a) and b) of the figure. Shows the case. In FIG. 12, the curve shown in b) is the received electric field level of the received electric field level signal s9 output from the square root / log converter 27. Levels Eavr0 to Eav2 in each Tagc section are received electric field levels at the AGC update timing, and IF stage AGC amplifier control voltage signal s11 capable of realizing a required gain in IF stage bandpass filter 21 based on this value. The control voltage value is derived. Here, processing when the square root / log converter 27 generates a PWM signal corresponding to the AGC voltage will be described. Here, the level resolution of the reception electric field level signal s9, that is, the bit width is 8 bits, and the control voltage range of the AGC PWM signal s10 is from Vmax to Vmin. When the required AGC voltage of the AGC PWM signal s10 at the level Eavr0 is (m / 256) × (Vmax−Vmin), the PWM pulse width of the AGC PWM signal s10 at this time is Tpwm0 = (m / 256). ) × Tagc2. Here, m is an arbitrary integer for realizing the required AGC voltage. That is, the AGC update time interval is set to “2”. ―8 = 256 ", and the AGC PWM signal s10 is generated so that only the m section of them is at the high level and the other sections are at the low level. In the analog post filter 29 shown in FIG. 10," 1 / Tagc " For example, the IF stage AGC amplifier control voltage signal s11 can be obtained by performing filtering that allows only a sufficiently low frequency to pass.
[0014]
On the other hand, the I-axis component signal s5 and the Q-axis component signal s6 are simultaneously input to the phase detection unit 30, and the amplitude using a memory such as a ROM according to the digital modulation performed on the transmitter side in the phase detection unit 30. A phase detection process by comparison is performed and output as a detected phase output signal s12.
[0015]
Next, the detection phase output signal s12 is input to the delay detection unit 31, where the current detection phase output signal s12 is subtracted from the detection phase output signal one symbol before and the data clock recovery processing is performed, and then demodulated. Part output signal s13.
[0016]
Next, the demodulator output signal s13 is input to the frame synchronizer 12, and the frame synchronizer 12 detects from the demodulator output signal s13 a unique word already incorporated on the transmitter side for frame synchronization. To reproduce the data frame and output it as a frame reproduction signal s14. When synchronous detection PSK, n-value QAM, ASK or the like is employed in the digital modulation system, only the processing after the analog post filter 29 is different, and the basic digital AGC processing is the same as described above. Through the series of digital AGC processes described above, spatial diversity is realized in which transmission quality is improved by selecting a branch having a large received electric field level absolute value.
[0017]
[Patent Document 1]
Japanese Patent Laid-Open No. 6-21722 (FIG. 1 etc.)
[0018]
[Problems to be solved by the invention]
However, such a conventional digital AGC circuit has a problem that AGC update information acquisition timing and AGC update timing cannot be correlated with each other, and AGC loop control does not converge.
[0019]
The present invention has been made to solve such a problem, and provides a digital AGC circuit capable of centrally managing time constants in an AGC loop and improving transmission quality.
[0020]
[Means for Solving the Problems]
The digital AGC circuit of the present invention amplifies an intermediate frequency filter output signal obtained by subjecting a digital radio reception signal having a predetermined transmission frame to intermediate frequency filter processing by an automatic gain control amplifier that performs automatic gain control. Further, intermediate frequency sampling is performed to generate an intermediate frequency sampling signal, digital demodulation processing is performed on the intermediate frequency sampling signal to extract an I-axis component signal and a Q-axis component signal, and the I-axis component signal and the A first automatic gain control unit that generates a received electric field level signal from the Q-axis component signal and sends it to a third automatic gain control unit; the I-axis component signal extracted by the first automatic gain control unit; Perform frame playback processing using the axis component signal, and use the frame timing information acquired when generating the frame playback signal. A second automatic gain control unit that generates a frame synchronization signal, generates an automatic gain control update timing signal indicating an update timing of automatic gain control by the frame synchronization signal, and outputs the automatic gain control update timing signal to a third automatic gain control unit; The level of the reception electric field level signal sent from the first automatic gain control unit is held by the automatic gain control update timing signal sent from the second automatic gain control unit, and reception is performed by the held level value. A third automatic gain control unit for generating an automatic gain control amplifier control voltage signal for the automatic gain control amplifier after performing conversion processing between the electric field level and the automatic gain control voltage, and outputting the automatic gain control amplifier control voltage signal to the first automatic gain control unit; The second automatic gain control unit has a reception period excluding the rising ramp time and the falling ramp time in the uplink reception period of the frame synchronization signal. Automatic gain control update timing for generating and outputting an automatic gain control update timing signal indicating an update timing of automatic gain control for the automatic gain control amplifier for each reception period divided by (n: positive integer) A control unit is provided to synchronize the frame transmission timing and the automatic gain control update timing. With this configuration, for example, in a wireless reception system that performs digital modulation / demodulation and IF sampling after configuring a transmission frame of about 1 ms, the second automatic gain control unit including the AGC update timing control unit has the rising and falling ramp times. AGC update timing synchronized with the transmission frame, since AGC update is performed at the timing of “Tagc2 = Ton2 / n (n is a positive integer)” when the intra-frame reception period excluding is set to Ton2 and the AGC update interval is Tagc2. Management is possible.
[0021]
In the digital AGC circuit of the present invention, when the automatic gain control update timing control unit cannot realize the clock frequency of the automatic gain control update timing control unit by integer division due to the configuration of the transmission frame, In the uplink reception period of the frame synchronization signal, a part of the reception period excluding the rising ramp time and the falling ramp time is ignored, and the update timing of the automatic gain control is set at regular intervals. With this configuration, for example, in the method of dividing the clock frequency of the AGC update timing control unit by an integer, it is impossible to realize the above-described relationship of “Tagc2 = Ton2 / n (n is a positive integer)”. In the case of having a frame configuration, the second half of the reception interval is ignored and the AGC update timing is set at regular intervals, so the range of AGC update timing management synchronized with the transmission frame can be further expanded.
[0022]
In the digital AGC circuit of the present invention, the first automatic gain control unit applies a digital filter to the IQ square sum output signal generated by the square sum operation processing for the I axis component signal and the Q axis component signal. And a smoothing filter section for performing a smoothing process according to the above, and a smoothing filter timing control signal indicating an update timing of automatic gain control for the automatic gain control amplifier is output to the second automatic gain control section to the smoothing filter section. A frame synchronization unit is provided, and when the smoothing filter timing control signal from the frame synchronization unit is high, the smoothing filter unit performs a smoothing process on the IQ square sum output signal, and the smoothing filter timing control signal In the case of low, first in this case The smoothing filter timing control signal holding the final operation status of the reception period was high, and has a configuration that stops the smoothing process I. With this configuration, for example, the windowing control signal of the data receiving unit of the second automatic gain control unit is used, and the smoothing filter unit included in the first automatic gain control unit in the receiving section of the digital filter for smoothing processing Since the operation in the TDD non-reception period is stopped after holding the calculation result in the final state, the electric field level detection error due to the integration process in the non-reception period can be reduced, and the AGC accuracy can be improved.
[0023]
The digital AGC circuit of the present invention has a configuration in which the frame synchronization unit maintains the smoothing filter timing control signal high when frame synchronization is not established. With this configuration, for example, when starting and when frame synchronization is lost, the second automatic gain control unit temporarily releases the windowing control signal of the data reception unit from the frame synchronization, and is in a free-run mode (hereinafter referred to as “free-run mode”). AGC is performed in the "open operation mode"), so that it is possible to compensate for the AGC operation (including the AGC operation in the "TDD operation mode" and "normal operation mode" described later) at the time of frame synchronization re-acquisition. .
[0024]
Further, the digital AGC circuit of the present invention is configured such that the time required for the processing of the first automatic gain control unit is T1, the time required for the processing of the third automatic gain control unit is T2, and the third automatic gain control unit automatically Assuming that the time required to generate the gain control voltage signal is T3, the time management condition in the digital AGC circuit has a configuration represented by the expression “T2 (≈0) <T3 <T1”. With this configuration, the processing time of the digital AGC circuit is the time required for processing of the first automatic gain control unit (time required to receive information in the digital AGC loop) T1, and the processing of the third automatic gain control unit is required. It is divided into time (time for updating information) T2 and time (interval for updating information) T3 required for generating the automatic gain control voltage signal in the third automatic gain control unit, and “T2 (≈0) < Since the time management condition in the AGC loop that realizes the time constant of the condition of T3 <T1 is imposed, the AGC loop can be stably converged, and the characteristics under the fading environment due to the fast tracking of the AGC can be improved. .
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[First Embodiment]
As shown in FIG. 1, the digital AGC circuit (“first automatic gain control unit”, “second automatic gain control unit”, “third automatic gain control unit”) according to the first embodiment of the present invention is shown. Is equivalent to an intermediate frequency (IF) after an intermediate frequency (IF) filter process is performed on a digital radio reception signal having a transmission frame having a length of about 1 ms (corresponding to a “predetermined transmission frame”). IF) The filter output signal s2 is amplified by an IF stage AGC amplifier 2 that is subjected to automatic gain control, further subjected to intermediate frequency sampling to generate an IF sampling signal s4, and digital orthogonal demodulation processing is performed on the IF sampling signal s4 Nyquist filter processing (corresponding to “digital demodulation processing”) is performed to extract the I-axis component signal s5 and the Q-axis component signal s6, and this I-axis component signal s5 IF stage AGC amplifier 2, IF stage AD converter 3, digital signal that generates reception electric field level signal s 9 from Q-axis component signal s 6 and sends it to AGC voltage generation unit 14 (corresponding to “third automatic gain control unit”) Quadrature demodulation / Nyquist filter unit 4, power conversion processing unit 5, smoothing filter 6, square root / log conversion unit 7 (corresponding to “first automatic gain control unit”), digital quadrature demodulation / Nyquist filter unit 4 The frame reproduction processing is performed using the I-axis component signal s5 and the Q-axis component signal s6 extracted by the above, and the frame synchronization signal s15 is generated based on the frame timing information acquired when the frame reproduction signal s14 is generated. The AGC update timing signal s16 indicating the update timing of the automatic gain control is generated by the synchronization signal s15 to generate the AGC power AGC update timing control unit 13 (corresponding to “second automatic gain control unit”) to be output to generation unit 14 (corresponding to “third automatic gain control unit”), and AGC update timing control unit 13 The received AGC update timing signal s16 holds the level of the received electric field level signal s9 sent from the square root / log converter 7 (corresponding to the “first automatic gain controller”), and the held level The IF stage AGC amplifier control voltage signal s11 for the IF stage AGC amplifier 2 is generated after converting the received electric field level and the automatic gain control voltage according to the value, and the IF stage AGC amplifier 2 (“first automatic gain control”) is generated. An analog post filter 9 (corresponding to “third automatic gain control unit”) that outputs to the second automatic gain control unit. The reception period excluding the rising ramp time and the falling ramp time is divided into n (n: positive integer) in the reception period, and the automatic gain control update timing for the IF stage AGC amplifier 2 is divided for each of the n divided reception periods. Is provided with an AGC update timing control unit 13 that generates and outputs an AGC update timing signal s16. In the present embodiment, the present invention according to claim 1 is applied.
[0026]
In FIG. 1, an IF stage bandpass filter 1 receives an intermediate frequency (hereinafter referred to as “IF”) signal s1, and passes only the frequency axis component of a predetermined band through the IF signal s1. The IF stage AGC amplifier 2 amplifies the IF filter output signal s2 passed through the IF stage bandpass filter 1 and outputs it as an IF stage AGC amplifier output signal s3, and the IF stage AGC amplifier control voltage from the analog post filter 9 The signal s11 is input. The IF stage AD converter 3 receives the IF stage AGC amplifier output signal s3 amplified by the IF stage AGC amplifier 2, performs analog-to-digital conversion processing, and outputs an IF sampling signal s4 as a quantized multilevel digital signal To do. The digital quadrature demodulation / Nyquist filter unit 4 performs digital quadrature demodulation processing on the IF sampling signal s4, and further performs Nyquist filter processing distributed between the transmission side and the reception side according to a preset ratio. The I-axis component signal s5 and the Q-axis component signal s6 are output as digital signals. The digital orthogonal modulation / multitone processing is used for a transmission method using orthogonal frequency division multiplexing (OFDM) technology. In this OFDM transmission method, an input data stream is mapped to subcarriers orthogonal to each other between adjacent ones, and the result is converted from a frequency domain signal to a time domain signal by inverse fast Fourier transform (IFFT), and then orthogonal modulation is performed. A carrier wave is modulated using a method and transmitted as an OFDM signal. On the other hand, in the digital quadrature demodulation processing on the receiving side, a sine wave having the same frequency as the carrier wave and a sine wave obtained by shifting the phase of this sine wave by 90 ° are respectively multiplied by the input signal wave received by the multiplier. Thus, the in-phase component (I signal axis component) and the orthogonal axis component (Q signal axis component) of the carrier wave are extracted. The extracted I signal and Q signal are passed through a low-pass filter (LPF) to remove excess signals, and further converted into digital signals by analog-digital conversion. The power conversion processing unit 5 inputs the I-axis component signal s5 and the Q-axis component signal s6, performs a square sum operation, and outputs an IQ square sum output signal s7. The smoothing filter unit 6 uses a digital filter for the IQ square sum output signal s7, performs power averaging by smoothing processing, and outputs a received electric field averaging processing output signal s8. The square root / log converter 7 performs a square root calculation process and a log conversion process on the received electric field averaging process output signal s8, and outputs a received electric field level signal s9. The analog post filter 9 converts the AGC voltage signal s17 into a DC voltage and outputs it as an IF stage AGC amplifier control voltage signal s11. The phase detector 10 performs phase detection processing by amplitude comparison on the I-axis component signal s5 and the Q-axis component signal s6, and outputs the result as a detected phase output signal s12. The delay detection unit 11 performs a subtraction process and a data clock recovery process between the current detection phase output signal s12 and the detection phase output signal one symbol before, and outputs a demodulation unit output signal s13.
[0027]
The frame synchronization unit 12 detects a unique word from the demodulation unit output signal s13, performs frame synchronization, reproduces a data frame, and outputs a frame reproduction signal s14. The AGC update timing control unit 13 corresponds to a period (“Ton2” in FIG. 2) excluding the rising and falling ramp control periods in the uplink reception period (corresponding to “Tul” in FIG. 2) of the frame synchronization signal s15. ) Is divided into n, and the update timing information of the AGC update interval time (corresponding to “Tagc2” in FIG. 2) is output as the AGC update timing signal s16 in the one-shot pulse format. The AGC voltage generator 14 holds a plurality of levels of the received electric field level signal s9 at the one-shot pulse rising timing of the AGC update timing signal s16, and based on these values, the received electric field level signal s9 Conversion processing with the AGC voltage level and digital / analog conversion processing are performed to generate and output an AGC voltage signal s17.
[0028]
Next, digital AGC processing in the present embodiment will be described with reference to FIG. Here, a case where the AGC value update is performed five times during the data reception period in the TDD transmission frame is shown. Also, the digital AGC function of the present embodiment is used for uplink reception.
[0029]
In FIG. 2, the transmission frame length (hereinafter also referred to as “Tfr”) is about 1 ms, and this Tfr includes an uplink reception period (hereinafter also referred to as “Tul”) and a downlink period (hereinafter referred to as “Tdl”). Also called). Here, when the period excluding the rising ramp control period and the falling ramp control period in Tul is Ton2, the AGC update interval time is Tagc2, and the number of AGC updates in the frame is n (n: a positive integer), It is assumed that the relationship “Tagc2 = Ton2 / n” is established. Therefore, n = 5 is set when the AGC value is updated five times within the transmission frame.
[0030]
The procedure of digital AGC processing according to this embodiment will be described below.
First, the IF stage bandpass filter 1 receives the IF input signal s1, performs a filter process so as to limit the band other than the transmission channel selected in advance, and outputs it as an IF filter output signal s2.
[0031]
Next, the IF stage AGC amplifier 2 amplifies the IF filter output signal s2 and outputs it as an IF stage AGC amplifier output signal s3. Here, the IF stage AGC amplifier control voltage depends on the input level of the IF filter output signal s2. The gain is changed by the signal s11.
[0032]
Next, the IF stage AD converter 3 performs IF sampling on the IF stage AGC amplifier output signal s3 and outputs an IF sampling signal s4 (corresponding to a “binary digital signal”). Note that the sampling frequency of the IF stage AD converter 23 is oversampling to satisfy demodulation characteristics such as 8 times or 16 times the transmission rate, and the IF frequency and the sampling frequency prevent aliasing. It is assumed that it is set in advance as follows.
[0033]
Next, the digital quadrature demodulation / Nyquist filter unit 4 performs the digital quadrature demodulation process on the IF sampling signal s4 as described above, and further distributes the Nyquist filter process on the transmission side and the reception side at a preset ratio. To output an I-axis component signal s5 and an I-axis component signal s6.
[0034]
Next, the voltage conversion processing unit 5 performs a square sum operation on the I-axis component signal s5 and the Q-axis component signal s6, and outputs an IQ square sum output signal s7.
[0035]
Next, the smoothing filter 6 subjects the IQ square sum output signal s7 to power averaging by smoothing processing using a digital filter, and outputs a received electric field averaging processing output signal s8.
[0036]
Next, the square root / log converter 7 performs square root processing and log conversion processing on the received electric field averaging processing output signal s8, and outputs a received electric field level signal s9. The received electric field level signal s9 is input to the AGC voltage generator 14.
[0037]
On the other hand, the I-axis component signal s 5 and the Q-axis component signal s 6 output from the digital quadrature demodulation / Nyquist filter unit 4 are input to the phase detection unit 10.
[0038]
In this phase detection unit 10, the I axis component signal s5 and the Q axis component signal s6 are subjected to phase detection processing by amplitude comparison, and a detected phase output signal s12 is output.
[0039]
Next, the delay detection unit 11 performs a subtraction process and a data clock recovery process between the current detection phase output signal s12 and the detection phase output signal one symbol before, and outputs a demodulation unit output signal s13.
[0040]
Next, the frame synchronizer 12 identifies the unique word previously incorporated on the transmission side from the demodulator output signal s13, and outputs the frame reproduction signal s14 by obtaining the frame synchronization. The frame timing information is output as the frame synchronization signal s15. Note that the time difference between the frame reproduction signal s14 shown in a) of FIG. 2 and the frame synchronization signal s15 shown in b) (hereinafter also referred to as “Tpd”) is a frame synchronization detection processing unit in the delay detection unit 11. The frame synchronization signal s15 is output at a timing shifted by Tpd in the delay detection unit 11, which corresponds to the time difference between the data reception timings in the square root / log conversion unit 7. Here, the frame synchronization signal s15 has a rising ramp period and a falling ramp period corresponding to the first and last portions of the data reception period (Tul) in the TDD transmission frame, that is, only the period of Ton2 excluding each Tramp. The signal is high and the other period (Toff2) is low. In addition, the TDD transmission frame of the present embodiment is obtained by performing error correction processing and error detection coding processing as necessary on transmission information from the transmitter, and further performing digital modulation processing. A unique word for performing frame synchronization, a preamble for performing clock recovery, and the like are added.
[0041]
Next, the AGC update timing control unit 13 receives the frame synchronization signal s15 and outputs the AGC update timing signal s16. That is, the Ton2 period of the frame synchronization signal s15 is divided into five, and the update timing information of Tagc2 shown in c) of FIG. 2 is output as the AGC update timing signal s16 in the one-shot pulse format.
[0042]
Next, the AGC voltage generator 14 holds the received electric field level signal s9 from level Eavr11 to level Eavr25 at the one-shot pulse rising timing of the AGC update timing signal s16, as shown in c) and d) of FIG. Then, after performing conversion processing between the received electric field level and the AGC voltage and digital-analog conversion processing based on these values, the AGC voltage signal s17 is generated and output. Note that the value of the AGC voltage signal s17 is maintained at the level (Eavr) and then maintained until the next update. For example, after updating with Evr11 shown in d) of FIG.
[0043]
Next, the analog post filter 9 performs an analog filtering process on the AGC voltage signal s17, and then generates and outputs an IF stage AGC amplifier control voltage signal s11. The automatic gain control for the IF stage AGC amplifier 2 is realized by the IF stage AGC amplifier control voltage signal s11.
[0044]
As described above, the digital AGC circuit according to the first embodiment of the present invention is an IF filter for a digital radio reception signal having a transmission frame (corresponding to a “predetermined transmission frame”) having a length of about 1 ms. The IF filter output signal s2 after the processing is amplified by the IF stage AGC amplifier 2 that performs automatic gain control, and further, intermediate frequency sampling is performed to generate an IF sampling signal s4. The digital quadrature demodulation process, the Nyquist filter process, etc. (corresponding to “digital demodulation process”) are performed on the I-axis component signal s5 and the Q-axis component signal s6, and the I-axis component signal s5 and the Q-axis component signal s6 are extracted. To generate a received electric field level signal s9 and send it to the AGC voltage generator 14 (corresponding to "third automatic gain controller"). IF stage AGC amplifier 2, IF stage AD converter 3, digital quadrature demodulation / Nyquist filter unit 4, power conversion unit 5, smoothing filter 6 and square root / log conversion unit 7 (corresponding to “first automatic gain control unit”) Frame timing obtained when frame reproduction processing is performed using the I-axis component signal s5 and Q-axis component signal s6 extracted by the digital quadrature demodulation / Nyquist filter unit 4 to generate the frame reproduction signal s14. A frame synchronization signal s15 is generated based on the information, and an AGC update timing signal s16 indicating an update timing of automatic gain control is generated based on the frame synchronization signal s15 to correspond to the AGC voltage generation unit 14 (corresponding to the “third automatic gain control unit”). AGC update timing control unit 13 to output to (corresponding to “second automatic gain control unit”) And the received electric field level sent from the square root / log converting unit 7 (corresponding to “first automatic gain control unit”) by the AGC update timing signal s16 sent from the AGC update timing control unit 13. The level of the signal s9 is held, and the IF stage AGC amplifier control voltage signal s11 for the IF stage AGC amplifier 2 is generated after converting the received electric field level and the automatic gain control voltage according to the held level value. An analog post filter 9 (corresponding to a “third automatic gain control unit”) that outputs to a stage AGC amplifier 2 (corresponding to a “first automatic gain control unit”), and a second automatic gain control unit In the uplink reception period of the frame synchronization signal s15, the reception period excluding the rising ramp time and the falling ramp time is divided into n, and the IF divided reception period is used as IF division. Since the AGC update timing control unit 13 for generating and outputting the AGC update timing signal s16 indicating the update timing of the automatic gain control for the stage AGC amplifier 2 is provided, AGC update timing management synchronized with the transmission frame is possible. It is possible to realize high-speed tracking digital AGC processing suitable for the TDD system, in which radio frame signals are transmitted at the same frequency so that uplink and downlink signals do not overlap in time.
[0045]
[Second Embodiment]
FIG. 3 shows a time relationship between the TDD transmission frame and the AGC update interval according to the second embodiment of the present invention. This is different from the first embodiment in that the AGC update timing control unit 13 is configured to generate a frame synchronization signal when the clock frequency of the AGC update timing control unit 13 cannot be realized by integer division due to the configuration of the transmission frame. The difference is that the AGC update timing is set at regular intervals while ignoring a part of the reception period excluding the rising ramp time and the falling ramp time in the uplink reception period of s15. According to this configuration, even when the clock frequency of the AGC update timing control unit 13 cannot be realized by integer division due to the configuration of the transmission frame, there is an effect that AGC update timing management synchronized with the transmission frame can be performed. It is done. Since the present embodiment has a configuration substantially similar to that of the first embodiment, FIG. 1 is used and the same reference numerals are given to the same configurations and description thereof is omitted. In the present embodiment, the present invention according to claim 2 is applied.
[0046]
Here, the digital AGC processing in the present embodiment will be described with reference to FIG. Here, a case where the AGC value update is performed five times during the data reception period in the TDD transmission frame is shown. The intra-frame AGC update count n (here, “n = 5”) can be any natural number as long as stability such as convergence of the AGC loop is satisfied. Also, the digital AGC function of the present embodiment is used for uplink reception. Since the basic digital AGC processing is substantially the same as that of the first embodiment, only the parts different from the first embodiment will be described.
[0047]
The frame synchronizer 12 identifies a unique word previously incorporated on the transmission side from the demodulator output signal s13, and outputs the frame reproduction signal s14 by synchronizing the frames, while the frame timing obtained at this stage. Information is output as a frame synchronization signal s15. Note that the shift time (hereinafter also referred to as Tpd) between the frame reproduction signal s14 shown in a) of FIG. 3 and the frame synchronization signal s15 shown in b) is the frame synchronization detection processing unit in the delay detection unit 11; This corresponds to a time difference in data reception timing with the output unit of the square root / log conversion unit 7, and the frame synchronization signal s 15 is output at the timing shifted by the Tpd in the delay detection unit 11. In addition, the frame synchronization signal s15 is generated after the rising ramp period (hereinafter also referred to as “Tramp”) corresponding to the first part of the data reception period in the TDD transmission frame (hereinafter also referred to as “Tul”) ends. Only the period indicated by “Tagc3 × 5 = Tul− (Tramp + Trest)” is high, and the other period (hereinafter also referred to as “Toff3”) is low. Also, UL1 and UL2 shown in FIG. 3A are uplink transmission frames, DL1 and DL2 are downlink transmission frames, and the frame length (Tfr) is about 1 ms. The transmission frame described above is obtained by performing error correction processing and error detection coding processing on transmission information from the transmitter as necessary, and further performing digital modulation processing. A unique word for performing frame synchronization, a preamble for performing clock reproduction, and the like are added.
[0048]
Next, the AGC update timing control unit 13 receives the frame synchronization signal s15 and outputs the AGC update timing signal s16. That is, the Ton3 period in the frame synchronization signal s15 is divided into five, and the update timing information of Tagc3 shown in FIG. 3C) is output as the AGC update timing signal s16 in the one-shot pulse format.
[0049]
Next, the AGC voltage generator 14 holds the levels Eavr11 to Eavr25 of the received electric field level signal s9 at the rising timing of the one-shot pulse of the AGC update timing signal s16, as shown in c) and d) of FIG. Based on this value, the received electric field level is converted into an AGC voltage, and further converted into a digital analog signal to generate and output an AGC voltage signal s17. Note that the value of the AGC voltage signal s17 is maintained, for example, at Eavr11 in FIG.
[0050]
Next, the analog post filter 9 performs analog filtering on the AGC voltage signal s17 and outputs an IF stage AGC amplifier control voltage signal s11. The IF stage AGC amplifier control voltage signal s11 is input to the IF stage AGC amplifier 2 to realize the AGC of the present embodiment.
[0051]
[Third Embodiment]
FIG. 4 is a block diagram showing the main part of the third embodiment of the present invention. This is different from the first embodiment in that the first automatic gain control unit outputs the IQ square sum output signal s7 generated by the square sum calculation processing to the I axis component signal s5 and the Q axis component signal s6. , A smoothing filter 6 for performing a smoothing process using a digital filter is provided, and a smoothing filter TDD timing control signal s18 (“smoothing filter timing control” indicating the update timing of automatic gain control for the IF stage AGC amplifier 2 is provided in the second automatic gain control unit. The frame synchronizer 12 is provided to output to the smoothing filter 6, and the smoothing filter 6 performs the IQ square sum when the smoothing filter TDD timing control signal s 18 from the frame synchronizer 12 is high. Smoothing the output signal s7 When the smoothing filter TDD timing control signal s18 is low, the final operation state of the reception period in which the smoothing filter TDD timing control signal s18 is high is held prior to this case, and the smoothing process is stopped. ing. According to this configuration, it is possible to reduce the electric field level detection error due to the integration process in the non-receiving period, and to improve the AGC accuracy. This embodiment has a configuration substantially similar to that of the first embodiment except for a signal line for outputting the smoothing filter TDD timing control signal s18 from the frame synchronization unit 12 to the smoothing filter 6. The same reference numerals are given to the same components, and the description is omitted. In this embodiment, the present invention according to claim 3 is applied.
[0052]
In FIG. 4, the frame synchronization unit 12 identifies a unique word previously incorporated on the transmission side from the demodulation unit output signal s13, and outputs the frame reproduction signal s14 by obtaining the frame synchronization, while being obtained at this stage. The frame timing information is output to the AGC update timing controller 13 as a frame synchronization signal s15. Further, the frame synchronization unit 12 outputs the frame timing information obtained in the above-described stage to the smoothing filter 6 as a smoothing filter TDD timing control signal s18.
[0053]
The smoothing filter 6 is composed of a first-order IIR digital filter or the like using a logic circuit or the like. The smoothing filter 6 receives the IQ square sum output signal s7 from the power conversion processing unit 5 and outputs the IQ square sum output signal s7. The normal filtering operation is performed when the smoothing filter TDD timing control signal s18 from the frame synchronization unit 12 is high, and the filtering operation is stopped when the smoothing filter TDD timing control signal s18 is low. Therefore, in the interval in which the smoothing filter TDD timing control signal s18 is low, the filter operation is stopped while maintaining the final operation state in the interval in which the smoothing filter TDD timing control signal s18 is high.
[0054]
Next, digital AGC processing in the present embodiment will be described with reference to FIG. Here, a case where the AGC value update is performed n times during the data reception period in the TDD transmission frame is shown. The intra-frame AGC update count n can be any natural number as long as stability such as convergence of the AGC loop is satisfied. Also, the digital AGC function of the present embodiment is used for uplink reception. Since the basic digital AGC processing is substantially the same as that of the first embodiment, only the parts different from the first embodiment will be described.
[0055]
The frame synchronizer 12 identifies a unique word previously incorporated on the transmission side from the demodulator output signal s13, and outputs a frame reproduction signal by establishing frame synchronization. On the other hand, the frame timing information obtained at this stage Are output as the frame synchronization signal s15 and the smoothing filter TDD timing control signal s18. Note that the time difference between the frame reproduction signal s14 shown in a) of FIG. 5 and the frame synchronization signal s15 shown in b) (hereinafter also referred to as “Tpd3”) is a frame synchronization detection processing unit in the delay detection unit 11. The smoothing filter TDD timing control signal s18 is output at a timing obtained by shifting the output timing of the delay detection unit 11 by Tpd3. Further, the smoothing filter TDD timing control signal s18 is a rising ramp period and a falling ramp period (hereinafter also referred to as “Tramp”) corresponding to the first part of the data reception period (hereinafter also referred to as “Tul”) in the TDD transmission frame. That is, the signal is such that only the period excluding each Tramp is high and the other period Thold is low. Here, UL1 and UL2 shown in a) of FIG. 5 are uplink transmission frames, DL1 and DL2 are downlink transmission frames, and the transmission frame length (Tfr) is about 1 ms. In addition, the transmission frame of the present embodiment is added with a unique word for frame synchronization, a preamble for performing clock recovery, and the like, and error correction processing and error detection are performed on transmission information from the transmitter as necessary. An encoding process is performed, and further digital modulation is performed.
[0056]
Next, in the smoothing filter 6, a normal filter operation is performed in a period in which the smoothing filter TDD timing control signal s 18 is high with respect to the IQ square sum output signal s 7 by a first-order IIR digital filter configured by a logic circuit or the like. The smoothing filter TDD timing control signal s18 is low and the filter operation is stopped. That is, when the smoothing filter TDD timing control signal s18 is low, the filter operation is stopped while the final operation state is maintained when the smoothing filter TDD timing control signal s18 is high. In such an operation, a burst clock (a digital filter clock shown in FIG. 5E) based on a logical sum (OR) of the clock shown in FIG. 5D and the smoothing filter TDD timing control signal s18 is converted into the logic. This is realized by inputting the clock of a digital filter composed of a circuit. With the above processing, TDD timing control for the smoothing filter 6 is realized.
[0057]
[Fourth Embodiment]
FIG. 6 shows a state transition diagram of the fourth embodiment of the present invention. This is different from the third embodiment in that the frame synchronization unit 12 maintains the smoothing filter TDD timing control signal s18 at a high level when frame synchronization is not established. According to this configuration, an effect of compensating the AGC operation at the time of frame synchronization re-acquisition can be obtained. Since the present embodiment has a configuration substantially similar to that of the third embodiment, FIG. 4 is used and the same reference numerals are given to the same configurations and description thereof is omitted. In the present embodiment, the present invention according to claim 4 is applied.
[0058]
Here, the state transition in the digital AGC processing of the present embodiment will be described with reference to FIGS. Here, a case where the AGC value update is performed n times during the data reception period in the TDD transmission frame is shown. The intra-frame AGC update count n can be any natural number as long as stability such as convergence of the AGC loop is satisfied. Also, the digital AGC function of the present embodiment is used for uplink reception. Since the basic digital AGC processing is substantially the same as that of the third embodiment, only the portions different from the third embodiment will be described.
[0059]
The frame synchronization unit 12 executes a processing operation according to the third embodiment when frame synchronization is established. On the other hand, the frame synchronization unit 12 enters an open operation mode in which the smoothing filter TDD timing control signal s18 is always high at the time of start-up or when transmission quality degradation occurs for some reason. In this open operation mode, since the smoothing filter TDD timing control signal s18 is maintained high as shown in FIG. 7b), the digital filter shown in e) of FIG. The filter clock is always output regardless of the TDD reception period and non-reception period.
[0060]
In the above-described open operation mode, the smoothing filter TDD timing control signal s18 maintained high is input to the smoothing filter 6. Here, the received electric field averaging processing output signal s8 by the smoothing filter 6 includes a level value indicating the compensation gain of the TDD non-receiving section, and further the received electric field level by the square root / log converter 7 at the subsequent stage of the smoothing filter 6. Since the signal s9 also includes the level value of the TDD non-receiving section, the received electric field level detection value for determining the AGC voltage includes an error due to the level value of the TDD non-receiving section. However, when the AGC accuracy necessary for detecting the frame synchronization is obtained in the frame synchronization unit 12 and the frame synchronization is established again, as shown in FIG. 6, from the open operation mode to the TDD operation mode (normal operation mode). Migrate to Through the series of operations described above, a sequence at the time of loss of synchronization in the automatic gain control applied to the TDD system of the present embodiment can be realized.
[0061]
[Fifth Embodiment]
FIG. 8 shows the time constant in the AGC loop according to the fifth embodiment of the present invention. This is different from the third embodiment in that an IF stage AGC amplifier 2, an IF stage AD converter 3, a digital quadrature demodulation / Nyquist filter unit 4, a power conversion processing unit 5, a smoothing filter 6, and a square root / log conversion unit 7 (corresponding to “first automatic gain control unit”) is time required for processing of T1, AGC voltage generation unit 14 and analog post filter 9 (corresponding to “third automatic gain control unit”). Assuming that the time required is T2, and the time required to generate the AGC voltage signal s17 by the AGC voltage generator 14 (corresponding to the “third automatic gain controller”) is T3, the time management condition in the digital AGC circuit is The difference is that it is expressed by the expression “T2 (≈0) <T3 <T1”. According to this configuration, it is also possible to stably converge the AGC loop and to improve the characteristics in a fading environment due to high-speed tracking of AGC. Since the present embodiment has a configuration substantially similar to that of the third embodiment, FIG. 4 is used and the same reference numerals are given to the same configurations and description thereof is omitted. In this embodiment, the present invention according to claim 5 is applied.
[0062]
Here, the state transition in the digital AGC processing of the present embodiment will be described with reference to FIGS. Here, a case where the AGC value update is performed n times during the data reception period in the TDD transmission frame is shown. The intra-frame AGC update count n can be any natural number as long as stability such as convergence of the AGC loop is satisfied. Also, the digital AGC function of the present embodiment is used for uplink reception. Since the basic digital AGC processing is substantially the same as that of the third embodiment, only the portions different from the third embodiment will be described.
[0063]
In FIG. 8, the time required for processing from the IF stage AGC amplifier 2 in the AGC loop to the square root / log converter 7 is a time T1 until the AGC control information is received, and the AGC voltage generator in the AGC loop. The time required for processing from 14 to the analog post filter 9 is defined as time T2 for updating AGC control information, and the AGC update time in the AGC voltage generator 14 is defined as T3. Here, the processing time in the IF stage AGC amplifier 2 is tp2, the processing time in the IF stage AD converter 3 is tp3, the processing time in the digital quadrature demodulation / Nyquist filter unit 4 is tp4, and the processing time in the power conversion processing unit 5 Is tp5, the processing time in the smoothing filter 6 is tp6, the processing time in the square root / log converter 7 is tp7, the processing time in the AGC voltage generator 14 is tp14, and the processing time in the analog post filter 9 is tp9. Then, T1 = tp2 + tp3 + tp4 + tp5 + tp6 + tp7 and T2 = tp14 + tp9. In the present embodiment, a time management condition in the AGC loop that is realized with a time constant of T2 (≈0) <T3 <T1 is set for the time constant in the AGC loop shown in FIG. The time management condition in the AGC loop means “AGC loop time constant (T1 + T2) ≈tp6”, that is, the digital filter time constant in the smoothing filter 6 is set to be approximately the time constant of the AGC loop.
[0064]
As a more specific example, a case is shown in which AGC processing is performed with a symbol rate of 192 ksps and an AGC loop processing clock speed of 16 times the symbol rate = 3.072 MHz. Here, the symbol rate is the number of symbols transmitted per second in digital communication, and represents the modulation rate.
[0065]
In this case, since the IF stage AGC amplifier 2 is an analog circuit having no time constant, tp2≈0. Since the IF stage AD converter 3 is a high-speed operation AD converter, it has a processing delay of about 1 ns, and is a negligible value as tp3≈0. The digital quadrature demodulation / Nyquist filter unit 4 is a digital quadrature demodulation process including a high pass filter and a digital filter of FIR configuration. The processing time of the digital quadrature demodulation / Nyquist filter unit 4 is an input / output latch of the high pass filter and digital quadrature demodulation. Therefore, it is the sum of 1.3 μs, which is four times the clock speed, and 1.67 μs derived from the FIR cutoff frequency being the half-band frequency of 96 kHz, and tp4≈3 μs. The power conversion unit 5 is configured by a product-sum device, and when this product-sum device is designed by a logic circuit, tp5≈0, which is a negligible value. Since the square root / log conversion unit 7 is a table conversion processing unit configured by a memory, tp7 = 0.32 μs at each clock rate. Since the AGC voltage generation unit 14 is a table conversion processing unit composed of a memory, the processing time of the AGC voltage generation unit 14 is 0.32 μs per clock speed due to the table conversion process and 1 ns due to the high speed DA converter, and tp7 = 0.32 μs. Since the analog post filter 9 is a DA converter post filter using an analog filter having a cutoff frequency of 60 kHz, tp7 = 2.65 μs. The smoothing filter 6 is an IIR digital filter and sets tp6 = 250 μs, and sets T3 in the AGC voltage generator 14 from 50 μs to 100 μs.
[0066]
With the above time constant design, T1 = 253 μs, 61 μs≈tp6, T2 = 2.97 μs, T3 = 50 μs to 100 μs, and the above-described condition of “T2 (≈0) <T3 <T1” is satisfied. Here, FIG. 9 shows input / output characteristics (IF input-BER characteristics) of the digital AGC circuit based on D8PSK and delay detection designed as described above and using time constants. As shown in FIG. -6 The dynamic range that becomes error-free is 76 dB, and it can be seen that input / output characteristics compatible with the TDD method required in the present embodiment are obtained.
[0067]
In the above-described conventional technique, when the filter having a relatively large time constant is used in consideration of only the frequency characteristics and the operating frequency of the PWM output is reduced, the AGC update time interval and the time constant of the AGC loop become large. Since high-speed tracking is difficult, and control to cope with the AGC accuracy degradation, such as a large control error due to AGC targeting the median value in a long section, is not performed, for example, voice with a wireless microphone, etc. The frame length is relatively short, such as about 1 ms, and the bit error rate is 10 in a fading environment with only modulation / demodulation without using error correction processing means and an equalizer. -3 In systems that require the required high transmission quality, it has been very difficult to adopt digital AGC processing. In particular, in a system employing the TDD system that transmits radio framed signals at the same frequency so that uplink and downlink signals do not overlap in time, a process having a time concept such as digital AGC Asynchronous operation with the processing of the demodulation unit leads to deterioration of control accuracy. Furthermore, when the two processes described above are operated so as to be synchronized, the multiple timing management leads to an increase in the complexity of the process and the circuit scale.
[0068]
On the other hand, by applying any one of the first to fifth embodiments, automatic gain linked to the frame synchronization unit in the digital AGC processing in the TDD reception system with a transmission frame length of about 1 ms is applied. AGC is updated a plurality of times in the frame by control, and the processing speed and transmission quality can be improved in accordance with the TDD scheme. Furthermore, it is suitable for ensuring stable communication quality by suppressing an increase in the size or processing amount of the TDD reception system for digital radio.
[0069]
【The invention's effect】
As described above, the present invention divides the reception period excluding the rising ramp time and the falling ramp time in the uplink reception period of the frame synchronization signal and divides the IF stage AGC amplifier 2 for each of the n divided reception periods. By generating and outputting the AGC update timing signal for the AGC, the time constant management in the AGC loop is centralized, and the transmission frame information acquisition and the AGC update timing are synchronized to improve the transmission quality. It is possible to provide a digital AGC circuit having
[Brief description of the drawings]
FIG. 1 is a block diagram showing a digital AGC circuit according to a first embodiment of the present invention.
FIG. 2 is an explanatory diagram illustrating a relationship between a transmission frame and an AGC update interval time according to the first embodiment of this invention.
FIG. 3 is an explanatory diagram illustrating a relationship between a transmission frame and an AGC update interval time according to the second embodiment of this invention;
FIG. 4 is a block diagram showing a digital AGC circuit according to a third embodiment of the present invention.
FIG. 5 is an explanatory diagram illustrating a relationship between a transmission frame and an AGC update interval time according to the third embodiment of this invention;
FIG. 6 is a state transition diagram between a TDD operation mode and an open operation mode according to the fourth embodiment of the present invention;
FIG. 7 is an explanatory diagram illustrating a relationship between a transmission frame and an AGC update interval time according to the fourth embodiment of this invention;
FIG. 8 is a block diagram showing an AGC loop time constant according to the fifth embodiment of the present invention;
FIG. 9 is an explanatory diagram showing input / output characteristics (IF input-BER characteristics) of a digital AGC circuit according to a fifth embodiment of the present invention;
FIG. 10 is a block diagram showing a conventional digital AGC circuit.
FIG. 11 is an explanatory diagram showing a level diagram in conventional digital AGC processing;
FIG. 12 is an explanatory diagram showing a time relationship between a transmission frame and an AGC update interval in conventional digital AGC processing;
[Explanation of symbols]
1,21 IF stage bandpass filter
2, 22 IF stage AGC amplifier
3, 23 IF stage AD converter
4, 24 Digital quadrature demodulation / Nyquist filter section
5, 25 Power conversion processing unit
6, 26 Smoothing filter (smoothing filter part)
7, 27 Square root / log converter
28 PWM signal generator for AGC
9, 29 Analog post filter
10, 30 Phase detector
11, 31 Delay detector
12, 32 frame synchronization unit
13 AGC update timing controller
14 AGC voltage generator
s1 IF input signal
s2 IF filter output signal
s3 IF stage AGC amplifier output signal
s4 IF sampling signal
s5 I-axis component signal
s6 Q-axis component signal
s7 IQ square sum output signal
s8 Received electric field averaging processing output signal
s9 Received electric field level signal
s10 AGC PWM signal
s11 IF stage AGC amplifier control voltage signal
s12 Detection phase output signal
s13 Demodulator output signal
s14 Frame playback signal
s15 Frame synchronization signal
s16 AGC update timing signal
s17 AGC voltage signal
s18 Smoothing filter TDD timing control signal

Claims (5)

所定の伝送フレームを有するディジタル無線受信信号に対して中間周波フィルタ処理を施して得られた中間周波フィルタ出力信号を、自動利得制御がなされる自動利得制御アンプにより増幅し、さらに中間周波サンプリングを行って中間周波サンプリング信号を生成し、前記中間周波サンプリング信号に対してディジタル復調処理を施してＩ軸成分信号及びＱ軸成分信号を取り出し、前記Ｉ軸成分信号及び前記Ｑ軸成分信号から受信電界レベル信号を生成して第３の自動利得制御部へ送る第１の自動利得制御部と、第１の自動利得制御部により取り出された前記Ｉ軸成分信号及び前記Ｑ軸成分信号を用いてフレーム再生処理を行い、フレーム再生信号を生成するときに取得されたフレームタイミング情報によりフレーム同期信号を生成し、前記フレーム同期信号により自動利得制御の更新タイミングを示す自動利得制御更新タイミング信号を生成して第３の自動利得制御部へ出力する第２の自動利得制御部と、第２の自動利得制御部から送られた前記自動利得制御更新タイミング信号により、第１の自動利得制御部から送られた前記受信電界レベル信号のレベルを保持し、保持されたレベル値により、受信電界レベルと自動利得制御電圧との変換処理を行った後に前記自動利得制御アンプに対する自動利得制御アンプ制御電圧信号を生成し、第１の自動利得制御部へ出力する第３の自動利得制御部とを設け、第２の自動利得制御部に、前記フレーム同期信号の上り回線受信期間で立ち上がりランプ時間及び立ち下がりランプ時間を除く受信期間をｎ（ｎ：正の整数）分割し、ｎ分割された受信期間ごとに、前記自動利得制御アンプに対する自動利得制御の更新タイミングを示す自動利得制御更新タイミング信号を生成して出力する自動利得制御更新タイミング制御部を設け、フレーム伝送タイミングと自動利得制御の更新タイミングとを同期させることを特徴とするディジタルＡＧＣ回路。The intermediate frequency filter output signal obtained by subjecting the digital radio reception signal having a predetermined transmission frame to intermediate frequency filter processing is amplified by an automatic gain control amplifier that performs automatic gain control, and further, intermediate frequency sampling is performed. The intermediate frequency sampling signal is generated, digital demodulation processing is performed on the intermediate frequency sampling signal to extract the I axis component signal and the Q axis component signal, and the received electric field level is obtained from the I axis component signal and the Q axis component signal. A first automatic gain control unit that generates a signal and sends it to a third automatic gain control unit, and a frame reproduction using the I-axis component signal and the Q-axis component signal extracted by the first automatic gain control unit The frame synchronization signal is generated based on the frame timing information acquired when processing and the frame reproduction signal is generated. A second automatic gain control unit that generates an automatic gain control update timing signal indicating the update timing of the automatic gain control from the frame synchronization signal and outputs the automatic gain control update timing signal to the third automatic gain control unit; The received automatic gain control update timing signal is used to hold the level of the received electric field level signal sent from the first automatic gain control unit, and the received level value between the received electric field level and the automatic gain control voltage. A third automatic gain control unit for generating an automatic gain control amplifier control voltage signal for the automatic gain control amplifier after the conversion processing and outputting the same to the first automatic gain control unit; The reception period excluding the rising ramp time and the falling ramp time in the uplink reception period of the frame synchronization signal is divided into n (n: positive integer) and divided into n An automatic gain control update timing control unit that generates and outputs an automatic gain control update timing signal indicating an update timing of automatic gain control for the automatic gain control amplifier is provided for each received period, and frame transmission timing and automatic gain control are provided. A digital AGC circuit that synchronizes with the update timing. 前記自動利得制御更新タイミング制御部は、前記伝送フレームの構成により前記自動利得制御更新タイミング制御部のクロック周波数を整数分周で実現することができない場合に、前記フレーム同期信号の上り回線受信期間で立ち上がりランプ時間及び立ち下がりランプ時間を除く受信期間の一部を無視し、自動利得制御の更新タイミングを一定間隔で設定することを特徴とする請求項１に記載のディジタルＡＧＣ回路。When the automatic gain control update timing control unit cannot realize the clock frequency of the automatic gain control update timing control unit by integer division due to the configuration of the transmission frame, the automatic gain control update timing control unit 2. The digital AGC circuit according to claim 1, wherein a part of the reception period excluding the rising ramp time and the falling ramp time is ignored, and the update timing of the automatic gain control is set at a constant interval. 前記第１の自動利得制御部に、前記Ｉ軸成分信号及び前記Ｑ軸成分信号に対する２乗和演算処理により生成されたＩＱ２乗和出力信号に対し、ディジタルフィルタによるスムージング処理を施すスムージングフィルタ部を設け、第２の自動利得制御部に、前記自動利得制御アンプに対する自動利得制御の更新タイミングを示すスムージングフィルタタイミング制御信号を、前記スムージングフィルタ部に対して出力するフレーム同期部を設け、前記スムージングフィルタ部は、前記フレーム同期部からのスムージングフィルタタイミング制御信号がハイの場合に、前記ＩＱ２乗和出力信号に対してスムージング処理を施し、前記スムージングフィルタタイミング制御信号がローの場合には、この場合に先立って前記スムージングフィルタタイミング制御信号がハイであった受信期間の最終動作状態を保持し、スムージング処理を停止することを特徴とする請求項１または請求項２に記載のディジタルＡＧＣ回路。A smoothing filter unit that performs a smoothing process using a digital filter on an IQ square sum output signal generated by a square sum operation process on the I axis component signal and the Q axis component signal in the first automatic gain control unit. A smoothing filter timing control signal indicating an update timing of automatic gain control for the automatic gain control amplifier is provided in the second automatic gain control unit, and a frame synchronization unit is provided for outputting the smoothing filter timing control signal to the smoothing filter unit. The smoothing filter timing control signal from the frame synchronization unit is high when the IQ square sum output signal is smoothed, and when the smoothing filter timing control signal is low, Prior to the smoothing filter tie Digital AGC circuit according to claim 1 or claim 2 ring control signal holding the final operation status of the receiving period which was high, characterized by stopping the smoothing processing. 前記フレーム同期部は、フレーム同期が確立されていない場合に、前記スムージングフィルタタイミング制御信号をハイに維持することを特徴とする請求項３に記載のディジタルＡＧＣ回路。The digital AGC circuit according to claim 3, wherein the frame synchronization unit maintains the smoothing filter timing control signal high when frame synchronization is not established. 前記第１の自動利得制御部の処理に要する時間をＴ１、第３の自動利得制御部の処理に要する時間をＴ２、第３の自動利得制御部で自動利得制御電圧信号を生成するのに要する時間をＴ３とすると、前記ディジタルＡＧＣ回路における時間管理条件は、式
Ｔ２（≒０）＜Ｔ３＜Ｔ１
で表されることを特徴とする請求項１乃至請求項４のいずれかに記載のディジタルＡＧＣ回路。The time required for the processing of the first automatic gain control unit is T1, the time required for the processing of the third automatic gain control unit is T2, and it is necessary for the third automatic gain control unit to generate the automatic gain control voltage signal. Assuming that time is T3, the time management condition in the digital AGC circuit is expressed by the equation T2 (≈0) <T3 <T1.
The digital AGC circuit according to claim 1, wherein the digital AGC circuit is expressed by:
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