JP4105717B2 - ブートストラップ回路 - Google Patents

Description

本発明は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いたブートストラップ回路に関する。

降圧型コンバータ等では、電源とグランドとの間に直列に接続された２つのスイッチング素子を相補的にオン・オフする。特許文献１では、２つのスイッチング素子のうちの高圧側のスイッチング素子を効率的にオンさせるために、ブートストラップ回路を用いている。
特開平８−１０３０８７号公報

図３は、従来のブートストラップ回路１０を示す図である。
ブートストラップ回路１０は、電源とグランドとの間に直列に接続されたスイッチング素子のＮチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳという）１，２の内の高圧側のＮＭＯＳ１のゲートを駆動する回路であり、Ｐチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳという）１１と、ＮＭＯＳ１２と、キャパシタ１３と、ダイオード１４とを備えている。

ＰＭＯＳ１１及びＮＭＯＳ１２のゲートには、制御回路２１からインバータ２２を介して制御信号が与えられ、その制御信号に基づいてＰＭＯＳ１１及びＮＭＯＳ１２が相補的にオン・オフする。ＰＭＯＳ１１がオフでＮＭＯＳ１２がオンしている期間に、キャパシタ１３にダイオード１４を介した充電を行い、ＰＭＯＳ１１がオンでＮＭＯＳ１２がオフしている期間に、キャパシタ１３の充電電圧がＰＭＯＳ１１を介してＮＭＯＳ１のゲート・ソース間に与えられる。

このようなブートストラップ回路を備える降圧型コンバータでは、小型化と低コスト化を図るたため、制御ＩＣにブートストラップ回路１０のダイオード１４を形成している。

制御ＩＣを安価に製作するために、ダブルウエルを基板に形成してＰＭＯＳ及びＮＭＯＳを形成するダブルウエル方式のＣＭＯＳプロセスがある。しかしながら、このＣＭＯＳプロセスによって、制御ＩＣを製作すると、次のような問題が発生する。

図４は、従来の課題の説明図である。
ダイオード１４は、例えばＰ型基板２５に形成されたＮウエル２６中にＮ＋領域２７とＰ領域２８を形成することにより、作成される。Ｎ＋領域２７は、ダイオード１４のカソードであり、Ｐ領域２８がダイオード１４のアノードとなる。Ｎウエル２６にＮ＋領域２７とＰ領域２８を形成することにより、図４のように、Ｐ型基板２５との間に寄生トランジスタ２９が形成される。

ダイオード１４のカソードに電流が流れると、その電流を寄生トランジスタ２９の電流増幅率分増幅させた電流が、Ｐ型基板２５に流れる。したがって、ＩＣの消費電流が増加すると共に、制御ＩＣが発熱し、ジャンクション温度を超える危険性もあった。

本発明は、ＩＣ化しても無駄な消費電流が発生せず、信頼性の高いブートストラップ回路を実現することを目的とする。

上記目的を達成するために、本発明の第１の観点に係るブートストラップ回路は、
対象トランジスタの制御電極に駆動電圧を供給して該対象トランジスタをオン・オフさせるブートストラップ回路であって、
キャパシタと、
第１の導通電極と第２の導通電極とこれらの第１及び第２の導通電極間の導通状態を制御する第１の制御電極とを有し、該第１の導通電極が電源に接続されるとともに該第２の導通電極が前記キャパシタに接続された第１のＭＯＳトランジスタと、
第３の導通電極と第４の導通電極とこれらの第３及び第４の導通電極間の導通状態を制御する第２の制御電極とを有し、該第３の導通電極が前記第２の導通電極に接続されると共に該第４の導通電極が前記対象トランジスタの制御電極に接続された駆動用トランジスタと、
前記対象トランジスタがオフする期間に前記第１のＭＯＳトランジスタをオンさせると共に前記駆動用トランジスタをオフさせて前記キャパシタを充電し、該対象トランジスタがオンする期間に該第１のＭＯＳトランジスタをオフさせると共に該駆動用トランジスタをオンさせて該キャパシタの充電電圧を該対象トランジスタの制御電極に供給する駆動制御手段とを備え、
前記駆動制御手段は、
充電素子と、
前記充電素子を充電する充電回路とを備え、
前記充電回路は、前記第１のＭＯＳトランジスタがオフしている期間に前記充電素子を充電し、該第１のＭＯＳトランジスタがオンしている期間に、前記電源の電圧に該充電素子の充電電圧を重畳した電圧を該第１のＭＯＳトランジスタの前記第１の制御電極に与えることを特徴とする。

このような構成を採用したことにより、第１のＭＯＳトランジスタが従来のダイオードに相当するが、第１のＭＯＳトランジスタをダブルウエル方式の基板に形成しても、第１のＭＯＳトランジスタに電流を流した場合に寄生トランジスタに電流が流れない。よって、無駄な消費電流が発生せず、ジャンクション温度を超える危険性を回避することができる。

なお、前記第１のＭＯＳトランジスタは、半導体基板に形成されたＮチャネル型ＭＯＳトランジスタであってもよい。

また、前記電源の立ち上がった直後の起動時モードと前記対象トランジスタをオン・オフさせる通常モードとの２つの動作モードを有し、
前記起動時モードでは、前記充電素子が予備充電され、該予備充電で充電された充電素子の電圧が前記電源の電圧に重畳された電圧が前記第１のＭＯＳトランジスタの前記第１の制御電極に与えられることにより、前記第１のＭＯＳトランジスタがオンして前記キャパシタが充電されてもよい

この場合、前記充電回路は、前記起動時モードのときに前記充電素子に充電電流を供給する第１の充電用トランジスタと、前記通常モードのときに前記充電素子に充電電流を供給する第２の充電用トランジスタとを備え、
前記第１の充電用トランジスタの制御電極には、起動時モードの時に前記予備充電を制御する信号が与えられ、前記第２の充電用トランジスタの制御電極には、前記対象トランジスタの出力電圧に前記キャパシタの充電電圧が重畳された電圧が与えられてもよい。

また、前記充電素子は、ＭＯＳトランジスタで構成されていてもよい。

本発明によれば、ＩＣ化しても無駄な消費電流が発生せず、信頼性の高いブートストラップ回路を実現することができる。

以下、図面に基づき、本発明の実施の形態について詳細に説明する。
図１は、本発明の実施形態に係るブートストラップ回路を示す回路図である。

このブートストラップ回路５０は、例えば降圧型スイッチングコンバータに搭載されて用いられる。降圧型スイッチングコンバータは、電源ＶＣＣとグランドＧＮＤとの間に直列に接続されたスイッチング素子としてＮＭＯＳ４１，４２を備え、これらのＮＭＯＳ４１，４２が相補的にオン・オフする。

ブートストラップ回路５０は、ＮＭＯＳ４１，４２のうちの電源ＶＣＣ側に接続されたＮＭＯＳ４１を対象トランジスタとして効率的にオンさせるために、設けられている。ＮＭＯＳ４１或いはＮＭＯＳ４２をオンさせる期間は、パルス幅制御（ＰＷＭ）によって設定される。

ブートストラップ回路５０は、２入力ＯＲ回路５１と、そのＯＲ回路５１の出力端子にゲートがそれぞれ接続された第１の充電用トランジスタであるＮＭＯＳ５２とＮＭＯＳ５３とＮＭＯＳ５５とＰＭＯＳ５４とＰＭＯＳ５６とを備えている。

ＮＭＯＳ５２のドレインは、ブートストラップ回路５０のための電源ＶＤＲＶに接続されている。ＮＭＯＳ５２のソースは、第２の充電用トランジスタであるＮＭＯＳ５７のソースと、充電素子として用いられるＰＭＯＳ５８のドレイン及びソースに接続されている。ＮＭＯＳ５７のドレインは、電源ＶＤＲＶに接続されている。尚、充電素子は、キャパシタで構成してもよい。

ＰＭＯＳ５８のゲートは、ＰＭＯＳ５４のドレインとＮＭＯＳ５３のドレインとに接続されている。ＰＭＯＳ５４のソースは、電源ＶＤＲＶに接続されている。ＮＭＯＳ５３のソースは、グランドＧＮＤに接続されている。

ＰＭＯＳ５６のソースは、ＰＭＯＳ５８のドレイン及びソースに接続され、ＰＭＯＳ５６のドレインがＮＭＯＳ５５のドレインと第１のＭＯＳトランジスタであるＮＭＯＳ６０のゲートとに接続されている。ＮＭＯＳ５５のソースは、グランドＧＮＤに接続されている。

ＮＭＯＳ６０のドレインは、電源ＶＤＲＶに接続され、ＮＭＯＳ６０のソースには、ＮＭＯＳ５７のゲートとキャパシタ６１の一方の電極とＰＭＯＳ６２のソースとが接続されている。

キャパシタ６１の他方の電極が、ＮＭＯＳ４１のソースとＮＭＯＳ４２のドレインとの接続ノードＮＡに接続されている。ＰＭＯＳ６２のドレインは、ＮＭＯＳ６３のドレイン及びＮＭＯＳ４１のゲートに接続されている。ＮＭＯＳ６３のソースは、接続ノードＮＡに接続されている。

ＯＲ回路５１の一方の入力端子には、ＰＭＯＳ５８に予備充電する期間を示すプリチャージ信号Ｓ７０が、制御部７０から入力されている。ＯＲ回路５１の他方の入力端子には、ＮＭＯＳ４１をオン・オフさせるタイミングを示すタイミング信号Ｓ７１が、ＰＷＭ信号発生回路７１から与えられている。ＰＭＯＳ６２及びＮＭＯＳ６３のゲートには、タイミング信号Ｓ７１がインバータ７２を介して与えられる。

図２は、図１の動作を説明するためのタイミングチャートであり、この図２を参照してブートストラップ回路５０の動作を説明する。
電源投入により、電源ＶＤＲＶの電圧が上昇する（図２（ａ））。制御部７０は、起動時モード動作を開始し、信号Ｓ７０として所定期間に“Ｈ”（高レベル）を出力し、その後に“Ｌ”を出力する（図２（ｃ））。この信号Ｓ７０の“Ｈ”の期間は、ＰＭＯＳ５８をプリチャージする期間になり、信号Ｓ７０の“Ｌ”の期間は、キャパシタ６１を充電する期間になる。尚、信号Ｓ７０は、“Ｈ”と“Ｌ”とを複数回繰り返す信号であってもよい。

起動時モードから通常モードに遷移するときに、制御部７０は“Ｈ”のイネーブル信号ＥＮをＰＷＭ信号発生回路７１に与え、ＰＷＭ信号発生回路７１は、イネーブル信号ＥＮのレベルが“Ｌ”から“Ｈ”に遷移した後に、信号Ｓ７１にパルスを出力する（図２（ｄ））。信号Ｓ７１の“Ｈ”の期間は、ＮＭＯＳ４１がオンする期間になり、信号Ｓ７１の“Ｌ”の期間は、ＮＭＯＳ４１がオフする期間になる。

起動時モードの期間は、信号Ｓ７１が“Ｌ”でインバータ７２の出力信号Ｓ７２が“Ｈ”であり（図２（ｆ））、ＰＭＯＳ６２がオフし、ＮＭＯＳ６３がオンしている（図２（ｍ）（ｎ））。よって、ＮＭＯＳ４２がオンし、ＮＭＯＳ４１がオフしている（図２（ｏ））。すなわち、接続ノードＮＡの電圧は、グランドレベルになっている。

ＯＲ回路５１は、信号Ｓ７０と信号Ｓ７１の論理和を出力信号Ｓ５１として出力する（図２（ｅ））。信号Ｓ５１が“Ｌ”の状態では、ＮＭＯＳ５２，５３，５５がオフし（図２（ｇ））、ＰＭＯＳ５４，５６がオンしている（図２（ｈ））。信号Ｓ５１が“Ｌ”から“Ｈ”に遷移すると、ＮＭＯＳ５２，５３，５５がオンし（図２（ｇ））、ＰＭＯＳ５４，５６がオフする（図２（ｈ））。

起動時モードの期間に、ＮＭＯＳ５２，５３がオンすることにより、ＰＭＯＳ５８のゲートとドレイン及びソースとの間に、電圧Ｖｃ１が充電される（図２（ｉ））。

続いて、信号Ｓ５１が“Ｌ”に遷移すると、ＮＭＯＳ５２，５３，５５がオフし、ＰＭＯＳ５４，５６がオンする。これにより、電源ＶＤＲＶの電圧にＰＭＯＳ５８の充電電圧を加算した電圧が、ＰＭＯＳ５６を介してＮＭＯＳ６０のゲートに与えられる。これにより、ＮＭＯＳ６０がオン状態になり（図２（ｊ））、キャパシタ６１が充電され、キャパシタ６１の充電電圧（ノードＮＡとノードＮＳ間の電圧）が、Ｖｂｏｏｔ１に上昇する（図２（ｋ））。

起動時モードから通常モードに遷移して、ＮＭＯＳ４１がオンすると、ＮＭＯＳ４１がオンしたときのノードＮＡの電圧にキャパシタ６１の充電電圧Ｖｂｏｏｔ１が重畳された電圧が、ＮＭＯＳ５７のゲートに与えられ、ＮＭＯＳ５７がオンする（図２（ｌ））。つまり、ＮＭＯＳ５７は、ＮＭＯＳ４１がオンの期間にオンする。
ＮＭＯＳ５７がオンしたときは、ＮＭＯＳ５３，５５がオンし、ＰＭＯＳ５４，５６がオフし、ＰＭＯＳ５８は、Ｖｃ１よりも高い電圧のＶｃ２に充電される。つまり、ＮＭＯＳ５７がオンするときには、ＮＭＯＳ５７のゲートにＮＭＯＳ５２がオンする時によりも高い電圧が与えられるので、ＰＭＯＳ５８は、Ｖｃ１よりも高い電圧のＶｃ２に充電される。

続いて、信号Ｓ５１が“Ｌ”に遷移すると、ＮＭＯＳ５３，５５，５７がオフし、ＰＭＯＳ５４，５６がオンする。これにより、電源ＶＤＲＶの電圧にＰＭＯＳ５８の充電電圧を加算した電圧が、ＰＭＯＳ５６を介してＮＭＯＳ６０のゲートに与えられる。即ち、ＮＭＯＳ６０のゲートに、十分に高い電圧が与えられ、、ＮＭＯＳ６０がオン状態になる。このときのＮＭＯＳ６０のオン抵抗は低く、キャパシタ６１には電圧Ｖｂｏｏｔ１よりも高い電圧Ｖｂｏｏｔ２に充電される。

この状態でタイミング信号Ｓ７１が“Ｈ”（信号Ｓ５１が“Ｈ”）になると、ＰＭＯＳ６２がオンし、ＮＭＯＳ６３がオフして、キャパシタ６１に充電された電圧Ｖｂｏｏｔ２がＰＭＯＳ６２を介してＮＭＯＳ４１に与えられる。電圧Ｖｂｏｏｔ２は十分に高いので、ＮＭＯＳ４１のオン抵抗が低くなり、ノードＮＡに接続されたインダクタ等に電源ＶＣＣから十分な電流を流すことができる。

以上のような本実施形態のブートストラップ回路５０では、次のような利点を奏する。
（１）ＮＭＯＳ６０は、従来の図３のダイオード１４に相当するが、ＮＭＯＳ６０をＣＭＯＳプロセスでダブルウエル方式の基板に形成し、ＮＭＯＳ６０に電流を流しても、寄生トランジスタに電流が流れることがない。そのため、無駄な消費電流の発生やジャンクション温度を超える恐れがない。

（２）充電素子を用いて、電源ＶＤＲＶよりも高い電圧を作成してＮＭＯＳ６０のゲートに与えるので、ＮＭＯＳ６０のオン抵抗を低くしてキャパシタ６１を高い電圧に充電することができる。さらに、このキャパシタ６１の充電電圧がゲート・ソース間に与えられるので、ＮＭＯＳ４１のオン抵抗を十分低くすることができる。

本発明の実施形態を示すブートストラップ回路を示す図である。 図１の動作を説明するためのタイミングチャートである。 従来のブートストラップ回路を示す図である。 従来の課題の説明図である。

符号の説明

４１，４２ ＮＭＯＳ
５０ ブートストラップ回路
５１ ＯＲ回路
５２，５３，５５，５７，６０，６３ ＮＭＯＳ
５４，５６，５８，６２ ＰＭＯＳ
Ｓ７１ タイミング信号

Claims (5)

1. 対象トランジスタの制御電極に駆動電圧を供給して該対象トランジスタをオン・オフさせるブートストラップ回路であって、
   キャパシタと、
   第１の導通電極と第２の導通電極とこれらの第１及び第２の導通電極間の導通状態を制御する第１の制御電極とを有し、該第１の導通電極が電源に接続されるとともに該第２の導通電極が前記キャパシタに接続された第１のＭＯＳトランジスタと、
   第３の導通電極と第４の導通電極とこれらの第３及び第４の導通電極間の導通状態を制御する第２の制御電極とを有し、該第３の導通電極が前記第２の導通電極に接続されると共に該第４の導通電極が前記対象トランジスタの制御電極に接続された駆動用トランジスタと、
   前記対象トランジスタがオフする期間に前記第１のＭＯＳトランジスタをオンさせると共に前記駆動用トランジスタをオフさせて前記キャパシタを充電し、該対象トランジスタがオンする期間に該第１のＭＯＳトランジスタをオフさせると共に該駆動用トランジスタをオンさせて該キャパシタの充電電圧を該対象トランジスタの制御電極に供給する駆動制御手段とを備え、
   前記駆動制御手段は、
   充電素子と、
   前記充電素子を充電する充電回路とを備え、
   前記充電回路は、前記第１のＭＯＳトランジスタがオフしている期間に前記充電素子を充電し、該第１のＭＯＳトランジスタがオンしている期間に、前記電源の電圧に該充電素子の充電電圧を重畳した電圧を該第１のＭＯＳトランジスタの前記第１の制御電極に与えることを特徴とするブートストラップ回路。
2. 前記第１のＭＯＳトランジスタは、半導体基板に形成されたＮチャネル型ＭＯＳトランジスタであることを特徴とする請求項１に記載のブートストラップ回路。
3. 前記電源の立ち上がった直後の起動時モードと前記対象トランジスタをオン・オフさせる通常モードとの２つの動作モードを有し、
   前記起動時モードでは、前記充電素子が予備充電され、該予備充電で充電された充電素子の電圧が前記電源の電圧に重畳された電圧が前記第１のＭＯＳトランジスタの前記第１の制御電極に与えられることにより、前記第１のＭＯＳトランジスタがオンして前記キャパシタが充電されることを特徴とする請求項１または２に記載のブートストラップ回路。
4. 前記充電回路は、前記起動時モードのときに前記充電素子に充電電流を供給する第１の充電用トランジスタと、前記通常モードのときに前記充電素子に充電電流を供給する第２の充電用トランジスタとを備え、
   前記第１の充電用トランジスタの制御電極には、起動時モードの時に前記予備充電を制御する信号が与えられ、前記第２の充電用トランジスタの制御電極には、前記対象トランジスタの出力電圧に前記キャパシタの充電電圧が重畳された電圧が与えられることを特徴とする請求項３に記載のブートストラップ回路。
5. 前記充電素子は、ＭＯＳトランジスタで構成されていることを特徴とする請求項１乃至４のいずれか１項に記載のブートストラップ回路。

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