JP4080550B2 - 接続テスト方法 - Google Patents
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Description
プリント回路基板やマルチチップモジュールのような集積回路(IC)アセンブリのICに接続した信号経路をテストするに当たり、インサーキット技術が広く用いられている。電子部品の小型化の傾向のために、このアプローチは容易でなくなりつつある。好適なアプローチは、テストモードで信号経路をテストする専用のテストハードウェアを具える特定のICを使用することである。ICのデジタル部間に接続部を設けたデジタル信号経路に対して、そのようなアプローチの特に有効な例は、IEEE Std.1149.1によって規定したような境界走査アプローチである。境界走査アプローチでは、そのような信号経路の一方の端部の第1のICピンをハイレベル又はローレベルにするとともに、信号経路の他方の端部の第2のICピンを検知する。デジタルアセンブリではデジタル信号経路が通常平坦な(plain)ワイヤであるので、両端の信号が同一である必要がある。このようにして、開接続及びショート接続のような信号経路の欠陥を容易に検出することができる。
しかしながら、アナログ信号経路は、フィルタのようなアナログ回路を具える場合がある。例えば高域通過フィルタの入力部を直流電圧レベルで駆動しても必ずしもその出力ピン上での捕獲時に同一電圧にならないので、境界走査アプローチをそのような信号経路に用いることができない。そのような信号のテスト方法は、国際特許出願公開明細書97/14974号(米国特許明細書08/734,009号に対応する代理人の整理番号PHN15.527)に記載されている。既知の方法によれば、時間変動テスト信号を信号経路の入力部に発生させ、それに対して、信号経路の出力部に結合したテストポイントでは、応答信号が検出される。信号経路中の欠陥を、このように応答信号の時間的な動作に基づいて検出することができる。
本発明の目的は、一般に既知の方法に比べて適用されうる冒頭で説明した方法を提供することである。このために、本発明による方法は、前記テスト信号によって前記信号経路を特徴づける結果を前記端子に発生させ、前記応答信号が、前記信号経路を特徴づける結果に対応する。したがって、テスト信号を信号経路の端子に供給することによってその信号経路を特徴づける結果を同一端子に発生させるということを利用する。応答信号の形態を有するこの結果を評価することができる。
本発明は、テストすべき信号経路の一方の端子しかテストに利用できないときに特に有用である。これは、例えば、ICピンと給電ライン例えばアース線との間の減結合キャパシタンスとして広く用いられる素子に当てはまる。IC内からそのようなキャパシタンスの存在をテストする際、キャパシタンスをICピンを経てしかアクセスすることができない。既知の方法が信号経路の入力部と出力部の両方を必要とするので、既知の方法をそのようなアナログ信号経路をテストするのに用いることができない。別の例は、境界走査アプローチ又は上記方法に従うテストハードウェアを設けないIC又は他の装置をテストすべき信号経路の一方の端部に接続した場合である。いずれの場合も、信号経路を本発明の方法によってテストすることができる。
応答信号はテスト信号に完全に又は部分的に一致することができる。また、テスト信号及び応答信号を別個の信号としてもよい。これは、例えば、キャパシタンスやインダクタンスのような信号経路の無効成分にエネルギーが蓄積されているときに、第1段階でテスト信号を供給して、エネルギーを信号経路に注入し、第2段階で端子を通じてエネルギーを放出して、応答信号を形成する場合に当てはまる。いずれにしても、テストすべき信号経路の一方の端子のみをアクセス可能にすればよい。
評価、したがってテストの結果を、予測される応答を有する応答信号が信号経路上に発生したか否かを表す2値とすることができる。これに関して、レベル検出法を,例えば、ある時間間隔内の応答信号が所定のレベルに到達したか否か又は所定の瞬時の応答信号が所定のレベルを有するか否かを検出するのに用いることができる。また、評価の結果を、抵抗やキャパシタンスや到達した電圧レベルのような回路パラメータに関する信号経路の更に包括的な適正とする。
所定の場合において、上記レベル検出法を用いるとともに応答信号が所定のレベルに到達したか否かを検出することは実際的ではない。例えば、応答信号が微弱な場合、これは更に正確な検出法を必要とする。本発明による方法の一例において、前記評価ステップが、前記応答信号の積分形態を有する二次信号を取り出すステップと、前記二次信号のレベルをしきい値と比較するステップとを具える。所定の瞬時での二次信号の値において信号経路の特徴が累積するので、この信号を、更に信頼性のある信号経路の表示とすることができ、したがって、レベル検出法を用いるのに更に適切な信号とすることができる。本発明のこの態様は、放電キャパシタンスによって発生した信号のような小さくかつ減少する応答信号に対して特に有効である。積分によって、正の勾配を有する二次信号を発生させ、二次信号の振幅はキャパシタンスの目安となる。しかしながら、二次信号が応答信号の正確な積分形態となる必要がある。所定の瞬時における二次信号の値を以前の間隔内の応答信号の値に関連させるのに十分である。したがって、二次信号は、応答信号の積分形態を具える。
好適には、本発明による方法をICアセンブリの信号経路のテストに適用し、この場合、上記回路をICアセンブリとし、上記信号経路をそのICの外部とし、上記端子をICピンとする。
本発明のこれら及び他の態様を、後に説明する実施の形態を参照して明らかにする。
図面中、
図1は、本発明による回路の線形図である。
図2は、本発明による回路に発生するある信号を示す。
図3は、本発明の方法によってテストすることができる他の信号経路を示す。
図1は、本発明による回路100の線形図である。回路100は、回路100の通常モードで信号経路112を信号経路114に接続する端子110を有する。信号経路114は、端子110を個別のキャパシタンス195を通じて接地する。端子110を、信号経路114が確立されたか否かすなわちキャパシタンス195が存在するか否かをテストモードにおいてテストするために信号経路116を通じてテスト回路120にも接続する。通常モードとテストモードとの間の切替を行う手段、例えば、信号経路112と信号経路116とのうちのいずれかを端子110に接続するスイッチを、明瞭のために図から除外する。
テスト回路を、切替機構122、主に抵抗特性を有するインピーダンス124、積分器130及び検出器140によって構成する。さらに、2個のデジタル境界走査セル150,152が、監視及び制御用に含まれる。
テスト回路の第1モードにおいて、切替機構122は端子110をV+に接続し、これによって、テスト信号を端子に供給し、キャパシタンス195を充電する。次いで、第2モードにおいて、切替機構122は端子110をインピーダンス124を介してV−に接続し、これによってキャパシタンス195を放電して、端子110上に応答信号を確立する。応答信号は、降下RC曲線の形態を有し、そのしゅん度はキャパシタンスの値を表す。応答信号が積分器130に供給され、その積分器は、応答信号の積分形態を具える二次信号を検出器140に供給する。その二次信号は、応答信号の形状によって決定される最大値を有する。この最大値が検出器のしきい値を超える場合、検出器の出力が変化する。検出可能なキャパシタンス195の最大値は、インピーダンス124の値、積分器195の積分動作及び検出器140のしきい値に依存する。
図2において、曲線210,220は、特に、キャパシタンス195が低い値の場合に回路100に生じる第1の応答信号及び第1の二次信号を表す。曲線212,222は、特に、キャパシタンス195の値が高い値の場合の第2の応答信号及び第2の二次信号を表す。さらに、図2は、検出器140のしきい値をライン230として示す。この場合、第2の二次信号222によって検出器140の出力を変化させることは明らかである。
二次信号220,222が対応する応答信号210,212の正確な積分形態である場合、二次信号220,222は、減衰する勾配を有する曲線ではなく上昇RC曲線となる。しかしながら、この場合、積分器130が非常に簡単な構成を有し、それが正確な積分を行わずに近似的な積分を行うと仮定する。また、V−及びアースを所定の回路では同一とする。しかしながら、これは回路又はテスト方法の変更を必要としない。
検出器の出力部を、境界走査セル150の入力部に接続する。このようにして、テストの結果をシフティングによって容易に利用することができる。図1のテスト回路は制御信号162及び164も有し、それらを、境界走査セル152及び150の各出力によって発生させる。制御信号162は切替機構122を制御し、それに対して、制御信号164は検出器140をリセットして、パルスの検出の準備を行う。制御信号162及び164を境界走査セルによって発生させることは、テスト回路を容易に外部から制御できるという利点を有する。
図1の回路によって、端子110とアースとの間の短絡や信号経路114の開路のような信号経路114の製造欠陥を検出することができる。そのような欠陥の場合、端子110とアースとの間に小さい寄生容量が存在する。したがって、テスト回路120で検出できるキャパシタンス195の最小値を、少なくとも端子110とアースとの間の寄生容量のあり得る最大値に選定する必要がある。
図1において、キャパシタンス195を個別部品とする。また、キャパシタンス195に寄生容量が存在するおそれがあり、それに対して、テストは、寄生容量が予め設定された値を超えるか否かを検出することを目的とすることは明らかである。そのようなテストは、寄生容量の値に反映されるように、2ノード間例えば2個のICピン間に平坦なワイヤが存在するか否かのテストに用いることができる。当然、そのようなテストに対して、ワイヤの一方の側のノードがアナログ回路に属するかデジタル回路に属するかは関係ない。
少しの変更によって、回路100は、信号経路114と異なる信号経路、例えば、キャパシタンスを介してアースの代わりにV+に接続する信号経路の全範囲をテストすることができる。後者の場合において、第1モードにおいてキャパシタンスが放電され、第2モードにおいてキャパシタンスが充電され、これによって応答信号を発生させる。他のテスト可能な信号経路を、例えば、インダクタンスを通じて接地する信号経路とする。この場合、本発明による回路は、例えば、第1ステップでインダクタンスにエネルギーを蓄積し、第2ステップでインダクタンスからエネルギーを放出し、テスト回路120を、電流の代わりに電圧を検知できるように変形する。適切な変形によって、端子110に接続した任意の種類の信号経路をテストすることができる。インピーダンス124を、重大な応答信号を端子110に発生させるように選定することができる。ある信号経路に対して、インピーダンス124を省略することができる。
これまで、所定のレベルが二次信号中で検出されたか否かを表す2値の結果となっていた。本文において、信号経路のテストは、全測定によって信号経路を特徴づけることも意味する。これに関して、これまで説明した方法を、例えば、複数の相違するインピーダンス124又は複数の相違するしきい値の検出器140によって繰り返し実行することができる。次の実行の各々は、信号経路114のnビット特性例えばキャパシタンス195のnビット値に別のビットを追加することができる。
回路100を、ライン190によって2個の部分に分割する。これは、本発明の特に重要なアプリケーションを明瞭にする役割を果たし、回路100のライン190の右側の部分をICとし、端子110をICピンとし、回路100のライン190の左側の部分はICの環境を表す。本発明の本実施の形態において特に、端子110だけでなく複数の端子に対して同一テスト回路120を使用するのが有利である。複数のICピン間でテスト回路を共用することによって、テストハードウェアによって占有される領域の面積を減少させることができる。適切なチャネルによって、単一テスト回路が複数の個別のICの端子と組み合わせて用いられ、要求される領域を更に減少させることができる。
図3は、本発明による方法によってテストすることができる他の信号経路を示す。信号経路は入力端子310から出力端子320に及び、端子310,320を、抵抗330及びキャパシタンス340を具える高域通過フィルタ回路300の一部とする。本発明による方法を用いてそのような信号経路をテストすることを説明するために、回路300を信号経路110を置き換えたものと仮定した図1を参照する。これに関して、入力端子310を端子110に接続し、出力端子320を別の回路の入力部に接続し、その回路に、大抵の市販のICに適用される上記既知の方法を実行するハードウェアを設ける。したがって、この信号経路をテストする際に既知の方法を用いることができない。
しかしながら、出力端子320をV+やV−のような少なくとも近似的に直流のレベルに保持する場合、本発明の上記実施の形態を、この種の信号経路に対して完全に従わせることができる。既に説明したようにして切替機構122を動作させることによって、降下RC曲線の形態の応答信号も得られ、そのしゅん度は、値すなわちキャパシタンスの電荷量の存在の情報を有する。インピーダンス124は、既に存在する抵抗330に関して必要とされない。
本発明を主にICアセンブリの信号経路に関して説明したが、本発明を、回路内の任意の種類の信号経路のテストに適用することができる。
本発明は上記実施の形態に限定されるものではなく、幾多の変更及び変形が可能である。本発明を、複数の個別の素子を具えるハードウェア及び適切にプログラムされたコンピュータによって実現することができる。複数の手段を列挙する装置クレームにおいて、これら手段の幾つかを、ハードウェアの同一アイテムによって実施することができる。
Claims (8)
- 集積回路の端子から前記集積回路外部の接続部への信号経路であり、エネルギーを蓄える素子を具える前記信号経路をテストする方法であって、この方法が、
前記信号経路の端子にテスト信号を供給し、前記素子に蓄えられたエネルギー量を第一量から第二量に変化させるステップと、
前記素子に対し、蓄えられたエネルギー量を前記第二量から前記第一量へ変化させることで前記端子上に応答信号を形成させるステップと、
前記端子上の前記応答信号を評価するステップとを具えることを特徴とする方法。 - 前記応答信号を評価するステップが、
前記応答信号の積分形態を有する二次信号を取り出すステップと、
前記二次信号のレベルをしきい値と比較するステップとを具えることを特徴とする請求項1記載の方法。 - 端子と
前記端子を集積回路外部の接続部に接続する信号経路であり、エネルギーを蓄える素子を具える前記信号経路と、
前記端子に接続するテスト回路とを具える集積回路において、
前記テスト回路が、
前記端子にテスト信号を供給し、
前記テスト信号によって前記素子に蓄えられたエネルギー量を第一量から第二量に変化させ、
さらに前記素子に対し、蓄えられたエネルギー量を前記第二量から前記第一量へ変化させることで前記端子上に応答信号を形成させるように構成された発生手段と、
前記応答信号を前記端子上で評価する評価手段とを具えることを特徴とする集積回路。 - 集積回路と、前記集積回路の外側にあり、エネルギーを蓄える素子を具える前記信号経路とを具え、前記集積回路が、
前記外部信号経路に接続する端子と、
前記端子に接続するテスト回路とを具える、集積回路アセンブリにおいて、
前記テスト回路が、
前記端子にテスト信号を供給し、
前記テスト信号によって前記素子に蓄えられたエネルギー量を第一量から第二量に変化させ、
さらに前記素子に対し、蓄えられたエネルギー量を前記第二量から前記第一量へ変化させることで前記端子上に応答信号を形成させるように構成された発生手段と、
前記応答信号を前記端子上で評価する評価手段とを具えることを特徴とする集積回路アセンブリ。 - 前記発生手段が、前記テスト回路の第1モードにおいて前記テスト信号を前記端子に供給するとともに前記テスト回路の第2モードにおいて前記端子上の前記応答信号を確立する切替機構を具え、前記テスト回路が、前記切替機構を制御する制御手段を更に具えることを特徴とする請求項4記載の集積回路アセンブリ。
- 前記評価手段が、
前記応答信号の積分形態を具える二次信号を取り出す積分回路と、
前記二次信号のレベルをしきい値と比較する検出回路とを更に具えることを特徴とする請求項4又は5記載の集積回路アセンブリ。 - 前記検出回路の出力部を境界走査セルの入力部に接続したことを特徴とする請求項6記載の集積回路アセンブリ。
- 前記制御手段が境界走査セルを有し、前記切替機構が、前記境界走査セルの出力によって制御されることを特徴とする請求項5記載の集積回路アセンブリ。
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