JP7002854B2

JP7002854B2 - 試験装置、ケーブル特性試験システム及びケーブル特性試験方法

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Publication number: JP7002854B2
Application number: JP2017074380A
Authority: JP
Inventors: 幹滋水野
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Current assignee: Mitsubishi Electric Corp
Priority date: 2017-04-04
Filing date: 2017-04-04
Publication date: 2022-01-20
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Also published as: JP2018179549A

Description

本発明は、試験装置、ケーブル特性試験システム及びケーブル特性試験方法に関する。

複数の芯線を有するケーブルを試験或いは評価するために、ケーブルの様々な電気的特性を測定することが行われている。

例えば、ケーブル内の芯線の一端と他端に計測装置の測定コードを接続して、芯線毎の導通抵抗、芯線間の絶縁抵抗、容量等を計測し、ケーブル内の芯線の断線、混線又は劣化等を調べる方法が知られている。

しかし、既設のケーブルは、ケーブルの一端と他端が数十メートル以上も離れている場合が多い。この場合、ケーブルの芯線の一端と他端に計測装置の測定コードを接続することは困難である。例えば、測定コードが短い場合、ケーブルの芯線の一端と他端との両方には接続できない。測定コードが長い場合、その長い測定コードを延ばしてケーブルの芯線の一端と他端とに接続するため、接続に手間がかかる。

既設のケーブルの断線、混線、劣化等を調べる手法として、２本の芯線でペアを組み、導通抵抗値、絶縁抵抗値を測定する方法がある。例えば、試験実施者は、ペアにした２本の芯線の遠端同士を短絡して、それらの近端に計測装置を接続することにより、芯線２本分の導通抵抗値を測定できる。また、試験実施者は、ペアにした２本の芯線の遠端同士を開放し、芯線間の絶縁抵抗値を測定できる。なお、近端とは計測装置を接続するケーブルの端部であり、遠端とはその反対側の端部である。

この方法では、試験実施者は、ケーブルの近端の場所で計測作業を行う一方で、ケーブルの遠端の場所まで移動して２本の芯線の遠端同士の短絡と開放を切り替える作業をしなければならない。芯線が３本以上である場合、試験対象とする芯線のペアを変更する作業も必要となる。

このような作業負担を減らすために、試験対象とする芯線のペアの変更と、ペアにした芯線の遠端同士の短絡と開放の切替えとを自動で行う方法が提案されている。

例えば、特許文献１は、多芯ケーブルの導通試験と絶縁試験を行う多芯ケーブル試験器を開示している。この多芯ケーブル試験器は、多芯ケーブルの近端に接続される親機と、多芯ケーブルの遠端に接続される子機とを備えている。親機と子機とは、多芯ケーブルの芯線を介して有線通信を行い、芯線対毎の導通試験と絶縁試験とを順次実行する。具体的には、親機と子機とは、それぞれ切替回路によって芯線との接続状態を切り替えて試験対象となる芯線のペアを選択する。子機は、選択された芯線のペアの遠端同士の短絡と開放の切替えを行う。

特開２００５－０６２０５０号公報

特許文献１の多芯ケーブル試験器において、親機と子機とは、試験対象である多芯ケーブルの芯線のいずれか１本を通信線として互いに有線通信を行う。かかる有線通信は試験を行うための前提条件であり、有線通信が確立するまで試験を実施できない。

例えば、多芯ケーブルのすべての芯線が断線している場合、有線通信を行うことができないため、試験を実施できない。多芯ケーブルの芯線が断線していない場合であっても、外部ノイズの影響、ケーブルの芯線の電気抵抗の大きさ等によって通信データの波形が崩れた場合、計測不良が発生し得る。そのため、有線通信ができない場合であっても、それが芯線の断線であると判別することはできない。このように、試験を行うための前提条件が試験対象である多芯ケーブルの特性に依存することは好ましくない。

特許文献１の多芯ケーブル試験器において、親機と子機が無線通信を行う構成に変形することも考えられる。しかし、この場合、構成が複雑になってしまう。また、電波の受信状態が悪いと、試験を行う前提条件となる切替動作にも支障が出てしまう。

特許文献１の多芯ケーブル試験器において、親機と子機がケーブルの芯線ではなく、他の配線を介して有線通信を行う構成に変形することも考えられる。しかし、この場合、その有線通信を行うための配線を敷設するための手間とコストがかかってしまう。

このように、計測装置である親機が開閉装置である子機と通信データの送受信を行うことによって、計測装置が開閉装置の開閉動作を間接的に検知する構成では種々の問題が生じる。ここで、計測装置と開閉装置とが通信を行わない試験方法も考えられる。

例えば、周期的に開閉動作を行う開閉装置をケーブルのペアとなる芯線の遠端間に接続し、それらの芯線の近端間に計測装置を接続して計測を行う方法が考えられる。しかし、計測装置において、開閉装置の開閉動作に同期して計測動作を行う手段、すなわち開閉装置の開閉動作を検知する手段がない場合、計測装置の計測動作の途中で開閉装置の開閉動作が発生する虞がある。その結果、開閉装置が開状態である場合の計測データと、開閉装置が閉状態である場合の計測データとが混在して計測不良になる。

本発明は、上記実情に鑑みてなされたものであり、ケーブルの遠端で開閉を行う開閉装置の開閉動作をより直接的に検知して計測不良を防止しつつ、ケーブルの特性を試験することを目的とする。

上記目的を達成するため、本発明に係る試験装置は、
ケーブルの２本の配線の近端に接続され、該ケーブルの特性試験を行う試験装置であって、
前記２本の配線の遠端間を周期的に短絡又は開放する開閉装置の開閉動作を、該２本の配線の導通状態に基づいて検知する開閉検知回路と、
前記２本の配線の近端間の導通抵抗又は前記２本の配線間の絶縁抵抗を計測する計測手段と、
前記開閉検知回路に前記開閉装置の開閉動作を検知させ、前記開閉検知回路が前記開閉装置の開状態から閉状態への切り替わりを検知した場合に前記計測手段に前記導通抵抗を計測させ、前記開閉検知回路が前記開閉装置の閉状態から開状態への切り替わりを検知した場合に前記計測手段に前記絶縁抵抗を計測させる切替制御回路と、
を備え、
前記切替制御回路は、
前記開閉検知回路に前記開閉装置の開閉動作を検知させる場合には、前記開閉検知回路と前記２本の配線のいずれか一方の近端との接続を短絡し、
前記導通抵抗又は前記絶縁抵抗を計測する場合には、前記開閉検知回路と前記２本の配線のいずれか一方の近端との接続を開放する。

本発明によれば、ケーブルの遠端で開閉を行う開閉装置の開閉動作をより直接的に検知して計測不良を防止しつつ、ケーブルの特性を試験することが可能となる。

本発明の実施形態に係るケーブル特性試験システムの構成図図１に示す制御部の一例を示す回路図本発明の実施形態に係るケーブル特性試験システムの動作の一例を示すタイミングチャート図であり、（Ａ）は開閉装置の開閉状態、（Ｂ）はリセット信号、（Ｃ）は接続端子３１ａの電位、（Ｄ）はＯＲ１出力信号、（Ｅ）はＯＲ２出力信号、（Ｆ）はＴＲＧ信号、（Ｇ）はＴＨ端子電位、（Ｈ）は開検知信号、（Ｉ）は閉検知信号、（Ｊ）は入力制御信号、（Ｋ）は異常検知信号本発明の実施形態に係るケーブル特性試験システムの動作の一例を示すタイミングチャート図であり、（Ａ）は開閉装置の開閉状態、（Ｂ）はリセット信号、（Ｃ）は接続端子３１ａの電位、（Ｄ）はＯＲ１出力信号、（Ｅ）はＯＲ２出力信号、（Ｆ）はＴＲＧ信号、（Ｇ）はＴＨ端子電位、（Ｈ）は開検知信号、（Ｉ）は閉検知信号、（Ｊ）は入力制御信号、（Ｋ）は異常検知信号本発明の実施形態に係るケーブル特性試験システムの動作の一例を示すタイミングチャート図であり、（Ａ）は開閉装置の開閉状態、（Ｂ）はリセット信号、（Ｃ）は接続端子３１ａの電位、（Ｄ）はＯＲ１出力信号、（Ｅ）はＯＲ２出力信号、（Ｆ）はＴＲＧ信号、（Ｇ）はＴＨ端子電位、（Ｈ）は開検知信号、（Ｉ）は閉検知信号、（Ｊ）は入力制御信号、（Ｋ）は異常検知信号本発明の実施形態に係るケーブル特性試験システムの動作の一例を示すタイミングチャート図であり、（Ａ）は開閉装置の開閉状態、（Ｂ）はリセット信号、（Ｃ）は接続端子３１ａの電位、（Ｄ）はＯＲ１出力信号、（Ｅ）はＯＲ２出力信号、（Ｆ）はＴＲＧ信号、（Ｇ）はＴＨ端子電位、（Ｈ）は開検知信号、（Ｉ）は閉検知信号、（Ｊ）は入力制御信号、（Ｋ）は異常検知信号本発明の実施形態に係る試験装置の制御処理を示すフローチャート図１に示す制御部の変形例を示す回路図図８に示すシフトレジスタの構成例を示す図図９に示すシフトレジスタの動作の一例を示すタイミングチャート図であり、（Ａ）は入力信号、（Ｂ）はクロック信号、（Ｃ）は出力信号図８に示すタイマ回路の構成例を示す図図１１に示すタイマ回路の動作の一例を示すタイミングチャート図であり、（Ａ）はリセット信号、（Ｂ）はクロック信号、（Ｃ）はＴＲＧ信号、（Ｄ）は出力信号、（Ｅ）はＡＮＤ２出力信号、（Ｆ）はＮＡＮＤ１出力信号

以下、本発明の実施形態に係る試験装置、ケーブル特性試験システム及びケーブル特性試験方法について図面を参照して詳細に説明する。

図１に示すように、ケーブル特性試験システム１は、開閉動作を行う開閉装置２０と、ケーブル特性を試験する試験装置３０と、を備える。ケーブル特性試験システム１は、測定対象の芯線ペアの一端を開放して電気的なケーブル特性を測定する動作と、芯線ペアの一端を互いに短絡して電気的なケーブル特性を測定する動作とを周期的に行う。

特性試験の対象であるケーブル１０は、２本の芯線１１、１２を有する２芯ケーブルである。２本の芯線１１、１２は、測定対象の芯線ペアである。なお、特性試験の対象は、ケーブル１０のような２芯ケーブルに限らず、芯線が１本のシールドケーブル又は同軸ケーブルであってもよい。この場合、１本の内部導体である芯線と外部導体であるシールド線とが測定対象の芯線ペアである。このように、ケーブル内に芯線、芯線以外の導体等の２本の配線があれば特性試験の対象となり得る。

開閉装置２０は、２つの接続用端子２１ａ、２１ｂと、接続用端子２１ａ、２１ｂ間を短絡又は開放するリレースイッチ２１と、リレースイッチ２１を周期的にオンオフ制御するスイッチ駆動部２２と、を備える。開閉装置２０は、持ち運び可能とするために内蔵電池によって電源供給されてもよいし、アダプタを介して商用電源によって電源供給されてもよい。

開閉装置２０の接続用端子２１ａ、２１ｂには、試験対象のケーブル１０内の芯線１１、１２の一端（以下、遠端）１１ａ、１２ａが接続される。なお、この接続を容易にするために、先端にクリップを有する接続用配線を接続用端子２１ａ、２１ｂに取り付けて、芯線の遠端１１ａ、１２ａにクリップ留めするようにしてもよい。

試験装置３０の接続端子３１ａ、３１ｂには、ケーブル１０内の芯線１１、１２の他端（以下、近端）１１ｂ、１２ｂが接続される。なお、試験装置３０は、接続端子３１ａ、３１ｂと芯線１１、１２の近端１１ｂ、１２ｂとを接続するための測定用コードを備えていてもよい。試験装置３０は、例えば、抵抗値、電圧値、容量値、各種波形等を測定する機能を有するマルチメータ、ＴＤＲ（Time Domain Reflectometry：時間領域反射）測定装置等を備える。なお、ＴＤＲ測定とは、パルス信号やステップ信号を配線に注入し、その反射波形を観測する手法である。

試験装置３０は、試験対象の配線に流す電流を生成する電流生成部４０と、開閉装置２０の開閉を検知して開閉制御信号を出力する制御部５０と、制御部５０からの開閉制御信号に応じて開閉する３つのスイッチＳＷ３、ＳＷ４、ＳＷ５と、電圧を計測する電圧計９０と、電圧計９０が計測した電圧に基づいて試験対象の抵抗を算出するマイコン１００と、図示せぬ電源装置と、を備える。

電源装置は、直流の電源電圧Ｖｃｃを生成する電源回路であって、試験装置３０内の各部に電源電圧Ｖｃｃを供給する。電源装置の電源電圧Ｖｃｃの負極側は、筐体接地される。

電流生成部４０は、試験対象の導通抵抗を計測するための電流を生成する定電流源ＣＣ１と、試験対象の絶縁抵抗を計測するための電流を生成する定電流源ＣＣ２と、定電流源ＣＣ１と定電流源ＣＣ２との一方を選択して接続端子３１ａに接続するための２つのスイッチＳＷ１、ＳＷ２とを備える。なお、定電流源ＣＣ１と定電流源ＣＣ２とは、生成する電流値が異なる。

制御部５０は、開閉制御信号を出力して、試験装置３０内のスイッチＳＷ１～ＳＷ５の開閉を制御するスイッチ制御回路６０と、開閉装置２０の開閉動作を検知する開閉検知回路７０と、信号を反転させるインバータＩＶ１４とを備える。

開閉検知回路７０は、接続端子３１ａ、３１ｂ間の電圧に基づいて開閉装置２０の開閉動作を検知する。スイッチ制御回路６０は、開閉検知回路７０の出力信号に基づいて試験装置３０内のスイッチＳＷ１～ＳＷ５の開閉を制御する。

電圧計９０は、計装アンプ、ゲイン設定用の可変抵抗等を備える。電圧計９０は、接続端子３１ａ、３１ｂ間の電圧を計測し、計測した電圧を示すアナログ信号をマイコン１００に出力する。

マイコン１００は、アナログ信号をデジタル信号に変換するＡ／Ｄコンバータと、電圧計９０が計測した電圧値から抵抗値を算出する算出部と、開閉検知回路７０から入力される異常検知信号に基づいて異常の有無を判別する判別部と、算出部の算出結果と判別部の判別結果とを試験結果として表示する表示装置とを備える。異常検知信号については後述する。

マイコン１００は、電圧計９０から入力されたアナログ信号をＡ／Ｄコンバータによってデジタル信号に変換して取り込む。これにより、電圧計９０が計測した電圧値をデジタル信号として取得する。マイコン１００の算出部は、その電圧値を電流生成部４０が流す定電流の電流値で除算して抵抗値を算出する。このように、電流生成部４０と電圧計９０とマイコン１００とは、抵抗を計測する計測手段を構成する。マイコン１００の表示装置は、算出部が算出した算出結果である抵抗値と、判別部が異常検知信号に基づいて判別した判別結果とを表示する。

スイッチ制御回路６０は、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のそれぞれの開閉制御端子と、インバータＩＶ１４の入力端とに接続される。インバータＩＶ１４の出力端は、スイッチＳＷ５の開閉制御端子に接続される。開閉検知回路７０は、スイッチ制御回路６０と、スイッチＳＷ３、ＳＷ４の他端と、マイコン１００とに接続される。

定電流源ＣＣ１は、一端が電源回路に接続され、他端がスイッチＳＷ１の一端に接続される。定電流源ＣＣ２は、一端が電源回路に接続され、他端がスイッチＳＷ２の一端に接続される。定電流源ＣＣ１、ＣＣ２は、矢印で示すように、一端から他端に向かう向きに電流を流す。

スイッチＳＷ１、ＳＷ２の他端は接続端子３１ａに接続される。スイッチＳＷ３、ＳＷ４は、一端が接続端子３１ａに接続され、他端が開閉検知回路７０に接続される。スイッチＳＷ５は、一端が接続端子３１ａに接続され、他端が電圧計９０の正極端子に接続される。

電圧計９０の負極端子と接続端子３１ｂとは接地されている。ここで、接地とは、大地との接地ではなく、いわゆる筐体接地を意味する。以下の説明においても同じである。

次に、図２を参照しながら、制御部５０を構成する回路の一例を説明する。

図示するように、制御部５０は、スイッチング周期を決定するタイマＩＣ（Integrated Circuit)１１０と、リセット信号を出力するリセット回路１１１と、異常検知信号を出力するウォッチドッグタイマ１１２と、ＲＳ型のフリップフロップＦＦ１、ＦＦ２とを備える。

タイマＩＣ１１０は、例えば、５５５シリーズの汎用タイマＩＣを備える。

電源電圧Ｖｃｃを供給する電源回路は、プルアップ抵抗としての抵抗Ｒ１の一端と、抵抗Ｒ７の一端と、タイマＩＣ１１０のＶＣＣ端子（８）と、電流制限抵抗としての抵抗Ｒ１０の一端とに接続される。

抵抗Ｒ７の他端は、コンデンサＣ５の一端と、タイマＩＣ１１０のＴＨ端子（６）及びＤＳＣ端子（７）とに接続される。コンデンサＣ５の他端は、接地される。なお、ＴＨ端子（６）のＴＨは、ＴＨＲＥＳＨＯＬＤの略であり、ＤＳＣ端子（７）のＤＳＣはＤＩＳＣＨＡＲＧＥの略である。

タイマＩＣ１１０のＧＮＤ端子（１）は、接地される。タイマＩＣ１１０のＴＲＧ端子（２）はＡＮＤ回路ＡＮＤ１の出力端に接続される。なお、ＴＲＧ端子のＴＲＧは、ＴＲＩＧＧＥＲの略である。

タイマＩＣ１１０は、ＴＲＧ端子（２）の印加電圧がハイレベルの期間は、ＤＳＣ端子（７）を接地状態に維持し、ＴＲＧ端子（２）の印加電圧がローレベルに立ち下がると、ＤＳＣ端子（７）をハイインピーダンス状態とする。このため、ＴＲＧ端子（２）の印加電圧の立ち下がりタイミングからコンデンサＣ５が抵抗Ｒ７を介して充電される。タイマＩＣ１１０は、コンデンサＣ５の充電電圧をＴＨ端子（６）で監視し、充電電圧が、予め設定されている閾値電圧に達したことを検出すると、ＤＳＣ端子（７）を接地して、コンデンサＣ５の電荷を放電させる。本実施形態では、閾値電圧を２／３Ｖｃｃとする。

タイマＩＣ１１０は、ＴＲＧ端子（２）の印加電圧の立ち下がりから、ＴＨ端子（６）の印加電圧が閾値電圧に達するまでの間、ハイレベルの電圧をＯＵＴ端子（３）に出力する。ＯＵＴ端子（３）は、電流制限抵抗としての抵抗Ｒ８の一端に接続される。タイマＩＣ１１０のＲＳＴ端子（４）は、リセット回路１１１の正極側に接続され、ローアクティブのリセット信号が入力される。なお、ＯＵＴ端子（３）のＯＵＴは、ＯＵＴＰＵＴの略であり、ＲＳＴ端子（４）のＲＳＴはＲＥＳＥＴの略である。なお、ＮＰＮ型バイポーラトランジスタＱ１は、ＯＵＴ端子（３）の出力電圧がハイレベルのときにオンし、ローレベルのときにオフする。

リセット回路１１１は、ローアクティブのリセット信号を出力する回路である。リセット信号は、タイマＩＣ１１０のリセット状態とリセット状態を解除した状態とを切り替えるための信号である。リセット信号は、試験装置３０において試験開始を指示する試験開始スイッチ（不図示）がユーザによって押下されるまでは、タイマＩＣ１１０をリセット状態に保持するためにローレベルの信号であり、試験装置３０の試験開始スイッチが押下されると、リセット状態を解除するハイレベルの信号となる。

電流制限抵抗としての抵抗Ｒ８の他端は、バイアス抵抗としての抵抗Ｒ９の一端と、ＮＰＮ型のバイポーラトランジスタＱ１のベースとに接続される。抵抗Ｒ９の他端は、バイポーラトランジスタＱ１のエミッタに接続される。バイポーラトランジスタＱ１のコレクタは、電流制限抵抗としての抵抗Ｒ１０の他端に接続され、エミッタは接地されている。

ウォッチドッグタイマ１１２の入力端子ＷＤＩは、タイマＩＣ１１０のＴＲＧ端子に接続され、そのローアクティブの＃ＲＳＴ端子は、マイコン１００に接続される。

ウォッチドッグタイマ１１２は、予め設定された時間内に、入力端子ＷＤＩにハイレベルの信号が供給されない場合に、即ち、タイマＩＣ１１０のＴＲＧ端子（７）にハイレベルの信号が印加されない場合に、ローレベルの異常検知信号をマイコン１００に供給する。ウォッチドッグタイマ１１２に予め設定される時間は、計測時間以上の時間である。

この異常検知信号は、試験対象である芯線１１、１２に異常があるか否かを示す信号である。予め設定された時間内にＴＲＧ端子（７）にパルス波形が印加された場合には、異常検知信号は、異常なしを示すハイレベルの信号である。一方、予め設定された時間内にＴＲＧ端子（７）にパルス波形が印加されない場合には、異常検知信号は、異常ありを示すローレベルの信号を含む。

なお、ここでいう芯線１１、１２に異常がある場合とは、開閉装置２０の開閉状態に依らず、芯線１１、１２間に短絡箇所がある場合又は芯線１１、１２に断線箇所がある場合を意味する。

スイッチＳＷ３の他端は、フリップフロップＦＦ１のＳ端子と、抵抗Ｒ２の一端とに接続される。抵抗Ｒ２の他端は接地されている。インバータＩＶ１の出力端は、フリップフロップＦＦ１のＲ端子に接続される。インバータＩＶ１の入力端は、プルアップ抵抗Ｒ１の他端と、スイッチＳＷ４の他端とに接続される。

フリップフロップＦＦ１のＱ端子は、インバータＩＶ２の入力端に接続される。インバータＩＶ２の出力端は、抵抗Ｒ３の一端に接続される。抵抗Ｒ３の他端は、コンデンサＣ１の一端と、インバータＩＶ３の入力端とに接続される。コンデンサＣ１の他端は接地される。これらのインバータＩＶ２、ＩＶ３、抵抗Ｒ３、コンデンサＣ１は、入力信号を遅延して出力する遅延回路を構成する。

フリップフロップＦＦ１のＱＣ端子は、インバータＩＶ４の入力端に接続される。インバータＩＶ４の出力端は、抵抗Ｒ４の一端に接続される。抵抗Ｒ４の他端は、コンデンサＣ２の一端と、インバータＩＶ５の入力端とに接続される。コンデンサＣ２の他端は、接地される。これらのインバータＩＶ４、ＩＶ５、抵抗Ｒ４、コンデンサＣ２は、遅延回路を構成する。

インバータＩＶ３の出力端は、インバータＩＶ６、ＩＶ７の入力端に接続される。インバータＩＶ７の出力端は、抵抗Ｒ５の一端に接続される。抵抗Ｒ５の他端は、コンデンサＣ３の一端と、インバータＩＶ８の入力端とに接続される。コンデンサＣ３の他端は、接地される。これらのインバータＩＶ６、ＩＶ７、抵抗Ｒ５、コンデンサＣ３は、入力信号を遅延して出力する遅延回路を構成する。

インバータＩＶ６の出力端は、ＯＲ回路ＯＲ１の入力端の一方に接続され、インバータＩＶ８の出力端は、ＯＲ回路ＯＲ１の入力端の他方に接続される。これらのインバータＩＶ６、ＩＶ７、ＩＶ８、抵抗Ｒ５、コンデンサＣ３、ＯＲ回路ＯＲ１は、ローパルス信号を生成するエッジ生成回路を構成する。

インバータＩＶ５の出力端は、インバータＩＶ９、ＩＶ１０の入力端に接続される。インバータＩＶ１０の出力端は、抵抗Ｒ６の一端に接続される。抵抗Ｒ６の他端は、コンデンサＣ４の一端と、インバータＩＶ１１の入力端とに接続される。コンデンサＣ４の他端は、接地される。これらのインバータＩＶ１０、ＩＶ１１、抵抗Ｒ６、コンデンサＣ４は、入力信号を遅延して出力する遅延回路を構成する。

インバータＩＶ９の出力端は、ＯＲ回路ＯＲ２の入力端の一方に接続され、インバータＩＶ１１の出力端は、ＯＲ回路ＯＲ１の入力端の他方に接続される。これらのインバータＩＶ９、ＩＶ１０、ＩＶ１１、抵抗Ｒ６、コンデンサＣ４、ＯＲ回路ＯＲ２は、ローパルス信号を生成するエッジ生成回路を構成する。

４つの遅延回路の遅延時間は、開閉装置２０のリレースイッチ２１のオンオフ周期の１／２０に設定されている。

ＯＲ回路ＯＲ１の出力端は、ＡＮＤ回路ＡＮＤ１の入力端の一方と、インバータＩＶ１３の入力端とに接続される。ＯＲ回路ＯＲ２の出力端は、ＡＮＤ回路ＡＮＤ１の入力端の他方と、インバータＩＶ１２の入力端とに接続される。

インバータＩＶ１２の出力端は、フリップフロップＦＦ２のＳ端子に接続される。インバータＩＶ１３の出力端は、フリップフロップＦＦ２のＲ端子に接続される。フリップフロップＦＦ２のＱ端子は、ＮＯＲ回路ＮＯＲ１の入力端の一方に接続される。フリップフロップＦＦ２のＱＣ端子は、ＮＯＲ回路ＮＯＲ２の入力端の一方に接続される。ＮＯＲ回路ＮＯＲ１の入力端の他方と、ＮＯＲ回路ＮＯＲ２の入力端の他方と、スイッチＳＷ３、ＳＷ４の開閉制御端子と、インバータＩＶ１４の入力端とは、抵抗Ｒ１０の他端に接続される。

インバータＩＶ１４の出力端は、スイッチＳＷ５の開閉制御端子に接続される。ＮＯＲ回路ＮＯＲ１の出力端は、スイッチＳＷ２の開閉制御端子に接続される。ＮＯＲ回路ＮＯＲ２の出力端は、スイッチＳＷ１の開閉制御端子に接続される。

ここで、図１の開閉検知回路７０は、図２では、抵抗Ｒ１と、抵抗Ｒ２と、インバータＩＶ１と、フリップフロップＦＦ１とによって構成される回路部分に相当する。図１のスイッチ制御回路６０は、図２において、抵抗Ｒ１、Ｒ２、インバータＩＶ１、ＩＶ１４、フリップフロップＦＦ１を除いた回路部分に相当する。

抵抗計測値の誤差を小さくするために、抵抗Ｒ１、Ｒ２は、数Ω程度の芯線１１、１２の導通抵抗より十分大きな値にする必要がある。また、スイッチＳＷ３、ＳＷ４が開状態になった場合であっても、フリップフロップＦＦ１が一つ前の状態を保持することを確保する必要がある。そこで、本実施形態では、抵抗Ｒ１＝１ｋΩ、抵抗Ｒ２＝１００ｋΩとする。

以下、上記構成を有するケーブル特性試験システム１の動作を説明する。

なお、理解を容易にするため、試験対象となる芯線１１、１２に異常がなく、開閉装置２０のリレースイッチ２１が閉状態のときに、試験装置３０の試験開始スイッチが押下された場合（動作パターン１）、リレースイッチ２１が開状態のときに、試験開始スイッチが押下された場合（動作パターン２）、試験対象である芯線１１、１２の間に短絡箇所がある場合（動作パターン３）、試験対象である芯線１１、１２のいずれか一方又は両方に断線箇所がある場合（動作パターン４）の４つの場面に分けて説明する。

図３～図６は、ケーブル特性試験システム１の各部において生成される各種信号を示すタイミングチャートである。図３は動作パターン１の一例、図４は動作パターン２の一例、図５は動作パターン３の一例、図６は動作パターン４の一例を示している。

これらのタイミングチャートでは、縦軸が電圧を示しており、横軸が時間軸を示している。時間軸は基準軸をｔ０として、その基準軸に対する経過時間に応じて時刻ｔ１～ｔ４０の目盛を示している。１つ分の目盛を時間Ｔとする。以下、これらのタイミングチャートに示される各種信号を説明する。

（Ａ）開閉装置２０の開閉状態は、開閉装置２０のリレースイッチ２１が開状態であるか閉状態であるかを示している。開閉装置２０のスイッチ駆動部２２がリレースイッチ２１を予め定められた開閉周期でオンオフ制御することにより、開閉装置２０の開閉状態は開状態と閉状態とを交互に繰り返す。この例では、開閉装置２０の開閉周期が２０Ｔに設定された場合を示している。

（Ｂ）リセット信号は、先に述べたように、リセット回路１１１から出力される信号である。（Ｃ）接続端子３１ａの電位は、接続端子３１ｂの電位を基準とした接続端子３１ａの電位である。接続端子３１ｂは接地されるため、接続端子３１ｂの電位はＧＮＤレベルである。接続端子３１ａの電位は、ケーブル１０の芯線１１、１２の近端１１ｂ、１２ｂ間の電圧すなわち近端電圧と考えてもよい。

ケーブル１０に異常がない場合、芯線１１、１２の近端１１ｂ、１２ｂ間の抵抗は、開閉装置２０のリレースイッチ２１が閉状態での導通抵抗であれば数Ω程度であり、リレースイッチ２１が開状態での絶縁抵抗であれば数ＭΩ程度である。そのため、芯線１１、１２の近端１１ｂ、１２ｂ間に電流生成部４０によって生成された定電流が流れた場合、リレースイッチ２１が閉状態での接続端子３１ａの電位はおよそゼロすなわちＧＮＤレベルとなるのに対し、リレースイッチ２１が開状態での接続端子３１ａの電位はおよそ電源電圧Ｖｃｃとなる。

（Ｄ）ＯＲ１出力信号は、図２のＯＲ回路ＯＲ１の出力端の電位である。（Ｅ）ＯＲ２出力信号は、図２のＯＲ回路ＯＲ２の出力端の電位である。（Ｆ）ＴＲＧ信号は、図２のタイマＩＣ１１０のＴＲＧ端子に入力される信号である。（Ｇ）ＴＨ端子電位は、図２のタイマＩＣ１１０のＴＨ端子の電位である。

（Ｈ）開検知信号は、絶縁抵抗を計測する場合にスイッチＳＷ２を閉状態にする開閉制御信号である。開検知信号は、開閉装置２０の開状態を検知してから予め定められた時間内においてハイレベルであり、その時間内だけスイッチＳＷ２を閉状態にする。一方、開検知信号は、それ以外の時間ではローレベルであり、スイッチＳＷ２を開状態にする。

（Ｉ）閉検知信号は、導通抵抗を計測する場合にスイッチＳＷ１を閉状態にする開閉制御信号である。閉検知信号は、開閉装置２０の閉状態を検知してから予め定められた時間内においてハイレベルであり、その時間内だけスイッチＳＷ１を閉状態にする。一方、開検知信号は、それ以外の時間ではローレベルであり、スイッチＳＷ１を開状態にする。

（Ｊ）入力制御信号は、スイッチ制御回路６０からスイッチＳＷ３、ＳＷ４に入力される開閉制御信号である。また、入力制御信号は、インバータＩＶ１４によって反転された状態でスイッチＳＷ５に入力される開閉制御信号でもある。換言すると、入力制御信号は、スイッチＳＷ３、ＳＷ４とスイッチＳＷ５とのいずれか一方を開状態にして他方を閉状態にする信号である。

これは、近端電圧を開閉検知回路７０に入力するか電圧計９０に入力するかを切り替えることを意味する。入力制御信号は、試験装置３０を開閉検知状態にする場合にハイレベルとなって、スイッチＳＷ３、ＳＷ４を閉状態、スイッチＳＷ５を開状態にする。入力制御信号は、試験装置３０を計測状態にする場合にローレベルとなって、スイッチＳＷ３、ＳＷ４を開状態、スイッチＳＷ５を閉状態にする。なお、開閉検知状態と計測状態とについては後述する。

（Ｋ）異常検知信号は、先に述べたように、ウォッチドッグタイマ１１２からマイコン１００に出力される信号である。

ここで、図３のタイミングチャートを参照しながら、動作パターン１におけるケーブル特性試験システム１の動作を説明する。

なお、初期状態では、タイマＩＣ１１０の出力はローレベルであり、ＮＰＮトランジスタＱ１はオフしており、入力制御信号は図３（Ｊ）に示すようにハイレベルである。このため、図３（Ｈ）、（Ｉ）に示すように、ＮＯＲ回路ＮＯＲ１から出力される開検知信号及びＮＯＲ回路ＮＯＲ２から出力される閉検知信号はローレベルである。

図３（Ａ）では時刻ｔ０から時刻ｔ１０までの期間、開閉装置２０のリレースイッチ２１は閉状態である。この時間のうち、時刻ｔ４のタイミングで試験装置３０の試験開始スイッチが押下されたとする。試験開始スイッチの押下に応答して、リセット回路１１１は、図３（Ｂ）に示すように、リセット信号を、ローレベルからハイレベルとし、タイマＩＣ１１０のリセット状態を解除する。また、試験開始スイッチの押下に応答して、ウォッチドッグタイマ１１２は、監視動作を開始する。

タイマＩＣ１１０のリセット状態が解除されると、試験装置３０は、開閉検知状態となる。開閉検知状態とは、開閉検知回路７０が開閉装置２０の開閉動作すなわち開閉状態の切り替わりを検知する状態である。

図３（Ｈ）、（Ｉ）に示すように、リセット状態の期間と開閉検知状態の期間においては、開検知信号及び閉検知信号は、共にローレベルである。そのため、図１においてスイッチＳＷ１、ＳＷ２は時刻ｔ０から時刻ｔ１１までの時間において開状態である。

一方、図３（Ｊ）に示すように、入力制御信号は時刻ｔ０から時刻ｔ１１までの時間においてハイレベルであるため、図１においてスイッチＳＷ３、ＳＷ４は閉状態である。そのため、図１、図２において、接続端子３１ａには、スイッチＳＷ４と抵抗Ｒ１とを介して電源電圧Ｖｃｃが印加された状態であり、接続端子３１ｂは接地された状態である。

開閉装置２０が閉状態である時刻ｔ０から時刻ｔ１０までの時間において、接続端子３１ａの電位は、抵抗Ｒ１と、抵抗Ｒ２及び芯線１１、１２の導通抵抗の並列回路の合成抵抗とによって決まる電源電圧Ｖｃｃの分圧に応じた値になる。抵抗Ｒ１の抵抗値が１ｋΩであるのに対し、抵抗Ｒ２及び芯線１１、１２の導通抵抗の並列回路の合成抵抗は数Ωである。そのため、接続端子３１ａの電位は、図３（Ｃ）に示すようにほぼゼロのローレベルである。なお、芯線１１、１２の導通抵抗とは、芯線１１と芯線１２の直列抵抗を意味する。

ここで、図３（Ａ）に示すように、時刻ｔ１０のタイミングで開閉装置２０が開状態に切り替わる。そうすると、接続端子３１ａの電位は、抵抗Ｒ１と、抵抗Ｒ２及び芯線１１、１２間の絶縁抵抗の並列回路との合成抵抗とによって決まる電源電圧Ｖｃｃの印加電圧の分圧に応じた値になる。抵抗Ｒ１の抵抗値が１ｋΩであるのに対し、抵抗Ｒ２及び芯線１１、１２間の絶縁抵抗の並列回路の合成抵抗は数百ｋΩ～数ＭΩである。そのため、接続端子３１ａの電位は、図３（Ｃ）に示すように電源電圧Ｖｃｃよりわずかに小さいハイレベルとなる。

このハイレベルの接続端子３１ａの電位はフリップフロップＦＦ１のＳ端子に入力される。また、このハイレベルの接続端子３１ａの電位はインバータＩＶ１によって反転されて、フリップフロップＦＦ１のＲ端子にも入力される。ハイレベルの信号を１、ローレベルの信号を０として説明すると、この場合、フリップフロップＦＦ１には、Ｓ＝１、Ｒ＝０が入力されるため、フリップフロップＦＦ１はＱ＝０→１（立ち上がり信号）、ＱＣ＝１→０（立ち下がり信号）を出力する。

フリップフロップＦＦ１のＱ出力は、インバータＩＶ２、ＩＶ３、抵抗Ｒ３、コンデンサＣ１によって時間Ｔだけ遅延される。この遅延されたＱ出力は、インバータＩＶ６、ＩＶ７に入力される。インバータＩＶ６によって反転された出力と、インバータＩＶ７、ＩＶ８、抵抗Ｒ５、コンデンサＣ３によって遅延された出力とは、ＯＲ回路ＯＲ１によって論理和となって出力される。その結果、図３（Ｄ）に示すようにＯＲ１出力信号は、開閉制御信号が切り替わる時刻ｔ１０より時間Ｔだけ遅延したタイミングである時刻ｔ１１から時刻ｔ１２までの時間までローパルス波形となる。

ＯＲ１出力信号がローパルス波形である場合、ＡＮＤ回路ＡＮＤ１を介して出力されるＴＲＧ信号は、図３（Ｆ）に示すようにローパルス波形となる。上述したように、タイマＩＣ１１０はＴＲＧ信号のローパルス波形の立ち下がりタイミングからコンデンサＣ５を充電する。これにより、ＴＨ端子電位は、図３（Ｇ）に示すように、抵抗Ｒ７とコンデンサＣ５の時定数で決まるカーブで閾値電圧２／３Ｖｃｃまで上昇する。

ＴＨ端子電位が閾値電圧２／３Ｖｃｃに達すると、タイマＩＣ１１０は直ちにコンデンサＣ５に貯まった電荷を放電させる。本実施形態では、充電時間がおよそ５Ｔであり、放電時間をおよそゼロとしている。なお、充電時間と放電時間は変更してもよいが、充電開始から放電終了までの時間が抵抗計測に必要な計測時間より大きく、開閉状態の次の切り替わりが発生する時刻までに終了可能な時間に設定しなければならない。

この充電開始から放電終了までの時間（ｔ１１～ｔ１６）において、開検知信号は、図３（Ｈ）に示すようにハイレベルとなる。この開検知信号がハイレベルとなる時間において、図３（Ａ）に示すように開閉装置２０は開状態であり、スイッチＳＷ２が閉状態となる。そのため、定電流源ＣＣ２から絶縁抵抗計測電流が流れて試験装置３０は芯線１１、１２間の絶縁抵抗を計測する計測状態となる。図３（Ｃ）の接続端子３１ａの電位の時刻ｔ１１から時刻ｔ１６までの「アナログ電圧」とは、芯線１１、１２間の絶縁抵抗に応じた電圧値を意味する。

ここで、図３（Ａ）に示すように、時刻ｔ２０のタイミングで開閉装置２０が閉状態に切り替わる。そうすると、接続端子３１ａの電位は、抵抗Ｒ１と、抵抗Ｒ２及び芯線１１、１２間の絶縁抵抗の並列回路との合成抵抗とによって決まる電源電圧Ｖｃｃの分圧に応じた値になるため、図３（Ｃ）に示すようにＧＮＤよりわずかに大きいローレベルとなる。

このローレベルの接続端子３１ａの電位はフリップフロップＦＦ１のＳ端子に入力される。また、このローレベルの接続端子３１ａの電位はインバータＩＶ１によって反転されて、フリップフロップＦＦ１のＲ端子にも入力される。この場合、フリップフロップＦＦ１には、Ｓ＝０、Ｒ＝１が入力されるため、フリップフロップＦＦ１はＱ＝１→０（立ち下がり信号）、ＱＣ＝０→１（立ち上がり信号）を出力する。

フリップフロップＦＦ１のＱＣ出力は、インバータＩＶ４、ＩＶ５、抵抗Ｒ４、コンデンサＣ２によって時間Ｔだけ遅延される。この遅延されたＱＣ出力は、インバータＩＶ９、ＩＶ１０に入力される。インバータＩＶ９によって反転された出力と、インバータＩＶ１０、ＩＶ１１、抵抗Ｒ６、コンデンサＣ４によって遅延された出力とは、ＯＲ回路ＯＲ２によって論理和となって出力される。その結果、図３（Ｅ）に示すようにＯＲ２出力信号は、次に開閉装置２０の開閉状態が切り替わる時刻ｔ２０よりＴ時間遅延したタイミングである時刻ｔ２１から時刻ｔ２２までの時間までローパルス波形となる。

ＯＲ２出力信号がローパルス波形である場合、ＡＮＤ回路ＡＮＤ１を介して出力されるＴＲＧ信号は、図３（Ｆ）に示すように、ローパルス波形となる。上述したように、タイマＩＣ１１０はＴＲＧ信号のローパルス波形の立ち下がりタイミングからコンデンサＣ５を充電する。これにより、ＴＨ端子電位は、図３（Ｇ）に示すように、抵抗Ｒ７とコンデンサＣ５の時定数で決まるカーブで閾値電圧２／３Ｖｃｃまで上昇する。ＴＨ端子電位が閾値電圧２／３Ｖｃｃに達すると、タイマＩＣ１１０は直ちにコンデンサＣ５に貯まった電荷を放電させる。

この充電開始から放電終了までの時間（ｔ２１～ｔ２６）において、閉検知信号は、図３（Ｉ）に示すようにハイレベルとなり、この閉検知信号がハイレベルとなる時間において、図３（Ａ）に示すように開閉装置２０は閉状態であり、スイッチＳＷ１が閉状態となる。そのため、定電流源ＣＣ１から導通抵抗計測電流が流れて試験装置３０は芯線１１、１２の導通抵抗を計測する計測状態となる。図３（Ｃ）の接続端子３１ａの電位の時刻ｔ２１から時刻ｔ２６までの「アナログ電圧」とは、芯線１１と芯線１２との導通抵抗に応じた電圧値を意味する。

ここで、図３（Ｊ）に示すように、入力制御信号は、試験装置３０が計測状態となる時間（時刻ｔ１１～ｔ１６、ｔ２１～ｔ２６、ｔ３１～ｔ３６）において、ローレベルとなっている。入力制御信号がローレベルとなっているのは、試験装置３０が計測状態となる時間においてタイマＩＣ１１０のＯＵＴ端子からローレベルの信号が出力され、バイポーラトランジスタＱ１がオフとなっているからである。入力制御信号がローレベルである時間では、スイッチＳＷ３、ＳＷ４は開状態、スイッチＳＷ５は閉状態である。一方、それ以外の時間では、入力制御信号がハイレベルであるため、スイッチＳＷ３、ＳＷ４は閉状態、スイッチＳＷ５は開状態である。

そのため、電流生成部４０の定電流源ＣＣ１又は定電流源ＣＣ２からの電流は、試験装置３０が計測状態となる時間では、開閉検知回路７０に流れず、試験装置３０が開閉検知状態となる時間では、開閉検知回路７０に流れる。したがって、開閉検知回路７０に流れる電流が絶縁抵抗又は導通抵抗の計測値に影響を与えることはない。

ここで、図３（Ｋ）に示すように、異常検知信号は、常にハイレベルとなっている。これは、図３（Ｆ）に示すようにＴＲＧ信号にパルス波形が繰り返し発生しているからである。この場合、マイコン１００はケーブル１０の芯線１１、１２に異常なしと判別する。

以上、動作パターン１におけるケーブル特性試験システム１の動作を説明した。なお、時刻ｔ３０以降の動作は、時刻ｔ１０から時刻ｔ３０までの動作の繰り返しである。

ここで、図４のタイミングチャートを参照しながら、動作パターン２におけるケーブル特性試験システム１の動作を説明する。動作パターン２におけるケーブル特性試験システム１の動作は、絶縁抵抗の計測時間と導通抵抗の計測時間の順序が代わるだけであり、基本的には、動作パターン１と同じである。

まず、図４（Ａ）に示すように、開閉制御信号は時刻ｔ０から時刻ｔ１０までの時間においてローレベルの状態である。すなわち、この時間において開閉装置２０のリレースイッチ２１は開状態である。この時間のうち、時刻ｔ４のタイミングで試験装置３０の試験開始スイッチが押下されたとする。そうすると、図４（Ｂ）に示すように、リセット回路１１１のリセット信号は、ローレベルからハイレベルに変化して、タイマＩＣ１１０のリセット状態を解除する。

タイマＩＣ１１０のリセット状態が解除されると、試験装置３０は、開閉検知状態となる。図４（Ｈ）、（Ｉ）に示すように、リセット状態の時間と開閉検知状態の時間において、開検知信号及び閉検知信号は、ローレベルである。そのため、図１においてスイッチＳＷ１、ＳＷ２は時刻ｔ０から時刻ｔ１１までの時間において開状態である。

一方、図４（Ｊ）に示すように、入力制御信号は時刻ｔ０から時刻ｔ１１までの時間においてハイレベルであるため、図１においてスイッチＳＷ３、ＳＷ４は閉状態である。そのため、図１、図２において、接続端子３１ａには、スイッチＳＷ４と抵抗Ｒ１とを介して電源電圧Ｖｃｃが印加された状態であり、接続端子３１ｂは接地された状態である。

開閉装置２０が開状態である時刻ｔ０から時刻ｔ１０までの時間において、接続端子３１ａの電位は、抵抗Ｒ１と、抵抗Ｒ２及び芯線１１、１２間の絶縁抵抗の並列回路の合成抵抗とによって決まる電源電圧Ｖｃｃの分圧である。そのため、接続端子３１ａの電位は、図４（Ｃ）に示すようにＶｃｃよりわずかに小さいハイレベルである。

ここで、図４（Ａ）に示すように、時刻ｔ１０のタイミングで開閉制御信号がローレベルからハイレベルに切り替わって、開閉装置２０が閉状態になったとする。そうすると、接続端子３１ａの電位は、抵抗Ｒ１と、抵抗Ｒ２及び芯線１１、１２の導通抵抗の並列回路との合成抵抗とによって決まる電源電圧Ｖｃｃの分圧であるため、図４（Ｃ）に示すようにほぼゼロに近いローレベルとなる。

このローレベルの接続端子３１ａの電位は、フリップフロップＦＦ１のＳ端子に入力される。また、このローレベルの接続端子３１ａの電位は、インバータＩＶ１によって反転されて、フリップフロップＦＦ１のＲ端子にも入力される。この場合、フリップフロップＦＦ１には、Ｓ＝０、Ｒ＝１が入力されるため、フリップフロップＦＦ１はＱ＝１→０（立ち下がり信号）、ＱＣ＝０→１（立ち上がり信号）を出力する。

フリップフロップＦＦ１のＱＣ出力は、インバータＩＶ４、ＩＶ５、抵抗Ｒ４、コンデンサＣ２によって遅延される。この遅延されたＱＣ出力は、インバータＩＶ９、ＩＶ１０に入力される。インバータＩＶ９によって反転された出力と、インバータＩＶ１０、ＩＶ１１、抵抗Ｒ６、コンデンサＣ４によって遅延された出力とは、ＯＲ回路ＯＲ２によって論理和となって出力される。その結果、図４（Ｅ）に示すようにＯＲ２出力信号は、開閉制御信号が切り替わる時刻ｔ１０より時間Ｔだけ遅延したタイミングである時刻ｔ１１から時刻ｔ１２までの時間までローパルス波形となる。

ＯＲ２出力信号がローパルス波形である場合、図４（Ｆ）に示すように、ＴＲＧ信号もローパルス波形となる。このＴＲＧ信号のローパルス波形の立ち下がりタイミングからコンデンサＣ５の充電が始まり、ＴＨ端子電位は、図４（Ｇ）に示すように閾値電圧２／３Ｖｃｃまで上昇する。ＴＨ端子電位が閾値電圧２／３Ｖｃｃに達すると、タイマＩＣ１１０は直ちにコンデンサＣ５に貯まった電荷を放電させる。

この充電開始から放電終了までの時間（ｔ１１～ｔ１６）において、閉検知信号は、図４（Ｉ）に示すようにハイレベルとなり、スイッチＳＷ１が閉状態となる。そのため、定電流源ＣＣ１から導通抵抗計測電流が流れて、試験装置３０は芯線１１、１２の導通抵抗を計測する計測状態となる。図４（Ｃ）の接続端子３１ａの電位の時刻ｔ１１から時刻ｔ１６までの「アナログ電圧」とは、芯線１１、１２の導通抵抗に応じた電圧値を意味する。

ここで、図４（Ａ）に示すように、時刻ｔ２０のタイミングで開閉制御信号がローレベルからハイレベルに切り替わって、開閉装置２０が開状態になったとする。そうすると、接続端子３１ａの電位は、抵抗Ｒ１と、抵抗Ｒ２及び芯線１１、１２間の絶縁抵抗の並列回路との合成抵抗とによって決まる電源電圧Ｖｃｃの分圧であるため、図４（Ｃ）に示すようにハイレベルとなる。

このハイレベルの接続端子３１ａの電位は、フリップフロップＦＦ１のＳ端子に入力される。また、このハイレベルの接続端子３１ａの電位は、インバータＩＶ１によって反転されて、フリップフロップＦＦ１のＲ端子にも入力される。この場合、フリップフロップＦＦ１には、Ｓ＝１、Ｒ＝０が入力されるため、フリップフロップＦＦ１はＱ＝０→１（立ち上がり信号）、ＱＣ＝１→０（立ち下がり信号）を出力する。

フリップフロップＦＦ１のＱＣ出力は、インバータＩＶ４、ＩＶ５、抵抗Ｒ４、コンデンサＣ２によって遅延される。この遅延されたＱＣ出力は、インバータＩＶ９、ＩＶ１０に入力される。インバータＩＶ９によって反転された出力と、インバータＩＶ１０、ＩＶ１１、抵抗Ｒ６、コンデンサＣ４によって遅延された出力とは、ＯＲ回路ＯＲ２によって論理和となって出力される。その結果、図４（Ｄ）に示すようにＯＲ１出力信号は、次に開閉制御信号が切り替わる時刻ｔ２０よりＴ時間遅延したタイミングである時刻ｔ２１から時刻ｔ２２までの時間までローパルス波形となる。

ＯＲ１出力信号がローパルス波形である場合、図４（Ｆ）に示すように、ＴＲＧ信号もローパルス波形となる。上述したように、タイマＩＣ１１０はＴＲＧ信号のローパルス波形の立ち下がりタイミングからコンデンサＣ５を充電する。これにより、ＴＨ端子電位は、図４（Ｇ）に示すように、抵抗Ｒ７とコンデンサＣ５の時定数で決まるカーブで閾値電圧２／３Ｖｃｃまで上昇する。ＴＨ端子電位が閾値電圧２／３Ｖｃｃに達すると、タイマＩＣ１１０は直ちにコンデンサＣ５に貯まった電荷を放電させる。

この充電開始から放電終了までの時間（ｔ２１～ｔ２６）において、開検知信号は、図４（Ｈ）に示すようにハイレベルとなり、この開検知信号がハイレベルとなる時間において、図４（Ａ）に示すように開閉装置２０は開状態であり、スイッチＳＷ２が閉状態となる。そのため、定電流源ＣＣ１から絶縁抵抗計測電流が流れて試験装置３０は芯線１１、１２間の絶縁抵抗を計測する計測状態となる。図４（Ｃ）の近端電圧の時刻ｔ２１から時刻ｔ２６までの「アナログ電圧」とは、芯線１１と芯線１２との絶縁抵抗に応じた電圧値を意味する。

ここで、図４（Ｊ）に示すように、入力制御信号は、動作パターン１の場合と同様になる。そのため、開閉検知回路７０に流れる電流が絶縁抵抗又は導通抵抗の計測値に影響を与えることはない。また、図４（Ｋ）に示すように、異常検知信号は、動作パターン１の場合と同様に常にハイレベルとなっている。そのため、マイコン１００はケーブル１０の芯線１１、１２に異常なしと判別する。なお、時刻ｔ３０以降の動作は、時刻ｔ１０から時刻ｔ３０までの動作の繰り返しである。

以上、動作パターン２におけるケーブル特性試験システム１の動作を説明した。以下、動作パターン３、４におけるケーブル特性試験システム１の動作を説明する。

まず、図５を参照しながら、動作パターン３の場合を説明する。時刻ｔ４のタイミングで試験装置３０の電源スイッチが押下されたとする。そうすると、図５（Ｂ）に示すように、リセット回路１１１のリセット信号は、ローレベルからハイレベルに変化して、タイマＩＣ１１０のリセット状態を解除する。リセット状態が解除されると、試験装置３０は開閉検知状態となる。

しかし、動作パターン３では、開閉装置２０の開閉状態によらず、芯線１１、１２間が常に短絡している状態である。そのため、図５（Ｃ）に示すように、接続端子３１ａの電位は常にゼロに近いローレベルとなる。この場合、図５（Ｆ）に示すように、ＴＲＧ信号にパルス波形が発生しない。

この状態は、リセット信号によるリセット状態が時刻ｔ４のタイミングで解除された場合に、ウォッチドッグタイマ１１２の予め定められた時間（時刻ｔ４～ｔ２２）を過ぎても維持される。その結果、図５（Ｋ）に示すように、異常検知信号は、パルス波形を含む波形となる。この場合、マイコン１００は、入力された異常検知信号に基づいて、ケーブル１０の芯線１１、１２に異常ありと判別する。

次に、図６を参照しながら、動作パターン４の場合を説明する。時刻ｔ４のタイミングで試験装置３０の試験開始スイッチが押下されたとする。そうすると、図６（Ｂ）に示すように、リセット信号は、ローレベルからハイレベルに変化して、タイマＩＣ１１０のリセット状態を解除する。リセット状態が解除されると、試験装置３０は開閉検知状態となる。

しかし、動作パターン４では、開閉装置２０の開閉状態によらず、芯線１１、１２間が常に絶縁状態である。そのため、図６（Ｃ）に示すように、接続端子３１ａの電位は常に電源電圧Ｖｃｃに近いハイレベルとなる。この場合、図６（Ｆ）に示すように、ＴＲＧ信号にパルス波形が発生しない。

この状態は、リセット信号が時刻ｔ４のタイミングで解除された場合に、ウォッチドッグタイマ１１２の予め定められた時間（時刻ｔ４～ｔ２２）を過ぎても維持される。その結果、図６（Ｋ）に示すように、異常検知信号は、パルス波形を含む波形となる。この場合、マイコン１００は、入力された異常検知信号に基づいて、ケーブル１０の芯線１１、１２に異常ありと判別する。

ここまでで、ケーブル特性試験システム１の動作を説明した。次に、このような動作を行う開閉装置２０と試験装置３０とを使用して、ケーブル１０の特性を試験する方法を説明する。

まず、計測実施者は、ケーブル１０内の芯線１１、１２の遠端１１ａ、１２ａを、開閉装置２０の接続用端子２１ａ、２１ｂにそれぞれ接続し、開閉装置２０の電源スイッチをオンにする。これにより、開閉装置２０のリレースイッチ２１は、周期的にオンとオフを繰り返す状態になる。

次に計測実施者は、ケーブル１０の近端側に移動し、ケーブル１０内の芯線１１、１２の近端１１ｂ、１２ｂを計測装置３０に接続する。そして、計測実施者が試験装置３０の試験開始スイッチをオンにすると、図７に示す試験装置３０の制御処理が開始する。

まず、試験装置３０は、リセット状態を解除する（ステップＳ１０１）。これにより、試験装置３０は開閉検知状態となる（ステップＳ１０２）。この開閉検知状態において、予め定められた時間内に試験装置３０のＴＲＧ端子電位にパルス波形が発生した場合（ステップＳ１０３；Ｙｅｓ）、試験装置３０は、第１の計測状態となる（ステップＳ１０４）。第１の計測状態とは、図３に示す動作パターン１の場合には、絶縁抵抗の計測状態であり、図４に示す動作パターン２の場合には、導通抵抗の計測状態である。

第１の計測状態は、コンデンサＣ５の充電及び放電が完了するまで継続する。コンデンサＣ５の放電が終了すると、試験装置３０は再び開閉検知状態となる（ステップＳ１０５）。この状態において、試験装置３０のＴＲＧ端子電位にパルス波形が発生したことを契機に試験装置３０は、第２の計測状態となる（ステップＳ１０６）。第２の計測状態とは、図３に示す動作パターン１の場合には、導通抵抗の計測状態であり、図４に示す動作パターン２の場合には、絶縁抵抗の計測状態である。なお、第２の計測状態は、第１の計測状態とは異なる計測状態ともいえる。例えば、第１の計測状態が導通抵抗の計測状態であれば、第２の計測状態は絶縁抵抗の計測状態である。

第２の計測状態は、コンデンサＣ５の充電及び放電が完了するまで継続する。コンデンサＣ５の放電が終了すると、試験装置３０は再び開閉検知状態となる（ステップＳ１０７）。以後は、ステップＳ１０４～Ｓ１０７の繰り返しとなる。

一方、ステップＳ１０２の開閉検知状態において、予め定められた時間内に試験装置３０のＴＲＧ端子電位にパルス波形が発生しない場合（ステップＳ１０３；Ｎｏ）、試験装置３０の開閉検知回路７０は、試験装置３０のマイコン１００に、パルス波形を含む異常検知信号を出力する（ステップＳ１０８）。試験装置３０のマイコン１００は、その異常検知信号に基づいて、異常があることを表示装置に表示させる（ステップＳ１０９）。この場合、試験装置３０の制御処理が終了となる。

以上説明したように、試験装置３０の開閉検知回路７０は、ケーブル１０の芯線１１、１２の遠端１１ａ、１２ａ間で開閉を行う開閉装置２０の開閉動作を、接続端子３１ａの電位に基づいて検知する。接続端子３１ａの電位は、ケーブル１０の芯線１１、１２の近端１１ａ、１２ａ間の導通状態を示す近端電圧である。すなわち、試験装置３０はケーブル１０の芯線１１、１２の近端１１ａ、１２ａ間の導通状態に基づいて開閉装置２０の開閉動作を検知している。そのため、試験装置３０は、開閉装置２０と試験装置３０との間で通信を行う場合に比べて、より直接的に開閉装置２０の開閉動作を検知することができる。

また、試験装置３０のスイッチ制御回路６０は、開閉検知回路７０の開閉検知状態と、芯線１１、１２の遠端１１ａ、１２ａの導通抵抗の計測状態と、芯線１１、１２の遠端１１ａ、１２ａ間の絶縁抵抗の計測状態とのいずれか１つを選択するようにスイッチ制御を行う。そのため、開閉装置２０が開状態である場合の計測データと、開閉装置２０が閉状態である場合の計測データとが混在することによる計測不良を防止しつつ、ケーブルの特性を試験することが可能となる。

（変形例）
以下、図８～図１２を参照しながら、変形例に係る制御部８０について説明する。この制御部８０は、試験装置３０において制御部５０に代えて使用することができる。なお、制御部８０において、上記実施形態の制御部５０と共通する構成要素については、上記実施形態と同一の符号を付す。また、上記実施形態及び以下の変形例は、特に明示する場合を除き、任意に組み合わせ可能なものとする。

図８に示すように、制御部８０では、図２に示す制御部５０の４つの遅延回路部分が、シフトレジスタ１１３、１１４、１１５、１１６に変更されている。制御部８０では、制御部５０のタイマＩＣ１１０と、コンデンサＣ５と、抵抗Ｒ７と、抵抗Ｒ８とによって構成されるタイマ回路部分が、タイマ回路１２０に変更されている。制御部８０では、制御部５０のバイポーラトランジスタＱ１と、抵抗Ｒ９とによって構成されるスイッチング回路部分が、Ｐチャネル型のＭＯＳ－ＦＥＴであるＭ１、Ｍ２に変更されている。

制御部８０は、制御部５０の内部でクロック信号を生成するタイプのウォッチドッグタイマ１１２の代わりに、クロック信号が外部から入力されるタイプのウォッチドッグタイマ１１７を備えている。さらに、制御部８０は、シフトレジスタ１１３、１１４、１１５、１１６とタイマ回路１２０とウォッチドッグタイマ１１７と、にクロック信号を供給するための発振回路１１８及び分周回路１１９を備える。

制御部８０は、アナログ回路を含む制御部５０とは異なり、アナログ回路を含まないデジタル回路によって構成されている。制御部５０と制御部８０とを比較すると、制御部５０は、特殊な部品を含まず、汎用されている素子、ディスクリート部品のみによって構成できる点で有利である。制御部８０は、アナログ回路を含まないために基板面積を縮小できる点で有利である。

制御部８０の動作は、基本的には制御部５０と同じである。そのため、制御部８０の構成のうち、制御部５０と相違する点だけ説明する。

まず、シフトレジスタ１１３の構成例を説明する。なお、シフトレジスタ１１４、１１５、１１６は、シフトレジスタ１１３と同じ構成を有する。

シフトレジスタ１１３は、図９に示すようにＤ型のフリップフロップＦＦ３、ＦＦ４、ＦＦ５を備える。シフトレジスタ１１３のＣＬＫ入力端子にはクリック信号ＣＬＫが入力される。このクリック信号ＣＬＫは、フリップフロップＦＦ３、ＦＦ４、ＦＦ５のそれぞれのＴ端子に入力される。シフトレジスタ１１３は、入力端子から入力された入力信号（ＩＮ）を遅延して出力端子から出力信号（ＯＵＴ）として出力する。

図１０は、シフトレジスタ１１３の動作の一例を示すタイミングチャートである。入力信号が、図１０（Ａ）に示すように、ハイパルス信号であるとする。このハイパルス信号は、図１０（Ｃ）に示す出力信号では、入力信号よりも時間Ｔｄだけ遅延している。フリップフロップＦＦ３は、入力信号に変化があった場合、次のクリック信号ＣＬＫの立ち上がりタイミングでその変化を出力信号に反映させる。フリップフロップＦＦ４、ＦＦ５も同様に動作する。そのため、この例における遅延時間Ｔｄは、入力信号のハイパルス信号の立ち上がりタイミングから、図１０（Ｂ）に示すクロック信号のクロックパルスの３つ目の立ち上がりタイミングまでの時間に相当する。

なお、図９に示すシフトレジスタ１１３は、３つのフリップフロップＦＦ３、ＦＦ４、ＦＦ５を備えている。しかし、シフトレジスタ１１３が備えるフリップフロップは、所望の遅延時間とクロック周期とに応じた個数であればよい。

次に、タイマ回路１２０の構成例を説明する。図１１に示すように、タイマ回路１２０は、論理回路から構成されるカウンタ回路１３０と、ＲＳ型のフリップフロップＦＦ６とを備える。

タイマ回路１２０のＣＬＫ入力端子にはクリック信号ＣＬＫが入力される。タイマ回路１２０のＴＲＧ端子にはＴＲＧ信号が入力される。タイマ回路１２０のＲＳＴ端子にはリセット信号が入力される。フリップフロップＦＦ６のＱ端子からの出力信号は、タイマ回路１２０の出力端子から出力信号（ＯＵＴ）として出力される。

図１２は、タイマ回路１２０の動作の一例を示すタイミングチャートである。図１２（Ａ）に示すように、リセット信号がローレベルからハイレベルになると、図１２（Ｃ）に示すように、予め定められた時間経過後にＴＲＧ信号がローパルス信号となる。このローパルス信号の立ち下がりタイミングを契機にカウンタ回路１３０は、クロック信号ＣＬＫのクロックパルスのカウントを開始する。カウント回路１３０は、予め定められた数だけクロックパルスをカウントするとカウントを終了する。カウント回路１３０がカウントしている時間において、タイマ回路１２０は、図１２（Ｄ）に示すようにハイパルス信号を出力する。

以上、変形例に係る制御部８０について説明した。なお、本発明は、上記実施形態、上記変形例に限定されず、本発明の要旨を逸脱しない範囲での種々の変更が可能である。以下、さらなる変形例について説明する。

上記実施形態では、ケーブル特性試験システム１は、２本の芯線１１、１２を有するケーブル１０のケーブル特性を測定する例について説明した。しかし、本発明はこれに限らず、３本以上の芯線を有するケーブルのケーブル特性を試験できるように拡張することもできる。この場合、開閉装置２０は、リレースイッチ２１に代えて、３つ以上のスイッチを備える。これらの３つ以上のスイッチは、接続されたすべての芯線ペア（配線ペア）が、それぞれ異なるタイミングで短絡又は開放させる。

上記実施形態において、リレースイッチ２１、スイッチＳＷ１～ＳＷ４は、半導体スイッチに変更してもよい。

上記実施形態において、マイコン１００は、表示装置を備え、異常検知信号に基づく異常の有無の判別結果を表示装置に表示させている。しかし、本発明はこれに限られない。例えば、マイコン１００は音声出力装置を備え、音声出力装置に異常の有無の判別結果を出力させてもよい。また、電圧計９０は異常の有無を外部装置に出力してもよい。

上記実施の形態においては、定電流源ＣＣ１、ＣＣ２を配置したが、これらは共通でもよい。また、芯線１１、１２の抵抗あるいは導通状態を検出する計測手段の構成は、上記構成に限定されず、その物理的特性を計測できるならば、任意である。例えば、芯線１１、１２の近端間に定電圧を印加し、芯線１１、１２に流れる電流を測定することにより、抵抗あるいは導通状態を検出してもよい。また、電源電圧Ｖｃｃを例示したが、これらは電源電圧から生成された任意の基準電圧に置換してもよい。

また、上記実施形態では、試験装置３０は、ケーブル１０の異常の有無を検知する構成としているが、異常の内容を検知する構成であってもよい。例えば、異常検知信号にパルス波形が含まれ、かつ接続端子３１ａの電位がハイレベルの状態であれば、試験装置３０は、異常が断線であることを示す判別結果を出力してもよい。異常検知信号にパルス波形が含まれ、かつ接続端子３１ａの電位がローレベルの状態であれば、試験装置３０は、異常が短絡であることを示す判別結果を出力してもよい。

ただし、通常、ユーザは、ケーブル１０に異常の有無だけわかれば、ケーブル１０を交換すべきかどうかを判断できる。すなわち、異常が短絡であるか断線であるかに関わらずケーブル１０に異常があれば、ユーザはケーブル１０を交換する。そのため、異常の内容まで検知して出力する構成は必須ではない。また、試験装置３０にそのような構成がなくても、接続端子３１ａの電位、即ちケーブル１０の芯線１１、１２の近端１１ａ、１２ａ間の近端電圧を他の装置によって計測すれば、ユーザは異常の内容を分析することができる。

１ケーブル特性試験システム、１０ケーブル、１１、１２芯線（配線）、１１ａ，１２ａ遠端、１１ｂ，１２ｂ近端、２０開閉装置、２１リレースイッチ、２１ａ，２１ｂ接続用端子、２２スイッチ駆動部、３０試験装置、３１ａ，３１ｂ接続端子、４０電流生成部、５０，８０制御部、６０スイッチ制御回路、７０開閉検知回路、９０電圧計、１００マイコン、１１０タイマＩＣ、１１１リセット回路、１１２，１１７ウォッチドッグタイマ、１１３，１１４，１１５，１１６シフトレジスタ、１１８発振回路、１１９分周回路、１２０タイマ回路、１３０カウンタ回路

Claims

ケーブルの２本の配線の近端に接続され、該ケーブルの特性試験を行う試験装置であって、
前記２本の配線の遠端間を周期的に短絡又は開放する開閉装置の開閉動作を、該２本の配線の導通状態に基づいて検知する開閉検知回路と、
前記２本の配線の近端間の導通抵抗又は前記２本の配線間の絶縁抵抗を計測する計測手段と、
前記開閉検知回路に前記開閉装置の開閉動作を検知させ、前記開閉検知回路が前記開閉装置の開状態から閉状態への切り替わりを検知した場合に前記計測手段に前記導通抵抗を計測させ、前記開閉検知回路が前記開閉装置の閉状態から開状態への切り替わりを検知した場合に前記計測手段に前記絶縁抵抗を計測させる切替制御回路と、
を備え、
前記切替制御回路は、
前記開閉検知回路に前記開閉装置の開閉動作を検知させる場合には、前記開閉検知回路と前記２本の配線のいずれか一方の近端との接続を短絡し、
前記導通抵抗又は前記絶縁抵抗を計測する場合には、前記開閉検知回路と前記２本の配線のいずれか一方の近端との接続を開放する、
試験装置。
前記切替制御回路は、
前記計測手段に前記導通抵抗を計測させた後に前記開閉検知回路が前記開閉装置の閉状態から開状態への切り替わりを検知した場合に前記計測手段に前記絶縁抵抗を計測させ、
前記計測手段に前記絶縁抵抗を計測させた後に前記開閉検知回路が前記開閉装置の開状態から閉状態への切り替わりを検知した場合に前記計測手段に前記導通抵抗を計測させる、
請求項１に記載の試験装置。
前記計測手段に前記導通抵抗又は前記絶縁抵抗を計測させる時間は、前記開閉装置の開閉動作の開閉周期より短く、
前記切替制御回路は、
前記計測手段に前記導通抵抗又は前記絶縁抵抗を計測させた直後の前記開閉装置の開閉動作を前記開閉検知回路に検知させる、
請求項１又は２に記載の試験装置。
前記切替制御回路は、前記開閉検知回路が予め定められた時間内に前記開閉装置の開閉動作を検知しない場合に、前記ケーブルに異常があることを示す信号を出力する、
請求項１から３のいずれか１項に記載の試験装置。
請求項１から４のいずれか１項に記載の試験装置と、
前記２本の配線の遠端間を周期的に短絡又は開放する開閉装置と、
を備えるケーブル特性試験システム。
ケーブルの２本の配線の近端において、該ケーブルの特性試験を行うケーブル特性試験方法であって、
前記２本の配線の遠端間の周期的な短絡又は開放を、該２本の配線の近端間の導通状態に基づいて検知する開閉検知回路により検知する検知ステップと、
前記２本の配線の近端間の導通抵抗を計測する導通抵抗計測ステップと、
前記２本の配線間の絶縁抵抗を計測する絶縁抵抗計測ステップと、
を含み、
前記検知ステップでは、前記開閉検知回路と前記２本の配線のいずれか一方の近端との接続を短絡し、
前記導通抵抗計測ステップ及び絶縁抵抗計測ステップでは、前記開閉検知回路と前記２本の配線のいずれか一方の近端との接続を開放する、
ケーブル特性試験方法。