JP4072243B2 - 振動型アクチュエータの駆動回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、振動型アクチュエータの駆動回路に関するものである。
【０００２】
【従来の技術】
従来、振動型アクチュエータの駆動回路は個別電子部品を組み合わせた構成となっており、電力増幅手段と、振動型アクチュエータの動作を制御するCPUや発振手段等は別々の部品を接続して用いていた。又、駆動回路を構成する発振手段は従来VCOを用いたものや高周波のパルス信号を分周して出力するものが用いられていた。
【０００３】
【発明が解決しようとする課題】
上記従来装置では、複数の部品に分かれることから、回路基板への実装面積が広くなってしまい、且つ部品実装に時間がかかるため回路基板の製造コストが上がってしまう問題があった。またアナログの発振手段は周波数の温度依存性が高いため、電力増幅手段と一体にすると周波数精度が悪くなり、水晶発振子を用いたVCOは周波数の設定範囲が狭いと言う問題があった。またディジタル的に水晶発振器の周波数を分周して周波数を設定する場合は周波数の分解能が低く振動型アクチュエータの速度を制御するには不向きであると言う問題があった。またレートマルチプライアーのようなデジタル的なパルス発生手段でありながら周波数の分解能を擬似的に高くする方法は比較的良い性能を発揮するが、周波数を小刻みに振るためビートによる可聴音を発生する問題がある。また、複数のアクチュエータに対して、その動作をそれぞれのアクチュエータに対して設けられた駆動回路により制御させる場合、外部回路との通信を行う必要があるが、その通信における構成が複雑化するとこれらの駆動回路を放熱手段上に配設させる際の接続構成が複雑となる問題がある。
【０００４】
【課題を解決するための手段】
上記目的を達成する為、本出願に係る請求項１に記載の発明は、振動型アクチュエータの振動体に振動を励起するために、前記振動体の電気−機械エネルギー変換手段に駆動信号を印加する振動型アクチュエータの駆動回路を各振動型アクチュエータに対してそれぞれ設け、各振動型アクチュエータを駆動する振動型アクチュエータ駆動システムにおいて、各駆動回路の構成として、所望の周波数で位相の異なる複数のパルス信号を発生するパルス生成手段と、外部回路との通信を行う制御手段と、前記複数のパルス信号をそれぞれ電力増幅した交流電圧を前記電気−機械エネルギー変換手段に供給する電力増幅手段を設け、各駆動回路のパルス生成手段及び制御手段及び電力増幅手段を金属板またはセラミック板またはケース状の放熱手段の上に構成するとともに、前記制御手段と前記外部回路との通信をシリアル通信で指令用の送信信号を、各駆動回路に並列に伝達し、各駆動回路からのステータス確認用の受信信号の外部回路への伝達は各駆動回路を直列に接続し、接続の順番で受信信号を前記外部回路へ送出することを特徴とするものである。
同様に本出願に係る請求項２に記載の発明は、振動型アクチュエータの振動体に振動を励起するために、前記振動体の電気−機械エネルギー変換手段に駆動信号を印加する振動型アクチュエータの駆動回路を各振動型アクチュエータに対してそれぞれ設け、各振動型アクチュエータを駆動する振動型アクチュエータ駆動システムにおいて、各駆動回路の構成として、所望の周波数で位相の異なる複数のパルス信号を発生するパルス生成手段と、外部回路との通信を行う制御手段と、前記複数のパルス信号をそれぞれ電力増幅した交流電圧を前記電気−機械エネルギー変換手段に供給する電力増幅手段を設け、各駆動回路のパルス生成手段及び制御手段及び電力増幅手段を金属板またはセラミック板またはケース状の放熱手段の上に構成するとともに、前記制御手段と前記外部回路との通信をパラレル通信で行ない、指令用の送信信号及びステータス確認用の受信信号は同じ信号線を共用する各駆動回路に並列に接続し、前記外部回路が出力する通信方向切り替え信号で送受信を切り替えることを特徴とするものである。
【０００５】
【発明の実施の形態】
（第1の実施の形態）
図1は、本発明の第1の実施の形態を示す構成図で、図1において、1は放熱手段である銅等の金属板、該放熱板はセラミック板でもよい。2は所望の周波数で位相の異なる2相のパルス信号を発生するパルス生成手段、3は前記複数のパルス信号を電力増幅するハーフブリッジ回路である。パルス生成手段2とハーフブリッジ回路3はそれぞれ単一のICを構成するシリコンチップである。4は外部指令を伝えると共に、ハーフブリッジ回路3の出力を取り出すための電極、5はパルス生成手段2とハーフブリッジ回路3と電極4の相互間を電気的に接続する金又はアルミ等で出来たボンディング・ワイヤー、6は振動型アクチュエータ、7は電極4と金属板1及び、金属板1上の回路全てを覆うように構成された樹脂部材で、金属板1上の回路は電極4と金属板1の一部以外は全て樹脂部材7で覆われている。ここで、4−1は接地用電極で後述する不図示の二つの電源のグランド端子に接続されおり、金属板1を接地している。パルス生成手段2は5V電源で動作し、電極4−2から5V電源が供給されている。電極4−3はパルス生成手段2の出力する2相のパルスの周波数を設定する信号が接続されている。電極4−4はパルス生成手段2の出力のON／OFFを制御する信号が接続されている。パルス生成手段2の2相のパルス信号はボンディング・ワイヤー5−2を介して増幅回路としてのハーフブリッジ回路3に接続され、電力増幅されて電極4−6、4−7より出力される。電極4−5は24V電源が供給されており、ハーフブリッジ回路3は、ボンディング・ワイヤー5−2を介して供給される振幅が5Vのパルス信号を24Vの振幅のパルス信号に変換して電極4−6、4−7から出力する。電極4−6、4−7から出力される交流電圧は振動型アクチュエータ6のA相とB相にそれぞれ印加されている。図2はパルス生成手段の回路例を示す回路図である。8は基準パルス信号を発生するための公知の電圧制御型発振器（VＣO）、62はVCO8の出力パルス信号を入力し設定された分周率で分周して振動型アクチュエータを駆動する周波数で２相の位相の異なるパルス信号を生成する分周移相手段である。VＣＯ8は電極4−3から入力される周波数制御信号によって所望の周波数を出力するように制御されている。VCO8の出力は分周移相手段62に入力され所定の分周率で分周され、2つの90度位相の異なるパルス信号に分けられて出力される。図3はハーフブリッジ回路3の例を示す回路図で、12、13、17、18はDMOS構造のNチャンネルのMOSFETで2相分のハーフブリッジ回路を構成している。MOSFETのオン抵抗は電力的な制約から少なくとも1.2Ω以下が望ましく、チップ面積の制約と出力電力を大きくしたいことを考慮すると、0.2〜0.3Ω程度が妥当である。MOSFETの耐圧は40V、60V、80V等が選択出来、24V電源の場合には40Vで良い。電源入力には24Vの不図示の電源が外部電極4を介して接続されている。11、16はMOSFET12、17をドライブするためのハイサイドドライバで、MOSFET12、17のゲートに接続されている。9、14はインバータ、10、15はMOSFET12又は17とMOSFET13又は18が同時にONしないようにパルスを遅延させる為の遅延手段である。図4は振動型アクチュエータの一つである円環型のアクチュエータの例を示す構成図である。図4において100は一つ以上の弾性部材で構成された振動体、101は振動体100に不図示の加圧手段で加圧接触されたロータ、102は振動体100に接着され、ロータ101との間に挟まれている摩擦材、103はロータ101の中心に接続された回転軸、104は振動体100に接着された圧電体である。圧電体104は図5に示す形状で表面が複数の電極に分割されている。またこの電極は2つの駆動用電極グループ（104−a，104−b）と一つのセンサ電極部（104−c）からなっており、以下それぞれ104−aをA相、104−bをB相、104−cをS相と言う。図4に示す振動型アクチュエータは、このA相とB相に時間的位相差が90度の交流電圧を印加することで振動体100に進行性の振動波を発生させ、この振動の力を振動体100に摩擦材102を介して加圧接触しているロータ101へ摩擦力を介して伝達し、ロータ101を回転するように構成されている。このように振動型アクチュエータは、ハーフブリッジ回路3の出力する2相の交流電圧を印加することでロータ101と振動体100が相対的に回転することになる。ここで、振動型アクチュエータ6に印加する電圧の振幅を大きくしたい場合の回路例を図6に示す。図6において、19、20は昇圧用のインダクタで、振動型アクチュエータ6とハーフブリッジ回路3の間にインダクタ19、20を挿入することで、圧電体104の等価静電容量とインダクタ19、20の共振現象によってハーフブリッジ回路3の出力電圧が増幅されて圧電体104に印加される。インダクタ19、20の値は、前記等価静電容量とマッチングをとるが、マッチングの周波数は振動体100の共振周波数より高い領域に設定されており、少なくとも使用温度範囲での等価静電容量と共振周波数の変化を踏まえて全ての使用温度範囲内で共振周波数より高い領域に設定されている。又、動作モードの反共振周波数より高い領域にマッチングすることで、温度変化によるマッチング特性の変動の影響が軽減され、常に圧電体104に印加する電圧振幅を安定に供給できる。図7はハーフブリッジ回路3の波形を示すタイミングチャートである。遅延手段15によってTdの遅延がそれぞれのパルスに生じ、MOSFET17、18が同時にＯＮしないように遅延時間Tdが設定されている。通常Tdは20nSec〜100nSec程度に設定されている。次に、更に大きな電圧を圧電体104に印加したい場合の回路例を図8に示す。増幅回路としてのハーフブリッジ回路をフルブリッジ回路に変更し、周辺回路もこれにあわせて追加変更したものである。図８において12、13、17、18、24、25、28、29はDMOS構造のNチャンネルのMOSFETで2相分のフルブリッジ回路を構成している。電源入力には24Vの不図示の電源が外部電極4を介して接続されている。11、16、23、27はMOSFET12、17、24、28をドライブするためのハイサイドドライバで、MOSFET12、17、24、28のゲートに接続されている。9、14はインバータ、21、22はMOSFET12、17、24、28とMOSFET13、18、25、29が同時にONしないようにパルスを遅延させる為の遅延手段である。このようにハーフブリッジ回路3の代わりにフルブリッジ回路を用い、インダクタ19、20の代わりにトランス26、30を用いることで、トランス26、30の巻線比の変更によって任意に圧電体104に印加する交流電圧の振幅を設定できる。この際、トランス26、30の特性を調整し、結合係数を0.6〜0.9程度に落とすことで、フルブリッジ回路の出力するパルス波形をなまらせ、圧電体104に印加する電圧波形の高調波成分を減らすことが出来る。また結合係数を下げることは、トランス26、30の出力と圧電体104の間に適当なインダクタ素子を挿入することと等価である。図9に、トランス26、30の出力にインダクタを接続した例を示す。31、32はインダクタである。これでトランス２６，３０の結合係数を下げたことと等価となる。図10は前記フルブリッジ回路の波形を示すタイミングチャートである。ハーフブリッジ回路３の波形と同じようにMOSFETのハイサイドとローサイドが同時にONしないようにTdの遅延がB1、B2、B3、B4に設けられている。
【０００６】
（第2の実施の形態）
図11は、本発明の第2の実施の形態を示す図で、図11において、２，３は前述の実施の形態で説明したシリコンチップである。33は放熱手段であるセラミック板、該放熱手段は金属板でもよい。34は不図示の外部指令手段からの指令を受信して解析し、パルス生成手段2にパルス信号の周波数の指令とパルス信号のON・OFFを指令する制御手段である。複数のICや各種回路部品が小さなセラミック板33上に実装され、ハイブリッドICを構成している。これらは樹脂で覆われる場合もある。ID0、ID1、ID2はこのハイブリッドICを複数接続した場合の識別のためのID番号を設定するためのもので、0から6までの番号が設定される。ID0がLSBで3ビット構成となっている。RxdとSckは通信用信号で、PEは増幅回路としてのハーフブリッジ回路3の出力をON/OFFするための信号である。図12は制御手段の構成を示すブロック図で、図12において、35は不図示の外部指令手段との通信を行う通信手段、36は通信情報を解析する解析手段、37は制御パラメータを記憶する記憶手段である。前記制御パラメータは制御信号として記憶手段37から直接パルス生成手段2に接続されており、パルス信号の周波数、パルス信号のON・OFFが制御される。不図示の外部指令手段との通信には同期シリアル通信を用いているが、公知のRS232CやUSB、又は各種パラレル通信等でも良い。図13に同期シリアル通信の信号波形を示す。前記外部指令手段からの指令はRxdで送信され、Sck信号の立ち上がりエッジに同期して伝達される。同期通信のため高速なシリアル転送が可能である。指令はID番号と制御指令に分かれており、IDが一致した場合に制御指令が実行される。図14は前記振動型アクチュエータ駆動回路を複数接続した場合の接続図である。38〜44は前記振動型アクチュエータの駆動回路で、45〜51は振動型アクチュエータである。それぞれの振動型アクチュエータの駆動回路は固有のID番号が外部電極を通して設定されており、Rxd、Sckは全ての振動型アクチュエータ駆動回路に並列に接続されている。図15は図14の通信波形を示すタイミングチャートである。外部指令手段は指令をID番号に続いて指令を送出し、全ての振動型アクチュエータの駆動回路はこれを受信し、個々のID番号と比較して一致していれば自分に対する指令であると判断し指令を実行する。ここで、ID番号7は全振動型アクチュエータの駆動回路に対する指令である。従って、全ての振動型アクチュエータの駆動回路が指令を実行する。図15の例では、全ての振動型アクチュエータに対してパルス信号をONすることを指示し、次に振動型アクチュエータ38（ID=0）にパルス信号をOFFすることを指示し、次に振動型アクチュエータ41（ID=3）にパルス信号の周波数を指示している。また本実施の形態では、振動型アクチュエータの駆動回路毎に別のセラミック板上に構成されるが、複数の駆動回路をまとめて１つのセラミック板上に構成しても良い。
【０００７】
（第3の実施の形態）
図16は、本発明の第3の実施の形態を示す図で、52は振動型アクチュエータの駆動回路が一体となりICを構成するシリコンチップで、樹脂7でモールドされている。放熱手段としての金属板1上にシリコンチップ52は設けられており、金属板1はシリコンチップ52の実装面の裏面以外は樹脂7でモールドされ、樹脂7でモールドされない金属板1の裏面は、FR4等のガラスエポキシ基板上の広く設けられた放熱用グランドパターンに半田付けされたり、更に大きな放熱用金属を押し付けたりされる。前記金属板はセラミック板でもよい。図17はシリコンチップ52上の回路配置を示す配置図である。図17において、各回路ブロックはシリコンチップ52上の一区画をなしており、シリコンチップ52の大きさは、4mm×6mm程度で線幅0.6μｍ以下のルールで制作されている。図17の各回路ブロックの接続を図18に示す。図19は振動型アクチュエータの構成例を示す構造図である。以下にまず図19を用いて振動型アクチュエータの構造を説明し、その後で図18を用いて図17の各ブロックの動作説明をする。図19において、53は振動型アクチュエータの回転を検出するための公知の光学式ロータリーエンコーダである。A相及びB相に所定の交流電圧を印加すると振動型アクチュエータ6の不図示のロータ101は回転し、ロータ101に接続されている回転軸103を介して光学式ロータリーエンコーダ53に回転が伝達され、振動型アクチュエータの回転速度に応じた周波数のパルス信号を出力する。図18において54は外部電極4-11、4-12を介して振動子が接続され発振器を構成する発振手段、55は水晶又はセラミック製の振動子、56は抵抗とコンデンサによる位相補償用回路である。57はロータリーエンコーダ53の出力するパルス信号の周期を計測するためのカウンタ、58はリセット信号に応じてシリコンチップ52内の各部のリセットを行うリセット回路、59は初期化情報を記憶するフラッシュROM等の記憶手段、60は通信手段、61はロータリーエンコーダ53の出力パルスの周期が不図示の外部指令手段からの速度指令に応じた周期となるように制御する制御手段、62は発振手段54の出力する10MHzのクロックに同期して、制御手段61からの周波数指令に基づいて4相のパルス信号を出力する分周移相手段、63は電力増幅用のフルブリッジ回路、64はチャージポンプ回路、68はシリコンチップの温度を検出するための温度センサである。図18において、不図示の外部5V電源（フルブリッジ回路63以外の電源）が電極4を介して供給されると、リセット回路58は所定時間の間、分周移相手段62、制御手段61、通信手段60、記憶手段59、カウンタ57にリセット信号を送る。次に通信手段60は記憶手段59から初期化情報や設定値を読み取り記憶手段9の動作設定用アドレスに分周移相手段62と制御手段61の初期データを書き込み、各部の初期設定を行う。又、リセット回路58は外部電極4を介して入力されるリセット信号によっても同様の動作を実行する。リセット信号を所定時間以上ローレベルに設定することで、リセット回路58は動作するため、ノイズによるリセット回路58の誤動作の発生が抑えられている。フルブリッジ回路63は24V電源で動作するが、不図示の5V電源が供給されるまでは出力がオフしたままであり、これら２つの電源がどの順番で接続されてもフルブリッジ回路63は誤動作しないように構成されている。又、不図示の外部指令手段からの指令は、通信手段60を介して伝達され、同期シリアル通信によってRxd（受信データ信号）とSck（同期信号）によって図13及び図15に示すタイミングで指令が伝達される。指令はID0、ID1、ID2で示される0〜７のID番号と共に送られ、電極４のID0、ID1、ID2から指定されるID番号と一致した場合に実行される。又、電極4のTxdはカウンタ57で検出される回転速度を不図示の外部指令手段へ送信するための信号である。図22はTxdのタイミングチャートである。図13のRxdと同じようにSck信号に同期してSckの立ち下がりでデータが1ビットづつ出力され、外部指令手段ではSckの立ち上がりでTxd信号を受信するように構成されている。図23は複数の振動型アクチュエータの駆動回路が接続された場合の構成を示すブロック図である。Txd信号は全ての振動型アクチュエータの駆動回路が直列に接続されており、Txd出力は上位の振動型アクチュエータの駆動回路のTxi入力に入力されている。Rxd信号からの指令に含まれるID番号が一致した振動型アクチュエータの駆動回路からのみTxd信号を介して外部指令手段に送信され、それぞれがID番号が大きい駆動回路からのデータを中継するように動作する。ID番号が一致しないものはID番号の大きい駆動回路からのデータをそのまま出力するようになっている。即ち、ID番号が一致したものの内番号が小さい駆動回路順にデータが読みだされる。図24は実際のコマンドの流れを示したタイミングチャートである。Sck信号に同期してID=7として全ての振動型アクチュエータの駆動回路に対して速度読み込み指令が外部指令手段から送信されると、Txd信号線を用いて次のSck信号のタイミングID=0の振動型アクチュエータの駆動回路38の速度データが外部指令手段に送信され、続けてID=1、ID=2のデータが送信される。又Rxd、TxdにはSckに同期クロックが無い時間帯は最後に転送したデータが出力されている。Rxd、Sck、Txi入力にはディジタルフィルタが挿入されており、スイッチングノイズのような1μSec以下のパルスノイズは取り除かれるように構成され、フルブリッジ回路63の発生するノイズ対策が施されている。次に、フルブリッジ回路63の回路例を図20に示す。ここで、200、201はインバータで、202、203はMOSFET24と25又はMOSFET28、と29を同時にオンさせないための遅延手段である。フルブリッジ回路63は24V電源の他に29Vの電源が必要である。これは、ハイサイド側のNチャンネルのMOSFET12、17、24、28を動作させるためである。何故なら、フルブリッジ回路63の出力が24Vの時でもハイサイド側のNチャンネルのMOSFET12、17、24、28をONにし続けるには最低でも24V + 4V = 28V以上必要であるからである。各部の波形を図43に示す。それぞれのパルスにTdの遅延時間が設定されており、パルス幅は37.5％のデュ−ティに設定されている。チャージポンプ回路64はフルブリッジ回路63へ29Vを供給するための回路で、シリコンチップ52に電極4-13、4-14を介して接続されている。分周移相手段62から振幅が６から８Vの500KHzのパルス信号が出力され、29V以上の電圧がフルブリッジ回路63に供給される。そしてこの29V以上の電圧はハイサイドドライバ11、16、23、27へ供給されている。ここで、24Vと5Vの両電源が供給され、不図示の外部指令手段からの振動型アクチュエータの目標速度指令によってある速度で回転することが指令されると、リセット回路58によって初期設定された設定値に従って、駆動周波数、パルス幅、位相差等が設定されフルブリッジ回路63から複数の位相の異なるパルスが出力される。この複数のパルスは図20に示すように、トランス26、30を介して振動型アクチュエータ6に印加される。すると、振動型アクチュエータ6は回転を開始し、回転速度がカウンタ57で検出され、この検出された回転速度は前記目標速度と制御手段で比較され、回転速度が目標速度に近付くように駆動周波数が制御される。ここで、動作中にもしシリコンチップ52の温度が上昇し、限界温度に近づいたなら、温度センサ68が作動し、フルブリッジ回路63の動作を停止するように構成されている。再度復帰するには温度センサ68が前記限界温度以下の所定の温度に達したならフルブリッジ回路は動作を開始する。限界温度はおよそ120℃〜150℃の間で設定されており、例えば135℃以上で停止し、125℃で復帰するように構成されている。温度センサにはダイオード素子が用いられており、シリコンチップ52上の中央付近に一体に構成されている。又、フルブリッジ回路63はPE信号によって外部から直接パルスをオフすることが出来、これを利用して外部で出力電流を検出して、大きな電流が流れたときにオフするように構成するなどして利用される。次に制御手段61のブロック図を図21に示す。65はカウンタ57からの回転速度と記憶手段59からの目標速度の差を検出する減算手段、66は減算手段65の出力を積算する積分手段、67は記憶手段59からの起動周波数指令値を積分手段66の出力に加算する加算手段、74は減算手段65の出力の絶対値を所定の値と比較して結果を割り込み信号として出力する比較手段である。積分手段66は、回転速度が遅い場合はEA信号の周期が長くなるのでカウンタ57が目標速度に相当するカウント値より多くカウントする。減算手段65の出力は負の値となり、積分結果は徐々に小さくなってゆく。従って駆動周波数も低くなり、駆動周波数が共振周波数に近づき、回転速度が上昇していく。このようにして、振動型アクチュエータの回転速度は目標速度に制御される。又、カウント57の入力信号EA、EBにはRxd、Sck、Txi信号と同様のディジタルフィルタが挿入されており、ノイズの影響を軽減している。目標速度と実際の速度の偏差が大きい場合、割り込み信号によって外部指令手段へ通知される。本実施例において、金属板1上に構成された振動型アクチュエータの駆動回路はシリコンで一体に構成されており、フルブリッジ回路63はDMOS構造、他の回路はCMOSやバイポーラプロセスで製作されている。又、本実施形態例では発振手段54は振動子55及び位相補償回路56を電極4を介して接続したが、他の構成部材と共に振動子55を金属板上に構成したり、位相補償回路56をシリコンチップ上に構成しても良い。又、発振手段54は振動型アクチュエータ駆動回路と共に用いられる不図示の外部指令手段で用いられる発振手段を利用したり、外部の独立した発振手段を用いても良い。フルブリッジ回路63と発振手段54を一体に構成する場合、フルブリッジ回路63の発熱が伴うので、水晶振動子を利用した温度依存性の少ない発振手段とすることが周波数の安定のために有効である。また、本実施形態例ではチャージポンプ回路64はシリコンチップ52上に設けなかったが、シリコンチップ上に設けても良い。
【０００８】
（第4の実施の形態）
図25は第4の実施の形態を示すブロック図で、電極4の内側は全てシリコンチップ上に一体に構成されている。69は24V電源を入力して5V電源を生成するステップダウン型のDC-DCコンバータで、電極4を介して外部にインダクタとコンデンサによるフィルタが構成されている。70は不図示のロータリーエンコーダ等の速度センサ用電源を供給する外部5V電源で記憶手段59に設定される電源供給信号で制御される。これは不図示のセンサーの電源を必要の無いときにOFFすることで省電力をはかるためであり、振動型アクチュエータ6は停止している時の保持力が大きいため、多少の外乱では動かないため、位置検出手段の電源を切っても再度起動する前に電源を供給すれば位置ずれが生じないと言う特徴があり、これによって可能となったものである。カウンタ57はロータリーエンコーダ53の3つの出力信号を用いて位置と回転速度を検出しており、EA、EBの90度位相のずれたパルス信号から位置をカウントし、EA、ECの独立した速度情報を基に、出力パルスの周期の平均を検出することで速度を算出している。図26にロータリーエンコーダ53の構成を示す。71は回転軸103に取り付けられるチャート板で72、73はチャート板71に記録される目盛りを検出し、2相の90度のパルス信号を出力する光学式センサーである。光学式センサー72、73はチャート板71の対向位置にそれぞれ設けられており、回転軸103へ取り付けられるチャート板71の偏心の影響をキャンセルする構成となっている。光学センサー72はEA、EBを出力し、光学センサー73はEC、EDを出力している。速度検出にEAとECを用いることで、チャート板71の回転軸103への取り付け精度が多少悪くても回転変動の少ない速度制御が可能となる。通信手段60は非同期のシリアル通信によって不図示の外部指令手段と通信を行っている。非同期のシリアル通信にはRS232Cの調歩同期通信や、最近注目されているUSBや、LANで用いられるイーサーネット等様々な通信形態がある。本実施例ではRS232Cの例を示すが、他の方式でも同様に通信可能である。制御手段61の例を図27に示す。75は記憶手段59に設定されたパルス周期指令とカウンタ57で検出されたパルス周期との差を所定のタイミングで積算した値と、その差に所定のゲインを乗じた値を加算して出力する比例積分手段である。ここで用いられている積算のタイミングとゲインは記憶手段59に設定されている。又、カウンタ57は所定時間内のEA及びECのパルス数をカウントし、その平均をとって回転速度を算出している。目標速度より回転速度が速ければ、減算手段65の出力が負の値となる。これを積算した値も、これにゲインを乗じた値も負の値のため、これらを加算した比例積分手段75の出力も負の値となる。したがって駆動周波数のパルス周期が小さくなり、振動型アクチュエータ6の駆動周波数が高くなって振動型アクチュエータの共振周波数からはなれ、回転速度が徐々に減速し目標速度に近づくように構成されている。通信手段60は外部指令手段からの指令を解析し、指令に従って記憶手段59へ各種設定を行ったり、記憶手段59に設定された値やカウンタ57で検出された回転位置情報や回転速度等をTxd信号を介して送信している。図28は複数の振動型アクチュエータの駆動回路を接続する場合の接続例を示すブロック図である。振動型アクチュエータの駆動回路38〜44はID番号が設定されておらず、ID番号は指令によって自動的に設定される。Rxdは外部指令手段からの指令を受信するための信号で、RS232Cの通信形態で指令及びデータが送られてくる。Txdは各振動型アクチュエータの駆動回路が直列に接続されており、外部指令手段には駆動回路38の情報から順に選択されたID番号の駆動回路のデータが送信されるように構成されている。図29は自動的にID番号が設定される様子を示すタイミングチャートである。初期状態では各駆動回路のTxdは5Vを出力している。駆動回路44だけがTxiが0Vである。ここで、ID=7（全駆動回路への指令を表す）で初期化コマンドが送信されると、Txi入力が0Vの駆動回路44がID=0となり駆動回路43へデータ01を送信する。すると駆動回路43はID=1となり駆動回路42へデータ02を送信する。このようにして、最後の駆動回路38がID=6に設定され全ての駆動回路がID=0から順に設定される。駆動回路38はTxdに自分のID番号に1を加算してTxdを介して外部指令手段に送信し、外部指令手段は接続される駆動回路の数を示すデータを受信する。ここではID番号を3ビットとしたが、8ビットに設定してID=255を全駆動回路への指令としても良い。図30に分周移相手段62の構成例を示す。チャージポンプ回路64用の500KHzのパルス発生手段は省略する。図30の動作原理を説明する。水晶発振器等を使って発生させた10MHzの非常に精度の高く安定したパルス信号を用いれば、これを周波数指令に応じた分周率で分周して作られたパルス信号の精度も水晶発振器と同様に非常に高精度で安定している。しかし、ディジタル的な分周では設定周波数の分解能を高く出来ない難点があり、振動型アクチュエータの標準的な駆動周波数である30KHz近傍では数10Hzが限界である。しかし駆動周波数が数10Hz変化すると振動型アクチュエータの回転速度は大きく変化してしまうため、これでは高精度な速度制御には不向きである。また、アナログ的な発振器であるVCO等を用いた場合は素子の精度や温度特性の影響で絶対的な周波数精度には限界がある上、ノイズに弱いという欠点もある。本実施の形態では、分周によって得られたパルスの立ち上がりエッジをプログラマブル遅延手段によって任意の時間遅らせることで、所望のパルスエッジを発生させることにより、高精度で温度依存性の少ない発振手段を構成している。温度依存性が少なく、ディジタル的に周波数を設定しているためフルブリッジ回路63と同一チップ上に構成しても温度やノイズの影響を少なく出来る。具体的に説明すると、必要とするパルスの一周期の時間が例えば2,005nSecである場合は、１０ＭＨｚのパルスを分周手段７７での分周回数を20にしてカウントされば、100nSec周期のパルスを20回カウントすることで分周手段７７から出力Ｐ０が出力される。従って、分周手段での分周回数を２０に設定することで、分周手段からは２０００nSecごとにＰ０が出力される。このＰ０に対して遅延手段７８にて遅延時間を5nSecとしてＰ１を出力させると初回の分周手段７７からのパルスＰ０が出力された時点から５nSec後に初回のＰ１が出力されるので初回のＰ１は、分周手段が１０ＭＨｚのパルスをカウント開始した時点から２００５nSec後に出力される。また、分周手段は以後も１０ＭＨｚのパルスをカウントし続けるので、更に２０カウントした時点で２回目のパルスＰ０を出力する。この２回目のＰ０は分周手段がパルスをカウントし始めてから４０００nSec後に出力される。この２回目のパルスＰ０に対して遅延手段７８での遅延時間を前記の5nSecのまま設定していると２回目のＰ１は分周手段がパルスをカウントし始めてから４００５nSec後に出力されることとなり、前記２００５nSec周期でのパルスＰ１を形成出来なくなる。そこで本実施の形態では、２回目の遅延手段での遅延時間を5nSec増加し１０nSecに設定するように構成している。従って２回目のＰ１は、分周手段がパルスをカウントし始めてから100nSec周期のパルスを計４０回カウントしてから遅延時間を10nSec後即ち４０１０nSec後に２回目のパルスＰ１が形成され、Ｐ１のエッジ間の時間差が常に2,005nSecとなるように制御される。この様に、分周手段からパルスＰ０が出力されるごとに遅延時間を５nSecずつ累積していくように設定することで、10MHzのクロックの分解能より細かい分解能で周波数を設定出来るのである。そして更に、累積値が分周手段に入力されるパルスの周期100nSecを超えたなら累積値から100nSec減算し、分周回数を1増やすことで連続的にパルス信号を発生させるように構成されている。図30において76は周波数指令に基づき、分周率と遅延時間を計算する演算手段（上記の場合は設定さえた周波数指令に応じて分周手段でのカウント数を２０に遅延時間を５nSecずつ累積する）、77は演算手段76で計算される分周率に従って10MHzのクロックを分周して出力する分周手段、78は分周手段77からのパルス信号の立ち上がりエッジを演算手段76からの遅延時間指令に基づき遅延したパルスを出力するプログラマブル遅延手段、演算手段76は遅延手段78の出力パルスが出力されるごとに次の分周率と遅延時間を演算している。79は遅延手段78の出力パルスに同期してカウントするリングカウンタで方向指令によって、カウント方向が反転するように構成されている。リングカウンタ79の動作波形を図31に示す。方向指令によってR1、R2、R3、R4の位相関係が反転している。これによって、振動型アクチュエータの回転方向が変更される。80はリングカウンタから出力される4相の90度づつ位相のずれた入力信号のパルス幅を設定するパルス幅設定手段である。入力される4相のパルス信号は、パルス幅指令に比例するパルス幅が設定され、あらかじめ設定されている一周期の25％、37.5％、50％のいずれかのデューティ以上になる場合にはそれ以上のパルス幅にならないように制限される。又、ON/OFF指令がOFFならばA1、A2、B1、B2の全ての出力信号がOFFされる。次に遅延手段の回路例を図32に示す。81は10MHzのクロックを入力して5MHzのパルス信号を出力する分周手段、82は5MHzのパルス信号とS0信号の位相を比較する位相比較手段、83は位相比較手段82の出力が入力されノイズを除去するローパスフィルタ、84は反転素子が255個リング状に接続され、ローパスフィルタ83の出力信号で発振周波数が決まるリングオシレータである。リングオシレータ84の構成は図33に示すように反転手段が255個リング状に接続されており、全ての反転手段は電源を変化させることで個々の遅延時間が制御され、この単位遅延時間の510倍の時間の逆数が発振周波数となる。ここで言うリングオシレータ84は公知のVCO（電圧制御発振器）の一つであり、位相比較手段82とローパスフィルタ83と共にPLL発振回路を構成している。分周手段81の出力する5MHzのパルス信号とS0信号の位相差が0度になるようにリングオシレータ84の周波数が制御される。従って、S0〜S254は全て5MHzのパルス信号であり、前記反転素子一個の遅延時間ずつそれぞれのパルスのエッジがずれている。従って、単位遅延時間がPLLによって制御され、100nSecの255分の1に正確に設定される。ただし、隣り合う番号の信号は前記反転素子によって論理が反転しており、S1の立ち上がりエッジとS2の立ち下がりエッジの位相のずれが単位遅延量となっている。ここではリングオシレータ84の出力信号は255まであるが、３以上の奇数であればいくつでも良いが2のN乗−1に設定すると効率的である。85はセレクタで遅延指令で選択されたS0〜S254の信号のうちの一つをSoutに出力する。86は論理切り替え手段で、遅延指令の最下位ビットと5MHzの信号に応じてSout信号を反転するかどうかを切り替えている。遅延指令の最下位ビットで切り替える理由は上記したようにリングオシレータ84の出力は隣接するどうしが反転しているため、一つおきに反転しており、これに対処するために用いている。87はTckが入力されるごとに出力P1を反転するトグル制御回路で、P0信号から作られるイネーブル信号によって反転するかどうかが制御される。図34に論理切り替え手段86とトグル制御回路87の回路例を、図35、36にその動作を示すタイミングチャートを示す。図34において88、89はイネーブル付きのDフリップフロップで、EN入力がハイレベルの時にクロック入力の立ち上がりでD入力の信号レベルを内部レジスタに設定しQ出力にそのレジスタの値を出力している。90、91、92は公知のDフリップフロップで、93がエクスクルーシブOR素子（XOR）、94はエクスクルーシブNOR素子（XNOR）、95はAND素子、96はNOT素子である。P0信号は分周手段77より100nSecのパルス信号であり、このパルスより所定時間遅延したパルスをリングオシレータ84の複数のパルスから選択し出力することがこの回路の目的である。セレクタ85から出力されるSout信号は論理が反転している場合や不必要な信号成分も含まれており、必要な部分のみ正しい論理で出力するように構成されている。図35、36を用いて各部の動作を説明する。P1出力はP0パルスの立ち上がりエッジから200〜300nSecの間で反転するように構成されている。点線で囲まれている部分がこの期間にあたる。100nSec幅のP0パルスが出力されている時に5MHzのパルスがローレベルかハイレベルなのかによって動作が異なるため、図35と図36に分けて説明する。ここで、遅延指令の最下位ビットはローレベルに固定されているものとする。図35は5MHzの信号がハイレベルである場合である。CK5信号はP0パルスの立ち下がりでローになる。そのため、Tck信号はSoutがそのまま出力される。また、Oen信号はP0パルスの立ち上がりエッジから150nSec後にオンし、200nSecのパルス幅のパルスが出力され、Oenがハイの期間内のTck信号の立ち上がりエッジでP1信号が反転する。図36はP0パルスがハイの間5MHzの信号がローになる場合の動作を示している。CK5信号はP0パルスの立ち下がりでハイになる。そのため、Tck信号はSoutの反転信号となる。以下図35の説明と同様にしてP1信号が反転する。このような周波数が固定のPLL回路は安定であり、遅延時間が安定しているので周波数がディジタル的に設定出来、特別な調整が必要無いため信頼性の高い駆動回路を供給できる。以上要するに図３２の遅延手段はリングオシレータで形成される単位遅延時間ずつずれたＳ０からＳ２５４までのパルスを演算手段７６からの遅延時間（遅延指令）に応じて選択することで、Ｐ１を形成する。図42はシリコンチップ上の各ブロックの配置を示す配置図で、フルブリッジ回路63が半分をしめ、温度センサがチップのほぼ中央に配置されている。チップのはずれの小さな区画にリングオシレータ84が配置されている。残りの大半はディジタル回路で構成され、全ての機能が一つのシリコンチップに収まっている。チップの外周部には外部電極と接続するためのパッドが設けられている。
【０００９】
（第5の実施の形態）
図37は、本発明の第5の実施の形態を示すブロック図で、第4の実施の形態と異なるのは、通信手段60がパラレル通信を行う点と、チャージポンプ回路がフルブリッジ回路63に含まれたこと、それから制御手段61によって駆動周波数ではなくパルス幅を制御すること等である。少なくとも、4相のパルス信号の内の1相のパルス幅を変化させて速度制御を行っている。図38に制御手段61のブロック図を示す。97は積分手段で積分手段66の出力を更に積分している。ここで、振動型アクチュエータの回転速度が早くなると、減算手段65の出力は負の値となる。したがって、積分手段66の出力は負の方向に積分を開始するため積分手段97と積分手段66と初期パルス幅を加算手段67で加算した結果は次第に小さくなってゆき、パルス幅指令が小さくなり、振動型アクチュエータの回転速度が遅くなってゆく。このようにして回転速度が制御される。比較手段74は積分手段66の出力の絶対値が所定の値を超えたなら、割り込み信号を発生する。図39は複数の振動型アクチュエータの駆動回路を接続する場合の構成を示すブロック図で、パラレルのデータバスが全ての振動型アクチュエータに並列に接続されており、書き込み信号WRと読み込み信号RDも同じく並列に接続されている。図40に通信のタイムチャートを示す。データバスは双方向で、WR又はRD信号によって切り替わっている。最初にデータバスに送られた指令はID=3のみに対する指令で停止することを指令している。次の指令はID=7でこれは全ての振動型アクチュエータの駆動回路に対する指令で、現在位置を呼び出すための指令である。位置データはIDの番号順に呼び出され、RD信号のパルス数をカウントして各駆動回路がデータを出力するタイミングを検出するように構成されている。パラレル通信を用いることで、シリアル通信と比較して通信速度を上げることが可能になる。
【００１０】
（第6の実施の形態）
図41に第6の実施の形態を示すブロック図を示す。98はカウンタやシリアル通信機能、ROM、RAM、リセット回路を有するCPUである。最近のCPUは様々な機能が盛り込まれており、これに電力増幅手段であるフルブリッジ回路63、分周移相手段62他周辺回路を一体に構成することで複雑な制御を行う場合でも柔軟に対応できる。また、分周移相手段62も含めたディジタル回路部分をFPGA等で構成し、一体にチップを構成すれば、小型で汎用性の高い振動型アクチュエータの駆動回路が実現できる。又、分周移相手段62の構成を図44に示す。99はレートマルチプライアで、分周だけでは得られない周波数を分周率を小刻みに変化させて擬似的に発生させるように構成されている。これによって完全にディジタルでパルス生成部を構成出来るのでさらに安定な発振手段を提供できる。レートマルチプライア99によって振動型アクチュエータの駆動周波数の4倍又は8倍の周波数のパルス信号を生成し、リングカウンタ79とパルス幅設定手段によって90度ずつ位相が異なり、パルス幅指令によって決まるパルス幅の4相のパルス信号に変換している。
【００１１】
【発明の効果】
以上説明したように、本出願に係る発明によれば、簡単な構成により複数の駆動回路を外部回路にて通信制御させることができ、複数の駆動回路をチップにする際における接続構成を簡略化することができる。
【図面の簡単な説明】
【図１】本発明の第1の実施の形態を示す構成図である。
【図２】図１に示したパルス生成手段の構成を示すブロック図である。
【図３】図２に示した増幅手段としてのハーフブリッジ回路の例を示すブロック図である。
【図４】振動型アクチュエータの構成を示す構成図である。
【図５】図４に示した振動型アクチュエータの圧電体の電極構造を示す図である。
【図６】図２に示した増幅手段としてのハーフブリッジ回路の他の例を示すブロック図である。
【図７】ハーフブリッジ回路の動作を示すタイミング図である。
【図８】図２に示した増幅手段としてのフルブリッジ回路を示すブロック図である。
【図９】フルブリッジ回路の他の例を示すブロック図である。
【図１０】フルブリッジ回路の動作を示すタイミング図である。
【図１１】本発明の第２の実施の形態を示す構成図である。
【図１２】図１１の制御手段の構成を示すブロック図である。
【図１３】図1２の通信手段の入力信号を示すタイミング図である。
【図１４】振動型アクチュエータの駆動回路を複数接続した場合の接続を示すブロック図である。
【図１５】図1４の複数の振動型アクチュエータの駆動回路との通信のタイミングを示すタイミング図である。
【図１６】本発明の第3の実施の形態を示す構成図である。
【図１７】図１６のシリコンチップ上の配置を示す配置図である。
【図１８】図1７のチップにおける回路構成を示すブロック図である。
【図１９】回転センサ付き振動型アクチュエータの構成を示す構成図である。
【図２０】図１８の増幅手段としてのフルブリッジ回路の例を示すブロック図である。
【図２１】図１８の制御手段の例を示すブロック図である。
【図２２】図１８の通信手段の送信波形を示すタイミング図である。
【図２３】振動型アクチュエータの駆動回路を複数接続した場合の接続を示すブロック図である。
【図２４】図2３の複数の振動型アクチュエータの駆動回路との通信のタイミングを示すタイミング図である。
【図２５】本発明の他の実施例を示すブロック図である。
【図２６】図２５の回路とともに使用する光学式エンコーダの構成を示す構成図である。
【図２７】図2５の制御手段の他の例を示すブロック図である。
【図２８】振動型アクチュエータの駆動回路を複数接続した場合の接続を示すブロック図である。
【図２９】図2８での複数の振動型アクチュエータの駆動回路IDを自動決定する動作を示すタイミング図である。
【図３０】図２５の分周移相手段の例を示すブロック図である。
【図３１】図3０のリングカウンタの出力波形を示すタイミング図である。
【図３２】図２５の遅延手段の例を示すブロック図である。
【図３３】図3２のリングオシレータの構成を示す回路図である。
【図３４】図３２の論理切り替え手段とトグル制御回路の回路例を示す回路図である。
【図３５】図３２の動作を説明するための波形を示すタイミング図である。
【図３６】図3２の動作を説明するための波形を示すタイミング図である。
【図３７】本発明の第5の実施の形態を示すブロック図である。
【図３８】図3７の制御手段の例を示すブロック図である。
【図３９】振動型アクチュエータの駆動回路を複数接続した場合の接続を示すブロック図である。
【図４０】図３９の複数の振動型アクチュエータの駆動回路との通信のタイミングを示すタイミング図である。
【図４１】本発明の第6の実施の形態を示すブロック図である。
【図４２】図４１の回路のシリコンチップ上の配置を示す構成図である。
【図４３】図4１のフルブリッジ回路の動作を示すタイミング図である。
【図４４】図４１の分周移相手段の例を示すブロック図である。
【符号の説明】
１ 金属板
２ パルス発生手段
３ ハーフブリッジ回路
４ 電極
５ ボンディングワイヤー
６、４５、４６、４７、４８、４９、５０、５１ 振動型アクチュエータ
７ 樹脂パッケージ
８ ＶＣＯ
１２、１３、１７、１８、２４、２５、２８、２９ ＭＯＳＦＥＴ
１１、１６ ハイサイドドライバ
３３ セラミック板
３４、６１ 制御手段
３５、６０ 通信手段
３６ コマンド解析手段
３７、５９ 記憶手段
３８、３９、４０、４１、４２、４３、４４ 振動型アクチュエータの駆動回路
５２ シリコンチップ
５３ ロータリーエンコーダ
５４ 発振手段
５５ 水晶振動子
５６ 位相補償回路
５７ カウンタ
５８ リセット回路
６２ 分周移相手段
６４ チャージポンプ回路
６５ 減算手段
６６、９７ 積分手段
６７ 加算手段
６８ 温度センサ
６９ ＤＣ−ＤＣコンバータ
７０ 外部５Ｖ電源
７１ チャート板
７２、７３ 光学センサ
７４ 比較手段
７５ 比例積分手段
７６ 演算手段
７７、８１ 分周手段
７８ 遅延手段
７９ リングカウンタ
８０ パルス幅設定手段
８２ 位相比較器
８３ ローパスフィルタ
８４ リングオシレータ
８５ セレクタ
８６ 論理切り替え手段
８７ トグル制御回路
９８ ＣＰＵ
９９ レートマルチプライア
１００ 振動体
１０１ ロータ
１０２ 摩擦部材
１０３ 回転軸
１０４ 圧電体
【発明の属する技術分野】
本発明は、振動型アクチュエータの駆動回路に関するものである。
【０００２】
【従来の技術】
従来、振動型アクチュエータの駆動回路は個別電子部品を組み合わせた構成となっており、電力増幅手段と、振動型アクチュエータの動作を制御するCPUや発振手段等は別々の部品を接続して用いていた。又、駆動回路を構成する発振手段は従来VCOを用いたものや高周波のパルス信号を分周して出力するものが用いられていた。
【０００３】
【発明が解決しようとする課題】
上記従来装置では、複数の部品に分かれることから、回路基板への実装面積が広くなってしまい、且つ部品実装に時間がかかるため回路基板の製造コストが上がってしまう問題があった。またアナログの発振手段は周波数の温度依存性が高いため、電力増幅手段と一体にすると周波数精度が悪くなり、水晶発振子を用いたVCOは周波数の設定範囲が狭いと言う問題があった。またディジタル的に水晶発振器の周波数を分周して周波数を設定する場合は周波数の分解能が低く振動型アクチュエータの速度を制御するには不向きであると言う問題があった。またレートマルチプライアーのようなデジタル的なパルス発生手段でありながら周波数の分解能を擬似的に高くする方法は比較的良い性能を発揮するが、周波数を小刻みに振るためビートによる可聴音を発生する問題がある。また、複数のアクチュエータに対して、その動作をそれぞれのアクチュエータに対して設けられた駆動回路により制御させる場合、外部回路との通信を行う必要があるが、その通信における構成が複雑化するとこれらの駆動回路を放熱手段上に配設させる際の接続構成が複雑となる問題がある。
【０００４】
【課題を解決するための手段】
上記目的を達成する為、本出願に係る請求項１に記載の発明は、振動型アクチュエータの振動体に振動を励起するために、前記振動体の電気−機械エネルギー変換手段に駆動信号を印加する振動型アクチュエータの駆動回路を各振動型アクチュエータに対してそれぞれ設け、各振動型アクチュエータを駆動する振動型アクチュエータ駆動システムにおいて、各駆動回路の構成として、所望の周波数で位相の異なる複数のパルス信号を発生するパルス生成手段と、外部回路との通信を行う制御手段と、前記複数のパルス信号をそれぞれ電力増幅した交流電圧を前記電気−機械エネルギー変換手段に供給する電力増幅手段を設け、各駆動回路のパルス生成手段及び制御手段及び電力増幅手段を金属板またはセラミック板またはケース状の放熱手段の上に構成するとともに、前記制御手段と前記外部回路との通信をシリアル通信で指令用の送信信号を、各駆動回路に並列に伝達し、各駆動回路からのステータス確認用の受信信号の外部回路への伝達は各駆動回路を直列に接続し、接続の順番で受信信号を前記外部回路へ送出することを特徴とするものである。
同様に本出願に係る請求項２に記載の発明は、振動型アクチュエータの振動体に振動を励起するために、前記振動体の電気−機械エネルギー変換手段に駆動信号を印加する振動型アクチュエータの駆動回路を各振動型アクチュエータに対してそれぞれ設け、各振動型アクチュエータを駆動する振動型アクチュエータ駆動システムにおいて、各駆動回路の構成として、所望の周波数で位相の異なる複数のパルス信号を発生するパルス生成手段と、外部回路との通信を行う制御手段と、前記複数のパルス信号をそれぞれ電力増幅した交流電圧を前記電気−機械エネルギー変換手段に供給する電力増幅手段を設け、各駆動回路のパルス生成手段及び制御手段及び電力増幅手段を金属板またはセラミック板またはケース状の放熱手段の上に構成するとともに、前記制御手段と前記外部回路との通信をパラレル通信で行ない、指令用の送信信号及びステータス確認用の受信信号は同じ信号線を共用する各駆動回路に並列に接続し、前記外部回路が出力する通信方向切り替え信号で送受信を切り替えることを特徴とするものである。
【０００５】
【発明の実施の形態】
（第1の実施の形態）
図1は、本発明の第1の実施の形態を示す構成図で、図1において、1は放熱手段である銅等の金属板、該放熱板はセラミック板でもよい。2は所望の周波数で位相の異なる2相のパルス信号を発生するパルス生成手段、3は前記複数のパルス信号を電力増幅するハーフブリッジ回路である。パルス生成手段2とハーフブリッジ回路3はそれぞれ単一のICを構成するシリコンチップである。4は外部指令を伝えると共に、ハーフブリッジ回路3の出力を取り出すための電極、5はパルス生成手段2とハーフブリッジ回路3と電極4の相互間を電気的に接続する金又はアルミ等で出来たボンディング・ワイヤー、6は振動型アクチュエータ、7は電極4と金属板1及び、金属板1上の回路全てを覆うように構成された樹脂部材で、金属板1上の回路は電極4と金属板1の一部以外は全て樹脂部材7で覆われている。ここで、4−1は接地用電極で後述する不図示の二つの電源のグランド端子に接続されおり、金属板1を接地している。パルス生成手段2は5V電源で動作し、電極4−2から5V電源が供給されている。電極4−3はパルス生成手段2の出力する2相のパルスの周波数を設定する信号が接続されている。電極4−4はパルス生成手段2の出力のON／OFFを制御する信号が接続されている。パルス生成手段2の2相のパルス信号はボンディング・ワイヤー5−2を介して増幅回路としてのハーフブリッジ回路3に接続され、電力増幅されて電極4−6、4−7より出力される。電極4−5は24V電源が供給されており、ハーフブリッジ回路3は、ボンディング・ワイヤー5−2を介して供給される振幅が5Vのパルス信号を24Vの振幅のパルス信号に変換して電極4−6、4−7から出力する。電極4−6、4−7から出力される交流電圧は振動型アクチュエータ6のA相とB相にそれぞれ印加されている。図2はパルス生成手段の回路例を示す回路図である。8は基準パルス信号を発生するための公知の電圧制御型発振器（VＣO）、62はVCO8の出力パルス信号を入力し設定された分周率で分周して振動型アクチュエータを駆動する周波数で２相の位相の異なるパルス信号を生成する分周移相手段である。VＣＯ8は電極4−3から入力される周波数制御信号によって所望の周波数を出力するように制御されている。VCO8の出力は分周移相手段62に入力され所定の分周率で分周され、2つの90度位相の異なるパルス信号に分けられて出力される。図3はハーフブリッジ回路3の例を示す回路図で、12、13、17、18はDMOS構造のNチャンネルのMOSFETで2相分のハーフブリッジ回路を構成している。MOSFETのオン抵抗は電力的な制約から少なくとも1.2Ω以下が望ましく、チップ面積の制約と出力電力を大きくしたいことを考慮すると、0.2〜0.3Ω程度が妥当である。MOSFETの耐圧は40V、60V、80V等が選択出来、24V電源の場合には40Vで良い。電源入力には24Vの不図示の電源が外部電極4を介して接続されている。11、16はMOSFET12、17をドライブするためのハイサイドドライバで、MOSFET12、17のゲートに接続されている。9、14はインバータ、10、15はMOSFET12又は17とMOSFET13又は18が同時にONしないようにパルスを遅延させる為の遅延手段である。図4は振動型アクチュエータの一つである円環型のアクチュエータの例を示す構成図である。図4において100は一つ以上の弾性部材で構成された振動体、101は振動体100に不図示の加圧手段で加圧接触されたロータ、102は振動体100に接着され、ロータ101との間に挟まれている摩擦材、103はロータ101の中心に接続された回転軸、104は振動体100に接着された圧電体である。圧電体104は図5に示す形状で表面が複数の電極に分割されている。またこの電極は2つの駆動用電極グループ（104−a，104−b）と一つのセンサ電極部（104−c）からなっており、以下それぞれ104−aをA相、104−bをB相、104−cをS相と言う。図4に示す振動型アクチュエータは、このA相とB相に時間的位相差が90度の交流電圧を印加することで振動体100に進行性の振動波を発生させ、この振動の力を振動体100に摩擦材102を介して加圧接触しているロータ101へ摩擦力を介して伝達し、ロータ101を回転するように構成されている。このように振動型アクチュエータは、ハーフブリッジ回路3の出力する2相の交流電圧を印加することでロータ101と振動体100が相対的に回転することになる。ここで、振動型アクチュエータ6に印加する電圧の振幅を大きくしたい場合の回路例を図6に示す。図6において、19、20は昇圧用のインダクタで、振動型アクチュエータ6とハーフブリッジ回路3の間にインダクタ19、20を挿入することで、圧電体104の等価静電容量とインダクタ19、20の共振現象によってハーフブリッジ回路3の出力電圧が増幅されて圧電体104に印加される。インダクタ19、20の値は、前記等価静電容量とマッチングをとるが、マッチングの周波数は振動体100の共振周波数より高い領域に設定されており、少なくとも使用温度範囲での等価静電容量と共振周波数の変化を踏まえて全ての使用温度範囲内で共振周波数より高い領域に設定されている。又、動作モードの反共振周波数より高い領域にマッチングすることで、温度変化によるマッチング特性の変動の影響が軽減され、常に圧電体104に印加する電圧振幅を安定に供給できる。図7はハーフブリッジ回路3の波形を示すタイミングチャートである。遅延手段15によってTdの遅延がそれぞれのパルスに生じ、MOSFET17、18が同時にＯＮしないように遅延時間Tdが設定されている。通常Tdは20nSec〜100nSec程度に設定されている。次に、更に大きな電圧を圧電体104に印加したい場合の回路例を図8に示す。増幅回路としてのハーフブリッジ回路をフルブリッジ回路に変更し、周辺回路もこれにあわせて追加変更したものである。図８において12、13、17、18、24、25、28、29はDMOS構造のNチャンネルのMOSFETで2相分のフルブリッジ回路を構成している。電源入力には24Vの不図示の電源が外部電極4を介して接続されている。11、16、23、27はMOSFET12、17、24、28をドライブするためのハイサイドドライバで、MOSFET12、17、24、28のゲートに接続されている。9、14はインバータ、21、22はMOSFET12、17、24、28とMOSFET13、18、25、29が同時にONしないようにパルスを遅延させる為の遅延手段である。このようにハーフブリッジ回路3の代わりにフルブリッジ回路を用い、インダクタ19、20の代わりにトランス26、30を用いることで、トランス26、30の巻線比の変更によって任意に圧電体104に印加する交流電圧の振幅を設定できる。この際、トランス26、30の特性を調整し、結合係数を0.6〜0.9程度に落とすことで、フルブリッジ回路の出力するパルス波形をなまらせ、圧電体104に印加する電圧波形の高調波成分を減らすことが出来る。また結合係数を下げることは、トランス26、30の出力と圧電体104の間に適当なインダクタ素子を挿入することと等価である。図9に、トランス26、30の出力にインダクタを接続した例を示す。31、32はインダクタである。これでトランス２６，３０の結合係数を下げたことと等価となる。図10は前記フルブリッジ回路の波形を示すタイミングチャートである。ハーフブリッジ回路３の波形と同じようにMOSFETのハイサイドとローサイドが同時にONしないようにTdの遅延がB1、B2、B3、B4に設けられている。
【０００６】
（第2の実施の形態）
図11は、本発明の第2の実施の形態を示す図で、図11において、２，３は前述の実施の形態で説明したシリコンチップである。33は放熱手段であるセラミック板、該放熱手段は金属板でもよい。34は不図示の外部指令手段からの指令を受信して解析し、パルス生成手段2にパルス信号の周波数の指令とパルス信号のON・OFFを指令する制御手段である。複数のICや各種回路部品が小さなセラミック板33上に実装され、ハイブリッドICを構成している。これらは樹脂で覆われる場合もある。ID0、ID1、ID2はこのハイブリッドICを複数接続した場合の識別のためのID番号を設定するためのもので、0から6までの番号が設定される。ID0がLSBで3ビット構成となっている。RxdとSckは通信用信号で、PEは増幅回路としてのハーフブリッジ回路3の出力をON/OFFするための信号である。図12は制御手段の構成を示すブロック図で、図12において、35は不図示の外部指令手段との通信を行う通信手段、36は通信情報を解析する解析手段、37は制御パラメータを記憶する記憶手段である。前記制御パラメータは制御信号として記憶手段37から直接パルス生成手段2に接続されており、パルス信号の周波数、パルス信号のON・OFFが制御される。不図示の外部指令手段との通信には同期シリアル通信を用いているが、公知のRS232CやUSB、又は各種パラレル通信等でも良い。図13に同期シリアル通信の信号波形を示す。前記外部指令手段からの指令はRxdで送信され、Sck信号の立ち上がりエッジに同期して伝達される。同期通信のため高速なシリアル転送が可能である。指令はID番号と制御指令に分かれており、IDが一致した場合に制御指令が実行される。図14は前記振動型アクチュエータ駆動回路を複数接続した場合の接続図である。38〜44は前記振動型アクチュエータの駆動回路で、45〜51は振動型アクチュエータである。それぞれの振動型アクチュエータの駆動回路は固有のID番号が外部電極を通して設定されており、Rxd、Sckは全ての振動型アクチュエータ駆動回路に並列に接続されている。図15は図14の通信波形を示すタイミングチャートである。外部指令手段は指令をID番号に続いて指令を送出し、全ての振動型アクチュエータの駆動回路はこれを受信し、個々のID番号と比較して一致していれば自分に対する指令であると判断し指令を実行する。ここで、ID番号7は全振動型アクチュエータの駆動回路に対する指令である。従って、全ての振動型アクチュエータの駆動回路が指令を実行する。図15の例では、全ての振動型アクチュエータに対してパルス信号をONすることを指示し、次に振動型アクチュエータ38（ID=0）にパルス信号をOFFすることを指示し、次に振動型アクチュエータ41（ID=3）にパルス信号の周波数を指示している。また本実施の形態では、振動型アクチュエータの駆動回路毎に別のセラミック板上に構成されるが、複数の駆動回路をまとめて１つのセラミック板上に構成しても良い。
【０００７】
（第3の実施の形態）
図16は、本発明の第3の実施の形態を示す図で、52は振動型アクチュエータの駆動回路が一体となりICを構成するシリコンチップで、樹脂7でモールドされている。放熱手段としての金属板1上にシリコンチップ52は設けられており、金属板1はシリコンチップ52の実装面の裏面以外は樹脂7でモールドされ、樹脂7でモールドされない金属板1の裏面は、FR4等のガラスエポキシ基板上の広く設けられた放熱用グランドパターンに半田付けされたり、更に大きな放熱用金属を押し付けたりされる。前記金属板はセラミック板でもよい。図17はシリコンチップ52上の回路配置を示す配置図である。図17において、各回路ブロックはシリコンチップ52上の一区画をなしており、シリコンチップ52の大きさは、4mm×6mm程度で線幅0.6μｍ以下のルールで制作されている。図17の各回路ブロックの接続を図18に示す。図19は振動型アクチュエータの構成例を示す構造図である。以下にまず図19を用いて振動型アクチュエータの構造を説明し、その後で図18を用いて図17の各ブロックの動作説明をする。図19において、53は振動型アクチュエータの回転を検出するための公知の光学式ロータリーエンコーダである。A相及びB相に所定の交流電圧を印加すると振動型アクチュエータ6の不図示のロータ101は回転し、ロータ101に接続されている回転軸103を介して光学式ロータリーエンコーダ53に回転が伝達され、振動型アクチュエータの回転速度に応じた周波数のパルス信号を出力する。図18において54は外部電極4-11、4-12を介して振動子が接続され発振器を構成する発振手段、55は水晶又はセラミック製の振動子、56は抵抗とコンデンサによる位相補償用回路である。57はロータリーエンコーダ53の出力するパルス信号の周期を計測するためのカウンタ、58はリセット信号に応じてシリコンチップ52内の各部のリセットを行うリセット回路、59は初期化情報を記憶するフラッシュROM等の記憶手段、60は通信手段、61はロータリーエンコーダ53の出力パルスの周期が不図示の外部指令手段からの速度指令に応じた周期となるように制御する制御手段、62は発振手段54の出力する10MHzのクロックに同期して、制御手段61からの周波数指令に基づいて4相のパルス信号を出力する分周移相手段、63は電力増幅用のフルブリッジ回路、64はチャージポンプ回路、68はシリコンチップの温度を検出するための温度センサである。図18において、不図示の外部5V電源（フルブリッジ回路63以外の電源）が電極4を介して供給されると、リセット回路58は所定時間の間、分周移相手段62、制御手段61、通信手段60、記憶手段59、カウンタ57にリセット信号を送る。次に通信手段60は記憶手段59から初期化情報や設定値を読み取り記憶手段9の動作設定用アドレスに分周移相手段62と制御手段61の初期データを書き込み、各部の初期設定を行う。又、リセット回路58は外部電極4を介して入力されるリセット信号によっても同様の動作を実行する。リセット信号を所定時間以上ローレベルに設定することで、リセット回路58は動作するため、ノイズによるリセット回路58の誤動作の発生が抑えられている。フルブリッジ回路63は24V電源で動作するが、不図示の5V電源が供給されるまでは出力がオフしたままであり、これら２つの電源がどの順番で接続されてもフルブリッジ回路63は誤動作しないように構成されている。又、不図示の外部指令手段からの指令は、通信手段60を介して伝達され、同期シリアル通信によってRxd（受信データ信号）とSck（同期信号）によって図13及び図15に示すタイミングで指令が伝達される。指令はID0、ID1、ID2で示される0〜７のID番号と共に送られ、電極４のID0、ID1、ID2から指定されるID番号と一致した場合に実行される。又、電極4のTxdはカウンタ57で検出される回転速度を不図示の外部指令手段へ送信するための信号である。図22はTxdのタイミングチャートである。図13のRxdと同じようにSck信号に同期してSckの立ち下がりでデータが1ビットづつ出力され、外部指令手段ではSckの立ち上がりでTxd信号を受信するように構成されている。図23は複数の振動型アクチュエータの駆動回路が接続された場合の構成を示すブロック図である。Txd信号は全ての振動型アクチュエータの駆動回路が直列に接続されており、Txd出力は上位の振動型アクチュエータの駆動回路のTxi入力に入力されている。Rxd信号からの指令に含まれるID番号が一致した振動型アクチュエータの駆動回路からのみTxd信号を介して外部指令手段に送信され、それぞれがID番号が大きい駆動回路からのデータを中継するように動作する。ID番号が一致しないものはID番号の大きい駆動回路からのデータをそのまま出力するようになっている。即ち、ID番号が一致したものの内番号が小さい駆動回路順にデータが読みだされる。図24は実際のコマンドの流れを示したタイミングチャートである。Sck信号に同期してID=7として全ての振動型アクチュエータの駆動回路に対して速度読み込み指令が外部指令手段から送信されると、Txd信号線を用いて次のSck信号のタイミングID=0の振動型アクチュエータの駆動回路38の速度データが外部指令手段に送信され、続けてID=1、ID=2のデータが送信される。又Rxd、TxdにはSckに同期クロックが無い時間帯は最後に転送したデータが出力されている。Rxd、Sck、Txi入力にはディジタルフィルタが挿入されており、スイッチングノイズのような1μSec以下のパルスノイズは取り除かれるように構成され、フルブリッジ回路63の発生するノイズ対策が施されている。次に、フルブリッジ回路63の回路例を図20に示す。ここで、200、201はインバータで、202、203はMOSFET24と25又はMOSFET28、と29を同時にオンさせないための遅延手段である。フルブリッジ回路63は24V電源の他に29Vの電源が必要である。これは、ハイサイド側のNチャンネルのMOSFET12、17、24、28を動作させるためである。何故なら、フルブリッジ回路63の出力が24Vの時でもハイサイド側のNチャンネルのMOSFET12、17、24、28をONにし続けるには最低でも24V + 4V = 28V以上必要であるからである。各部の波形を図43に示す。それぞれのパルスにTdの遅延時間が設定されており、パルス幅は37.5％のデュ−ティに設定されている。チャージポンプ回路64はフルブリッジ回路63へ29Vを供給するための回路で、シリコンチップ52に電極4-13、4-14を介して接続されている。分周移相手段62から振幅が６から８Vの500KHzのパルス信号が出力され、29V以上の電圧がフルブリッジ回路63に供給される。そしてこの29V以上の電圧はハイサイドドライバ11、16、23、27へ供給されている。ここで、24Vと5Vの両電源が供給され、不図示の外部指令手段からの振動型アクチュエータの目標速度指令によってある速度で回転することが指令されると、リセット回路58によって初期設定された設定値に従って、駆動周波数、パルス幅、位相差等が設定されフルブリッジ回路63から複数の位相の異なるパルスが出力される。この複数のパルスは図20に示すように、トランス26、30を介して振動型アクチュエータ6に印加される。すると、振動型アクチュエータ6は回転を開始し、回転速度がカウンタ57で検出され、この検出された回転速度は前記目標速度と制御手段で比較され、回転速度が目標速度に近付くように駆動周波数が制御される。ここで、動作中にもしシリコンチップ52の温度が上昇し、限界温度に近づいたなら、温度センサ68が作動し、フルブリッジ回路63の動作を停止するように構成されている。再度復帰するには温度センサ68が前記限界温度以下の所定の温度に達したならフルブリッジ回路は動作を開始する。限界温度はおよそ120℃〜150℃の間で設定されており、例えば135℃以上で停止し、125℃で復帰するように構成されている。温度センサにはダイオード素子が用いられており、シリコンチップ52上の中央付近に一体に構成されている。又、フルブリッジ回路63はPE信号によって外部から直接パルスをオフすることが出来、これを利用して外部で出力電流を検出して、大きな電流が流れたときにオフするように構成するなどして利用される。次に制御手段61のブロック図を図21に示す。65はカウンタ57からの回転速度と記憶手段59からの目標速度の差を検出する減算手段、66は減算手段65の出力を積算する積分手段、67は記憶手段59からの起動周波数指令値を積分手段66の出力に加算する加算手段、74は減算手段65の出力の絶対値を所定の値と比較して結果を割り込み信号として出力する比較手段である。積分手段66は、回転速度が遅い場合はEA信号の周期が長くなるのでカウンタ57が目標速度に相当するカウント値より多くカウントする。減算手段65の出力は負の値となり、積分結果は徐々に小さくなってゆく。従って駆動周波数も低くなり、駆動周波数が共振周波数に近づき、回転速度が上昇していく。このようにして、振動型アクチュエータの回転速度は目標速度に制御される。又、カウント57の入力信号EA、EBにはRxd、Sck、Txi信号と同様のディジタルフィルタが挿入されており、ノイズの影響を軽減している。目標速度と実際の速度の偏差が大きい場合、割り込み信号によって外部指令手段へ通知される。本実施例において、金属板1上に構成された振動型アクチュエータの駆動回路はシリコンで一体に構成されており、フルブリッジ回路63はDMOS構造、他の回路はCMOSやバイポーラプロセスで製作されている。又、本実施形態例では発振手段54は振動子55及び位相補償回路56を電極4を介して接続したが、他の構成部材と共に振動子55を金属板上に構成したり、位相補償回路56をシリコンチップ上に構成しても良い。又、発振手段54は振動型アクチュエータ駆動回路と共に用いられる不図示の外部指令手段で用いられる発振手段を利用したり、外部の独立した発振手段を用いても良い。フルブリッジ回路63と発振手段54を一体に構成する場合、フルブリッジ回路63の発熱が伴うので、水晶振動子を利用した温度依存性の少ない発振手段とすることが周波数の安定のために有効である。また、本実施形態例ではチャージポンプ回路64はシリコンチップ52上に設けなかったが、シリコンチップ上に設けても良い。
【０００８】
（第4の実施の形態）
図25は第4の実施の形態を示すブロック図で、電極4の内側は全てシリコンチップ上に一体に構成されている。69は24V電源を入力して5V電源を生成するステップダウン型のDC-DCコンバータで、電極4を介して外部にインダクタとコンデンサによるフィルタが構成されている。70は不図示のロータリーエンコーダ等の速度センサ用電源を供給する外部5V電源で記憶手段59に設定される電源供給信号で制御される。これは不図示のセンサーの電源を必要の無いときにOFFすることで省電力をはかるためであり、振動型アクチュエータ6は停止している時の保持力が大きいため、多少の外乱では動かないため、位置検出手段の電源を切っても再度起動する前に電源を供給すれば位置ずれが生じないと言う特徴があり、これによって可能となったものである。カウンタ57はロータリーエンコーダ53の3つの出力信号を用いて位置と回転速度を検出しており、EA、EBの90度位相のずれたパルス信号から位置をカウントし、EA、ECの独立した速度情報を基に、出力パルスの周期の平均を検出することで速度を算出している。図26にロータリーエンコーダ53の構成を示す。71は回転軸103に取り付けられるチャート板で72、73はチャート板71に記録される目盛りを検出し、2相の90度のパルス信号を出力する光学式センサーである。光学式センサー72、73はチャート板71の対向位置にそれぞれ設けられており、回転軸103へ取り付けられるチャート板71の偏心の影響をキャンセルする構成となっている。光学センサー72はEA、EBを出力し、光学センサー73はEC、EDを出力している。速度検出にEAとECを用いることで、チャート板71の回転軸103への取り付け精度が多少悪くても回転変動の少ない速度制御が可能となる。通信手段60は非同期のシリアル通信によって不図示の外部指令手段と通信を行っている。非同期のシリアル通信にはRS232Cの調歩同期通信や、最近注目されているUSBや、LANで用いられるイーサーネット等様々な通信形態がある。本実施例ではRS232Cの例を示すが、他の方式でも同様に通信可能である。制御手段61の例を図27に示す。75は記憶手段59に設定されたパルス周期指令とカウンタ57で検出されたパルス周期との差を所定のタイミングで積算した値と、その差に所定のゲインを乗じた値を加算して出力する比例積分手段である。ここで用いられている積算のタイミングとゲインは記憶手段59に設定されている。又、カウンタ57は所定時間内のEA及びECのパルス数をカウントし、その平均をとって回転速度を算出している。目標速度より回転速度が速ければ、減算手段65の出力が負の値となる。これを積算した値も、これにゲインを乗じた値も負の値のため、これらを加算した比例積分手段75の出力も負の値となる。したがって駆動周波数のパルス周期が小さくなり、振動型アクチュエータ6の駆動周波数が高くなって振動型アクチュエータの共振周波数からはなれ、回転速度が徐々に減速し目標速度に近づくように構成されている。通信手段60は外部指令手段からの指令を解析し、指令に従って記憶手段59へ各種設定を行ったり、記憶手段59に設定された値やカウンタ57で検出された回転位置情報や回転速度等をTxd信号を介して送信している。図28は複数の振動型アクチュエータの駆動回路を接続する場合の接続例を示すブロック図である。振動型アクチュエータの駆動回路38〜44はID番号が設定されておらず、ID番号は指令によって自動的に設定される。Rxdは外部指令手段からの指令を受信するための信号で、RS232Cの通信形態で指令及びデータが送られてくる。Txdは各振動型アクチュエータの駆動回路が直列に接続されており、外部指令手段には駆動回路38の情報から順に選択されたID番号の駆動回路のデータが送信されるように構成されている。図29は自動的にID番号が設定される様子を示すタイミングチャートである。初期状態では各駆動回路のTxdは5Vを出力している。駆動回路44だけがTxiが0Vである。ここで、ID=7（全駆動回路への指令を表す）で初期化コマンドが送信されると、Txi入力が0Vの駆動回路44がID=0となり駆動回路43へデータ01を送信する。すると駆動回路43はID=1となり駆動回路42へデータ02を送信する。このようにして、最後の駆動回路38がID=6に設定され全ての駆動回路がID=0から順に設定される。駆動回路38はTxdに自分のID番号に1を加算してTxdを介して外部指令手段に送信し、外部指令手段は接続される駆動回路の数を示すデータを受信する。ここではID番号を3ビットとしたが、8ビットに設定してID=255を全駆動回路への指令としても良い。図30に分周移相手段62の構成例を示す。チャージポンプ回路64用の500KHzのパルス発生手段は省略する。図30の動作原理を説明する。水晶発振器等を使って発生させた10MHzの非常に精度の高く安定したパルス信号を用いれば、これを周波数指令に応じた分周率で分周して作られたパルス信号の精度も水晶発振器と同様に非常に高精度で安定している。しかし、ディジタル的な分周では設定周波数の分解能を高く出来ない難点があり、振動型アクチュエータの標準的な駆動周波数である30KHz近傍では数10Hzが限界である。しかし駆動周波数が数10Hz変化すると振動型アクチュエータの回転速度は大きく変化してしまうため、これでは高精度な速度制御には不向きである。また、アナログ的な発振器であるVCO等を用いた場合は素子の精度や温度特性の影響で絶対的な周波数精度には限界がある上、ノイズに弱いという欠点もある。本実施の形態では、分周によって得られたパルスの立ち上がりエッジをプログラマブル遅延手段によって任意の時間遅らせることで、所望のパルスエッジを発生させることにより、高精度で温度依存性の少ない発振手段を構成している。温度依存性が少なく、ディジタル的に周波数を設定しているためフルブリッジ回路63と同一チップ上に構成しても温度やノイズの影響を少なく出来る。具体的に説明すると、必要とするパルスの一周期の時間が例えば2,005nSecである場合は、１０ＭＨｚのパルスを分周手段７７での分周回数を20にしてカウントされば、100nSec周期のパルスを20回カウントすることで分周手段７７から出力Ｐ０が出力される。従って、分周手段での分周回数を２０に設定することで、分周手段からは２０００nSecごとにＰ０が出力される。このＰ０に対して遅延手段７８にて遅延時間を5nSecとしてＰ１を出力させると初回の分周手段７７からのパルスＰ０が出力された時点から５nSec後に初回のＰ１が出力されるので初回のＰ１は、分周手段が１０ＭＨｚのパルスをカウント開始した時点から２００５nSec後に出力される。また、分周手段は以後も１０ＭＨｚのパルスをカウントし続けるので、更に２０カウントした時点で２回目のパルスＰ０を出力する。この２回目のＰ０は分周手段がパルスをカウントし始めてから４０００nSec後に出力される。この２回目のパルスＰ０に対して遅延手段７８での遅延時間を前記の5nSecのまま設定していると２回目のＰ１は分周手段がパルスをカウントし始めてから４００５nSec後に出力されることとなり、前記２００５nSec周期でのパルスＰ１を形成出来なくなる。そこで本実施の形態では、２回目の遅延手段での遅延時間を5nSec増加し１０nSecに設定するように構成している。従って２回目のＰ１は、分周手段がパルスをカウントし始めてから100nSec周期のパルスを計４０回カウントしてから遅延時間を10nSec後即ち４０１０nSec後に２回目のパルスＰ１が形成され、Ｐ１のエッジ間の時間差が常に2,005nSecとなるように制御される。この様に、分周手段からパルスＰ０が出力されるごとに遅延時間を５nSecずつ累積していくように設定することで、10MHzのクロックの分解能より細かい分解能で周波数を設定出来るのである。そして更に、累積値が分周手段に入力されるパルスの周期100nSecを超えたなら累積値から100nSec減算し、分周回数を1増やすことで連続的にパルス信号を発生させるように構成されている。図30において76は周波数指令に基づき、分周率と遅延時間を計算する演算手段（上記の場合は設定さえた周波数指令に応じて分周手段でのカウント数を２０に遅延時間を５nSecずつ累積する）、77は演算手段76で計算される分周率に従って10MHzのクロックを分周して出力する分周手段、78は分周手段77からのパルス信号の立ち上がりエッジを演算手段76からの遅延時間指令に基づき遅延したパルスを出力するプログラマブル遅延手段、演算手段76は遅延手段78の出力パルスが出力されるごとに次の分周率と遅延時間を演算している。79は遅延手段78の出力パルスに同期してカウントするリングカウンタで方向指令によって、カウント方向が反転するように構成されている。リングカウンタ79の動作波形を図31に示す。方向指令によってR1、R2、R3、R4の位相関係が反転している。これによって、振動型アクチュエータの回転方向が変更される。80はリングカウンタから出力される4相の90度づつ位相のずれた入力信号のパルス幅を設定するパルス幅設定手段である。入力される4相のパルス信号は、パルス幅指令に比例するパルス幅が設定され、あらかじめ設定されている一周期の25％、37.5％、50％のいずれかのデューティ以上になる場合にはそれ以上のパルス幅にならないように制限される。又、ON/OFF指令がOFFならばA1、A2、B1、B2の全ての出力信号がOFFされる。次に遅延手段の回路例を図32に示す。81は10MHzのクロックを入力して5MHzのパルス信号を出力する分周手段、82は5MHzのパルス信号とS0信号の位相を比較する位相比較手段、83は位相比較手段82の出力が入力されノイズを除去するローパスフィルタ、84は反転素子が255個リング状に接続され、ローパスフィルタ83の出力信号で発振周波数が決まるリングオシレータである。リングオシレータ84の構成は図33に示すように反転手段が255個リング状に接続されており、全ての反転手段は電源を変化させることで個々の遅延時間が制御され、この単位遅延時間の510倍の時間の逆数が発振周波数となる。ここで言うリングオシレータ84は公知のVCO（電圧制御発振器）の一つであり、位相比較手段82とローパスフィルタ83と共にPLL発振回路を構成している。分周手段81の出力する5MHzのパルス信号とS0信号の位相差が0度になるようにリングオシレータ84の周波数が制御される。従って、S0〜S254は全て5MHzのパルス信号であり、前記反転素子一個の遅延時間ずつそれぞれのパルスのエッジがずれている。従って、単位遅延時間がPLLによって制御され、100nSecの255分の1に正確に設定される。ただし、隣り合う番号の信号は前記反転素子によって論理が反転しており、S1の立ち上がりエッジとS2の立ち下がりエッジの位相のずれが単位遅延量となっている。ここではリングオシレータ84の出力信号は255まであるが、３以上の奇数であればいくつでも良いが2のN乗−1に設定すると効率的である。85はセレクタで遅延指令で選択されたS0〜S254の信号のうちの一つをSoutに出力する。86は論理切り替え手段で、遅延指令の最下位ビットと5MHzの信号に応じてSout信号を反転するかどうかを切り替えている。遅延指令の最下位ビットで切り替える理由は上記したようにリングオシレータ84の出力は隣接するどうしが反転しているため、一つおきに反転しており、これに対処するために用いている。87はTckが入力されるごとに出力P1を反転するトグル制御回路で、P0信号から作られるイネーブル信号によって反転するかどうかが制御される。図34に論理切り替え手段86とトグル制御回路87の回路例を、図35、36にその動作を示すタイミングチャートを示す。図34において88、89はイネーブル付きのDフリップフロップで、EN入力がハイレベルの時にクロック入力の立ち上がりでD入力の信号レベルを内部レジスタに設定しQ出力にそのレジスタの値を出力している。90、91、92は公知のDフリップフロップで、93がエクスクルーシブOR素子（XOR）、94はエクスクルーシブNOR素子（XNOR）、95はAND素子、96はNOT素子である。P0信号は分周手段77より100nSecのパルス信号であり、このパルスより所定時間遅延したパルスをリングオシレータ84の複数のパルスから選択し出力することがこの回路の目的である。セレクタ85から出力されるSout信号は論理が反転している場合や不必要な信号成分も含まれており、必要な部分のみ正しい論理で出力するように構成されている。図35、36を用いて各部の動作を説明する。P1出力はP0パルスの立ち上がりエッジから200〜300nSecの間で反転するように構成されている。点線で囲まれている部分がこの期間にあたる。100nSec幅のP0パルスが出力されている時に5MHzのパルスがローレベルかハイレベルなのかによって動作が異なるため、図35と図36に分けて説明する。ここで、遅延指令の最下位ビットはローレベルに固定されているものとする。図35は5MHzの信号がハイレベルである場合である。CK5信号はP0パルスの立ち下がりでローになる。そのため、Tck信号はSoutがそのまま出力される。また、Oen信号はP0パルスの立ち上がりエッジから150nSec後にオンし、200nSecのパルス幅のパルスが出力され、Oenがハイの期間内のTck信号の立ち上がりエッジでP1信号が反転する。図36はP0パルスがハイの間5MHzの信号がローになる場合の動作を示している。CK5信号はP0パルスの立ち下がりでハイになる。そのため、Tck信号はSoutの反転信号となる。以下図35の説明と同様にしてP1信号が反転する。このような周波数が固定のPLL回路は安定であり、遅延時間が安定しているので周波数がディジタル的に設定出来、特別な調整が必要無いため信頼性の高い駆動回路を供給できる。以上要するに図３２の遅延手段はリングオシレータで形成される単位遅延時間ずつずれたＳ０からＳ２５４までのパルスを演算手段７６からの遅延時間（遅延指令）に応じて選択することで、Ｐ１を形成する。図42はシリコンチップ上の各ブロックの配置を示す配置図で、フルブリッジ回路63が半分をしめ、温度センサがチップのほぼ中央に配置されている。チップのはずれの小さな区画にリングオシレータ84が配置されている。残りの大半はディジタル回路で構成され、全ての機能が一つのシリコンチップに収まっている。チップの外周部には外部電極と接続するためのパッドが設けられている。
【０００９】
（第5の実施の形態）
図37は、本発明の第5の実施の形態を示すブロック図で、第4の実施の形態と異なるのは、通信手段60がパラレル通信を行う点と、チャージポンプ回路がフルブリッジ回路63に含まれたこと、それから制御手段61によって駆動周波数ではなくパルス幅を制御すること等である。少なくとも、4相のパルス信号の内の1相のパルス幅を変化させて速度制御を行っている。図38に制御手段61のブロック図を示す。97は積分手段で積分手段66の出力を更に積分している。ここで、振動型アクチュエータの回転速度が早くなると、減算手段65の出力は負の値となる。したがって、積分手段66の出力は負の方向に積分を開始するため積分手段97と積分手段66と初期パルス幅を加算手段67で加算した結果は次第に小さくなってゆき、パルス幅指令が小さくなり、振動型アクチュエータの回転速度が遅くなってゆく。このようにして回転速度が制御される。比較手段74は積分手段66の出力の絶対値が所定の値を超えたなら、割り込み信号を発生する。図39は複数の振動型アクチュエータの駆動回路を接続する場合の構成を示すブロック図で、パラレルのデータバスが全ての振動型アクチュエータに並列に接続されており、書き込み信号WRと読み込み信号RDも同じく並列に接続されている。図40に通信のタイムチャートを示す。データバスは双方向で、WR又はRD信号によって切り替わっている。最初にデータバスに送られた指令はID=3のみに対する指令で停止することを指令している。次の指令はID=7でこれは全ての振動型アクチュエータの駆動回路に対する指令で、現在位置を呼び出すための指令である。位置データはIDの番号順に呼び出され、RD信号のパルス数をカウントして各駆動回路がデータを出力するタイミングを検出するように構成されている。パラレル通信を用いることで、シリアル通信と比較して通信速度を上げることが可能になる。
【００１０】
（第6の実施の形態）
図41に第6の実施の形態を示すブロック図を示す。98はカウンタやシリアル通信機能、ROM、RAM、リセット回路を有するCPUである。最近のCPUは様々な機能が盛り込まれており、これに電力増幅手段であるフルブリッジ回路63、分周移相手段62他周辺回路を一体に構成することで複雑な制御を行う場合でも柔軟に対応できる。また、分周移相手段62も含めたディジタル回路部分をFPGA等で構成し、一体にチップを構成すれば、小型で汎用性の高い振動型アクチュエータの駆動回路が実現できる。又、分周移相手段62の構成を図44に示す。99はレートマルチプライアで、分周だけでは得られない周波数を分周率を小刻みに変化させて擬似的に発生させるように構成されている。これによって完全にディジタルでパルス生成部を構成出来るのでさらに安定な発振手段を提供できる。レートマルチプライア99によって振動型アクチュエータの駆動周波数の4倍又は8倍の周波数のパルス信号を生成し、リングカウンタ79とパルス幅設定手段によって90度ずつ位相が異なり、パルス幅指令によって決まるパルス幅の4相のパルス信号に変換している。
【００１１】
【発明の効果】
以上説明したように、本出願に係る発明によれば、簡単な構成により複数の駆動回路を外部回路にて通信制御させることができ、複数の駆動回路をチップにする際における接続構成を簡略化することができる。
【図面の簡単な説明】
【図１】本発明の第1の実施の形態を示す構成図である。
【図２】図１に示したパルス生成手段の構成を示すブロック図である。
【図３】図２に示した増幅手段としてのハーフブリッジ回路の例を示すブロック図である。
【図４】振動型アクチュエータの構成を示す構成図である。
【図５】図４に示した振動型アクチュエータの圧電体の電極構造を示す図である。
【図６】図２に示した増幅手段としてのハーフブリッジ回路の他の例を示すブロック図である。
【図７】ハーフブリッジ回路の動作を示すタイミング図である。
【図８】図２に示した増幅手段としてのフルブリッジ回路を示すブロック図である。
【図９】フルブリッジ回路の他の例を示すブロック図である。
【図１０】フルブリッジ回路の動作を示すタイミング図である。
【図１１】本発明の第２の実施の形態を示す構成図である。
【図１２】図１１の制御手段の構成を示すブロック図である。
【図１３】図1２の通信手段の入力信号を示すタイミング図である。
【図１４】振動型アクチュエータの駆動回路を複数接続した場合の接続を示すブロック図である。
【図１５】図1４の複数の振動型アクチュエータの駆動回路との通信のタイミングを示すタイミング図である。
【図１６】本発明の第3の実施の形態を示す構成図である。
【図１７】図１６のシリコンチップ上の配置を示す配置図である。
【図１８】図1７のチップにおける回路構成を示すブロック図である。
【図１９】回転センサ付き振動型アクチュエータの構成を示す構成図である。
【図２０】図１８の増幅手段としてのフルブリッジ回路の例を示すブロック図である。
【図２１】図１８の制御手段の例を示すブロック図である。
【図２２】図１８の通信手段の送信波形を示すタイミング図である。
【図２３】振動型アクチュエータの駆動回路を複数接続した場合の接続を示すブロック図である。
【図２４】図2３の複数の振動型アクチュエータの駆動回路との通信のタイミングを示すタイミング図である。
【図２５】本発明の他の実施例を示すブロック図である。
【図２６】図２５の回路とともに使用する光学式エンコーダの構成を示す構成図である。
【図２７】図2５の制御手段の他の例を示すブロック図である。
【図２８】振動型アクチュエータの駆動回路を複数接続した場合の接続を示すブロック図である。
【図２９】図2８での複数の振動型アクチュエータの駆動回路IDを自動決定する動作を示すタイミング図である。
【図３０】図２５の分周移相手段の例を示すブロック図である。
【図３１】図3０のリングカウンタの出力波形を示すタイミング図である。
【図３２】図２５の遅延手段の例を示すブロック図である。
【図３３】図3２のリングオシレータの構成を示す回路図である。
【図３４】図３２の論理切り替え手段とトグル制御回路の回路例を示す回路図である。
【図３５】図３２の動作を説明するための波形を示すタイミング図である。
【図３６】図3２の動作を説明するための波形を示すタイミング図である。
【図３７】本発明の第5の実施の形態を示すブロック図である。
【図３８】図3７の制御手段の例を示すブロック図である。
【図３９】振動型アクチュエータの駆動回路を複数接続した場合の接続を示すブロック図である。
【図４０】図３９の複数の振動型アクチュエータの駆動回路との通信のタイミングを示すタイミング図である。
【図４１】本発明の第6の実施の形態を示すブロック図である。
【図４２】図４１の回路のシリコンチップ上の配置を示す構成図である。
【図４３】図4１のフルブリッジ回路の動作を示すタイミング図である。
【図４４】図４１の分周移相手段の例を示すブロック図である。
【符号の説明】
１ 金属板
２ パルス発生手段
３ ハーフブリッジ回路
４ 電極
５ ボンディングワイヤー
６、４５、４６、４７、４８、４９、５０、５１ 振動型アクチュエータ
７ 樹脂パッケージ
８ ＶＣＯ
１２、１３、１７、１８、２４、２５、２８、２９ ＭＯＳＦＥＴ
１１、１６ ハイサイドドライバ
３３ セラミック板
３４、６１ 制御手段
３５、６０ 通信手段
３６ コマンド解析手段
３７、５９ 記憶手段
３８、３９、４０、４１、４２、４３、４４ 振動型アクチュエータの駆動回路
５２ シリコンチップ
５３ ロータリーエンコーダ
５４ 発振手段
５５ 水晶振動子
５６ 位相補償回路
５７ カウンタ
５８ リセット回路
６２ 分周移相手段
６４ チャージポンプ回路
６５ 減算手段
６６、９７ 積分手段
６７ 加算手段
６８ 温度センサ
６９ ＤＣ−ＤＣコンバータ
７０ 外部５Ｖ電源
７１ チャート板
７２、７３ 光学センサ
７４ 比較手段
７５ 比例積分手段
７６ 演算手段
７７、８１ 分周手段
７８ 遅延手段
７９ リングカウンタ
８０ パルス幅設定手段
８２ 位相比較器
８３ ローパスフィルタ
８４ リングオシレータ
８５ セレクタ
８６ 論理切り替え手段
８７ トグル制御回路
９８ ＣＰＵ
９９ レートマルチプライア
１００ 振動体
１０１ ロータ
１０２ 摩擦部材
１０３ 回転軸
１０４ 圧電体
Claims (3)
- 振動型アクチュエータの振動体に振動を励起するために、前記振動体の電気−機械エネルギー変換手段に駆動信号を印加する振動型アクチュエータの駆動回路を各振動型アクチュエータに対してそれぞれ設け、各振動型アクチュエータを駆動する振動型アクチュエータ駆動システムにおいて、
各駆動回路の構成として、所望の周波数で位相の異なる複数のパルス信号を発生するパルス生成手段と、外部回路との通信を行う制御手段と、前記複数のパルス信号をそれぞれ電力増幅した交流電圧を前記電気−機械エネルギー変換手段に供給する電力増幅手段を設け、各駆動回路のパルス生成手段及び制御手段及び電力増幅手段を金属板またはセラミック板またはケース状の放熱手段の上に構成するとともに、前記制御手段と前記外部回路との通信をシリアル通信で指令用の送信信号を、各駆動回路に並列に伝達し、各駆動回路からのステータス確認用の受信信号の外部回路への伝達は各駆動回路を直列に接続し、接続の順番で受信信号を前記外部回路へ送出することを特徴とする振動型アクチュエータ駆動システム。 - 振動型アクチュエータの振動体に振動を励起するために、前記振動体の電気−機械エネルギー変換手段に駆動信号を印加する振動型アクチュエータの駆動回路を各振動型アクチュエータに対してそれぞれ設け、各振動型アクチュエータを駆動する振動型アクチュエータ駆動システムにおいて、
各駆動回路の構成として、所望の周波数で位相の異なる複数のパルス信号を発生するパルス生成手段と、外部回路との通信を行う制御手段と、前記複数のパルス信号をそれぞれ電力増幅した交流電圧を前記電気−機械エネルギー変換手段に供給する電力増幅手段を設け、各駆動回路のパルス生成手段及び制御手段及び電力増幅手段を金属板またはセラミック板またはケース状の放熱手段の上に構成するとともに、前記制御手段と前記外部回路との通信をパラレル通信で行ない、指令用の送信信号及びステータス確認用の受信信号は同じ信号線を共用する各駆動回路に並列に接続し、前記外部回路が出力する通信方向切り替え信号で送受信を切り替えることを特徴とする振動型アクチュエータ駆動システム。 - 前記駆動回路を構成する構成素子は、全て一つのシリコンチップ上に構成されることを特徴とする請求項１または２に記載の振動型アクチュエータの駆動回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14762198A JP4072243B2 (ja) | 1998-05-28 | 1998-05-28 | 振動型アクチュエータの駆動回路 |
| US09/316,943 US6229402B1 (en) | 1998-05-28 | 1999-05-24 | Driving circuit for vibration type actuator apparatus |
| EP99304056A EP0962991B1 (en) | 1998-05-28 | 1999-05-26 | Driving apparatus for a vibration type actuator |
| DE69936748T DE69936748D1 (de) | 1998-05-28 | 1999-05-26 | Anregungsvorrichtung für einen Vibrationswellenantrieb |
| CNB991109031A CN1175557C (zh) | 1998-05-28 | 1999-05-28 | 振动型致动器驱动系统、装置、电路及脉冲信号产生电路 |
| KR1019990019552A KR100307430B1 (ko) | 1998-05-28 | 1999-05-28 | 진동형 액추에이터장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14762198A JP4072243B2 (ja) | 1998-05-28 | 1998-05-28 | 振動型アクチュエータの駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11341841A JPH11341841A (ja) | 1999-12-10 |
| JP4072243B2 true JP4072243B2 (ja) | 2008-04-09 |
Family
ID=15434475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14762198A Expired - Fee Related JP4072243B2 (ja) | 1998-05-28 | 1998-05-28 | 振動型アクチュエータの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4072243B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5044351B2 (ja) * | 2007-09-27 | 2012-10-10 | オンセミコンダクター・トレーディング・リミテッド | 駆動波発生回路 |
| EP4236058A1 (en) * | 2020-10-22 | 2023-08-30 | Canon Kabushiki Kaisha | Vibration-type drive apparatus and method for driving vibration-type drive apparatus |
-
1998
- 1998-05-28 JP JP14762198A patent/JP4072243B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11341841A (ja) | 1999-12-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050530 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050530 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071016 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071214 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080108 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080121 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110125 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120125 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130125 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140125 Year of fee payment: 6 |
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