JP4066469B2 - 固体撮像素子と補正方法及び補正装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子の補正方法および補正装置、さらに補正が施された固体撮像素子に関し、とりわけＭＯＳ型電界効果（ＦＥＴ）フォトトランジスタから構成される固体撮像素子の補正方法および補正装置、さらに補正が施された固体撮像素子に関するものである。
【０００２】
【従来の技術】
従来の電流増幅型のフォトトランジスタは、ベース領域への光照射により生じた光電流をエミッタ〜コレクタ間で電流増幅する構造となっている。すなわち、ベース領域に光が照射されると格子に結合されていた電子が励起されて自由電子やホールが生成され、これら電子やホールは空乏領域へ移動し、光起電力効果によってエミッタ〜コレクタ間に光量に比例した電流が流れ、電流増幅されるものである。
【０００３】
一方、ＭＯＳ型電界効果（ＦＥＴ）フォトトランジスタは、ソースとドレイン間に設けられたゲート領域が光照射されると、ゲート領域内のｎｐｎ接合あるいはｐｎｐ接合で構成された部分が光電変換作用を行うことで入射光の強弱に比例した電荷が発生し、ｐｎ接合部分に蓄積される。このように蓄積された電荷は、容量負荷動作によって電圧として取り出される。
【０００４】
光電変換の長波長限界λＭは、ｃ、ｈ、Ｅｇをそれぞれ光速度、プランク定数、半導体のエネルギーバンドギャップとすると、λＭ＝ｃｈ／Ｅｇとなる。例えばシリコン基板のＭＯＳ・ＦＥＴフォトトランジスタの場合、シリコンのＥｇは１．１ｅＶであるから、λＭ＝１．１３μｍ以下の光について受光感度を有する。
【０００５】
このようなＭＯＳ・ＦＥＴ型のフォトトランジスタから成る固体撮像素子の画素部分の構成例を、図１５に平面図として示す。同図に示されるように、画素部分（以下、単に画素と記載する）はｐ型シリコン基板の表面にそれぞれ形成されたソース領域１（電導型：ｎ+ ）、ゲート領域２（電導型：ｐ）、ドレイン領域３（電導型：ｎ+ ）から構成されている。ソース領域１は各画素の中心部に円状に形成され、このソース領域１の外側に、ゲート領域２が環状に形成され、このゲート領域２の外側がドレイン領域３となっている。
【０００６】
環状のゲート領域２の上方、すなわち同図の垂直上方には、ゲート領域２表面に接して図示されないゲート酸化膜（ＳｉＯ2 膜）が形成され、さらにこのゲート酸化膜上には、例えば高濃度にドープされたポリＳｉ膜のゲート電極（不図示）が形成されている。照射光はこれらポリＳｉ膜およびゲート酸化膜を透過してゲート領域２内に入射する。
【０００７】
ゲート電極２には正のゲート電圧Ｖｇが印加され、ゲート電圧Ｖｇがしきい値電圧Ｖｔｈより高い際に、ゲート領域２表面にｎチャネルが表面チャネルとして形成される。このｎチャネル形成により、ソース１〜ドレイン３間が導通してユニポーラ型ダイオードが構成される。したがってチャネルの導電率はゲート電圧Ｖｇによって変化する。
【０００８】
一方、ゲート領域２内に入射した照射光は、ゲート領域２内で光電変換によるキャリア、すなわちエレクトロンとホールを発生させ、発生したエレクトロンは表面チャネル側に移動し、ホールはゲート領域２内の深い側に移動する。ここで、発生し蓄積されるキャリア量は、照射光の光量が増大するにつれ増加する傾向にあるが、このキャリア量に比例する電位を、容量負荷動作に基づいて電圧出力として取り出すことにより、センサー出力としている。
【０００９】
図１７は、出力電圧（Ｖｓｎ）の照射光量（Ｌｍ）依存性を示す線図であり、印加されるゲート電圧（ｖｇ）をパラメータとして表示している。同図に基づき、同一の照射光量Ｌｍｅの条件下で、印加されるゲート電圧の変化による出力電圧Ｖｓｎの変化につき説明する。ゲート電極に印加されるゲート電圧Ｖｇが、しきい値電圧Ｖｔｈよりも低い場合、すなわち
ゲート電圧Ｖｇ＝Ｖｇ１（Ｖｇ１＜Ｖｔｈ）
のときは、ゲート領域２に表面チャネルが形成されない。したがって、ソース電極から取り出される出力電圧Ｖｓｎはゼロであり、特性曲線４９は図示されるように横軸に重なる。
【００１０】
このような表面チャネルが形成されない状態、すなわちゲート電圧Ｖｇがしきい値電圧Ｖｔｈよりも低い状態から、ゲート電圧Ｖｇを徐々に上げ、
ゲート電圧Ｖｇ＝Ｖｇ２（Ｖｇ２＞Ｖｔｈ）
となって、ゲート電圧Ｖｇがそのゲート固有のしきい値電圧Ｖｔｈを越えると、ソース〜ドレイン間に表面チャネルが形成され、特性曲線５０に示されるように、照射光量に比例した出力電圧が出力されるようになる。この結果、照射光量Ｌｍｅのとき、出力電圧Ｖｓｎ２が得られる。
【００１１】
さらにゲート電圧Ｖｇを高く、
ゲート電圧Ｖｇ＝Ｖｇ３（Ｖｇ３＞Ｖｇ２）
にすると、増加率が大になって出力電圧が増加する。すなわち照射光量Ｌｍｅのとき、
力電圧Ｖｓｎ３が得られ、これは前記出力電圧Ｖｓｎ２よりも大きい。さらに飽和特性も変動して飽和値も増加する。
【００１２】
一方、前記のしきい値電圧Ｖｔｈは基板に注入されるドーパント濃度によって変動することが確認されている。したがって、ドーパント濃度が高く、ゲート領域内での活性化されたドーパント原子数が多いほど、チャネルが形成されやすくなり、よってしきい値電圧が下がることになる。このような、しきい値電圧が下がってＶｔｈ’（Ｖｔｈ’＜Ｖｔｈ）となり、感度過敏となった画素に元のしきい値電圧Ｖｔｈを印加すると、図１７から明らかなように出力電圧Ｖｓｎが増大することになる。
【００１３】
ところで、Ｖ族原子がドープされたｐ型Ｓｉ半導体によってゲート領域が形成される従来のデバイスにあっては、製造過程にあって何らかの原因で発生する統計的ゆらぎで、ドーパント原子濃度がゲート領域内で空間的に不均一になることにより、特性が局所的に不均一となることがこれまで頻繁に発生していた。
【００１４】
このような、ゲート領域内の局所的な部分のしきい値電圧を、前記のゲート領域全体のしきい値電圧Ｖｔｈとは異なる値として、局所的しきい値電圧ＬＶｔｈと定義することにする。この結果、ゲート領域内でＶ族原子の濃度が不均一であると、ゲート領域内の位置や部分によって、局所的しきい値電圧ＬＶｔｈが異なるようになる。
【００１５】
したがって図１５で、ゲート領域２内に発生した、局所的しきい値電圧ＬＶｔｈが低い扇状の領域Ｂ、あるいはＤでは、ドーパント原子の数が他の領域内のドーパント原子の数よりも量的に多く、あるいは活性化ポイントの数が多くなり、領域Ｂ、Ｄの局所的しきい値電圧ＬＶｔｈ４は、ゲート領域２内の他の領域の局所的なしきい値電圧ＬＶｔｈ２よりも低く現れる。
【００１６】
【発明が解決しようとする課題】
この結果、ひとつの画素において、同じゲート電圧が印加されているにも拘わらず、局所的な領域４からの出力電圧は、図１７に示した原理で他の領域からの出力電圧よりも高くなり、よってこの画素からの出力電圧は、例えば全ゲート領域のしきい値電圧がＬＶｔｈ２である他の画素の出力電圧と比較して高くなる。このように、ゲート領域内で局所的なしきい値電圧ＬＶｔｈが不均一となることによって、そのデバイスの出力リニアリティ特性が劣化するという不都合が生じていた。
【００１７】
さらに、ゲート領域内において、ポテンシャル電位の差による電荷の移動によって起きる問題も生じていた。例えば、図１５および図１６において、ゲート領域２内の部分Ａ、Ｃ、Ｅについてはドーパント濃度が平均値を示し、一方、部分Ｂ、Ｄではドーパント濃度が高い場合、表面チャネル側のポテンシャル曲線４８が示すように、部分Ｂ、Ｄに相当する表面チャネル側のポテンシャルφｃｏｎは、隣接する部分Ａ、Ｃ、Ｅに相当する表面チャネル側のポテンシャルφｄｅｎよりも高くなる。
【００１８】
また同様に、センサ側のポテンシャル曲線４７が示すように、部分Ｂ、Ｄに相当する表面チャネル側のポテンシャルは、隣接する部分Ａ、Ｃ、Ｅに相当する表面チャネル側のポテンシャルよりも高くなる。
【００１９】
この結果、センサ側の電荷の高ポテンシャル位置から低ポテンシャル位置への移動が生じ、このようにして生起されたドリフト電流が雑音成分となって出力電圧にゆらぎを与え、よって安定した出力を妨げるという不都合の生じるおそれがあった。
【００２０】
しかも、前記の問題は、固体撮像素子の製造完了後の検査時において漸く確認できる性質のものであり、よって製造後の固体撮像素子に補正加工を加える必要があるが、従来技術では、このような補正加工のための効果的な方途がないという状態にあった。
【００２１】
本発明は、前記のような従来技術における問題点を解決するためなされたもので、製造がなされた固体撮像素子の出力リニアリティ特性およびドリフト特性を効果的に補正する方法を提供することを目的とする。さらに、前記補正方法を自動化して実施可能な補正装置を提供することを目的とする。さらに、補正加工によって出力リニアリティ特性およびドリフト特性が改善された固体撮像素子を提供することを目的とする。
【００２２】
【課題を解決するための手段】
以下、本発明の原理を説明し、ついで本発明の手段を説明する。
一般的に、不純物（ドーパント）がドープされた半導体基板に比較的高い電圧を印加すると、基板内部に形成された電界によってキャリアが加速され、運動エネルギーを得て所謂ホットキャリアが生成される。ホットキャリアは、電子とホールの総称であり、とりわけＭＯＳ・ＦＥＴフォトセンサでは、Ｓｉゲート領域に形成された表面チャネル内に集まる高エネルギーの電子、すなわちチャネルホットエレクトロンの作用が重要となる。
【００２３】
チャネルホットエレクトロンとは、チャネルにそった方向（水平方向）の電界からエネルギーを得て、高エネルギー（ホット）になった状態の、チャネル内の電子を示す。このホットエレクトロンが、チャネル〜ゲート酸化膜の界面、すなわちＳｉ−ＳｉＯ2 界面のエネルギー障壁の高さよりも大きなエネルギーをもつにいたると、エネルギー障壁を越えてゲート酸化膜中に注入される。
【００２４】
ゲート酸化膜中に注入されたホットエレクトロンは、酸化膜中や界面に作用して変化を生じさせ、この結果、チャネルホットエレクトロンによってデバイス特性に変動がもたらされる。例えば、しきい値電圧Ｖｔｈおよびサブスレッショルド係数Ｓが増加し、あるいは相互コンダクタンスｇｍが減少するといった、持続的な特性変化が発生する。
【００２５】
以上は、電界からエネルギーを得てホットになった電子が、そのまま酸化膜中に注入される場合であったが、このような電界加速によるホットエレクトロン以外にも、衝突電離またはアバランシェ増倍で発生した電子が、ホットエレクトロンとして酸化膜中に注入されることが確認された報告がある。
【００２６】
これによると、ドレイン近傍の大きな水平方向電界によって高いエネルギーを得たチャネル電子が、格子との衝突電離またはアバランシェ増倍によって電子−正孔対を生成し、この電子または正孔、またはその両方がホットになって酸化膜中に注入されることになる。このようなホットキャリアは、ドレインアバランシェホットキャリア（ＤＡＨＣ）と呼ばれる。
【００２７】
さらに、このようなホットキャリアは、ゲート酸化膜を薄くしたデバイス構成であると、チャネル領域の不純物イオン打ち込み量が増加することによってチャネル水平方向電界が増加するから、ドレインアバランシェホットキャリアによるゲート電流も増加することが確認されている。また、実際の素子におけるストレス試験では、最も顕著な特性変化がドレインアバランシェホットキャリアが生じるようなストレス条件で起こることが確認されている。
【００２８】
この他、ドレイン近傍での衝突電離またはアバランシェ増倍によるホットキャリアとしては、前記のドレインアバランシェホットキャリア以外にも２次衝突電離によって発生したホットエレクトロン（ＳＧＨＥ）がある。この２次電離衝突ホットエレクトロンは、ドレイン近傍で発生して基板電流となる正孔がドレイン近傍の空乏層を横切って基板に注入されるときに、空乏層中で電界からエネルギーを得てホットになり電子−正孔対を発生させ、このうちの電子の一部が空乏層を横切って酸化膜中へと注入される現象である。
【００２９】
しかしながら、前記の２次衝突電離ホットエレクトロンによるしきい値電圧の変動は、通常、ドレインアバランシェホットキャリアによるしきい値電圧の変動に比べてかなり小さい。したがって、２次衝突電離ホットエレクトロンは、素子特性の変化に大きく影響する要因にはならない。
【００３０】
以上から、デバイス特性変化に寄与するものは主として電界加速によるホットエレクトロンおよび、ドレインアバランシェホットキャリア（とりわけアバランシェ・ホットエレクトロン）であると理解できる。
【００３１】
次に、デバイス特性変化のメカニズムは以下のように説明される。第１に、ホットエレクトロンの一部が酸化膜中にトラップされて、その部分のポテンシャルを下げる。第２に、ホットエレクトロンの一部がＳｉ−ＳｉＯ2 界面に界面準位を発生させ、エネルギー障壁を増大させる。これによれば、ホットエレクトロンによって素子特性が変化するためには、ゲート酸化膜中に注入されたホットエレクトロンがＳｉ−ＳｉＯ2 界面近傍の酸化膜中にトラップされるか、またはホットエレクトロンによって界面準位が発生する必要がある。
【００３２】
このようなトラップや界面準位の発生は、ＭＯＳトランジスタにおいてはドレイン近傍のＳｉ−ＳｉＯ2 界面や、ゲート酸化膜中という非常に局部的な領域で起こり、しかもこれはストレス電位以上のゲート電圧領域において発生する。このストレスゲート電圧領域では、しきい値電圧Ｖｔｈには増加がみられ、このＶｔｈ増加はホットエレクトロンを捕獲して負に帯電したトラップによると見做し得ることから、素子特性の変化は、界面準位の発生よりもトラップに捕獲された負電荷によって引き起こされるという説が提案されている。
【００３３】
すなわち、ホットホールを注入（第１ストレス期間）した後、ホットエレクトロンを注入（第２ストレス期間）すると、しきい値電圧の変化ΔＶｔｈは著しく増加するが、その後再びホットホールを注入（第３ストレス期間）すると、ΔＶｔｈは略もとの値近くまで回復する。これは、ホットホールによって発生した中性トラップがホットエレクトロンを捕獲して負に帯電し、負に帯電した中性トラップがホットホールによって再び中和されるものと理解される。
【００３４】
また前記の素子特性変化のメカニズムのうち、界面準位の発生については、二つの説が提案されている。その第一は、ホットホールによって界面準位が発生し、これによって素子特性が変化するという説であり、その第二は、ホットホールとホットエレクトロン両方が、その共調効果によって素子特性の変化が促進されるといる説である。
【００３５】
前記第一のホットホール説では、正孔電流である基板電流が最大となるようなゲート電圧での電圧ストレスが最も大きな特性変化をもたらすということで、ホットホールが素子特性の変化に最も強く関係しているとする説である。また、素子特性変化が、Ｈ２介在によって促進されることから、Ｓｉ−ＳｉＯ2 界面におけるホットホールのトラップとＨ２の解離を相関づけて素子特性変化メカニズムに対するモデルが提案されている。
【００３６】
このモデルに従うと、酸化膜中に注入されたホットホールは酸化膜中で電子と正孔の対からなるエキシトンを形成し、このエキシトンを形成する電子と正孔が再結合したときに大きなエネルギー（約８〜９ｅＶ：ＳｉＯ2 のバンドギャップエネルギー）を放出する。このエネルギーによって酸化膜中に存在するＨ２が反応によって解離し（Ｈ−Ｈ結合のエネルギーは約４．５ｅＶ）、この解離したＨ原子がＳｉ−ＳｉＯ2 界面で反応して、Ｓｉ−ＳｉＯ2 界面における基板側のシリコンに界面準位を発生させ、また一方、酸化膜中において正孔トラップとなる、酸素と結合しているシリコンを発生させることになる。
【００３７】
ところで、実測では水素の影響が少ない場合に基板電流が最大となるようなストレスゲート電圧で界面準位の発生も最大となることから、前記のモデルによれば、素子特性の変化はホットホールによって発生した界面準位が支配的であると見做し得る。
【００３８】
一方、実際に基板電流が最大となるゲート電圧のあたりでは、ホットホールだけでなくホットエレクトロンも多量に、酸化膜中に注入されることが確認されている。さらに、正孔注入によって正に帯電したトラップがその後に注入された電子と再結合するときに、多くの界面準位を発生させるという結果が得られている。すなわち、ホットホールを注入した後、ホットエレクトロンを注入すると界面準位の発生が顕著になり素子特性の変化が促進される。素子特性の変化がホットエレクトロンとホットホールの両方の効果によって引き起こされるという前記第二の説は、このような結果に基づいたものとされる。
【００３９】
ところで、実測結果からは、基板電流が大きいストレスゲート電圧領域でトラップに捕獲された電子による負電荷が素子特性の変化に密接に関係していると理解されるが、一方この領域ではストレス電圧印加後に界面準位の発生が実際に確認されているので、よって素子特性の変化にはトラップに捕獲された電子と、正孔を捕獲したトラップが電子を捕獲するときに発生した界面準位の両方が関係していると見做して差し支えない。
【００４０】
このように、一般的にホットキャリアによる素子特性変化現象は、ホットエレクトロンがチャネル電界からエネルギーを得てゲート酸化膜中へと注入される過程と、酸化膜中に注入されたホットエレクトロンがトラップに捕獲されるか、それに伴って界面準位を発生させる過程の二つの過程に大別できる。なおホットエレクトロンが酸化膜中に注入されるまでの過程については、これまでラッキーエレクトロンモデルと熱電子放出モデルの二つのモデルが提案されている。酸化膜中の過程については定性的なモデルが幾つか提案されている。
【００４１】
以上、メカニズムについて提案されている種々のモデルにつき簡単に述べたが、たとえ素子特性変化のメカニズムが如何なるものにせよ、チャネルに電界を与えて電子を加速し、エネルギーを与えることによって、素子特性を変化させることが可能なことは明らかである。
【００４２】
そこで本発明は、チャネルに電界を与えてホットエレクトロンを発生させる構成と、ゲート領域内の局所的しきい値電圧が低い部分の電導度が隣接する局所的しきい値電圧が高い部分の電導度よりも大きく、したがってゲートに電圧を印加した際に、局所的しきい値電圧が低い部分の側にチャネルが形成されやすい構成とを利用して、適切なバイアス電圧をゲートに印加することにより、局所的しきい値電圧が低い部分に選択的にホットエレクトロンを発生させ、このホットエレクトロンの作用によって低い局所的しきい値電圧を高い局所的しきい値電圧に補正する原理を以て第一の骨子とするものである。
【００４３】
また本発明は、製造された固体撮像素子のゲート領域内の局所的しきい値電圧が低い部分が、ドーパント活性度が局所的に高い部分であることに着目し、この部分に選択的に、逆電導型のドーパント原子をイオン打ち込みすることでドーパント活性度を下げ、よって低い局所的しきい値電圧を高い局所的しきい値電圧に補正する原理を以て第二の骨子とするものである。以下、本発明に係る手段を述べる。
【００４４】
前記原理に基づいて前記従来技術の課題を解決するため、本発明に係る固体撮像素子の補正方法は、ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する固体撮像素子に適用される補正方法であって、前記感度ムラ或いは出力リニアリティ不良がある各画素のＭＯＳ型電界効果フォトトランジスタのゲートに、チャネルホットキャリア注入が発生するバイアス電圧を順次印加し、前記バイアス電圧印加は、ＭＯＳ型電界効果フォトトランジスタのゲート領域内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続されることを特徴とする。
【００４５】
前記の構成を有する本発明にかかる固体撮像素子の補正方法によれば、各画素を構成するゲート領域内に局所的しきい値電圧が低い部分が存在すると、その部分は電流が流れやすいから、バイアス電圧が印加されると、こうした局所的しきい値電圧が低い部分に選択的にチャネルホットキャリア注入がなされ、こうしたホットキャリアにより、低い局所的しきい値電圧が高くなるように補正される。
【００４６】
そしてバイアス電圧印加は、画素内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続されることにより、当該する一個のゲート領域全体のしきい値電圧のばらつきが小さくなり、しかも各画素につき順次、ホットキャリア注入がなされるから、デバイス内の各画素間のしきい値電圧のばらつきも均一化がなされる。
【００４７】
あるいは、前記補正方法が、デバイスを構成する前記全画素にバイアス電圧を一挙に印加し、しかも前記バイアス電圧は、前記感度ムラ或いは出力リニアリティ不良がある各画素にチャネルホットキャリアを発生させるのに十分な電圧とし、前記バイアス電圧印加は、前記感度ムラ或いは出力リニアリティ不良がある各画素内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続されるものである場合は、局所的しきい値電圧が低い部分へのチャネルホットキャリア注入が選択的になされ、こうしたホットキャリアにより、低い局所的しきい値電圧が高く補正される。
【００４８】
さらに、全画素にバイアス電圧が一挙に印加されるから、各画素内のバラツキのある部分で一斉にホットキャリアが発生して作用することになり、同一時間内に各画素の補正処理が同時に一斉に進行する。しかも、バイアス電圧は、感度ムラ或いは出力リニアリティ不良がある各画素、すなわち局所的しきい値電圧が低い部分にチャネルホットキャリアを発生させるのに十分な電圧とされるから、元来高い局所的しきい値電圧を有している正常な部分ではホットキャリアの発生がなく、あるいは少なく、よって不良部分のみが選択的に、かつ時間的に一斉に補正される。
【００４９】
また、本発明に係る固体撮像素子の補正方法は、ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する固体撮像素子に適用される補正方法であって、製造されたＭＯＳ電界効果フォトトランジスタのゲート領域内のドーパント活性度が局所的に高い部分に選択的に、当該ドーパントと逆電導型のドーパント原子をイオン打ち込みすることを特徴とする。
【００５０】
この補正方法によれば、ドーパント活性度が局所的に高い、ムラがある部分に選択的に、逆電導型のドーパント原子がイオン打ち込みされることにより、局所的に高かったドーパント活性度が抑えられて均質化され、各画素内の特性が揃えられる。さらにこの補正方法が各画素につき実施されると、全画素間の特性が揃えられる。
【００５１】
本発明に係る固体撮像素子の補正装置は、ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する固体撮像素子の補正に適用される補正装置であって、前記感度ムラ或いは出力リニアリティ不良がある各画素のＭＯＳ型電界効果フォトトランジスタのゲートに、チャネルホットキャリア注入が発生するバイアス電圧を順次印加し、前記バイアス電圧印加は、ＭＯＳ型電界効果フォトトランジスタのゲート領域内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続されることを特徴とする。
【００５２】
前記の構成を有する本発明にかかる固体撮像素子の補正装置によれば、各画素を構成するゲート領域内に局所的しきい値電圧が低い部分が存在すると、その部分は電流が流れやすいから、バイアス電圧が印加されると、こうした局所的しきい値電圧が低い部分に選択的にチャネルホットキャリア注入がなされ、こうしたホットキャリアにより、低い局所的しきい値電圧が高く補正される。
【００５３】
そしてバイアス電圧印加は、画素内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続されることにより、当該する一個のゲート領域全体のしきい値電圧のばらつきが小さくなり、しかも各画素につき順次、ホットキャリア注入がなされるから、デバイス内の各画素間のしきい値電圧のばらつきも均一化がなされる。
【００５４】
あるいは、本発明にかかる固体撮像素子の補正装置が、デバイスを構成する前記全画素にバイアス電圧を一挙に印加し、しかも前記バイアス電圧は、前記感度ムラ或いは出力リニアリティ不良がある各画素にチャネルホットキャリアを発生させるのに十分な電圧とし、前記バイアス電圧印加は、前記感度ムラ或いは出力リニアリティ不良がある各画素内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続されるものである場合は、局所的しきい値電圧が低い部分へのチャネルホットキャリア注入が選択的になされ、こうしたホットキャリアにより、低い局所的しきい値電圧が高く補正される。
【００５５】
さらに、全画素にバイアス電圧が一挙に印加されるから、各画素内のバラツキのある部分で一斉にホットキャリアが発生して作用することになり、同一時間内に各画素の補正処理が同時に一斉に進行する。しかも、バイアス電圧は、感度ムラ或いは出力リニアリティ不良がある各画素、すなわち局所的しきい値電圧が低い部分にチャネルホットキャリアを発生させるのに十分な電圧とされるから、元来高い局所的しきい値電圧を有している正常な部分ではホットキャリアの発生がなく、あるいは少なく、よって不良部分のみが選択的に、かつ時間的に一斉に補正される。
【００５６】
また、本発明に係る固体撮像素子の補正装置は、ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する固体撮像素子の補正に適用される補正装置であって、製造された前記ＭＯＳ電界効果フォトトランジスタのゲート領域内のドーパント活性度が局所的に高い部分に選択的に、当該ドーパントと逆電導型のドーパント原子をイオン打ち込みすることを特徴とする。
【００５７】
この補正装置によれば、ドーパント活性度が局所的に高い、ムラがある部分に選択的に、逆電導型のドーパント原子がイオン打ち込みされることにより、局所的に高かったドーパント活性度が抑えられて均質化され、各画素内の特性が揃えられる。さらにこの補正が各画素につき実施されると、全画素間の特性が揃えられる。
【００５８】
本発明に係る固体撮像デバイスは、各画素がＭＯＳ型電界効果フォトトランジスタで構成された固体撮像デバイスであって、製造後に、感度ムラ或いは出力リニアリティ不良がある画素に対して、ＭＯＳ型電界効果フォトトランジスタのゲートにバイアス電圧を印加してホットキャリア発生による補正加工が施されたことを特徴とする。このホットキャリアによる補正加工によって、局所的しきい値電圧の低い部分が高い局所的しきい値電圧へと改善がなされ、よって製造後に特性改善がなされた固体撮像デバイスが実現される。
【００５９】
あるいは、本発明に係る固体撮像デバイスは、各画素がＭＯＳ型電界効果フォトトランジスタで構成された固体撮像デバイスであって、製造後に、感度ムラ或いは出力リニアリティ不良がある画素に対して、ＭＯＳ型電界効果フォトトランジスタのゲート領域内のドーパント活性度が局所的に高い部分に選択的に、当該ドーパントと逆電導型のドーパントイオン打ち込みによる補正加工が施されたことを特徴とする。この逆電導型のドーパントイオン打ち込みによる補正加工によって、局所的しきい値電圧の低い部分が高い局所的しきい値電圧へと改善がなされ、よって製造後に特性改善がなされた固体撮像デバイスが実現される。
【００６０】
【発明の実施の形態】
以下、この発明の好適な実施形態を添付図を参照して詳細に説明する。なお、以下に述べる実施形態は、この発明の好適な具現例の一部であり、技術構成上好ましい種々の限定が付されているが、この発明の範囲は、以下の説明において特にこの発明を限定する旨の記載がない限り、これらの形態に限られるものではない。
【００６１】
図１は、本発明に係る固体撮像素子の補正方法の一実施形態を示すフローチャートである。図２は、感度ムラのある固体撮像素子で撮像された、一様な照度の被写体の撮像例を示す正面図である。このような、感度ムラのある固体撮像素子が、本発明に係る補正方法の対象となる。図３は、本発明に係る補正方法の対象となる、既に製造がなされた固体撮像素子の局所的しきい値にバラツキがある画素部分を説明する拡大模式平面図である。
【００６２】
図４は、本発明に係る補正方法による一工程で、バイアス電圧印加時のゲート領域に流れる電流を説明する拡大模式平面図である。図５は、本発明に係る補正方法によって補正がなされた撮像素子で撮像された、一様な照度の被写体の撮像例を示す正面図である。
【００６３】
図６は、本発明に係る補正方法によって補正がなされた固体撮像素子の、局所的しきい値が平坦化されたゲート領域を説明する拡大模式平面図である。図７は、本発明に係る補正方法によって補正がなされた固体撮像素子の、図６に示されたゲート領域内の各位置における、ポテンシャル電位を示す模式図である。図８は、本発明に係る補正方法によって補正がなされた固体撮像素子のリニアリティ特性を示す線図である。
【００６４】
本発明に係る固体撮像素子の補正方法は、ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する固体撮像素子に適用される。
【００６５】
図１に示されるように、感度ムラ或いは出力リニアリティ不良がある固体撮像素子を対象として、同一の光照射量を与え、各画素の出力電圧の不均一を検査する（ステップＳ１）。このような固体撮像素子の撮像画像は、図２に示される画像ＩｓＯように、感度ムラが見られる。このような固体撮像素子には、図３に示されるように、不均一のある画素ＰｘＯ内のゲート領域２に局所的にしきい値電圧の低い、感度過敏の領域４が存在している。
【００６６】
ここで出力電圧の不均一があると（ステップＳ２）、この出力電圧の不均一の画素につき、ゲート〜ドレイン間に所定の電位差、すなわちバイアス電圧を与えて、この画素内の低局所的しきい値電圧の部分にホットキャリアを発生させる。このバイアス電圧の印加による補正は、各画素内での局所的しきい値電圧のバラツキが所定の範囲内になるまで継続される。
【００６７】
すなわち、図４の補正加工工程において、ゲート〜ドレイン間に、しきい値よりも十分に高い適切なバイアス電圧（Ｖｇ〜Ｖｄ：Ｖｇはゲート電位、Ｖｄはドレイン電位）を印加することによって、ローカル部分である、局所的しきい値電圧が低い、したがって感度過敏の領域４だけに（あるいは主として領域４に）電流５が流れるようにできる。一方、その他の、局所的しきい値電圧が正常の領域には電流が流れないか、殆ど流れない。
【００６８】
このようにゲート／ドレイン間に比較的高いバイアス電圧を印加すると、ゲート領域２内に比較的強い電界が発生し、キャリアがこの電界内で加速されて運動エネルギーを得てホットキャリアとなり、しかも高速で移動する。これらホットキャリアによって、エレクトロントラップあるいは界面準位が形成され、領域４の局所的しきい値電圧が上昇して、正常な局所的しきい値電圧となる。
【００６９】
このようにして、印加するバイアス電圧を調節することにより、ホットキャリアの生じる位置およびホットキャリア量を制御して、低い局所的しきい値電圧の部分を正常な局所的しきい値電圧とすることができる。これにより、画素内の感度が均一化され、電荷移動を抑えてドリフト特性も改善される。
【００７０】
このように、検出された、感度ムラ或いは出力リニアリティ不良がある全画素の各々に、チャネルホットキャリアが発生するようなバイアス電圧を順次印加し、前記補正を対象とする画素すべてにつき実施することで（ステップＳ４）、画素間の感度のバラツキを抑え、よって出力電圧の直線特性が改善される。
【００７１】
前記のように、一個のゲート領域全体のしきい値電圧のばらつきを小さくし、かつ対象とする各画素につき順次ホットキャリア注入をさせることで、デバイス内の各画素間のしきい値電圧のばらつきも均一化し、よって各画素内、全画素間の特性を揃えることができる。すなわち本発明の補正方法によって、出力リニアリティ特性を改善でき、かつドリフトがない安定した出力の固体撮像素子に補正することができる。
【００７２】
このようにして補正された固体撮像素子で、一様な照度の被写体を撮像した画像は、図５に示されるようなムラのない良好な画像ＩｓＮとなる。
【００７３】
また、図６の拡大模式平面図に示されるように、本発明に係る補正方法によって補正がなされた固体撮像素子の、補正された画素ＰｘＮのゲート領域２Ｎでは、局所的しきい値が平坦化された、ムラがない領域４Ｎに補正されることになる。これにより、図８の線図に示されるように、リニアリティ特性が改善される。
【００７４】
さらに、ゲート領域２Ｎ内の各位置では、図７に示されるように、表面チャネルおよびセンサー部分ともに平坦なポテンシャル電位が実現される。これにより、電荷移動の推進力がなくなり、よってドリフト特性が改善されることになる。
【００７５】
本発明による補正のメカニズムを、前記のホットキャリア作用のメカニズムに準じて説明すると、以下のようになる。ゲート領域内で、位置や部分によって、しきい値Ｖｔｈが異なる場合、補正加工工程において、ゲート〜ドレイン間にバイアス電圧を印加すると、比較的強い電界が発生し、ローカル部分である、局所的しきい値電圧が低い領域だけにホットキャリアが形成される。一方、その他の、局所的しきい値電圧が正常値の領域にはホットキャリア形成がない。
【００７６】
電界で加速され運動エネルギーを得たホットキャリア、とりわけホットエレクトロンは高い運動エネルギーを有してチャネル内を高速で移動し、さらにゲート酸化膜を通過してゲート電極に至るが、ここでホットエレクトロンは主としてゲート酸化膜中にエレクトロントラップを形成する。
【００７７】
ここで、ゲート／ドレイン間に印加される前記の補正電位を制御することにより、前記のような、ゲート領域内でとりわけ局所的にしきい値電圧が低かった部分に対応した領域にだけホットエレクトロンは発生させることが可能になり、よってゲート酸化膜中の、この局所的領域に対応した部分にだけ、選択的にエレクトロントラップを形成させることができる。
【００７８】
このようにしてゲート酸化膜中にエレクトロントラップが形成されると、補正加工工程の終了後にも消滅することなく、ゲート酸化膜中のエレクトロントラップは保持される。したがって、補正加工後に固体撮像素子を通常の動作条件で作動させた場合、前記のゲート領域内でとりわけ局所的にしきい値電圧が低かった部分に着目すると、ゲート電極に供給された正電位によって移動する自由電子の一部が、前記の補正加工で形成されているエレクトロントラップによって捕獲される。
【００７９】
この結果、この局所的領域のソース／ドレイン間にチャネルを形成するには、補正工程前の局所的しきい値電圧よりも高い電位を、ゲート電極に供給する必要があることになる。前記のように、通常の動作時に必要とされる高い電位が、他の正常領域の正常な局所的しきい値電圧に等しくなるよう、エレクトロントラップ形成量したがって補正加工におけるバイアス電圧を制御することにより、この画素の全ゲート領域にわたって、局所的しきい値電圧が等しくなるよう補正することができる。
【００８０】
以上は、エレクトロントラップが形成されるモデルにしたがい説明したが、他のモデルである、界面準位が形成される場合についても同様に説明することができる。すなわち、局所的しきい値電圧が低い領域に、ホットキャリアによって界面準位が形成されると、これがポテンシャル障壁となって作用するから、動作時においてこのポテンシャル障壁の分だけ更に高い電位を与えないと、チャネルが形成されるに十分な電位が供給されなくなる。
【００８１】
この、必要とされる高い電位が他の領域の局所的しきい値電圧と等しくなるよう、界面準位の形成にしたがって補正加工の電位を制御することにより、この画素の全ゲート領域にわたって、局所的しきい値電圧が等しくなるよう補正することができる。
【００８２】
前記のように、本発明は補正加工工程において、感度が異なる画素の各々についてホットキャリアを意図的に発生させる処理を順次実行することにより、エレクトロントラップあるいは界面準位を形成させ、これによってゲート領域の局所的しきい値電圧を全ゲート領域にわたって等しくする。これにより、各画素内のしきい値電圧のバラツキが改善されて、画素内の感度が均一化されるから、各画素について出力電圧の直線特性が改善される。
【００８３】
さらに前記のようなメカニズムによって、ゲート領域内での局所的なしきい値電圧ＬＶｔｈの不均一が解消され、各画素のしきい値電圧Ｖｔｈの平準化がなされるとともに、画素間の感度のバラツキを抑えることができ、よって固体撮像素子全体の出力電圧の直線特性が改善される。
【００８４】
つぎに、本発明に係る固体撮像素子の補正装置の実施形態を説明する。図９は、本発明に係る固体撮像素子の補正装置の一実施形態のブロック構成図である。また図１０は、図９に示された補正装置による工程のフローチャートである。
【００８５】
両図において、本発明に係る固体撮像素子の補正装置Ａｐは、固体撮像素子ＳＤのセンスアンプ２４の出力２４ａを受ける増幅器２５、増幅器２５の出力２５ａと判定基準値Ｖｃｐとの比較出力をするコンパレータ２６、固体撮像素子ＳＤのカラムデコーダ２２およびローデコーダ２３、センスアンプ２４に信号２７ｃ、２７ｄ、２７ａそれぞれを送り、またコンパレータ２６からの出力信号２６ａおよびタイマー２９からの経時信号２９ａを受けて補正用電圧発生回路２８に制御信号２７ｂを発信する制御回路２７、制御信号２７ｂを受けて固体撮像素子ＳＤの画素のゲート電極およびドレイン電極にバイアス電圧２８ａ、２８ｂを送る補正用電圧発生回路２８、タイマー２９から構成されている。
【００８６】
この補正装置Ａｐに接続され、補正加工される固体撮像素子ＳＤは、画素２１が複数個、マトリクス状に配列されたフォトセル２０と、カラムデコーダ２２およびローデコーダ２３、さらにカラムデコーダ２２に接続されたセンスアンプ２４からなり、カラムデコーダ２２およびローデコーダ２３で指定された画素２１の出力がセンスアンプ２４を経てなされるものである。
【００８７】
補正装置Ａｐの動作を、図１０のフローチャートに基づき説明する。固体撮像素子の画素の感度のバラツキを検査するため、フォトセル２０を一様光で照射する（ステップＳ２０）。各画素から出力が出た状態で、制御回路２７がフォトセル２０のカラム／ロー選択信号２７ｃ、２７ｄを送る（ステップＳ２１）。これによって、画素２１が選択され（ステップＳ２２）、画素２１によるセンス出力は、センスアンプ２４から電圧信号２４ａで取り出される。
【００８８】
電圧信号２４ａは増幅器２５で増幅され、さらにコンパレータ２６で判定基準値Ｖｃｐと比較される（ステップＳ２３）。ここで画素出力が判定基準値Ｖｃｐを超えると（ステップＳ２４）、この画素２１にはゲート領域に不均一部分があると判定され、これ以降、補正装置Ａｐは補正モードに移行する。
【００８９】
また一方、ステップＳ２４で画素出力が判定基準値Ｖｃｐを超えない場合は、この画素は正常と判定され、ステップＳ２１に戻ってつぎの画素が検査される。
【００９０】
補正モードに移行した補正装置Ａｐの制御回路２７は、センスアンプ２４を停止させ（ステップＳ２５）、ついで補正用電圧発生回路２８に指示して、この画素２１のゲート〜ドレイン間にバイアス電圧２８ａ、２８ｂを印加する（ステップＳ２６）。これにより、画素２１のゲート〜ドレイン間にバイアス電圧がかかり、ゲート領域にホットキャリアが発生して、補正加工が開始される。制御回路２７は、タイマー２９からの経時信号２９ａに基づき計時し、所定の時間だけゲート〜ドレイン間にバイアス電圧を印加し、所定の時間が過ぎればこの画素への補正加工を終える（ステップＳ２７）。
【００９１】
ついで前記検査モードおよび補正モードを、全画素について実行し、全画素が完了した時点で補正加工を終了する。
【００９２】
このように、本発明の補正装置Ａｐでは、すべて自動的に進行するから、補正に手間がかかることなく、しかも迅速な処理が可能になる。なお、画素感度の検査結果等は、例えばモニターなどに表示して目視確認することも可能であるが、本発明の補正装置Ａｐは前記のように、目視確認を全く行わなくても自動操業が可能であり、したがって生産性に優れる。
【００９３】
また、前記実施形態では一つずつの画素につきバラツキを判定して、各画素に適するバイアス電圧を調整することも可能となっているが、バラツキの程度がある範囲内に常に収まるような同一ロットなどの場合には、画素全数の検査を省略する構成も可能である。
【００９４】
さらに、バイアス電圧を全画素に一挙に印加して、補正を全画素一挙に実行する構成も可能である。この場合、正常な感度の画素にはホットキャリアが発生しないようバイアス電圧を制御する必要がある。
【００９５】
さらに本発明の補正装置Ａｐでは、補正モード終了の段階で、直ちに検査モードに戻って補正した画素の特性を直ちに検査できるから、反復加工などが極めて容易になり、生産性はさらに向上する。
【００９６】
つぎに図１１は、本発明に係る補正方法の他の実施形態のフローチャートである。また図１２は、本発明に係る補正装置の他の実施形態における測定／アドレス同定動作の説明図、図１３は図１２に続くイオン打ち込み動作を説明する模式断面図、図１４は補正装置により補正がなされた固体撮像素子による、ムラのない撮像画面例を示す正面図である。
【００９７】
本実施形態の補正方法は、画出し後の固体撮像素子にイオン打ち込みをすることにより、感度ムラ或いは出力リニアリティ不良を補正して、デバイスの出力リニアリティ特性を改善するとともに、ドリフトがない安定した出力の固体撮像素子を得るものである。
【００９８】
図１１に示されるように、感度ムラ或いは出力リニアリティ不良がある固体撮像素子を対象として、同一の光照射量を与え、各画素の出力電圧の不均一部分の有無を観察検査する（ステップＳ１１）。ここで出力電圧の不均一があると（ステップＳ１２）、図１２に示されるように画像ＩｓＯ’にムラが観察されるから、不均一部分の番地の同定がなされる。
【００９９】
このようにして不均一部分の番地の同定がなされると、画素内の不均一部分につき、逆導電型の元素によるイオン注入を選択的に実施する（ステップＳ１３）。イオン注入は例えば、図１３に示されるように、着目部分以外をマスクＭｋで覆い、着目部分にイオンＩ２を注入する。
【０１００】
このように、検出された、感度ムラ或いは出力リニアリティ不良がある全画素の各々に、逆導電型の元素によるイオン注入を選択的に行い、前記補正を対象とする画素すべてにつき実施することで（ステップＳ１４）、画素間の感度のバラツキを抑え、よって出力電圧の直線特性が改善される。
【０１０１】
このようにして補正された固体撮像素子によって、一様な照度の被写体を撮像した画像は、図１４に示されるようなムラのない良好な画像ＩｓＮ’となる。
【０１０２】
【発明の効果】
以上詳述したように、本発明の請求項１に係る固体撮像素子の補正方法は、ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する固体撮像素子に適用され、感度ムラ或いは出力リニアリティ不良がある各画素のＭＯＳ型電界効果フォトトランジスタのゲートに、チャネルホットキャリアが発生するようなバイアス電圧を順次印加し、しかもバイアス電圧の印加による補正は、ＭＯＳ型電界効果フォトトランジスタのゲート領域内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続されるものである。
【０１０３】
したがって、一個のゲート領域全体のしきい値電圧のばらつきが小さくなり、しかも各画素につき順次ホットキャリア注入をさせることで、デバイス内の各画素間のしきい値電圧のばらつきも均一化でき、よって各画素内、全画素間の特性を揃えることができるという効果を奏する。すなわち補正加工によって、出力リニアリティ特性を改善でき、かつドリフトがない安定した出力の固体撮像素子に補正することができる。
【０１０４】
本発明の請求項２に係る固体撮像素子の補正方法は、請求項１記載の方法において、前記全画素のＭＯＳ型電界効果フォトトランジスタのゲートにバイアス電圧を一挙に印加し、しかも前記バイアス電圧は、ＭＯＳ型電界効果フォトトランジスタにチャネルホットキャリアを発生させるのに十分な電圧とし、前記印加は、ＭＯＳ型電界効果フォトトランジスタのゲート領域内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続されるものである。
【０１０５】
この結果、全画素にバイアス電圧を一挙に印加することで、各画素内のバラツキを有する部分において一斉にホットキャリアが発生し、この作用で各画素の補正処理が同一時間内に、同時に一斉に進行する。しかもこの際、印加するバイアス電圧を、各画素内のバラツキを有する部分すなわち局所的しきい値電圧が低い部分にチャネルホットキャリアを発生させるのに十分な電圧とするから、元来高い局所的しきい値電圧を有している正常な部分ではホットキャリアの発生がなく、あるいは少なく、よって不良部分のみを選択的に、かつ時間的に一斉に補正することができる。このようにして全画素にバイアス電圧を印加することによって、各画素内のＬＶｔｈのばらつきを補正し、出力電圧のドリフトの発生を抑え、かつ全画素間の特性を揃えることができる。
【０１０６】
本発明の請求項３に係る固体撮像素子の補正方法は、請求項１記載の方法において、感度むら或いは出力リニアリティ不良の有無によって、各画素出力がある判定基準を上回るか否かを判定する判定手段を有することにより、補正の自動化を可能にし、迅速な処理が可能になる。
【０１０７】
本発明の請求項４に係る固体撮像素子の補正方法は、ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する、しかも製造済みの固体撮像素子に対して適用される補正方法であり、製造されたＭＯＳ型電界効果フォトトランジスタのゲート領域内の、ドーパント活性度が局所的に高い部分に選択的に、当該ドーパントと逆電導型のドーパント原子をイオン打ち込みするものであるから、局所的に高かったドーパント活性度を抑えて均質化でき、各画素内の特性を揃えることができる。さらにこの補正方法を各画素につき実施することで、全画素間の特性を揃えることができ、よって製造済みの固体撮像素子を補正加工することで、その特性を改善することが可能になる。
【０１０８】
本発明の請求項５に係る固体撮像素子の補正装置は、ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する固体撮像素子の補正に適用される補正装置であって、前記感度ムラ或いは出力リニアリティ不良がある各画素のＭＯＳ型電界効果フォトトランジスタのゲートに、チャネルホットキャリア注入が発生するバイアス電圧を順次印加し、前記印加は、ＭＯＳ型電界効果フォトトランジスタのゲート領域内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続される構成とするものである。
【０１０９】
この結果、各画素を構成するゲート領域内に電流が流れやすい、局所的しきい値電圧が低い部分が存在すると、印加されたバイアス電圧はその部分に集中的に作用するから、このようにして局所的しきい値電圧が低い部分に選択的にチャネルホットキャリアが発生し、こうしたホットキャリアにより、低い局所的しきい値電圧が補正される。
【０１１０】
そしてバイアス電圧印加を、その画素内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続することにより、一個のゲート領域全体のしきい値電圧のばらつきを小さくできる。さらに本装置は各画素を順次検査し、検査結果に基づき、補正が必要な画素すべてを対象に順次、しかも一回毎にその画素だけにバイアス電圧を印加してホットキャリアを発生させるから、正常な画素をスキップすることで時間が節約されるとともに、正常な画素に余計なホットキャリアを発生させることもなく、デバイス内の各画素間のしきい値電圧のばらつきを均一化することができる。すなわち本装置による補正加工によって、出力リニアリティ特性を改善でき、かつドリフトがない安定した出力の固体撮像素子に補正することができる。
【０１１１】
本発明の請求項６に係る固体撮像素子の補正装置は、請求項１記載の構成において全画素のＭＯＳ型電界効果フォトトランジスタのゲートにバイアス電圧を一挙に印加し、しかもこのバイアス電圧は感度ムラ或いは出力リニアリティ不良がある各画素のＭＯＳ型電界効果フォトトランジスタにチャネルホットキャリアを発生させるのに十分な電圧とし、ＭＯＳ型電界効果フォトトランジスタのゲート領域内での局所的しきい値電圧のばらつきが所定の範囲内になるまで印加が継続される構成とするものであるから、チャネルホットキャリアを局所的しきい値電圧が低い部分へ選択的に注入でき、こうしたホットキャリアの作用で低い局所的しきい値電圧を高く補正することができる。
【０１１２】
さらに、全画素にバイアス電圧を一挙に印加することで、各画素内のバラツキのある部分で一斉にホットキャリアが発生して作用することになり、同一時間内に複数個の画素の補正処理を同時に一斉に進行させることができる。しかもバイアス電圧を、感度ムラ或いは出力リニアリティ不良がある各画素、すなわち局所的しきい値電圧の低い部分にチャネルホットキャリアを発生させるのに十分な電圧とするから、元来高い局所的しきい値電圧を有している正常な部分ではホットキャリアの発生がなく、あるいは少なく、よって不良部分のみに選択的に、かつ時間的に一斉に補正をかけることができ、補正に要する時間を短縮して補正工程の効率を向上させることが可能になる。
【０１１３】
本発明の請求項７に係る固体撮像素子の補正装置は、請求項６記載の補正装置において、
感度むら或いは出力リニアリティ不良の有無によって、各画素出力がある判定基準を上回るか否かを判定する判定回路を有することにより、補正の自動化を可能にし、迅速な処理が可能になる。
【０１１４】
本発明の請求項８に係る固体撮像素子の補正装置は、ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する固体撮像素子の補正に適用される補正装置であって、製造されたＭＯＳ型電界効果フォトトランジスタのゲート領域内の、ドーパント活性度が局所的に高い部分に選択的に、当該ドーパントと逆電導型のドーパント原子をイオン打ち込み処理するものであるから、この逆電導型のドーパント原子により、局所的に高かったドーパント活性度が抑えられて均質化され、よって各画素内の特性を揃える補正処理をすることができる。さらにこの補正を各画素につき実施して、全画素間の特性を揃える補正処理をすることができる。すなわち本補正装置による補正加工によって、製造済みの固体撮像素子の出力リニアリティ特性を改善でき、かつドリフトがない安定した出力の固体撮像素子に補正することができる。
【０１１５】
本発明の請求項９に係る固体撮像デバイスは、各画素がＭＯＳ型電界効果フォトトランジスタで構成された固体撮像デバイスであって、製造後に、感度ムラ或いは出力リニアリティ不良がある画素に対して、ＭＯＳ型電界効果フォトトランジスタのゲートにバイアス電圧を印加してホットキャリア発生による補正加工が施された構成とするものであるから、製造後になされる補正加工によって出力リニアリティ特性ならびにドリフト特性が改善された固体撮像素子を得ることが可能になる。
【０１１６】
本発明の請求項１０に係る固体撮像デバイスは、各画素がＭＯＳ型電界効果フォトトランジスタで構成された固体撮像デバイスであって、製造後に、感度ムラ或いは出力リニアリティ不良がある画素に対して、ＭＯＳ型電界効果フォトトランジスタのゲート領域内のドーパント活性度が局部的に高い部分に選択的に、当該ドーパントと逆電導型のドーパントイオン打ち込みによる補正加工が施されるものであるから、製造後になされる補正加工によって出力リニアリティ特性ならびにドリフト特性が改善された固体撮像素子を得ることが可能になる。
【０１１７】
前記のように本発明は、光センサーがＭＯＳ型電界効果（ＦＥＴ）フォトトランジスタで構成されている増幅型の固体撮像素子の、センサー部を構成するゲート領域について、製造工程終了後の画出し検査の後に感度ムラ、出力リニアリティ補正を行うことにより、画素内で均一感度かつ、出力リニアリイティが良好でドリフトが少ない安定した特性の固体撮像素子を提供することを可能にする。
【図面の簡単な説明】
【図１】 本発明に係る固体撮像素子の補正方法の一実施形態を示すフローチャートである。
【図２】 感度ムラのある撮像素子で撮像された、一様な照度の被写体の撮像例を示す正面図である。
【図３】 本発明に係る補正方法の対象となる、既に製造がなされた固体撮像素子の局所的しきい値にバラツキがある画素部分を説明する拡大模式平面図である。
【図４】 本発明に係る補正方法による一工程で、バイアス電圧印加時のゲート領域に流れる電流を説明する拡大模式平面図である。
【図５】 本発明に係る補正方法によって補正がなされた撮像素子で撮像された、一様な照度の被写体の撮像例を示す正面図である。
【図６】 本発明に係る補正方法によって補正がなされた固体撮像素子の、局所的しきい値が平坦化されたゲート領域を説明する拡大模式平面図である。
【図７】 本発明に係る補正方法によって補正がなされた固体撮像素子の、図６に示されたゲート領域内の各位置におけるポテンシャル電位を示す模式図である。
【図８】 本発明に係る補正方法によって補正がなされた固体撮像素子のリニアリティ特性を示す線図である。
【図９】 本発明に係る補正装置の一実施形態のブロック構成図である。
【図１０】 図９に示された補正装置による工程のフローチャートである。
【図１１】 本発明に係る補正方法の他の実施形態のフローチャートである。
【図１２】 本発明に係る補正装置の他の実施形態における測定／アドレス同定動作の説明図である。
【図１３】 本発明に係る補正装置の、図１２に続くイオン打ち込み動作を説明する模式断面図である。
【図１４】 本発明に係る補正装置により補正がなされた固体撮像素子による、ムラのない撮像画面例を示す正面図である。
【図１５】 局所的しきい値にバラツキがある画素部分を説明するための拡大模式平面図である。
【図１６】 図１５に示されたゲート領域内の各位置におけるポテンシャル電位を示す模式図である。
【図１７】 ゲート電圧をパラメータとした、出力電圧の入射光量依存性の線図である。
【符号の説明】
Ｓ１……一様光照射時の不均一検査ステップ、Ｓ２……不均一有無の判定ステップ、Ｓ３……ホットキャリア発生ステップ、Ｓ４……全画素実施のためのループのステップ
【発明の属する技術分野】
本発明は、固体撮像素子の補正方法および補正装置、さらに補正が施された固体撮像素子に関し、とりわけＭＯＳ型電界効果（ＦＥＴ）フォトトランジスタから構成される固体撮像素子の補正方法および補正装置、さらに補正が施された固体撮像素子に関するものである。
【０００２】
【従来の技術】
従来の電流増幅型のフォトトランジスタは、ベース領域への光照射により生じた光電流をエミッタ〜コレクタ間で電流増幅する構造となっている。すなわち、ベース領域に光が照射されると格子に結合されていた電子が励起されて自由電子やホールが生成され、これら電子やホールは空乏領域へ移動し、光起電力効果によってエミッタ〜コレクタ間に光量に比例した電流が流れ、電流増幅されるものである。
【０００３】
一方、ＭＯＳ型電界効果（ＦＥＴ）フォトトランジスタは、ソースとドレイン間に設けられたゲート領域が光照射されると、ゲート領域内のｎｐｎ接合あるいはｐｎｐ接合で構成された部分が光電変換作用を行うことで入射光の強弱に比例した電荷が発生し、ｐｎ接合部分に蓄積される。このように蓄積された電荷は、容量負荷動作によって電圧として取り出される。
【０００４】
光電変換の長波長限界λＭは、ｃ、ｈ、Ｅｇをそれぞれ光速度、プランク定数、半導体のエネルギーバンドギャップとすると、λＭ＝ｃｈ／Ｅｇとなる。例えばシリコン基板のＭＯＳ・ＦＥＴフォトトランジスタの場合、シリコンのＥｇは１．１ｅＶであるから、λＭ＝１．１３μｍ以下の光について受光感度を有する。
【０００５】
このようなＭＯＳ・ＦＥＴ型のフォトトランジスタから成る固体撮像素子の画素部分の構成例を、図１５に平面図として示す。同図に示されるように、画素部分（以下、単に画素と記載する）はｐ型シリコン基板の表面にそれぞれ形成されたソース領域１（電導型：ｎ+ ）、ゲート領域２（電導型：ｐ）、ドレイン領域３（電導型：ｎ+ ）から構成されている。ソース領域１は各画素の中心部に円状に形成され、このソース領域１の外側に、ゲート領域２が環状に形成され、このゲート領域２の外側がドレイン領域３となっている。
【０００６】
環状のゲート領域２の上方、すなわち同図の垂直上方には、ゲート領域２表面に接して図示されないゲート酸化膜（ＳｉＯ2 膜）が形成され、さらにこのゲート酸化膜上には、例えば高濃度にドープされたポリＳｉ膜のゲート電極（不図示）が形成されている。照射光はこれらポリＳｉ膜およびゲート酸化膜を透過してゲート領域２内に入射する。
【０００７】
ゲート電極２には正のゲート電圧Ｖｇが印加され、ゲート電圧Ｖｇがしきい値電圧Ｖｔｈより高い際に、ゲート領域２表面にｎチャネルが表面チャネルとして形成される。このｎチャネル形成により、ソース１〜ドレイン３間が導通してユニポーラ型ダイオードが構成される。したがってチャネルの導電率はゲート電圧Ｖｇによって変化する。
【０００８】
一方、ゲート領域２内に入射した照射光は、ゲート領域２内で光電変換によるキャリア、すなわちエレクトロンとホールを発生させ、発生したエレクトロンは表面チャネル側に移動し、ホールはゲート領域２内の深い側に移動する。ここで、発生し蓄積されるキャリア量は、照射光の光量が増大するにつれ増加する傾向にあるが、このキャリア量に比例する電位を、容量負荷動作に基づいて電圧出力として取り出すことにより、センサー出力としている。
【０００９】
図１７は、出力電圧（Ｖｓｎ）の照射光量（Ｌｍ）依存性を示す線図であり、印加されるゲート電圧（ｖｇ）をパラメータとして表示している。同図に基づき、同一の照射光量Ｌｍｅの条件下で、印加されるゲート電圧の変化による出力電圧Ｖｓｎの変化につき説明する。ゲート電極に印加されるゲート電圧Ｖｇが、しきい値電圧Ｖｔｈよりも低い場合、すなわち
ゲート電圧Ｖｇ＝Ｖｇ１（Ｖｇ１＜Ｖｔｈ）
のときは、ゲート領域２に表面チャネルが形成されない。したがって、ソース電極から取り出される出力電圧Ｖｓｎはゼロであり、特性曲線４９は図示されるように横軸に重なる。
【００１０】
このような表面チャネルが形成されない状態、すなわちゲート電圧Ｖｇがしきい値電圧Ｖｔｈよりも低い状態から、ゲート電圧Ｖｇを徐々に上げ、
ゲート電圧Ｖｇ＝Ｖｇ２（Ｖｇ２＞Ｖｔｈ）
となって、ゲート電圧Ｖｇがそのゲート固有のしきい値電圧Ｖｔｈを越えると、ソース〜ドレイン間に表面チャネルが形成され、特性曲線５０に示されるように、照射光量に比例した出力電圧が出力されるようになる。この結果、照射光量Ｌｍｅのとき、出力電圧Ｖｓｎ２が得られる。
【００１１】
さらにゲート電圧Ｖｇを高く、
ゲート電圧Ｖｇ＝Ｖｇ３（Ｖｇ３＞Ｖｇ２）
にすると、増加率が大になって出力電圧が増加する。すなわち照射光量Ｌｍｅのとき、
力電圧Ｖｓｎ３が得られ、これは前記出力電圧Ｖｓｎ２よりも大きい。さらに飽和特性も変動して飽和値も増加する。
【００１２】
一方、前記のしきい値電圧Ｖｔｈは基板に注入されるドーパント濃度によって変動することが確認されている。したがって、ドーパント濃度が高く、ゲート領域内での活性化されたドーパント原子数が多いほど、チャネルが形成されやすくなり、よってしきい値電圧が下がることになる。このような、しきい値電圧が下がってＶｔｈ’（Ｖｔｈ’＜Ｖｔｈ）となり、感度過敏となった画素に元のしきい値電圧Ｖｔｈを印加すると、図１７から明らかなように出力電圧Ｖｓｎが増大することになる。
【００１３】
ところで、Ｖ族原子がドープされたｐ型Ｓｉ半導体によってゲート領域が形成される従来のデバイスにあっては、製造過程にあって何らかの原因で発生する統計的ゆらぎで、ドーパント原子濃度がゲート領域内で空間的に不均一になることにより、特性が局所的に不均一となることがこれまで頻繁に発生していた。
【００１４】
このような、ゲート領域内の局所的な部分のしきい値電圧を、前記のゲート領域全体のしきい値電圧Ｖｔｈとは異なる値として、局所的しきい値電圧ＬＶｔｈと定義することにする。この結果、ゲート領域内でＶ族原子の濃度が不均一であると、ゲート領域内の位置や部分によって、局所的しきい値電圧ＬＶｔｈが異なるようになる。
【００１５】
したがって図１５で、ゲート領域２内に発生した、局所的しきい値電圧ＬＶｔｈが低い扇状の領域Ｂ、あるいはＤでは、ドーパント原子の数が他の領域内のドーパント原子の数よりも量的に多く、あるいは活性化ポイントの数が多くなり、領域Ｂ、Ｄの局所的しきい値電圧ＬＶｔｈ４は、ゲート領域２内の他の領域の局所的なしきい値電圧ＬＶｔｈ２よりも低く現れる。
【００１６】
【発明が解決しようとする課題】
この結果、ひとつの画素において、同じゲート電圧が印加されているにも拘わらず、局所的な領域４からの出力電圧は、図１７に示した原理で他の領域からの出力電圧よりも高くなり、よってこの画素からの出力電圧は、例えば全ゲート領域のしきい値電圧がＬＶｔｈ２である他の画素の出力電圧と比較して高くなる。このように、ゲート領域内で局所的なしきい値電圧ＬＶｔｈが不均一となることによって、そのデバイスの出力リニアリティ特性が劣化するという不都合が生じていた。
【００１７】
さらに、ゲート領域内において、ポテンシャル電位の差による電荷の移動によって起きる問題も生じていた。例えば、図１５および図１６において、ゲート領域２内の部分Ａ、Ｃ、Ｅについてはドーパント濃度が平均値を示し、一方、部分Ｂ、Ｄではドーパント濃度が高い場合、表面チャネル側のポテンシャル曲線４８が示すように、部分Ｂ、Ｄに相当する表面チャネル側のポテンシャルφｃｏｎは、隣接する部分Ａ、Ｃ、Ｅに相当する表面チャネル側のポテンシャルφｄｅｎよりも高くなる。
【００１８】
また同様に、センサ側のポテンシャル曲線４７が示すように、部分Ｂ、Ｄに相当する表面チャネル側のポテンシャルは、隣接する部分Ａ、Ｃ、Ｅに相当する表面チャネル側のポテンシャルよりも高くなる。
【００１９】
この結果、センサ側の電荷の高ポテンシャル位置から低ポテンシャル位置への移動が生じ、このようにして生起されたドリフト電流が雑音成分となって出力電圧にゆらぎを与え、よって安定した出力を妨げるという不都合の生じるおそれがあった。
【００２０】
しかも、前記の問題は、固体撮像素子の製造完了後の検査時において漸く確認できる性質のものであり、よって製造後の固体撮像素子に補正加工を加える必要があるが、従来技術では、このような補正加工のための効果的な方途がないという状態にあった。
【００２１】
本発明は、前記のような従来技術における問題点を解決するためなされたもので、製造がなされた固体撮像素子の出力リニアリティ特性およびドリフト特性を効果的に補正する方法を提供することを目的とする。さらに、前記補正方法を自動化して実施可能な補正装置を提供することを目的とする。さらに、補正加工によって出力リニアリティ特性およびドリフト特性が改善された固体撮像素子を提供することを目的とする。
【００２２】
【課題を解決するための手段】
以下、本発明の原理を説明し、ついで本発明の手段を説明する。
一般的に、不純物（ドーパント）がドープされた半導体基板に比較的高い電圧を印加すると、基板内部に形成された電界によってキャリアが加速され、運動エネルギーを得て所謂ホットキャリアが生成される。ホットキャリアは、電子とホールの総称であり、とりわけＭＯＳ・ＦＥＴフォトセンサでは、Ｓｉゲート領域に形成された表面チャネル内に集まる高エネルギーの電子、すなわちチャネルホットエレクトロンの作用が重要となる。
【００２３】
チャネルホットエレクトロンとは、チャネルにそった方向（水平方向）の電界からエネルギーを得て、高エネルギー（ホット）になった状態の、チャネル内の電子を示す。このホットエレクトロンが、チャネル〜ゲート酸化膜の界面、すなわちＳｉ−ＳｉＯ2 界面のエネルギー障壁の高さよりも大きなエネルギーをもつにいたると、エネルギー障壁を越えてゲート酸化膜中に注入される。
【００２４】
ゲート酸化膜中に注入されたホットエレクトロンは、酸化膜中や界面に作用して変化を生じさせ、この結果、チャネルホットエレクトロンによってデバイス特性に変動がもたらされる。例えば、しきい値電圧Ｖｔｈおよびサブスレッショルド係数Ｓが増加し、あるいは相互コンダクタンスｇｍが減少するといった、持続的な特性変化が発生する。
【００２５】
以上は、電界からエネルギーを得てホットになった電子が、そのまま酸化膜中に注入される場合であったが、このような電界加速によるホットエレクトロン以外にも、衝突電離またはアバランシェ増倍で発生した電子が、ホットエレクトロンとして酸化膜中に注入されることが確認された報告がある。
【００２６】
これによると、ドレイン近傍の大きな水平方向電界によって高いエネルギーを得たチャネル電子が、格子との衝突電離またはアバランシェ増倍によって電子−正孔対を生成し、この電子または正孔、またはその両方がホットになって酸化膜中に注入されることになる。このようなホットキャリアは、ドレインアバランシェホットキャリア（ＤＡＨＣ）と呼ばれる。
【００２７】
さらに、このようなホットキャリアは、ゲート酸化膜を薄くしたデバイス構成であると、チャネル領域の不純物イオン打ち込み量が増加することによってチャネル水平方向電界が増加するから、ドレインアバランシェホットキャリアによるゲート電流も増加することが確認されている。また、実際の素子におけるストレス試験では、最も顕著な特性変化がドレインアバランシェホットキャリアが生じるようなストレス条件で起こることが確認されている。
【００２８】
この他、ドレイン近傍での衝突電離またはアバランシェ増倍によるホットキャリアとしては、前記のドレインアバランシェホットキャリア以外にも２次衝突電離によって発生したホットエレクトロン（ＳＧＨＥ）がある。この２次電離衝突ホットエレクトロンは、ドレイン近傍で発生して基板電流となる正孔がドレイン近傍の空乏層を横切って基板に注入されるときに、空乏層中で電界からエネルギーを得てホットになり電子−正孔対を発生させ、このうちの電子の一部が空乏層を横切って酸化膜中へと注入される現象である。
【００２９】
しかしながら、前記の２次衝突電離ホットエレクトロンによるしきい値電圧の変動は、通常、ドレインアバランシェホットキャリアによるしきい値電圧の変動に比べてかなり小さい。したがって、２次衝突電離ホットエレクトロンは、素子特性の変化に大きく影響する要因にはならない。
【００３０】
以上から、デバイス特性変化に寄与するものは主として電界加速によるホットエレクトロンおよび、ドレインアバランシェホットキャリア（とりわけアバランシェ・ホットエレクトロン）であると理解できる。
【００３１】
次に、デバイス特性変化のメカニズムは以下のように説明される。第１に、ホットエレクトロンの一部が酸化膜中にトラップされて、その部分のポテンシャルを下げる。第２に、ホットエレクトロンの一部がＳｉ−ＳｉＯ2 界面に界面準位を発生させ、エネルギー障壁を増大させる。これによれば、ホットエレクトロンによって素子特性が変化するためには、ゲート酸化膜中に注入されたホットエレクトロンがＳｉ−ＳｉＯ2 界面近傍の酸化膜中にトラップされるか、またはホットエレクトロンによって界面準位が発生する必要がある。
【００３２】
このようなトラップや界面準位の発生は、ＭＯＳトランジスタにおいてはドレイン近傍のＳｉ−ＳｉＯ2 界面や、ゲート酸化膜中という非常に局部的な領域で起こり、しかもこれはストレス電位以上のゲート電圧領域において発生する。このストレスゲート電圧領域では、しきい値電圧Ｖｔｈには増加がみられ、このＶｔｈ増加はホットエレクトロンを捕獲して負に帯電したトラップによると見做し得ることから、素子特性の変化は、界面準位の発生よりもトラップに捕獲された負電荷によって引き起こされるという説が提案されている。
【００３３】
すなわち、ホットホールを注入（第１ストレス期間）した後、ホットエレクトロンを注入（第２ストレス期間）すると、しきい値電圧の変化ΔＶｔｈは著しく増加するが、その後再びホットホールを注入（第３ストレス期間）すると、ΔＶｔｈは略もとの値近くまで回復する。これは、ホットホールによって発生した中性トラップがホットエレクトロンを捕獲して負に帯電し、負に帯電した中性トラップがホットホールによって再び中和されるものと理解される。
【００３４】
また前記の素子特性変化のメカニズムのうち、界面準位の発生については、二つの説が提案されている。その第一は、ホットホールによって界面準位が発生し、これによって素子特性が変化するという説であり、その第二は、ホットホールとホットエレクトロン両方が、その共調効果によって素子特性の変化が促進されるといる説である。
【００３５】
前記第一のホットホール説では、正孔電流である基板電流が最大となるようなゲート電圧での電圧ストレスが最も大きな特性変化をもたらすということで、ホットホールが素子特性の変化に最も強く関係しているとする説である。また、素子特性変化が、Ｈ２介在によって促進されることから、Ｓｉ−ＳｉＯ2 界面におけるホットホールのトラップとＨ２の解離を相関づけて素子特性変化メカニズムに対するモデルが提案されている。
【００３６】
このモデルに従うと、酸化膜中に注入されたホットホールは酸化膜中で電子と正孔の対からなるエキシトンを形成し、このエキシトンを形成する電子と正孔が再結合したときに大きなエネルギー（約８〜９ｅＶ：ＳｉＯ2 のバンドギャップエネルギー）を放出する。このエネルギーによって酸化膜中に存在するＨ２が反応によって解離し（Ｈ−Ｈ結合のエネルギーは約４．５ｅＶ）、この解離したＨ原子がＳｉ−ＳｉＯ2 界面で反応して、Ｓｉ−ＳｉＯ2 界面における基板側のシリコンに界面準位を発生させ、また一方、酸化膜中において正孔トラップとなる、酸素と結合しているシリコンを発生させることになる。
【００３７】
ところで、実測では水素の影響が少ない場合に基板電流が最大となるようなストレスゲート電圧で界面準位の発生も最大となることから、前記のモデルによれば、素子特性の変化はホットホールによって発生した界面準位が支配的であると見做し得る。
【００３８】
一方、実際に基板電流が最大となるゲート電圧のあたりでは、ホットホールだけでなくホットエレクトロンも多量に、酸化膜中に注入されることが確認されている。さらに、正孔注入によって正に帯電したトラップがその後に注入された電子と再結合するときに、多くの界面準位を発生させるという結果が得られている。すなわち、ホットホールを注入した後、ホットエレクトロンを注入すると界面準位の発生が顕著になり素子特性の変化が促進される。素子特性の変化がホットエレクトロンとホットホールの両方の効果によって引き起こされるという前記第二の説は、このような結果に基づいたものとされる。
【００３９】
ところで、実測結果からは、基板電流が大きいストレスゲート電圧領域でトラップに捕獲された電子による負電荷が素子特性の変化に密接に関係していると理解されるが、一方この領域ではストレス電圧印加後に界面準位の発生が実際に確認されているので、よって素子特性の変化にはトラップに捕獲された電子と、正孔を捕獲したトラップが電子を捕獲するときに発生した界面準位の両方が関係していると見做して差し支えない。
【００４０】
このように、一般的にホットキャリアによる素子特性変化現象は、ホットエレクトロンがチャネル電界からエネルギーを得てゲート酸化膜中へと注入される過程と、酸化膜中に注入されたホットエレクトロンがトラップに捕獲されるか、それに伴って界面準位を発生させる過程の二つの過程に大別できる。なおホットエレクトロンが酸化膜中に注入されるまでの過程については、これまでラッキーエレクトロンモデルと熱電子放出モデルの二つのモデルが提案されている。酸化膜中の過程については定性的なモデルが幾つか提案されている。
【００４１】
以上、メカニズムについて提案されている種々のモデルにつき簡単に述べたが、たとえ素子特性変化のメカニズムが如何なるものにせよ、チャネルに電界を与えて電子を加速し、エネルギーを与えることによって、素子特性を変化させることが可能なことは明らかである。
【００４２】
そこで本発明は、チャネルに電界を与えてホットエレクトロンを発生させる構成と、ゲート領域内の局所的しきい値電圧が低い部分の電導度が隣接する局所的しきい値電圧が高い部分の電導度よりも大きく、したがってゲートに電圧を印加した際に、局所的しきい値電圧が低い部分の側にチャネルが形成されやすい構成とを利用して、適切なバイアス電圧をゲートに印加することにより、局所的しきい値電圧が低い部分に選択的にホットエレクトロンを発生させ、このホットエレクトロンの作用によって低い局所的しきい値電圧を高い局所的しきい値電圧に補正する原理を以て第一の骨子とするものである。
【００４３】
また本発明は、製造された固体撮像素子のゲート領域内の局所的しきい値電圧が低い部分が、ドーパント活性度が局所的に高い部分であることに着目し、この部分に選択的に、逆電導型のドーパント原子をイオン打ち込みすることでドーパント活性度を下げ、よって低い局所的しきい値電圧を高い局所的しきい値電圧に補正する原理を以て第二の骨子とするものである。以下、本発明に係る手段を述べる。
【００４４】
前記原理に基づいて前記従来技術の課題を解決するため、本発明に係る固体撮像素子の補正方法は、ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する固体撮像素子に適用される補正方法であって、前記感度ムラ或いは出力リニアリティ不良がある各画素のＭＯＳ型電界効果フォトトランジスタのゲートに、チャネルホットキャリア注入が発生するバイアス電圧を順次印加し、前記バイアス電圧印加は、ＭＯＳ型電界効果フォトトランジスタのゲート領域内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続されることを特徴とする。
【００４５】
前記の構成を有する本発明にかかる固体撮像素子の補正方法によれば、各画素を構成するゲート領域内に局所的しきい値電圧が低い部分が存在すると、その部分は電流が流れやすいから、バイアス電圧が印加されると、こうした局所的しきい値電圧が低い部分に選択的にチャネルホットキャリア注入がなされ、こうしたホットキャリアにより、低い局所的しきい値電圧が高くなるように補正される。
【００４６】
そしてバイアス電圧印加は、画素内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続されることにより、当該する一個のゲート領域全体のしきい値電圧のばらつきが小さくなり、しかも各画素につき順次、ホットキャリア注入がなされるから、デバイス内の各画素間のしきい値電圧のばらつきも均一化がなされる。
【００４７】
あるいは、前記補正方法が、デバイスを構成する前記全画素にバイアス電圧を一挙に印加し、しかも前記バイアス電圧は、前記感度ムラ或いは出力リニアリティ不良がある各画素にチャネルホットキャリアを発生させるのに十分な電圧とし、前記バイアス電圧印加は、前記感度ムラ或いは出力リニアリティ不良がある各画素内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続されるものである場合は、局所的しきい値電圧が低い部分へのチャネルホットキャリア注入が選択的になされ、こうしたホットキャリアにより、低い局所的しきい値電圧が高く補正される。
【００４８】
さらに、全画素にバイアス電圧が一挙に印加されるから、各画素内のバラツキのある部分で一斉にホットキャリアが発生して作用することになり、同一時間内に各画素の補正処理が同時に一斉に進行する。しかも、バイアス電圧は、感度ムラ或いは出力リニアリティ不良がある各画素、すなわち局所的しきい値電圧が低い部分にチャネルホットキャリアを発生させるのに十分な電圧とされるから、元来高い局所的しきい値電圧を有している正常な部分ではホットキャリアの発生がなく、あるいは少なく、よって不良部分のみが選択的に、かつ時間的に一斉に補正される。
【００４９】
また、本発明に係る固体撮像素子の補正方法は、ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する固体撮像素子に適用される補正方法であって、製造されたＭＯＳ電界効果フォトトランジスタのゲート領域内のドーパント活性度が局所的に高い部分に選択的に、当該ドーパントと逆電導型のドーパント原子をイオン打ち込みすることを特徴とする。
【００５０】
この補正方法によれば、ドーパント活性度が局所的に高い、ムラがある部分に選択的に、逆電導型のドーパント原子がイオン打ち込みされることにより、局所的に高かったドーパント活性度が抑えられて均質化され、各画素内の特性が揃えられる。さらにこの補正方法が各画素につき実施されると、全画素間の特性が揃えられる。
【００５１】
本発明に係る固体撮像素子の補正装置は、ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する固体撮像素子の補正に適用される補正装置であって、前記感度ムラ或いは出力リニアリティ不良がある各画素のＭＯＳ型電界効果フォトトランジスタのゲートに、チャネルホットキャリア注入が発生するバイアス電圧を順次印加し、前記バイアス電圧印加は、ＭＯＳ型電界効果フォトトランジスタのゲート領域内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続されることを特徴とする。
【００５２】
前記の構成を有する本発明にかかる固体撮像素子の補正装置によれば、各画素を構成するゲート領域内に局所的しきい値電圧が低い部分が存在すると、その部分は電流が流れやすいから、バイアス電圧が印加されると、こうした局所的しきい値電圧が低い部分に選択的にチャネルホットキャリア注入がなされ、こうしたホットキャリアにより、低い局所的しきい値電圧が高く補正される。
【００５３】
そしてバイアス電圧印加は、画素内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続されることにより、当該する一個のゲート領域全体のしきい値電圧のばらつきが小さくなり、しかも各画素につき順次、ホットキャリア注入がなされるから、デバイス内の各画素間のしきい値電圧のばらつきも均一化がなされる。
【００５４】
あるいは、本発明にかかる固体撮像素子の補正装置が、デバイスを構成する前記全画素にバイアス電圧を一挙に印加し、しかも前記バイアス電圧は、前記感度ムラ或いは出力リニアリティ不良がある各画素にチャネルホットキャリアを発生させるのに十分な電圧とし、前記バイアス電圧印加は、前記感度ムラ或いは出力リニアリティ不良がある各画素内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続されるものである場合は、局所的しきい値電圧が低い部分へのチャネルホットキャリア注入が選択的になされ、こうしたホットキャリアにより、低い局所的しきい値電圧が高く補正される。
【００５５】
さらに、全画素にバイアス電圧が一挙に印加されるから、各画素内のバラツキのある部分で一斉にホットキャリアが発生して作用することになり、同一時間内に各画素の補正処理が同時に一斉に進行する。しかも、バイアス電圧は、感度ムラ或いは出力リニアリティ不良がある各画素、すなわち局所的しきい値電圧が低い部分にチャネルホットキャリアを発生させるのに十分な電圧とされるから、元来高い局所的しきい値電圧を有している正常な部分ではホットキャリアの発生がなく、あるいは少なく、よって不良部分のみが選択的に、かつ時間的に一斉に補正される。
【００５６】
また、本発明に係る固体撮像素子の補正装置は、ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する固体撮像素子の補正に適用される補正装置であって、製造された前記ＭＯＳ電界効果フォトトランジスタのゲート領域内のドーパント活性度が局所的に高い部分に選択的に、当該ドーパントと逆電導型のドーパント原子をイオン打ち込みすることを特徴とする。
【００５７】
この補正装置によれば、ドーパント活性度が局所的に高い、ムラがある部分に選択的に、逆電導型のドーパント原子がイオン打ち込みされることにより、局所的に高かったドーパント活性度が抑えられて均質化され、各画素内の特性が揃えられる。さらにこの補正が各画素につき実施されると、全画素間の特性が揃えられる。
【００５８】
本発明に係る固体撮像デバイスは、各画素がＭＯＳ型電界効果フォトトランジスタで構成された固体撮像デバイスであって、製造後に、感度ムラ或いは出力リニアリティ不良がある画素に対して、ＭＯＳ型電界効果フォトトランジスタのゲートにバイアス電圧を印加してホットキャリア発生による補正加工が施されたことを特徴とする。このホットキャリアによる補正加工によって、局所的しきい値電圧の低い部分が高い局所的しきい値電圧へと改善がなされ、よって製造後に特性改善がなされた固体撮像デバイスが実現される。
【００５９】
あるいは、本発明に係る固体撮像デバイスは、各画素がＭＯＳ型電界効果フォトトランジスタで構成された固体撮像デバイスであって、製造後に、感度ムラ或いは出力リニアリティ不良がある画素に対して、ＭＯＳ型電界効果フォトトランジスタのゲート領域内のドーパント活性度が局所的に高い部分に選択的に、当該ドーパントと逆電導型のドーパントイオン打ち込みによる補正加工が施されたことを特徴とする。この逆電導型のドーパントイオン打ち込みによる補正加工によって、局所的しきい値電圧の低い部分が高い局所的しきい値電圧へと改善がなされ、よって製造後に特性改善がなされた固体撮像デバイスが実現される。
【００６０】
【発明の実施の形態】
以下、この発明の好適な実施形態を添付図を参照して詳細に説明する。なお、以下に述べる実施形態は、この発明の好適な具現例の一部であり、技術構成上好ましい種々の限定が付されているが、この発明の範囲は、以下の説明において特にこの発明を限定する旨の記載がない限り、これらの形態に限られるものではない。
【００６１】
図１は、本発明に係る固体撮像素子の補正方法の一実施形態を示すフローチャートである。図２は、感度ムラのある固体撮像素子で撮像された、一様な照度の被写体の撮像例を示す正面図である。このような、感度ムラのある固体撮像素子が、本発明に係る補正方法の対象となる。図３は、本発明に係る補正方法の対象となる、既に製造がなされた固体撮像素子の局所的しきい値にバラツキがある画素部分を説明する拡大模式平面図である。
【００６２】
図４は、本発明に係る補正方法による一工程で、バイアス電圧印加時のゲート領域に流れる電流を説明する拡大模式平面図である。図５は、本発明に係る補正方法によって補正がなされた撮像素子で撮像された、一様な照度の被写体の撮像例を示す正面図である。
【００６３】
図６は、本発明に係る補正方法によって補正がなされた固体撮像素子の、局所的しきい値が平坦化されたゲート領域を説明する拡大模式平面図である。図７は、本発明に係る補正方法によって補正がなされた固体撮像素子の、図６に示されたゲート領域内の各位置における、ポテンシャル電位を示す模式図である。図８は、本発明に係る補正方法によって補正がなされた固体撮像素子のリニアリティ特性を示す線図である。
【００６４】
本発明に係る固体撮像素子の補正方法は、ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する固体撮像素子に適用される。
【００６５】
図１に示されるように、感度ムラ或いは出力リニアリティ不良がある固体撮像素子を対象として、同一の光照射量を与え、各画素の出力電圧の不均一を検査する（ステップＳ１）。このような固体撮像素子の撮像画像は、図２に示される画像ＩｓＯように、感度ムラが見られる。このような固体撮像素子には、図３に示されるように、不均一のある画素ＰｘＯ内のゲート領域２に局所的にしきい値電圧の低い、感度過敏の領域４が存在している。
【００６６】
ここで出力電圧の不均一があると（ステップＳ２）、この出力電圧の不均一の画素につき、ゲート〜ドレイン間に所定の電位差、すなわちバイアス電圧を与えて、この画素内の低局所的しきい値電圧の部分にホットキャリアを発生させる。このバイアス電圧の印加による補正は、各画素内での局所的しきい値電圧のバラツキが所定の範囲内になるまで継続される。
【００６７】
すなわち、図４の補正加工工程において、ゲート〜ドレイン間に、しきい値よりも十分に高い適切なバイアス電圧（Ｖｇ〜Ｖｄ：Ｖｇはゲート電位、Ｖｄはドレイン電位）を印加することによって、ローカル部分である、局所的しきい値電圧が低い、したがって感度過敏の領域４だけに（あるいは主として領域４に）電流５が流れるようにできる。一方、その他の、局所的しきい値電圧が正常の領域には電流が流れないか、殆ど流れない。
【００６８】
このようにゲート／ドレイン間に比較的高いバイアス電圧を印加すると、ゲート領域２内に比較的強い電界が発生し、キャリアがこの電界内で加速されて運動エネルギーを得てホットキャリアとなり、しかも高速で移動する。これらホットキャリアによって、エレクトロントラップあるいは界面準位が形成され、領域４の局所的しきい値電圧が上昇して、正常な局所的しきい値電圧となる。
【００６９】
このようにして、印加するバイアス電圧を調節することにより、ホットキャリアの生じる位置およびホットキャリア量を制御して、低い局所的しきい値電圧の部分を正常な局所的しきい値電圧とすることができる。これにより、画素内の感度が均一化され、電荷移動を抑えてドリフト特性も改善される。
【００７０】
このように、検出された、感度ムラ或いは出力リニアリティ不良がある全画素の各々に、チャネルホットキャリアが発生するようなバイアス電圧を順次印加し、前記補正を対象とする画素すべてにつき実施することで（ステップＳ４）、画素間の感度のバラツキを抑え、よって出力電圧の直線特性が改善される。
【００７１】
前記のように、一個のゲート領域全体のしきい値電圧のばらつきを小さくし、かつ対象とする各画素につき順次ホットキャリア注入をさせることで、デバイス内の各画素間のしきい値電圧のばらつきも均一化し、よって各画素内、全画素間の特性を揃えることができる。すなわち本発明の補正方法によって、出力リニアリティ特性を改善でき、かつドリフトがない安定した出力の固体撮像素子に補正することができる。
【００７２】
このようにして補正された固体撮像素子で、一様な照度の被写体を撮像した画像は、図５に示されるようなムラのない良好な画像ＩｓＮとなる。
【００７３】
また、図６の拡大模式平面図に示されるように、本発明に係る補正方法によって補正がなされた固体撮像素子の、補正された画素ＰｘＮのゲート領域２Ｎでは、局所的しきい値が平坦化された、ムラがない領域４Ｎに補正されることになる。これにより、図８の線図に示されるように、リニアリティ特性が改善される。
【００７４】
さらに、ゲート領域２Ｎ内の各位置では、図７に示されるように、表面チャネルおよびセンサー部分ともに平坦なポテンシャル電位が実現される。これにより、電荷移動の推進力がなくなり、よってドリフト特性が改善されることになる。
【００７５】
本発明による補正のメカニズムを、前記のホットキャリア作用のメカニズムに準じて説明すると、以下のようになる。ゲート領域内で、位置や部分によって、しきい値Ｖｔｈが異なる場合、補正加工工程において、ゲート〜ドレイン間にバイアス電圧を印加すると、比較的強い電界が発生し、ローカル部分である、局所的しきい値電圧が低い領域だけにホットキャリアが形成される。一方、その他の、局所的しきい値電圧が正常値の領域にはホットキャリア形成がない。
【００７６】
電界で加速され運動エネルギーを得たホットキャリア、とりわけホットエレクトロンは高い運動エネルギーを有してチャネル内を高速で移動し、さらにゲート酸化膜を通過してゲート電極に至るが、ここでホットエレクトロンは主としてゲート酸化膜中にエレクトロントラップを形成する。
【００７７】
ここで、ゲート／ドレイン間に印加される前記の補正電位を制御することにより、前記のような、ゲート領域内でとりわけ局所的にしきい値電圧が低かった部分に対応した領域にだけホットエレクトロンは発生させることが可能になり、よってゲート酸化膜中の、この局所的領域に対応した部分にだけ、選択的にエレクトロントラップを形成させることができる。
【００７８】
このようにしてゲート酸化膜中にエレクトロントラップが形成されると、補正加工工程の終了後にも消滅することなく、ゲート酸化膜中のエレクトロントラップは保持される。したがって、補正加工後に固体撮像素子を通常の動作条件で作動させた場合、前記のゲート領域内でとりわけ局所的にしきい値電圧が低かった部分に着目すると、ゲート電極に供給された正電位によって移動する自由電子の一部が、前記の補正加工で形成されているエレクトロントラップによって捕獲される。
【００７９】
この結果、この局所的領域のソース／ドレイン間にチャネルを形成するには、補正工程前の局所的しきい値電圧よりも高い電位を、ゲート電極に供給する必要があることになる。前記のように、通常の動作時に必要とされる高い電位が、他の正常領域の正常な局所的しきい値電圧に等しくなるよう、エレクトロントラップ形成量したがって補正加工におけるバイアス電圧を制御することにより、この画素の全ゲート領域にわたって、局所的しきい値電圧が等しくなるよう補正することができる。
【００８０】
以上は、エレクトロントラップが形成されるモデルにしたがい説明したが、他のモデルである、界面準位が形成される場合についても同様に説明することができる。すなわち、局所的しきい値電圧が低い領域に、ホットキャリアによって界面準位が形成されると、これがポテンシャル障壁となって作用するから、動作時においてこのポテンシャル障壁の分だけ更に高い電位を与えないと、チャネルが形成されるに十分な電位が供給されなくなる。
【００８１】
この、必要とされる高い電位が他の領域の局所的しきい値電圧と等しくなるよう、界面準位の形成にしたがって補正加工の電位を制御することにより、この画素の全ゲート領域にわたって、局所的しきい値電圧が等しくなるよう補正することができる。
【００８２】
前記のように、本発明は補正加工工程において、感度が異なる画素の各々についてホットキャリアを意図的に発生させる処理を順次実行することにより、エレクトロントラップあるいは界面準位を形成させ、これによってゲート領域の局所的しきい値電圧を全ゲート領域にわたって等しくする。これにより、各画素内のしきい値電圧のバラツキが改善されて、画素内の感度が均一化されるから、各画素について出力電圧の直線特性が改善される。
【００８３】
さらに前記のようなメカニズムによって、ゲート領域内での局所的なしきい値電圧ＬＶｔｈの不均一が解消され、各画素のしきい値電圧Ｖｔｈの平準化がなされるとともに、画素間の感度のバラツキを抑えることができ、よって固体撮像素子全体の出力電圧の直線特性が改善される。
【００８４】
つぎに、本発明に係る固体撮像素子の補正装置の実施形態を説明する。図９は、本発明に係る固体撮像素子の補正装置の一実施形態のブロック構成図である。また図１０は、図９に示された補正装置による工程のフローチャートである。
【００８５】
両図において、本発明に係る固体撮像素子の補正装置Ａｐは、固体撮像素子ＳＤのセンスアンプ２４の出力２４ａを受ける増幅器２５、増幅器２５の出力２５ａと判定基準値Ｖｃｐとの比較出力をするコンパレータ２６、固体撮像素子ＳＤのカラムデコーダ２２およびローデコーダ２３、センスアンプ２４に信号２７ｃ、２７ｄ、２７ａそれぞれを送り、またコンパレータ２６からの出力信号２６ａおよびタイマー２９からの経時信号２９ａを受けて補正用電圧発生回路２８に制御信号２７ｂを発信する制御回路２７、制御信号２７ｂを受けて固体撮像素子ＳＤの画素のゲート電極およびドレイン電極にバイアス電圧２８ａ、２８ｂを送る補正用電圧発生回路２８、タイマー２９から構成されている。
【００８６】
この補正装置Ａｐに接続され、補正加工される固体撮像素子ＳＤは、画素２１が複数個、マトリクス状に配列されたフォトセル２０と、カラムデコーダ２２およびローデコーダ２３、さらにカラムデコーダ２２に接続されたセンスアンプ２４からなり、カラムデコーダ２２およびローデコーダ２３で指定された画素２１の出力がセンスアンプ２４を経てなされるものである。
【００８７】
補正装置Ａｐの動作を、図１０のフローチャートに基づき説明する。固体撮像素子の画素の感度のバラツキを検査するため、フォトセル２０を一様光で照射する（ステップＳ２０）。各画素から出力が出た状態で、制御回路２７がフォトセル２０のカラム／ロー選択信号２７ｃ、２７ｄを送る（ステップＳ２１）。これによって、画素２１が選択され（ステップＳ２２）、画素２１によるセンス出力は、センスアンプ２４から電圧信号２４ａで取り出される。
【００８８】
電圧信号２４ａは増幅器２５で増幅され、さらにコンパレータ２６で判定基準値Ｖｃｐと比較される（ステップＳ２３）。ここで画素出力が判定基準値Ｖｃｐを超えると（ステップＳ２４）、この画素２１にはゲート領域に不均一部分があると判定され、これ以降、補正装置Ａｐは補正モードに移行する。
【００８９】
また一方、ステップＳ２４で画素出力が判定基準値Ｖｃｐを超えない場合は、この画素は正常と判定され、ステップＳ２１に戻ってつぎの画素が検査される。
【００９０】
補正モードに移行した補正装置Ａｐの制御回路２７は、センスアンプ２４を停止させ（ステップＳ２５）、ついで補正用電圧発生回路２８に指示して、この画素２１のゲート〜ドレイン間にバイアス電圧２８ａ、２８ｂを印加する（ステップＳ２６）。これにより、画素２１のゲート〜ドレイン間にバイアス電圧がかかり、ゲート領域にホットキャリアが発生して、補正加工が開始される。制御回路２７は、タイマー２９からの経時信号２９ａに基づき計時し、所定の時間だけゲート〜ドレイン間にバイアス電圧を印加し、所定の時間が過ぎればこの画素への補正加工を終える（ステップＳ２７）。
【００９１】
ついで前記検査モードおよび補正モードを、全画素について実行し、全画素が完了した時点で補正加工を終了する。
【００９２】
このように、本発明の補正装置Ａｐでは、すべて自動的に進行するから、補正に手間がかかることなく、しかも迅速な処理が可能になる。なお、画素感度の検査結果等は、例えばモニターなどに表示して目視確認することも可能であるが、本発明の補正装置Ａｐは前記のように、目視確認を全く行わなくても自動操業が可能であり、したがって生産性に優れる。
【００９３】
また、前記実施形態では一つずつの画素につきバラツキを判定して、各画素に適するバイアス電圧を調整することも可能となっているが、バラツキの程度がある範囲内に常に収まるような同一ロットなどの場合には、画素全数の検査を省略する構成も可能である。
【００９４】
さらに、バイアス電圧を全画素に一挙に印加して、補正を全画素一挙に実行する構成も可能である。この場合、正常な感度の画素にはホットキャリアが発生しないようバイアス電圧を制御する必要がある。
【００９５】
さらに本発明の補正装置Ａｐでは、補正モード終了の段階で、直ちに検査モードに戻って補正した画素の特性を直ちに検査できるから、反復加工などが極めて容易になり、生産性はさらに向上する。
【００９６】
つぎに図１１は、本発明に係る補正方法の他の実施形態のフローチャートである。また図１２は、本発明に係る補正装置の他の実施形態における測定／アドレス同定動作の説明図、図１３は図１２に続くイオン打ち込み動作を説明する模式断面図、図１４は補正装置により補正がなされた固体撮像素子による、ムラのない撮像画面例を示す正面図である。
【００９７】
本実施形態の補正方法は、画出し後の固体撮像素子にイオン打ち込みをすることにより、感度ムラ或いは出力リニアリティ不良を補正して、デバイスの出力リニアリティ特性を改善するとともに、ドリフトがない安定した出力の固体撮像素子を得るものである。
【００９８】
図１１に示されるように、感度ムラ或いは出力リニアリティ不良がある固体撮像素子を対象として、同一の光照射量を与え、各画素の出力電圧の不均一部分の有無を観察検査する（ステップＳ１１）。ここで出力電圧の不均一があると（ステップＳ１２）、図１２に示されるように画像ＩｓＯ’にムラが観察されるから、不均一部分の番地の同定がなされる。
【００９９】
このようにして不均一部分の番地の同定がなされると、画素内の不均一部分につき、逆導電型の元素によるイオン注入を選択的に実施する（ステップＳ１３）。イオン注入は例えば、図１３に示されるように、着目部分以外をマスクＭｋで覆い、着目部分にイオンＩ２を注入する。
【０１００】
このように、検出された、感度ムラ或いは出力リニアリティ不良がある全画素の各々に、逆導電型の元素によるイオン注入を選択的に行い、前記補正を対象とする画素すべてにつき実施することで（ステップＳ１４）、画素間の感度のバラツキを抑え、よって出力電圧の直線特性が改善される。
【０１０１】
このようにして補正された固体撮像素子によって、一様な照度の被写体を撮像した画像は、図１４に示されるようなムラのない良好な画像ＩｓＮ’となる。
【０１０２】
【発明の効果】
以上詳述したように、本発明の請求項１に係る固体撮像素子の補正方法は、ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する固体撮像素子に適用され、感度ムラ或いは出力リニアリティ不良がある各画素のＭＯＳ型電界効果フォトトランジスタのゲートに、チャネルホットキャリアが発生するようなバイアス電圧を順次印加し、しかもバイアス電圧の印加による補正は、ＭＯＳ型電界効果フォトトランジスタのゲート領域内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続されるものである。
【０１０３】
したがって、一個のゲート領域全体のしきい値電圧のばらつきが小さくなり、しかも各画素につき順次ホットキャリア注入をさせることで、デバイス内の各画素間のしきい値電圧のばらつきも均一化でき、よって各画素内、全画素間の特性を揃えることができるという効果を奏する。すなわち補正加工によって、出力リニアリティ特性を改善でき、かつドリフトがない安定した出力の固体撮像素子に補正することができる。
【０１０４】
本発明の請求項２に係る固体撮像素子の補正方法は、請求項１記載の方法において、前記全画素のＭＯＳ型電界効果フォトトランジスタのゲートにバイアス電圧を一挙に印加し、しかも前記バイアス電圧は、ＭＯＳ型電界効果フォトトランジスタにチャネルホットキャリアを発生させるのに十分な電圧とし、前記印加は、ＭＯＳ型電界効果フォトトランジスタのゲート領域内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続されるものである。
【０１０５】
この結果、全画素にバイアス電圧を一挙に印加することで、各画素内のバラツキを有する部分において一斉にホットキャリアが発生し、この作用で各画素の補正処理が同一時間内に、同時に一斉に進行する。しかもこの際、印加するバイアス電圧を、各画素内のバラツキを有する部分すなわち局所的しきい値電圧が低い部分にチャネルホットキャリアを発生させるのに十分な電圧とするから、元来高い局所的しきい値電圧を有している正常な部分ではホットキャリアの発生がなく、あるいは少なく、よって不良部分のみを選択的に、かつ時間的に一斉に補正することができる。このようにして全画素にバイアス電圧を印加することによって、各画素内のＬＶｔｈのばらつきを補正し、出力電圧のドリフトの発生を抑え、かつ全画素間の特性を揃えることができる。
【０１０６】
本発明の請求項３に係る固体撮像素子の補正方法は、請求項１記載の方法において、感度むら或いは出力リニアリティ不良の有無によって、各画素出力がある判定基準を上回るか否かを判定する判定手段を有することにより、補正の自動化を可能にし、迅速な処理が可能になる。
【０１０７】
本発明の請求項４に係る固体撮像素子の補正方法は、ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する、しかも製造済みの固体撮像素子に対して適用される補正方法であり、製造されたＭＯＳ型電界効果フォトトランジスタのゲート領域内の、ドーパント活性度が局所的に高い部分に選択的に、当該ドーパントと逆電導型のドーパント原子をイオン打ち込みするものであるから、局所的に高かったドーパント活性度を抑えて均質化でき、各画素内の特性を揃えることができる。さらにこの補正方法を各画素につき実施することで、全画素間の特性を揃えることができ、よって製造済みの固体撮像素子を補正加工することで、その特性を改善することが可能になる。
【０１０８】
本発明の請求項５に係る固体撮像素子の補正装置は、ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する固体撮像素子の補正に適用される補正装置であって、前記感度ムラ或いは出力リニアリティ不良がある各画素のＭＯＳ型電界効果フォトトランジスタのゲートに、チャネルホットキャリア注入が発生するバイアス電圧を順次印加し、前記印加は、ＭＯＳ型電界効果フォトトランジスタのゲート領域内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続される構成とするものである。
【０１０９】
この結果、各画素を構成するゲート領域内に電流が流れやすい、局所的しきい値電圧が低い部分が存在すると、印加されたバイアス電圧はその部分に集中的に作用するから、このようにして局所的しきい値電圧が低い部分に選択的にチャネルホットキャリアが発生し、こうしたホットキャリアにより、低い局所的しきい値電圧が補正される。
【０１１０】
そしてバイアス電圧印加を、その画素内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続することにより、一個のゲート領域全体のしきい値電圧のばらつきを小さくできる。さらに本装置は各画素を順次検査し、検査結果に基づき、補正が必要な画素すべてを対象に順次、しかも一回毎にその画素だけにバイアス電圧を印加してホットキャリアを発生させるから、正常な画素をスキップすることで時間が節約されるとともに、正常な画素に余計なホットキャリアを発生させることもなく、デバイス内の各画素間のしきい値電圧のばらつきを均一化することができる。すなわち本装置による補正加工によって、出力リニアリティ特性を改善でき、かつドリフトがない安定した出力の固体撮像素子に補正することができる。
【０１１１】
本発明の請求項６に係る固体撮像素子の補正装置は、請求項１記載の構成において全画素のＭＯＳ型電界効果フォトトランジスタのゲートにバイアス電圧を一挙に印加し、しかもこのバイアス電圧は感度ムラ或いは出力リニアリティ不良がある各画素のＭＯＳ型電界効果フォトトランジスタにチャネルホットキャリアを発生させるのに十分な電圧とし、ＭＯＳ型電界効果フォトトランジスタのゲート領域内での局所的しきい値電圧のばらつきが所定の範囲内になるまで印加が継続される構成とするものであるから、チャネルホットキャリアを局所的しきい値電圧が低い部分へ選択的に注入でき、こうしたホットキャリアの作用で低い局所的しきい値電圧を高く補正することができる。
【０１１２】
さらに、全画素にバイアス電圧を一挙に印加することで、各画素内のバラツキのある部分で一斉にホットキャリアが発生して作用することになり、同一時間内に複数個の画素の補正処理を同時に一斉に進行させることができる。しかもバイアス電圧を、感度ムラ或いは出力リニアリティ不良がある各画素、すなわち局所的しきい値電圧の低い部分にチャネルホットキャリアを発生させるのに十分な電圧とするから、元来高い局所的しきい値電圧を有している正常な部分ではホットキャリアの発生がなく、あるいは少なく、よって不良部分のみに選択的に、かつ時間的に一斉に補正をかけることができ、補正に要する時間を短縮して補正工程の効率を向上させることが可能になる。
【０１１３】
本発明の請求項７に係る固体撮像素子の補正装置は、請求項６記載の補正装置において、
感度むら或いは出力リニアリティ不良の有無によって、各画素出力がある判定基準を上回るか否かを判定する判定回路を有することにより、補正の自動化を可能にし、迅速な処理が可能になる。
【０１１４】
本発明の請求項８に係る固体撮像素子の補正装置は、ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する固体撮像素子の補正に適用される補正装置であって、製造されたＭＯＳ型電界効果フォトトランジスタのゲート領域内の、ドーパント活性度が局所的に高い部分に選択的に、当該ドーパントと逆電導型のドーパント原子をイオン打ち込み処理するものであるから、この逆電導型のドーパント原子により、局所的に高かったドーパント活性度が抑えられて均質化され、よって各画素内の特性を揃える補正処理をすることができる。さらにこの補正を各画素につき実施して、全画素間の特性を揃える補正処理をすることができる。すなわち本補正装置による補正加工によって、製造済みの固体撮像素子の出力リニアリティ特性を改善でき、かつドリフトがない安定した出力の固体撮像素子に補正することができる。
【０１１５】
本発明の請求項９に係る固体撮像デバイスは、各画素がＭＯＳ型電界効果フォトトランジスタで構成された固体撮像デバイスであって、製造後に、感度ムラ或いは出力リニアリティ不良がある画素に対して、ＭＯＳ型電界効果フォトトランジスタのゲートにバイアス電圧を印加してホットキャリア発生による補正加工が施された構成とするものであるから、製造後になされる補正加工によって出力リニアリティ特性ならびにドリフト特性が改善された固体撮像素子を得ることが可能になる。
【０１１６】
本発明の請求項１０に係る固体撮像デバイスは、各画素がＭＯＳ型電界効果フォトトランジスタで構成された固体撮像デバイスであって、製造後に、感度ムラ或いは出力リニアリティ不良がある画素に対して、ＭＯＳ型電界効果フォトトランジスタのゲート領域内のドーパント活性度が局部的に高い部分に選択的に、当該ドーパントと逆電導型のドーパントイオン打ち込みによる補正加工が施されるものであるから、製造後になされる補正加工によって出力リニアリティ特性ならびにドリフト特性が改善された固体撮像素子を得ることが可能になる。
【０１１７】
前記のように本発明は、光センサーがＭＯＳ型電界効果（ＦＥＴ）フォトトランジスタで構成されている増幅型の固体撮像素子の、センサー部を構成するゲート領域について、製造工程終了後の画出し検査の後に感度ムラ、出力リニアリティ補正を行うことにより、画素内で均一感度かつ、出力リニアリイティが良好でドリフトが少ない安定した特性の固体撮像素子を提供することを可能にする。
【図面の簡単な説明】
【図１】 本発明に係る固体撮像素子の補正方法の一実施形態を示すフローチャートである。
【図２】 感度ムラのある撮像素子で撮像された、一様な照度の被写体の撮像例を示す正面図である。
【図３】 本発明に係る補正方法の対象となる、既に製造がなされた固体撮像素子の局所的しきい値にバラツキがある画素部分を説明する拡大模式平面図である。
【図４】 本発明に係る補正方法による一工程で、バイアス電圧印加時のゲート領域に流れる電流を説明する拡大模式平面図である。
【図５】 本発明に係る補正方法によって補正がなされた撮像素子で撮像された、一様な照度の被写体の撮像例を示す正面図である。
【図６】 本発明に係る補正方法によって補正がなされた固体撮像素子の、局所的しきい値が平坦化されたゲート領域を説明する拡大模式平面図である。
【図７】 本発明に係る補正方法によって補正がなされた固体撮像素子の、図６に示されたゲート領域内の各位置におけるポテンシャル電位を示す模式図である。
【図８】 本発明に係る補正方法によって補正がなされた固体撮像素子のリニアリティ特性を示す線図である。
【図９】 本発明に係る補正装置の一実施形態のブロック構成図である。
【図１０】 図９に示された補正装置による工程のフローチャートである。
【図１１】 本発明に係る補正方法の他の実施形態のフローチャートである。
【図１２】 本発明に係る補正装置の他の実施形態における測定／アドレス同定動作の説明図である。
【図１３】 本発明に係る補正装置の、図１２に続くイオン打ち込み動作を説明する模式断面図である。
【図１４】 本発明に係る補正装置により補正がなされた固体撮像素子による、ムラのない撮像画面例を示す正面図である。
【図１５】 局所的しきい値にバラツキがある画素部分を説明するための拡大模式平面図である。
【図１６】 図１５に示されたゲート領域内の各位置におけるポテンシャル電位を示す模式図である。
【図１７】 ゲート電圧をパラメータとした、出力電圧の入射光量依存性の線図である。
【符号の説明】
Ｓ１……一様光照射時の不均一検査ステップ、Ｓ２……不均一有無の判定ステップ、Ｓ３……ホットキャリア発生ステップ、Ｓ４……全画素実施のためのループのステップ
Claims (10)
- ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する固体撮像素子に適用される補正方法であって、
前記感度ムラ或いは出力リニアリティ不良がある各画素のＭＯＳ型電界効果フォトトランジスタのゲートに、チャネルホットキャリア注入が発生するバイアス電圧を順次印加し、前記バイアス電圧印加は、ＭＯＳ型電界効果フォトトランジスタのゲート領域内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続されることを特徴とする固体撮像素子の補正方法。 - 前記全画素のＭＯＳ型電界効果フォトトランジスタのゲートにバイアス電圧を一挙に印加し、しかも前記バイアス電圧は、前記感度ムラ或いは出力リニアリティ不良がある各画素のＭＯＳ型電界効果フォトトランジスタにチャネルホットキャリアを発生させるのに十分な電圧とし、前記バイアス電圧印加は、ＭＯＳ型電界効果フォトトランジスタのゲート領域内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続されることを特徴とする請求項１記載の固体撮像素子の補正方法。
- 前記感度むら或いは出力リニアリティ不良の有無によって、各画素出力がある判定基準を上回るか否かを判定する判定手段を有することを特徴とする請求項１記載の固体撮像素子の補正方法。
- ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する固体撮像素子に適用される補正方法であって、
製造されたＭＯＳ電界効果フォトトランジスタのゲート領域内のドーパント活性度が局所的に高い部分に選択的に、当該ドーパントと逆電導型のドーパント原子をイオン打ち込みすることを特徴とする固体撮像素子の補正方法。 - ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する固体撮像素子の補正に適用される補正装置であって、
前記感度ムラ或いは出力リニアリティ不良がある各画素のＭＯＳ型電界効果フォトトランジスタのゲートに、チャネルホットキャリア注入が発生するバイアス電圧を順次印加し、前記バイアス電圧印加は、ＭＯＳ型電界効果フォトトランジスタのゲート領域内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続されることを特徴とする固体撮像素子の補正装置。 - 前記全画素のＭＯＳ型電界効果フォトトランジスタのゲートにバイアス電圧を一挙に印加し、しかも前記バイアス電圧は、前記感度ムラ或いは出力リニアリティ不良がある各画素のＭＯＳ型電界効果フォトトランジスタにチャネルホットキャリアを発生させるのに十分な電圧とし、前記バイアス電圧印加は、ＭＯＳ型電界効果フォトトランジスタのゲート領域内での局所的しきい値電圧のばらつきが所定の範囲内になるまで継続されることを特徴とする請求項５記載の固体撮像素子の補正装置。
- 前記感度むら或いは出力リニアリティ不良の有無によって、各画素出力がある判定基準を上回るか否かを判定する判定回路を有することを特徴とする請求項５記載の固体撮像素子の補正装置。
- ＭＯＳ型電界効果フォトトランジスタで構成され、感度ムラ或いは出力リニアリティ不良がある画素を有する固体撮像素子の補正に適用される補正装置であって、
製造された前記ＭＯＳ電界効果フォトトランジスタのゲート領域内のドーパント活性度が局所的に高い部分に選択的に、当該ドーパントと逆電導型のドーパント原子をイオン打ち込みすることを特徴とする固体撮像素子の補正装置。 - 各画素がＭＯＳ型電界効果フォトトランジスタで構成された固体撮像デバイスであって、製造後に、感度ムラ或いは出力リニアリティ不良がある画素に対して、ＭＯＳ型電界効果フォトトランジスタのゲートにバイアス電圧を印加してホットキャリア発生による補正加工が施されたことを特徴とする固体撮像デバイス。
- 各画素がＭＯＳ型電界効果フォトトランジスタで構成された固体撮像デバイスであって、製造後に、感度ムラ或いは出力リニアリティ不良がある画素に対して、ＭＯＳ型電界効果フォトトランジスタのゲート領域内のドーパント活性度が局所的に高い部分に選択的に、当該ドーパントと逆電導型のドーパントイオン打ち込みによる補正加工が施されたことを特徴とする固体撮像デバイス。
Priority Applications (1)
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|---|---|---|---|
| JP08499897A JP4066469B2 (ja) | 1997-04-03 | 1997-04-03 | 固体撮像素子と補正方法及び補正装置 |
Applications Claiming Priority (1)
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| JP08499897A JP4066469B2 (ja) | 1997-04-03 | 1997-04-03 | 固体撮像素子と補正方法及び補正装置 |
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