JP4065345B2

JP4065345B2 - 時計の機械式作動機構を調速するための電子回路の安定化

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Publication number: JP4065345B2
Application number: JP11695997A
Authority: JP
Inventors: ベルナスコーニエルマンノ
Original assignee: アスラブソシエテアノニム
Priority date: 1996-05-07
Filing date: 1997-05-07
Publication date: 2008-03-26
Anticipated expiration: 2017-05-07
Also published as: SG63704A1; JPH1048355A; DE69702811D1; FR2748583A1; CN1165989A; DE69702811T3; EP0806710B1; FR2748583B1; EP0806710B2; TW330252B; HK1005106A1; CN1114137C; DE69702811T2; EP0806710A1; US5740131A

Description

【０００１】
【発明の属する技術分野】
本発明は、回転子及び回転子の回転に応えて電気エネルギーを供給するための手段を含む電気エネルギー発生機を含んで成り、しかも発電機の回転子の制御手段を含む電子回路によって調速される時計に関する。
【０００２】
【従来の技術】
一般に、このような時計において、電気エネルギー供給源は電子回路に電力供給するべく電気エネルギー発生機を駆動する。発電機自体の回転子は、例えば水晶の周波数に従属させることによって機械式作動機構を調速するべく電子回路によって制動され得る。このような時計の利点は、寿命の制限された電池又は蓄電池を必要とすることなく水晶又はその他によって調速される非常に精確な作動機構が得られることにある。
【０００３】
このような時計は、例えば、米国特許第３，９３７，００１号に記述され、ここでは発電機の交流電圧の角周波数が水晶の周波数と比較される。この装置においては、発電機の角周波数が水晶のパルスとの関係において先行し始めた時点で、回転子は、抵抗器を介して発電機を短絡させることによって制動される。しかし、作動機構が或る程度進んでいる場合、発電機の回転子の制動時間はかなり長いものとなる可能性がありこのことのもつリスクとして発電機から来る供給電圧が電子回路にとって不充分になるかもしれないということがある。
【０００４】
欧州公開公報第０６７９９６８号は、回転子をその回転周期との関係において短かく固定された時間的間隔の間制動することを提案することによって上述の欠点を克服するようなもう１つの時計について記述している。この文献は特に、発電機から来る交流電圧の値が小さい時間において制動を行なわなくてはならないということを示している。したがって制動パルスは、１つの基準電圧つまりゼロ電圧に固定された閾値をもつ比較器によって検出される交流電圧の正負符号が変化する瞬間において印加される。
【０００５】
しかしながら、このような時計は再調整を必要とするものであるということが判明した。すなわちこれらの時計を震動させたり反復的に衝撃を加えると、時計の遅れをひき起こし、これは従属制御回路によって補正することができない。
図１及び２は、従来の２つの閾値比較器で得た交流電圧Ｕｇ及び測定パルスＳＭの挙動を例示している。図１は、ゼロ電圧閾値比較器で実施された測定の結果を例示する。図１（ａ）は、時間の関数としての電圧Ｕｇの推移を表わしており、電圧のゼロ値はゼロ閾値に対応している。図１（ｂ）は、時間の関数としてゼロ閾値比較器の出力端におけるパルスＳＭを表わし、測定信号ＳＭは、比較の結果に従って状態「０」から状態「１」まで変化する。さらに特定的に言うと、時刻ｔ１における電圧Ｕｇ上の電気的ノイズが測定信号ＳＭ上の寄生パルスＩ１の出現を誘発することがわかる。この電気的ノイズは、単に接地ノイズからのものであるかもしれない。
【０００６】
従って、観察される機能不良は寄生パルスＩ１が回転子の正規パルスＩ２又はＩ３であるものとして電子回路により認識されることによってひき起こされると思われる。
信号平滑化フィルタを設ければこれらの寄生パルスを抑制することができる。しかし、このろ波は正規のパルスの出現を遅らせる。しかしながら、前記説明した通り電圧Ｕｇが低い間にいかなる遅延も無く制動パルスを印加しなければならない。この解決法はさらに、電子回路の望ましい小型化及び集積化に逆行する大型フィルタコンデンサを必要とする。
【０００７】
考慮することのできるもう１つの解決法は、比較器の閾値をひき上げることにある。しかしながら、比較器の閾値は２つの矛盾する条件を満たさなければならない。つまり一方では、これは寄生パルスを隠すほどに充分高いものでなくてはならない。又他方では、これは、前述したとおり、発電機の電圧が低いときに制動パルスが出現するように充分低いものでなくてはならない。
【０００８】
図２は、高い閾値を持つ比較器で得られた測定結果を図１と同じ態様で表わしている。比較器の代わりに２つの別々の閾値をもつシュミット増幅器を用いた場合も同様である。閾値Ｕｔは、発電機の電圧Ｕｇの時間図又は波形図の中で破線として表わされている（図２（ａ）参照）。図示されているとおり、発電機電圧Ｕｇは時刻ｔ４における制動の間に降下し、２重パルスＩ４及びＩ５が出現して（図２（ｂ）参照）、これは望まれている結果に反している。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、電子回路によって調速される機械式作動機構を伴う時計の機能を安定化することにある。
特に、本発明の目的はこのような機能不良の原因を知りそれを補正することにある。
【００１０】
もう１つの目的は、簡潔で信頼性の高い電子回路をもつ小型の時計を得ることにある。
【００１１】
【課題を解決するための手段】
これらの目的を達成しようとして、本発明者は、このような時計についての入念かつ困難な実験の間に驚くべき現象を認識した。
実際、本発明者は、以前に使用されていた検出回路の閾値が実際には電源電圧の値によって左右されるということを観察したのである。驚くべきことに、回転子の制動中、発電機の電圧の降下は、発電機の閾値を変動させるのに充分なものであり、かくして新たなパルスが生成される。従って、低い正の閾値Ｕｔｈと低い負の閾値Ｕｔｂをもつシュミット増幅器といった通常の比較器の場合、この比較器は、ただ１つのパルスではなくて２重パルスをもたらすのである。実際、発電機が供給する電圧Ｕｇが降下しても比較器の正の閾値Ｕｔｈよりも大きい値になり、かくしてノイズパルスの出現を誘発する可能性がある。この現象は制動指令の間、従って第１のパルスの出現の直後にのみ発生する。
【００１２】
この未評価の問題を認識することで本発明者は、次のものを含む時計によりこの問題を解決することができたのである：
−回転子及びこの回転子の回転に応えて電気エネルギーを提供するための手段を含む電気エネルギー発電機、
−前記回転子の前記回転をひき起こすため前記回転子に機械的に結合された機械的エネルギー供給源、前記発電機に結合され回転子の角周波数に対応する発電機により供給された交流電圧の角周波数の測定パルスを生成する測定手段、
−前記回転子に対して制動トルクを付加するための制動指令信号に対する応答性をもつ制動手段、及び
−基準周波数をもつ信号を生成するための基準手段及び前記測定パルスが基準信号との関係において先行している場合に基準周波数が前記回転子及び前記機械的供給源の角周波数を調速するような形で、前記制動手段を制御するように配置された従属制御手段を含む電気回路。
【００１３】
なおこの時計は、前記電気回路にさらに前記測定パルスと同期しかつこの測定パルスの分割を回避するように配置されている抑止手段が含まれていることを特徴とする。
従って、本発明によれば、制動指令中、測定パルスの検出は、発電機電圧の正負符号変更に関して制動を実質的に遅延させることなくこのようなパルス分割を抑制する目的で抑止される。
【００１４】
有利にも、本発明は、抑止手段が従属制御ループによって供給される制動指令に相関される、としている。
好ましい実施形態は、抑止手段が制動指令を生成し、この指令の時間的遅延が従属制御ループによって制御されていることを特徴とする。
もう１つの実施形態は、タイムベースをもち測定パルスの出現又は消失に対する応答性をもつ抑止手段を提供する。
【００１５】
本発明のその他の目的、特長又は利点は、添付図面を参照しながら以下の記述を読むことによって明らかになるだろう。
【００１６】
【発明の実施の形態】
本発明に係る時計の電気機械部分は、図３に概略的に表わされている。これには、時計面の針といったような時刻表示手段６に対して一点鎖線で表わされた歯車装置４を介して結合されたバレル型バネから成る機械的エネルギー供給源２が含まれており、この機械的エネルギー供給源２はさらに、電気エネルギー発生機３の回転子３ａに結合されている。この発電機３はさらに、誘導コイル３ｂを含み、回転子３ａは、矢印によって従来通り示されているように、双極磁石を含んでいる。この部分は、専門家にとって既知のさまざまな方法で作ることができるためここでは詳述しない。
【００１７】
作動中、機械的エネルギー供給源２は回転子３ａを回転駆動し、コイル３ｂの端子Ｂ０，Ｂ１には、交流電圧Ｕｇが現われる。この例では、端子Ｂ０は、基準電圧Ｖ０の基準端子であるとみなされる。発電機の電圧Ｕｇは、端子Ｂ０の基準電圧Ｖ０＝０ボルトを基準にして、端子Ｂ１で測定されることになる（図３参照）。
【００１８】
この交流電圧Ｕｇは、作動機構の電子調速回路１に対し恒常な電圧を供給するために、整流器５に対して印加される。整流器の好ましい実施例については以下で詳しく示す。
以下でわかるように、電子回路１は、専用に具備されている発電機３の回転子３ａの制動手段に作用することによって時計の機械的作動機構を調速することができる。
【００１９】
時計の作動機構は、以下正規速度と呼ぶ一定の与えられた速度で回転子が回転するとき実際の時刻を表示する。
回転子の自由速度すなわちいかなる制動も無い速度はこの正規速度よりもわずかに速い。作動機構が低速で作動するか又は遅れ始めた時点で、回転子は、この遅れを補うようその自由速度で回転できるようになる。逆に、作動機構が高速で作動又は進み始めた時点で、電子回路１によって提供される制動指令は回転子の速度を正規速度未満に制限して、作動機構がこの進みを失うようにする。これらの速度及び制動モードの選択に関するその他の詳細は、以前に言及しその内容が参考として本書に内含され必要に応じて参照すべきである欧州公開公報第０６７９９６８号の中で示されている。
【００２０】
時計はさらに、作動機構の速度を測定するための測定手段を含んで成る。これらの手段は、好ましくは回転子の角周波数の測定手段から成る。本発明は、例えば一回転につき一回のパルスといった回転子の各々の角周波数に対応する測定パルスを得ることを目指している。これらの測定パルスは実際には、作動機構の変動を測定し必要とあらば制動指令を提供する目的で、電子回路１によって処理される。これらの測定手段及びパルスの処理については、電子回路と共に以下で詳述する。
【００２１】
制動は、発電機３のコイル３ｂの短絡によって得られる。このときこの短絡路を通して流れる電流は、かくしてそれ自体この電流の原因及び回転子の運動に反する磁界の出現を誘発することになる。電流を低い値の抵抗へ再度導く又は分岐させることも考慮できる。しかしながら、本発明の好ましい実施形態は、発電機のコイル３ｂの２つの端子Ｂ０，Ｂ１の間に直接接続された電子断続器又はスイッチＫを提供している。こうして非常に強力な制動を得ることができる。
【００２２】
電子スイッチＫは、有利には、上述の欧州公開公報第０６７９９６８号の中で説明されているようにバイポーラトランジスタ又はＦＥＴトランジスタで構成されている。その他の等価物も専門家にとって周知のものであることから、ここではこの電子スイッチＫの作動について詳述はしない。
当然のことながら、このような短絡は、発電機の電圧Ｕｇの降下を誘発し、電圧は、制動指令の間に実質的にゼロとなる。
【００２３】
すでに前に記述した図２（ａ）は、例として、制動サイクル中の交流電流Ｕｇのペースを示し、それはいかなる制動もない電圧Ｕｇを表わす図１（ａ）に比較できる。半周期ｔ０−ｔ６の間に、制動が指令される時間的間隔ｔ４−ｔ５が存在することがわかり、ここで、短絡させられた発電機はその全エネルギーをスイッチＫに提供している。
【００２４】
欧州公開公報第０６７９９６８号は、電圧Ｕｇがゼロに近い時点で、好ましくは交流電圧Ｕｇの角周波数の１／８未満である短かい時間中、制動指令を加え、整流器５に対して提供される供給電圧Ｖ＋，Ｖ−が連続的に降下するのを避けなければならない、ということを記している。
１つの実施形態においては、回転子３ａは１秒につき４回転という正規速度を有し、スイッチＫに加えられる制動パルスの持続時間は、電圧Ｕｇの２５０msという角周波数の１／５０である約５msに制限される。
【００２５】
図３の中で例示したような時計の作動機構の電子調速回路１は、主として、基本周波数Ｆ０をもつ信号を提供する発振器Ｏｓｃ，回転子３ａの角周波数の測定手段（Ｔｒｉｇ及びＩｎｈとして示されている）及び回転子の制動指令を制御する周波数従属制御回路で形成されている。
周波数従属制御回路は、発振器Ｏｓｃから提供され、例えば基準周波数をもつ信号を得るべく信号Ｆ０を分周することによって、発振器Ｏｓｃの基本周波数Ｆ０から得られた基準周波数をもつＦＲというパルスに対して、回転子の角周波数に対応する周波数をもち測定手段Ｔｒｉｇ，Ｉｎｈにより提供される測定パルスＩＮが進んでいる場合に、制動を指令する。
【００２６】
この目的で好ましくは、従属制御回路には、基本周波数Ｆ０をもつ信号に対し作用しかつ基準周波数ＦＲでパルスを提供する周波数補正器Ｄｉｖが含まれている。補正器Ｄｉｖは単に専門家に周知の分周回路であってよく、従ってここでは詳述しない。
しかしながら、このような回路から中間周波数パルスＦ１も同様に抽出できるということも言及しておくべきであろう。
【００２７】
図３に示されている実施形態においては、発振器Ｏｓｃは、３２，７６８Hzの固有周波数Ｆ０をもつ水晶である。分周器Ｄｉｖは、回転子の正規角周波数に対応する４Hzの基準周波数をもつ一連のパルスＦＲを得るべく周波数Ｆ０をもつ信号を分周する。最終的に、分周器から、４，０９６Hzの中間周波数をもつパルスＦ１も同様に抽出することができる。理解できるように、これらの値は、一例として示されているにすぎないものである。
【００２８】
かくしてここで０．２４４msの周期をもつこれらのパルスＦ１は、タイムベースとして又は以上で言及した制動指令の時間的遅延制御として役立ち、かつ論理全体のクロック同期化として役立つよう意図されている。
従属制御回路にはさらに、基準周波数ＦＲに対する作動機構の進み（又は遅れ）を表わす信号ＡＶを提供するＣｍｐと記された比較器が含まれている。この比較器Ｃｍｐは例えば、上述の欧州公開公報第６７９，９６８号に記述されているように、その「＋」入力端で受理した測定パルスＩＮの数とその「−」入力端で受理した基準パルスＦＲの数の差を計数するアップダウンカウンタ又は可逆カウンタであってよい。かくして比較器Ｃｍｐの出力端で利用可能であるこの信号ＡＶの状態又はレベルは、回転子の角周波数が基準周波数ＦＲに対して進んでいるか否かを表わす。
【００２９】
従属制御回路には、最後に、規定の持続時間のパルスを提供するＴｍｒと記された時間遅延回路又はレジスタが含まれる。時間遅延回路Ｔｍｒの２つの入力端のうちの第１のものは、回路Ｉｎｈの出力端に接続され、もう１つの入力端は分周器Ｄｉｖから、その出力パルスの持続時間を決定するのに用いられるパルスＦ１を受理する。時間遅延回路はさらに、比較器Ｃｍｐの信号ＡＶを受理する妥当性検査端子を含んでいる。時間遅延回路Ｔｍｒは、回転子の角周波数が基準周波数ＦＲに対して進んでいることを信号ＡＶが表示した場合には、信号ＩＮの出現後一定の遅延を伴って、ＩＦと呼ばれる制動パルスをその出力端で提供する。
【００３０】
この実施形態においては、制動は５msより短かい持続時間を有し、これは各々０．２４４msの周期をもつ２０個のパルスＦ１をカウントダウンする時間遅延回路Ｔｍｒの内部カウンタをプログラミングして４．８８msの持続時間をもつ制動パルスＩＦを生成することによって達成される。
回転子の角周波数の測定手段の記述に続いて、時間遅延回路Ｔｍｒの好ましい実施形態について記述する。
【００３１】
図４（ａ）は、制動パルスが付加された時点で発電機３により提供される交流電圧Ｕｇの波形図の例を表わす。図４（ａ）では、破線により、電圧Ｕｇの振幅よりも小さい値をもつしきい電圧の２つのレベルＵｔｈ及びＵｔｂが示されている。閾値Ｕｔｈは正であり、交流電圧Ｕｇの基準値０ボルトよりもわずかに大きい。閾値Ｕｔｂは負であり、好ましくは０Ｖのこの電圧に関して閾値Ｕｔｈに対し対称である。
【００３２】
好ましくは、実際には本発明は、角周波数の測定手段が、ヒステリシス増幅器つまりシュミットトリガー（図３でＴｒｉｇとして記載）を含むことを許容している。図４（ｂ）は、増幅器Ｔｒｉｇの出力端で得られるパルスＩＭの波形図を示す。増幅器の出力ＩＭは、入力電圧Ｕｇが低い閾値Ｕｔｂよりも小さくなる時刻ｂ２の後第１のレベル（「０」状態）へと変化する、ということがわかる；出力ＩＭは、電圧Ｕｇが高い閾値Ｕｔｈより大きくならないかぎり、この第１のレベルにとどまる。時刻ｈ３において電圧Ｕｇはこの閾値Ｕｔｈをしのぎ、出力ＩＭは第２のレベル（「１」状態）まで変化し、かくして、電圧Ｕｇが逆に低い方の閾値Ｕｔｂより下まで降下する時刻ｂ４まで持続するパルスＨ３を生成する。このような増幅器（シュミットフリップフロップ又はシュミットトリガーとも呼ばれる）の実現は、専門家にとって周知のことであり、従ってここでは詳述しない。
【００３３】
このようなヒステリシス増幅器の利点は、それが、従来の単一閾値比較器（図１参照）とは異なり電気的雑音に対しほとんど感応しないということにある。特に、２重閾値Ｕｔｈ，Ｕｔｂを有するトリガーＴｒｉｇは、閾値Ｕｔｈ−Ｕｔｂの間の差よりも小さいノイズ電圧を認識しない。
その上、正の閾値Ｕｔｈ及び負の閾値Ｕｔｂをもつシュミットトリガーは、制動周期中の電圧Ｕｇのゼロ復帰を検知してはならない。
【００３４】
２つの相対するしきい電圧Ｕｔｈ及びＵｔｂを有するために、電子回路１は好ましくは直流の対称な電源Ｖ−，Ｖ０，Ｖ＋を有する。従来のやり方では、一定水準の対称電源は、中央の発電機及び２つの出力端Ｖ＋及びＶ−の各々の間にコンデンサを伴う単一の整流器を有し、基準出力Ｖ０は中央にとられている。この解決法の１つの欠点は、小型コイル３ｂの端子においてすでに低い振幅である、測定可能な交流電圧Ｕｇの振幅を半減させてしまうということにある。
【００３５】
本発明の好ましい実施形態には、図３に示されているような対称整流器５が含まれている。この整流器は、特に、発電機３の基準端子Ｂ０に接続された基準出力端Ｖ０，及び電圧出力端Ｖ＋又はＶ−と出力端Ｖ０の間にそれぞれ配置された２つのコンデンサを含んでいる。電気回路１の直流電源を安定化することを意図した整流回路５の機能については、それが専門家にとっては周知の複数の方法で得られることから、ここでは詳述しない。
【００３６】
ただし、各々のコンデンサは各交番時点で、実質的に交流電圧Ｕｇの最大値に対応するレベルまで反復的に充電される、ということに留意しておくべきである。
図４（ｂ）によれば、電圧ＵｇがトリガーＴｒｉｇの低い閾値Ｕｔｂより低い場合、従って時刻ｂ４以降、トリガーＴｒｉｇの出力信号ＩＭは低レベル（「０」状態）にとどまらず、この信号ＩＭはパルスＨ３がパルスＨ３とＨ５に分割されることを示している、ということがわかる。
【００３７】
本発明者は、困難な実験の間に、この驚くべき現象が、図４に例示されているような負の半交番の間の制動中に発生することを発見した。制動サイクルは、図４（ｅ）に、信号ＡＶの「１」状態によって表わされている。この現象は、シュミット−トリガーＴｒｉｇの閾値Ｕｔｈ及びＵｔｂの変動によってひき起こされると思われる。実際、制動サイクルの開始時点ではいかなる分割パルスも存在しないことに留意されたい、例えば図４（ｂ）は、図４（ｆ）に概略的に表わされている第１の制動パルスＦ３の瞬間において、パルスＨ３の開始時の分割が存在しないことを示している。パルスＨ３−Ｈ５の分割は、第２の制動パルスＦ４においてのみ現われる。実際、交流電圧Ｕｇの最大値は第１の制動パルスＦ３の後に減少する。同様に、整流器電圧Ｖ＋の値はより小さくなる。この供給電圧の変動は、トリガーＴｒｉｇの閾値Ｕｔｈ及びＵｔｂの変動をひき起こすと思われる。従って、後続の制動パルスＦ４において、電圧Ｕｇが降下してもそれにより閾値Ｕｔｈの値よりも大きい値を獲得することになりそれによって、図４（ｂ）に表わされた寄生パルスＨ５の出現をひき起こすことになる、ということが認められた。この現象は又、スイッチＫの端子における或るノイズ又はノイズ電圧の存在によって誘発され得る（図３参照）。このノイズ電圧は、電圧Ｕｇが完全にゼロの値まで復帰するのを妨げる可能性がある。
【００３８】
本発明は、この問題を回避するべく測定パルスの同期的抑止手段を提供する。
このために、本発明に係る電子回路１はさらに、閾値比較器Ｔｒｉｇにより提供される測定パルスＩＭを受理する同期抑止回路Ｉｎｈも含んでおり、かくしてこのＩｎｈ，Ｔｒｉｇの組み合わせは、回転子３ａの角周波数の測定手段を構成している。
【００３９】
同期抑止という一般的表現は、ここでは時計、その発電機、電子回路及びその発振器によって形成されたシステムの内部の信号好ましくはパルスによってトリガされる抑止を意味するものとして解釈される。特に、測定パルスの抑止をパルス自体に同期化することができ、最初のパルスが次のパルスの出現の抑止を開始する。専門家にはいくつかの等価物が知られていることから、本発明は、同期化源を特定することなく全ての既知の同期抑止に向けられていると考えられる。
【００４０】
第１の実施態様によれば、抑止回路Ｉｎｈはタイムベース（内部又は外部）を含み、通常増幅器Ｔｒｉｇから来る測定パルスＩＭを直接時間遅延回路Ｔｍｒに伝送する。しかしながら、抑止回路Ｉｎｈが活性化された時点で、回路はそれ以上抑止持続時間中に測定パルスＩＭを伝送しない。抑止はパルスの出現及び／又は消失時点で開始する、すなわち抑止回路はパルスＩＭの上昇側面及び下降側面で反応し、その活性化持続時間ｔｉはそのタイムベースにより時間遅延される。例えば、図４（ａ）並びに図４（ｂ）、及び図４（ｃ）を参照すると、後二者はそれぞれ増幅器Ｔｒｉｇ（図４（ｂ））及び抑止回路Ｉｎｈ（図４（ｃ））によって伝送された異なるパルスを表わす図であるが、時刻ｂ２，ｈ３，ｂ４，ｈ７における遷移は抑止時間の長さｔｉよりも長い時間的間隔により分離されていることから、抑止回路はそれぞれパルスＭ１，Ｍ３及びＭ５を介して測定パルスＨ１，Ｈ３及びＨ７を伝送するが、この抑止回路は、パルスＨ３の後縁（時刻ｂ４）で開始する抑止時間ｔｉの間に出現する寄生パルスＨ５を伝送しない（図４（ｃ）参照）。
【００４１】
第１の実施形態の図示していない変形形態に従うと、抑止回路は、その前縁が正規パルスＩＮの期間中に出現するのでないかぎり、測定パルスＩＭの各々の前縁において規定の持続時間の正規パルスＩＮを生成する。このような抑止回路は、以前に言及した時間遅延回路Ｔｍｒと類似の要領で得ることができる。例えば、回路Ｉｎｈは、その入力端に付加された測定パルスＩＭの遷移に対し感応する単安定マルチバイブレータを含んでいる。パルスＩＭの上昇側面において、単安定アルケバイブレータはその出力端で規定の持続時間の正規パルスＩＮを提供する。同様に、パルスＩＭの下降側面において単安定マルチバイブレータは規定の持続時間のもう１つの正規パルスＩＮを提供する。かかる単安定マルチバイブレータは回転子の各々の角周波数において２つの正規パルスＩＮを提供し、そのため正規パルスＩＮの周波数を倍増した基準周波数ＦＲと比較しなければならなくなる、ということに留意すべきである。又、専門家にとっては周知のその他の同等の抑止回路も同様に使用できるということが理解できる。
【００４２】
図３に例示されているもう１つの実施形態に従うと、抑止回路は、各々時間遅延回路Ｔｍｒによって発出された発電機の回転子を制動するための制動指令である図４（ｆ）に表わされたパルスＩＦを１つの入力端で受理し、抑止期間は制動持続時間ｔｆに対応する（図４（ｆ）参照）。実際、観察された通り、分割に起因する寄生パルスは制動中にのみ出現する。きわめて単純な同期抑止がかくして得られる。
【００４３】
しかしながら、本発明の好ましい実施形態は、制動指令ＩＦよりも長い持続時間をもつ抑止指令ＩＩを含んでおり、それは全ての制動の瞬間を網羅する。すなわち抑止パルスＩＩは、制動パルスＩＦの終期に続く瞬間を網羅し、パルスＩＩの出現はこのパルスＩＦの出現に先行する。この「散逸」により、抑止又は制動の伝播遅延又は電圧Ｕｇの遅延による寄生パルスの発生が確実に防止される。本発明の好ましい実施形態においては、時間遅延回路Ｔｍｒは、相関関係にある抑止パルスＩＩ及び制動パルスＩＦを提供する２つの出力端を含んでいる。
【００４４】
「相関」という概念は、信号又はパルスといった２つの物理的現象の同時出現又は実質的に恒常な時間的遅延を伴った出現のことを表わしている。しかしながら、これらの２つの現象が異なる持続時間をもち得るということに留意すべきである。例えば、相関関係にある時間遅延パルスは、当業者には周知のものであるように、異なる幅をもつ可能性がある。
【００４５】
好ましい実施形態の時間遅延回路Ｔｍｒによって発出されたパルスの相関を例示するために、時間遅延回路Ｔｍｒが分周器Ｄｉｖの出力端に連結された第１の入力端で周期０．２４４msをもつパルスＦ１を受理するような例をとり上げてみよう。正規パルスＩＮが、抑止手段の出力端に持続されているもう一方の入力端に出現した時点で、進み信号ＡＶの状態が時間遅延回路の妥当性検査入力端にパルスを供給することによってそれを制御する場合（図３参照）、時間遅延回路Ｔｍｒは直ちに抑止パルスＩＩを提供する。抑止パルスＩＩの開始との関係において０．２４４msという周期Ｆ１だけ遅延して、時間遅延回路Ｔｍｒの出力端に制動パルスＩＦも出現し、内部カウンタが、５．１２４msに対応する２１個のパルスＦ１にその持続時間を制限する。実際、内部カウンタは、制動持続時間が確実に５ms前後であるようにしなければならない。もう１つの内部カウンタは、パルスＩＩの持続時間を、６．１msに対応する２５パルスＦ１に制限する。かくして抑止パルスＩＩは、制動パルスＩＦの終りから０．７２３ms後に終る。
【００４６】
ここで、このような抑止パルスＩＩ及び制動パルスＩＦを提供する時間遅延回路Ｔｍｒの電子回路の一実施形態について、図５を参照しながら詳細に記述する。ここで表わされている回路は、前述の中間周波数Ｆ１をもつパルス信号、進み信号ＡＶ（又は遅れ信号）及び測定パルスを受理し、上述のような制動パルス信号ＩＦ、抑止パルス信号ＩＩ及び正規パルス信号ＩＮを提供する論理回路である。
【００４７】
図５の論理回路は、そのクロック入力端でパルスＦ１を受理するシフトレジスタＲｅｇ、つまりパルスが順次的に出現する４つの出力端Ｒ０，Ｒ１，Ｒ２及びＲ３をもつレジスタを含んでいる。
前述の一実施形態の例によれば、パルスＦ１は０．２４４msの周期をもつ。したがって出力端Ｒ３は、出力端Ｒ２のパルスに類似しているもののそれとの関係において０．２４４msだけ遅延した０．９７６msの周期をもつパルスを生成する。さらに、レジスタＲｅｇは、進み信号ＡＶと測定パルス信号ＩＭの間で論理演算「ａｎｄ」を実行するＡｎｄと記されたＡＮＤゲートの出力端に接続されている活性化端子Ｓを含んでいる。端子Ｓが状態「１」に変化した時点で、レジスタＲｅｇは活性化され、出力端Ｒ１は状態「１」に変わる。次のパルスＦ１において、出力端Ｒ２は状態「１」に変わり、出力端Ｒ１は状態「０」にリセットされる。
【００４８】
出力端Ｒ３は、パルスＩＦ，ＩＩ及びＩＮの持続時間を制限できるようにするカウンタＣｐｔｒに接続されている。例えばカウンタは、５の値まで計数することができ、保留出力端Ｑは、５つのパルスＲ３のカウントダウンの後、状態「１」へと変わる。初期化端子Ｒが状態「１」にある場合、計数が開始され、出力端Ｑは状態「０」にリセットされる。カウンタＣｐｔｒの出力端Ｑは、ＤタイプフリップフロップＦｌｉのクロック入力端に接続される。このフリップフロップはさらに、状態「０」を受理するデータ入力端を含む。「１」への設定のための端子Ｓにより出力端Ｑ及びＮＱの状態をそれぞれ状態「１」及び「０」へと強制することが可能となる。「１」への設定のための端子Ｓも、論理ゲートＡｎｄの出力端に接続されている。
【００４９】
ここで、回転子の角周波数が高速であることすなわち基準周波数ＦＲとの関係において進んでいる場合を考慮する。進み信号ＡＶは状態「１」にある。時刻「ｈ」において、電圧Ｕｇが上昇しながら閾値Ｕｔｈをしのいだ時点で、測定パルスＩＭは状態「１」に変わる。レジスタＲｅｇ及びフリップフロップＦｌｉの端子Ｓはかくして状態「１」にある。フリップフロップＦｌｉは活性化され、その出力端Ｑは状態「１」に変わる。フリップフロップＦｌｉの出力信号Ｑは、Ｏｕと記されたＯＲゲートの入力端に付加され、このゲートの出力端は抑止パルスＩＩを提供する。時刻「ｈ」以降、抑止パルス信号ＩＩはかくして状態「１」に変わる。ＯＲゲートＯｕはフリップフロップＦｌｉの出力端Ｑともう１つのフリップフロップＦｌｏの出力端Ｑとの間で論理演算「ＯＲ」を実行する。同じくＤタイプフリップフロップであるこの第２のフリップフロップＦｌｏはそのデータ入力端でフリップフロップＦｌｉの出力信号Ｑを受理する。しかしながらシフトレジスタＲｅｇの出力信号Ｒ２はフリップフロップＦｌｏのクロック入力端に適用される。フリップフロップＦｌｏの出力端へのデータＱの転送はかくして、信号Ｒ２の次の遷移まで遅延されることになる。フリップフロップＦｌｉ及びＦｌｏの２つの出力Ｑはまた、論理演算「ＡＮＤ」を実行するＥｔと記されたＡＮＤゲートの２つの入力端にも付加される。ＡＮＤゲートの出力端は制動パルス信号ＩＦを提供する。
【００５０】
一実施形態の前述の例を再度考慮すると、信号Ｒ２の遷移は、時刻「ｈ」から０．２４４ms後に発生している。かくして、制動パルスＩＦは、抑止パルスＩＩの出現から０．２４４後に現われる。
同様に、フリップフロップＦｌｉの出力端ＮＱは、カウンタＣｐｔｒの初期化端子Ｒに接続されている。時刻「ｈ」において、出力端ＮＱは状態「０」へと変わる。カウンタは活性化され、レジスタＲｅｇにより発生されたパルスＦ１を計数し始める。計数例に従うと、５つのパルス周期Ｒ３の後、カウンタＣｐｔｒの出力端Ｑは状態「１」に変わる。クロック入力端上のこの遷移により、フリップフロップＦｌｉはそのＱ出力端でデータの状態「１」を複製することになる。かくして、出力端「ＮＱ」は、カウンタＣｐｔｒ及びその出力端Ｑを初期化することによって状態「１」へと移行する。かくして、カウンタＣｐｔｒ及びフリップフロップＦｌｉの出力端Ｑは状態「１」にとどまり、この状態は、フリップフロップＦｌｉの設定端子上に状態「０」から「１」の遷移が出現しないかぎり持続する。
１つの実施形態の前述の例においては、カウンタＣｐｔｒの計数は、時刻「ｈ」から０．４８８ms後の信号Ｒ３と同期化されている。計数は前述のとおり４．８８ms続く。かくして時刻「ｈ」から５．３６８ms後に、カウンタＣｐｔｒの出力端Ｑは状態「１」へと変わる。このすぐ後に、フリップフロップＦｌｉの出力端Ｑ及びＮＱはそれぞれ状態「０」及び「１」へと戻る。計数が再度初期化され、この要領で次の測定パルスＩＭまでとどまる。かくして制動パルス信号ＩＦは時刻「ｈ」＋５．３６８msの時点で状態「０」に戻る。
【００５１】
しかしながら、フリップフロップＦｌｏの出力端Ｑは、レジスタＲｅｇの出力端Ｒ２の次の遷移までなおも状態「１」にある。
この実施形態に従うと、この遷移はカウンタＣｐｔｒの再初期化から０．７３２ms後、すなわち時刻「ｈ」＋６．１msで発生する。こうして抑止パルスＩＩは、制動パルスＩＦの消失から０．７３２ms後に消失する。
【００５２】
時間遅延回路Ｔｍｒの信号は、新しい測定パルスＩＭが出現しないかぎり、この状態にとどまる。
最後に、時間遅延回路Ｔｍｒが、相関関係にある抑止パルスＩＩ及び制動パルスＩＦを提供し、抑止パルスＩＩの持続時間は制動パルスＩＦの持続時間よりも長く従ってこれに対し「散逸」しておりそのため切替えの際のエラーがことごとく回避されている、ということがわかる。
【００５３】
図５の回路は同様に、抑止回路Ｉｎｈの一実施形態も例示している。この例に従うと、抑止回路Ｉｎｈは、妥当性検査入力端Ｅの状態に対し感応するＤタイプフリップフロップである。抑止パルス信号ＩＩはこの入力端Ｅに付加され、データ入力端は測定パルスＩＭを受理し、データ出力端は正規パルスＩＮを提供する。
【００５４】
作動中、このような回路Ｉｎｈの正規パルスＩＮの出力端は、妥当性検査Ｅが状態「０」にある場合にのみ測定パルス信号ＩＭの状態を複写する。抑止中、すなわち抑止信号ＩＩが状態「１」にある時（この実施形態に従うと、時刻「ｈ」と時刻「ｈ」＋６．１msの間）、出力端の状態は、測定パルス信号ＩＭの遷移とは無関係に不変の状態にとどまる。
【００５５】
最後に、抑止手段が、時計の未補正の遅れをひき起こす寄生パルスの排除を可能にするということがわかる。
さらに又ヒステリシス増幅器を含む測定手段と組合わせた場合に抑止手段が、一般的な電気的ノイズに対する優れた免疫性をもつ時計を提供する、ということもわかる。
【００５６】
有利にも、整流器５のコンデンサは、ここでは測定手段に対し極度に安定したしきい電圧を提供する必要がないことから、比較的低い容量を有していてよい。
当業者であれば本発明の範囲から逸脱することなく上述の時計に対しいくつかの修正を加えることができる、ということは容易に理解できるだろう。
特に、基準パルスＦＲとの関係における測定パルスＩＭの進みの大きさに従って、制動パルスＩＦの持続時間を調整することができる、ということを述べておくべきである。この変形形態は、位相ロックループを含む従属制御回路に特に適しており、回路は、制動パルスＩＦとの関係においてパルスＩＮの位相変移に比例して変動しうるレベルをもつ信号ＡＶを提供し、かくしてこの信号ＡＶのレベルは時間遅延回路Ｔｍｒによって提供される制動パルスＩＦの持続時間を調整することになる。
【図面の簡単な説明】
【図１】従来の電子回路によって調速される機械式作動機構を伴う時計によって得られる交流電圧及び測定パルスの波形図である。
【図２】従来の他の電子回路によって調速される機械式作動機構を伴う時計によって得られる交流電圧及び測定パルスの波形図である。
【図３】本発明に係る時計の機械式作動機構を調速するための電子回路の原理図である。
【図４】図３の時計の発電機の極における交流電圧及び図３の回路のいくつかの点において得られるパルスの波形図である。
【図５】図３の電子調速回路の電子時間遅延回路Ｔｍｒの一実施形態を概略的に表わす図である。
【符号の説明】
１…電子回路
２…機械的エネルギー供給源
３…電気エネルギー発生機（発電機）
Ｔｒｉｇ…測定手段
Ｋ…制動手段
Ｏｓｃ…基準手段
Ｉｎｈ…抑止手段
Ｄｉｖ，Ｃｍｐ，Ｔｍｒ…従属制御手段

Claims

回転子（３ａ）及びこの回転子（３ａ）の回転に応えて電気エネルギーを供給するための手段を含む電気エネルギー発電機（３）、
−前記回転子の前記回転をひき起こすため前記回転子（３ａ）に機械的に結合された機械的エネルギー供給源（２）、
一前記発電機（３）に結合され回転子（３ａ）の角周波数に対応する発電機（３）により供給された交流電圧の角周波数の測定パルスを生成する測定手段（Ｔｒｉｇ）、
−前記回転子（３ａ）に対して制動トルクを付加するための制動指令信号に対する応答性をもつ制動手段（Ｋ）、及び
−基準周波数（ＦＲ）をもつ信号を発生するための基準手段（Ｏｓｃ）及び前記測定パルスが基準信号との関係において先行している場合に基準周波数が前記回転子及び前記機械的供給源の角周波数を調速するような形で、前記制動手段（Ｋ）を制御するように配置された従属制御手段（Ｄｉｖ，Ｃｍｐ，Ｔｍｒ）を含む電気回路（１）、を具備する時計において、
前記電気回路（１）はさらに、前記測定パルス（ＩＭ）と同期しかつこの測定パルスの分割を回避するように配置されている抑止手段（Ｉｎｈ）をさらに具備することを特徴とする時計。
前記抑止手段（Ｉｎｈ）が前記制動手段（Ｋ）に同期して制御され、各制動持続時間が抑止持続時間で網羅されること、を特徴とする請求項１に記載の時計。
前記抑止手段は制動指令をも生成し、各制動パルス（ＩＦ）は抑止パルス（ＩＩ）の開始に関して所定期間（Ｆ１）だけ遅延されることを特徴とする請求項２記載の時計。
前記抑止手段（Ｉｎｈ）が各抑止持続期間中に測定パルスの伝送を抑止し、各抑止は測定パルスの出現又は消失によってトリガされることを特徴とする請求項１〜３のいずれか１項に記載の時計。
前記測定手段（Ｔｒｉｇ）は、シュミット増幅器のようなヒステリシスフィルタを具備することを特徴とする請求項１〜４のいずれか１項に記載の時計。
発電機が、対称的電源を提供する整流器に接続されていることを特徴とする請求項１〜５のいずれか１項に記載の時計。