JP4059330B2 - Ｇｔｏサイリスタのゲートドライブ装置 - Google Patents
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- 239000004020 conductor Substances 0.000 claims description 113
- 239000003990 capacitor Substances 0.000 claims description 78
- 239000003985 ceramic capacitor Substances 0.000 claims description 17
- 230000007423 decrease Effects 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims description 3
- 230000002829 reductive effect Effects 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 238000009499 grossing Methods 0.000 description 5
- 230000000670 limiting effect Effects 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 230000002123 temporal effect Effects 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004804 winding Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
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- H03—ELECTRONIC CIRCUITRY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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Description
【０００１】
【産業上の利用分野】
この発明は、アノード、カソード及びゲートを有し、自己消弧可能なラッチングタイプのパワー半導体、即ち、ＧＴＯサイリスタ（Gate Turn-Off Thyristor ）のゲートドライブ装置に関する。この発明は、より詳しくいうと、「ＧＣＴサイリスタ」（Gate Commutated Turn-off Thyristor：ゲート転流形ターンオフサイリスタ）と呼ばれる転流機能が改良されたＧＴＯサイリスタのゲートドライブ装置に関する。
【０００２】
この発明によるゲートドライブ装置は、特に、大容量インバータに使用されるＧＣＴサイリスタを制御するのに特に好適であるが、このようなインバータの外に、パルス制御形電源装置、電力系統関係におけるＳＶＣ（Static Var Compensator：静止形無効電力補償装置) やＶＳＣ（Voltage Source Converter：電圧源コンバータ) 等の種々の電力変換装置において、高圧乃至大電流並列接続の形式で使用されるＧＣＴサイリスタを制御するのに適している。
【０００３】
【従来の技術】
従来のＧＴＯサイリスタのゲートドライブにおいては、一般に、ＧＴＯサイリスタをターンオフする際に、アノード主電流ＩA とターンオフゲート電流ＩGQの比ＩA ／ＩGQで表わされるターンオフゲインＧｏが“３”〜“５”の間で遮断していた。この場合、従来のＧＴＯサイリスタは、ターンオフ時の蓄積時間ｔｓが長いために、素子のばらつきによりターンオフピーク電圧のばらつき発生が顕著になり、多数のサイリスタを直／並列接続して動作させることが困難であり、従って、このようなばらつきのない素子を厳選する必要があった。また、従来のＧＴＯサイリスタは、ターンオフ時のｄｖ／ｄｔを抑制してターンオフ動作を確実にするために、スナバコンデンサＣを備えたスナバ回路（通常、抵抗Ｒ、コンデンサＣ及びダイオードＤから成る）が必要であり、このスナバコンデンサ放電時のスナバ損失が無視し得ないほど大きいものであった。
【０００４】
このような従来型のＧＴＯサイリスタの問題に対して、サイリスタのターンオフ時に、非常に大きなゲート電流上昇率ｄig／ｄｔ（ig：ゲート電流の瞬時値）とし、主電流ＩA をすべてゲート回路に転流させて、ターンオフゲインＧｏ（＝ＩA ／ＩGQ）＝１でサイリスタパワー半導体素子のターンオフを行う方法が考え出された。このような方法は、例えば、米国特許第５，２３７，２２５号、第５，３４５，０９６号及び第５，４９３，２４７号明細書に示されている。そして、このようなゲインＧｏ＝１でのターンオフを実現するために、例えば、「トランジスタ技術」１９９７年５月号第３７２〜３７３頁に示されるように、従来のＧＴＯサイリスタとはゲート電極周りの構造を若干異ならせて素子ゲートの低インダクタンス化を図る等、種々の改良を施した大容量のパワー半導体素子が、所謂「ＧＣＴサイリスタ」として登場した。
【０００５】
図１及び図２には、従来技術によるＧＴＯサイリスタのゲートドライブの回路及び構造が示されており、図１（ａ）は、従来型ＧＴＯサイリスタＴＨについて、回路各部のインダクタンス成分を等価的に表わした従来のターンオフ・ゲート回路を示し、図１（ｂ）は、上述の改良型ＧＴＯサイリスタつまりＧＣＴサイリスタＧＴについて、回路各部のインダクタンス成分を等価的に表わした従来のターンオフ・回路を示し、図１（ｃ）は、ＧＣＴサイリスタＧＴの従来のゲートドライブ回路（ドライバ）ＧＤを簡略化して示している。また、図２は、ＧＣＴサイリスタＧＴの従来のゲートドライブ装置を上面及び側面から見た実装構造を示し、図中、Ｇ及びＫはサイリスタＧＴのゲート及びカソード電極を、ＳＰはゲートドライバ支持プレート（カソード電極Ｋと同電位）を、ＬＳは、上面にゲート電極Ｇに接続される導体が設けられ下面にカソード電極Ｋに接続される導体が設けられた多層基板を、ＭＳ及びＦＳはネジ及びネジ取付リングを、ＩＢは絶縁ブッシュを、ＷＳはワッシャを、そして、ＳＲは金属製スペースリングをそれぞれ表わす。
【０００６】
図２に示されるように、ＧＣＴサイリスタＧＴは、ターンオフゲインＧｏ＝１での転流を実現するために、サイリスタパッケージＧＴの外周部にリング状のゲート電極Ｇを設ける等、ゲート取出し構造を改良したものであり、“Ｃｏａｘｉａｌ ＧＴＯ”（同軸ＧＴＯ）とも呼ばれる。そして、このようなゲート電極Ｇの採用によって、パワー素子内部のインダクタンスを、例えば、従来型ＧＴＯサイリスタＴＨ〔図１（ａ）“30ｎＨ（ナノヘンリ）”〕の約１０分の１に低減することができる〔図１（ｂ）“２ｎＨ”〕。また、この外に、ゲートドライバＧＤとパワー素子ＧＴとを積層プリント基板ＬＳで接続する等、ゲートリードの改良によって、ゲート回路のトータルインダクタンスを大幅に、例えば、同軸ケーブルを使用する従来型ＧＴＯサイリスタＴＨ〔図１（ａ）〕に比べて約１００分の１に低減することができ、ゲート電流上昇率ｄig／ｄｔを非常に大きなものにしている〔図１（ｂ）参照〕。
【０００７】
このようなＧＣＴサイリスタによると、蓄積時間ｔｓは、大幅な低減が達成され、例えば、従来のＧＴＯサイリスタに比べて約１０分の１という値が得られている。従って、ＧＣＴサイリスタを用いると、多数のサイリスタの直／並列接続が非常に容易になる。また、ＧＣＴサイリスタでは、従来のＧＴＯサイリスタで必要とされていたｄｖ／ｄｔ抑制用スナバ回路を用いることなく（スナバレス）ターンオフすることもできるので、大容量ＩＧＢＴ（Integrated Gate Bipolar Transistor）と同様にクランプ回路のみで遮断可能になり、スナバ損失をなくして装置のトータル損失を大幅に低減することができる。さらに、ＧＣＴサイリスタは、ゲート蓄積電荷量が従来のＧＴＯサイリスタの約半分に低減可能となり、これにより、ゲートドライバの消費電力をも低減することができる。
【０００８】
さて、従来のゲートドライブ装置の実装構造については、図２に示されるように、ＧＴＯ或いはＧＣＴパワー半導体素子ＧＴのゲート及びカソード電極Ｇ，Ｋに接続される積層プリント基板ＬＳ上に、ターンオン電流及びターンオフ電流のゲートへの供給をオン／オフするためのスイッチング素子Ｑon，Ｑoff や、ターンオン電流及びターンオフ電流を供給するための電荷を蓄積するためのコンデンサＣon，Ｃoff などの回路要素が搭載され、例えば、スイッチング素子Ｑon，Ｑoff には多数のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Trsnsistor ）を使用し、コンデンサＣon，Ｃoff にはアルミニウム電解コンデンサのようなケミカルコンデンサを多数使用している。この場合、これらの多数の要素を並列に並べるなどの方法で、ゲート回路の低インダクタンス化を図り、大きなゲート電流上昇率ｄig／ｄｔを得るようにしている。
【０００９】
しかしながら、ここでターンオン／オフ電流の供給に使用されるケミカルコンデンサＣon，Ｃoff は、インダクタンスが大きく、また、低温時には等価直流抵抗（ＥＳＲ）も大きいという問題を抱えているので、コンデンサ容量を必要以上に増やさねばならない。つまり、所望のターンオン／オフ機能を達成するには、容量の大きいコンデンサを、所要の等価直列抵抗値やインダクタンスが得られるまで、複数個並列に並べる必要があるが、等価直列抵抗やインダクタンスが大きいケミカルコンデンサを使用した場合には、ターンオン／オフに必要な電荷量を超えるコンデンサ容量になってしまう。従って、ゲートドライバＧＤの実装が大きくなる上、配線インダクタンスが大きくなり、ゲート回路のインダクタンスをあまり低下させることができないという問題点がある。
【００１０】
さらに、積層プリント基板は、中間の絶縁層の厚みに比例してインダクタンスが増大するが、従来は、ＧＴＯサイリスタ、ＧＣＴサイリスタなどのパワー素子ＧＴとゲート回路とを接続したり、ＭＯＳＦＥＴやケミカルコンデンサ等の回路要素を搭載するのに、図２のように厚手の積層プリント基板ＬＳを利用していたので、インダクタンスを小さくするという面で非常に不利である。また、これらのＧＴＯ、ＧＣＴパワー半導体素子の遮断能力については、スナバレスの場合、ゲート電流上昇率ｄig／ｄｔは、「ゲート電圧Ｖｇ／ゲート回路の合計インダクタンスＬｇ」に比例するので、低インダクタンス化は所望の性能を確保する上での必要条件であるが、このように低インダクタンス化を図れないという事情によって、ゲート電流上昇率ｄig／ｄｔをあまり大きくすることができず、スナバレス時には遮断電流を大きくすることができないという欠点を呈する。
【００１１】
また、ＧＣＴサイリスタなどの改良型ＧＴＯサイリスタをターンオンする際に、ゲート電流上昇率ｄig／ｄｔを大きくすることは、ターンオン時のスイッチング損失を減らす効果をもたらすと共に、パルス電源装置などのように急激な立上り電流を得るのに必要とされる技術である。この観点からいうと、従来のターンオン・ゲート回路は、パワー半導体素子のゲート及びカソードに直列に繋がるスイッチング素子とコンデンサの間に、電流制限及び共振防止用の抵抗が直列に挿入されていたので、大きいゲート電流上昇率ｄig／ｄｔを見込むことができず、従って、ハードオンができない或いはターンオン損失が大きいなどの問題がある。
【００１２】
ＧＴＯ、ＧＣＴサイリスタなどのパワー半導体素子の従来のターンオン回路では、図１（ｃ）のターンオン回路ＧＤonに示されるように、パワー半導体素子ＧＴをターンオンさせる瞬間に大きな電流をゲート電極Ｇに流し込むために、トランスＴｒの出力をダイオードＤａ，Ｄｂで整流した後、平滑用インダクタンスＬｆや電流制限用の直列抵抗Ｒｓを介して適当な容量の主コンデンサＣonにターンオン電荷を予め充電させておく。そして、ターンオン信号ＯＮを入力することによって、スイッチング用パワーＭＯＳＦＥＴ素子Ｑonを適当な時間だけオンさせ、主コンデンサＣに充電された電荷を直列抵抗Ｒｓを介してパワー素子ＧＴのゲート電極Ｇに流し込むのである。
【００１３】
この場合、インダクタンスＬｆ及び抵抗Ｒｓの大きさがゲートドライブ装置内に実装する上で大きな制約になるだけではなく、それと同時に、抵抗Ｒｓに実際上存在する直列インダクタンス成分によってターンオンゲート電流の立上りを早くすることや、パワー半導体素子ＧＴのターンオン時のスイッチングロスを減らすことができない上、抵抗Ｒｓ自体の損失が生じるなどの欠点を露呈することになる。
【００１４】
また、電源回路に平滑用インダクタンスＬｆが存在することによって、Ｌｆ−Ｒｓ−Ｃonの直列回路が構成されるので、Ｒｓ＜２（Ｌｆ／Ｃon）1/2 の場合には、インダクタンスＬｆとゲート電流供給用コンデンサＣonで共振現象が生じ、素子Ｑonがオフした後にコンデンサＣonの端子電圧がトランスＴｒの出力電圧以上にオーバシュートしてコンデンサＣonが過電圧に充電されたり、コンデンサＣonの充電時間が延びてしまいスイッチング周波数を上げることができない等の欠点がある。
【００１５】
【発明が解決しようとする課題】
この発明は、このような問題点を考慮してなされたもので、ＧＣＴサイリスタを含むＧＴＯサイリスタ（以下、単に「ＧＴＯサイリスタ」という。）のゲート・カソード間の低インダクタンス化を図ると共に、ゲートドライブ回路を小型化し、しかもその信頼性を向上することができるＧＴＯサイリスタ用ゲートドライブ装置を提供することを目的とする。
【００１６】
この発明の別の目的は、特に、ターンオン回路のスイッチング素子のゲート制御を改良することにより、スイッチング素子・コンデンサ間にあった抵抗を不要にして一層小型化を図ることができ、しかも、ターンオン時のゲート電流上昇率ｄig／ｄｔを大きく増大させることができるＧＴＯサイリスタ用ゲートドライブ装置を提供することにある。
【００１７】
さらに、この発明の他の目的は、ターンオン／オフ電流供給用の充電コンデンサをオーバシュートや電力損失なく高速充電することができ、しかも、充電のための回路構成を簡単化し、さらに動作の高速化及び装備の小型化を図ったＧＴＯサイリスタ用ゲートドライブ装置を提供することにある。
【００１８】
【課題を解決するための手段】
そこで、この発明によると、コンデンサに蓄積した電荷を用いてＧＴＯサイリスタのターンオン及びターンオフを行うＧＴＯサイリスタ用ゲートドライブ装置において、ＧＴＯサイリスタのカソード及びゲートにそれぞれ接続される第１及び第２の板状導体、第１の板状導体に一方の電極が接続される複数個のチップ型コンデンサ、これらのチップ型コンデンサの他方の電極に接続される第３の板状導体、及び、第２及び第３の導体間に第１及び第２の主電極が接続される複数個のスイッチング素子を具備し、第２及び第３の板状導体を薄い絶縁層を介して対向させ、第１及び第３の板状導体が対向する空間内に、一方及び他方の電極が対向する複数個のチップ型コンデンサを設けることによって、課題が解決される。なお、これらのチップ型コンデンサは、セラミックコンデンサであり、チップの厚さ方向の非電極面が互いに隣接し合うように整列配置され、両電極面を第１及び第３の板状導体の表面にそれぞれ接続される。
【００１９】
一般に、ＧＴＯサイリスタにおいては、アノード主電流ＩA とターンオフゲート電流ＩGQの比であるターンオフゲインＧｏ＝ＩA ／ＩGQ＝１としてスナバレスにした場合、主電流の遮断能力はゲート電流上昇率ｄig／ｄｔの大きさで決定され、また、ターンオンの場合も、ターンオン損失はゲート電流上昇率ｄig／ｄｔの大きさで決定される。一方、ＧＴＯサイリスタのゲート・カソード間自体に存在するＧＴＯサイリスタパッケージの内部インダクタンス、ゲートとゲートドライブ回路との間のインダクタンス及びゲートドライブ回路のインダクタンスを合計したものを合計インダクタンスＬgkとすると、ゲート電流上昇率ｄig／ｄｔは、ＧＴＯサイリスタのゲート・カソード間に接続される回路とＧＴＯサイリスタ自体のゲート−カソード回路に存在する合計インダクタンスＬgkとの比Ｖgk／Ｌgkで決定される。
【００２０】
このため、ゲート電流上昇率ｄig／ｄｔを大きくするには、ゲート電圧Ｖgkを大きくするか、或いは、合計インダクタンスＬgkを小さくする必要がある。しかしながら、ゲート電圧Ｖgkを大きくすると、ゲートドライブ回路の構成を複雑化させたり消費電力を増大させることになる。そこで、この発明では、ＧＴＯサイリスタのゲート・カソード間にスイッチング素子に直列接続されるコンデンサとして、従来使用されてきたアルミニウム電解コンデンサに代えて、チップ型セラミックコンデンサのような、両電極をチップの両端部に備えるチップ型コンデンサを多数用い、さらに、フレキシブルで幅広の板状の２枚の導体（第２及び第３の導体）を薄い絶縁層を介して設け、これらのチップ型コンデンサを、チップの厚さ方向の非電極面が互いに隣接するように並置され両導体間にサンドウィッチ状に挟まれた状態で、両導体に取り付けるようにしている。
【００２１】
つまり、この発明においては、セラミックコンデンサ等のチップ型コンデンサは等価直流抵抗値及びインダクタンスが小さく、また、コンデンサの両端子面に接続される２枚の導体も薄い絶縁層を介して極く狭い間隔で対向しているためインダクタンスが非常に小さいので、ＧＴＯサイリスタのゲート・カソード間の回路インダクタンスは大幅に低下される。従って、合計インダクタンスＬgkを大幅に低下させ、非常に大きいゲート電流上昇率ｄig／ｄｔを得ることができる。
【００２２】
また、これらの導体には銅板などの金属導体板が使用されるが、このような導体板に連接されるセラミックコンデンサ等のチップ型コンデンサは、このような金属導体に比べると膨張係数が相当小さくしかも脆いため、ゲートドライブ装置の駆動時には、大きなターンオン／オフ電流がこれらの導体に通流して温度上昇が生じ、壊われ易くなるという事態が憂慮される。しかしながら、この発明のコンデンサ及び導体の配置構造によると、導体の熱膨張はコンデンサの隣接する非電極面間で吸収されるので、導体との熱膨張差によるコンデンサの破損を防止することができる。
【００２３】
また、この発明の別の特徴によると、複数個のチップ型コンデンサはターンオン用コンデンサとして使用され、複数個のスイッチング素子はゲート電極を備え、さらに、ＧＴＯサイリスタのオン期間中に第２の導体を介してＧＴＯサイリスタのゲートに一定のゲート保持電流を流す保持電流供給手段、及び、時定数要素を備えるスイッチング素子用ゲート信号制御回路を具備し、このスイッチング素子用ゲート信号制御回路は、ＧＴＯサイリスタのゲート電流がゲート保持電流に達するまで指数関数的に減少するゲート電圧をスイッチング素子のゲート電極に供給することによって、課題が解決される。
【００２４】
つまり、この発明の別の特徴的構成に従えば、ターンオン回路のスイッチング用パワーＭＯＳＦＥＴのゲート信号電圧を指数関数的に減少するように制御することによって、ターンオン回路に抵抗を挿入することなく、ターンオン当初に高いピーク値を有し所望の時間的変化で減少するターンオン電流をＧＴＯサイリスタのゲートに供給し、ターンオン時のゲート電流上昇率ｄig／ｄｔを大きく増大させることができる。
【００２５】
また、この発明の他の特徴によると、複数個のチップ型コンデンサはターンオン用コンデンサとして使用され、複数個のスイッチング素子はゲート電極を備え、さらに、電源絶縁用のスイッチングトランスを備える絶縁電源のコンデンサ充電用整流回路を具備し、このスイッチングトランスを高周波矩形波電圧で駆動し、その整流出力を第１及び第３の導体を介して直接ターンオン用コンデンサに供給することによって、課題が解決される。
【００２６】
つまり、この発明の他の特徴的構成においては、コンデンサ充電用整流回路のスイッチングトランスのリーケージインダクタンス及び高速スイッチング動作を利用してトランス出力を整流した後、インダクタンスや抵抗を挿入することなく、直接ターンオン用コンデンサに与えることによって、オーバシュートや電力損失がなく高速充電することができ、しかも、ターンオン用ゲート回路の構成を非常に簡略化することができる。
【００２７】
【発明の実施の形態】
以下、図面を参照しつつ、この発明の好適な実施例を詳述する。先ず、この発明の一実施例によるＧＴＯサイリスタのゲートドライブ装置の回路構成を図３に示す。ＧＴＯサイリスタ１は、アノード電極１ａ、カソード電極１ｋ及びゲート電極１ｇを備え、アノード電極１ａ及びカソード電極１ｋが電力主回路に直列に介挿接続され、カソード電極１ｋ及びゲート電極１ｇはカソード及びゲート導体２，３を介してゲートドライブ回路４に接続される。このゲートドライブ回路４は、主として、ターンオン回路５、ターンオフ回路６及び電源回路７で構成され、電源回路７は、導体２の接地電位０Ｖ〔ボルト〕を基準電位として、正及び負の出力電圧を正及び負導体８，９上にそれぞれ印加する。
【００２８】
ターンオン回路５は、スイッチング素子として並列接続された複数個（ｉ個；図示の例ではｉ＝２）のパワーＭＯＳＦＥＴ素子Ｑ11〜Ｑ1iを備えており、これらのソース電極Ｓ11〜Ｓ1iはゲート導体３に接続され、ドレイン電極Ｄ11〜Ｄ1iは正導体８に接続される。カソード導体２と正導体８との間には、ターンオン電荷を蓄積するためのターンオン用コンデンサとして機能する複数個（ｍ個）のセラミックコンデンサＣ11〜Ｃ1mが並列接続されている。また、ゲート導体３には図示しない保持電流供給回路が接続され、サイリスタ１のオン期間には、この保持電流供給回路から保持電流Ｉｈがサイリスタゲート電極１ｇに供給される。
【００２９】
パワーＭＯＳＦＥＴＱ11〜Ｑ1iのゲート電極は、ＲＣ時定数回路ＴＣからゲート抵抗Ｒ11〜Ｒ1iを介してゲート制御信号を受ける。この時定数回路ＴＣは、バイアス抵抗Ｒｂを有しターンオン指令信号Ｓonを受けるＭＯＳＦＥＴスイッチ素子Ｑｔ、並びに、この素子Ｑｔに直列接続される抵抗Ｒt1〜Ｒt3及びコンデンサＣｔを備える抵抗−コンデンサ回路で構成され、正導体８からダイオードＤｆとを介して充電される平滑コンデンサＣｆにより付勢される。
【００３０】
ターンオフ回路６は、ターンオン回路５と同様に、スイッチング素子として並列接続された複数個（ｊ個；図示の例ではｊ＝１１）のパワーＭＯＳＦＥＴ素子Ｑ21〜Ｑ2jを備えており、これらのソース電極Ｓ21〜Ｓ2jは負導体９に接続され、ドレインＤ21〜Ｄ2jは導体３に接続される。また、同じく、カソード導体２と負導体９との間には、ターンオフ電荷を蓄積するためのターンオフ用コンデンサとして機能する複数個（ｎ個）のセラミックコンデンサＣ21〜Ｃ2nが並列接続されている。素子Ｑ11〜Ｑ1iのゲート電極は、ゲート抵抗Ｒ21〜Ｒ2j及びバイアス抵抗Ｒ５を介してターンオフ指令信号Ｓoff を受ける。
【００３１】
電源回路７は、高周波矩形波電圧を一次巻線に受ける電源絶縁用のスイッチングトランスＴhf、及び、この高周波用スイッチングトランスＴhfの二次巻線の両端に入力端子が接続されるダイオードＤ１〜Ｄ４からなる中間端子付き全波整流回路を備え、この全波整流回路の正及び負の出力端子はそれぞれ正及び負導体８，９に接続され、スイッチングトランスＴhfの二次巻線の中間端子は、基準電位０Ｖのカソード導体２に接続される。また、スイッチングトランスＴhfのリーケージ（漏洩）インダクタンスを高周波矩形波電圧の周波数とマッチングさせており、このリーケージインダクタンス及び高速スイッチング動作を利用することによって、トランスＴhfの出力にインダクタンスや抵抗などの電流制限回路要素を何ら付加することなく、正及び負導体８，９並びにカソード導体２を介して適当なピーク電流値の整流出力をコンデンサＣ11〜Ｃ1m，Ｃ21〜Ｃ2nに直接供給することができる。
【００３２】
次に、図４には、この発明の一実施例によるＧＴＯサイリスタのゲートドライブ装置の実装構造の上面図が示され、図５（ａ）には、この実装構造を図４の下側から見た概略的な側面図が示されている。ゲートドライブ回路４を実装するゲートドライブ装置を支持するための金属製の支持プレート１０は、一方側（図示左側）にＧＴＯサイリスタ１が載置され、サイリスタ１のカソード電極１ｋに接続されこれと同電位にされる。ＧＴＯサイリスタ１は、ゲート電極１ｇの外周リング部に設けられた複数個（図示の例では１６個）の穴を挿通するネジ１１及びネジ取付けリング１２によりねじ留めされる。このねじ留め部分は、図５（ａ）の下部左側に拡大断面図が示されるように、ネジ１１・リング１２間に、スプリングワッシャ１３、平ワッシャ１４、絶縁ブッシュ１５、ゲート電極１ｇ、ラミネート板１６、金属製（導電性）スペースリング（カラー）１７及び支持プレート１０を順次挟持して構成される。
【００３３】
ラミネート板１６は、数十μｍ程度という極く薄い厚さと所定の幅（図４で上下方向の長さ）と所定の長さ（図４で左右方向の長さ）とを有する絶縁層１６ｉの両面に、第１〜第４導体１６ａ〜１６ｄを接着したフレキシブルな板状体であり、これらの導体１６ａ〜１６ｄは、例えば、数十〜百数十μｍ程度の厚さをもつ銅等の金属製薄板で形成され、ラミネート板１６上面にほぼ全板幅にわたって設けられた第１導体１６ａは、ゲート導体３を構成する。
【００３４】
一方、ラミネート板１６の下面には、カソード導体２の一部を構成する第２導体１６ｂ、正導体８を構成し所定の幅を有する第３導体１６ｃ、及び、負導体９を構成し所定の幅を有する第４導体１６ｄが互いに離隔されて設けられ、第２導体１６ｂは、ラミネート板１６下面左側のサイリスタ（ねじ留め部分）近傍の第１領域に全板幅にわたって形成される。従って、第１導体１６ａ（ゲート導体３）は、絶縁ブッシュ１４を介してＧＴＯサイリスタ１のゲート電極１ｇにネジ１１で締め付けられてゲート電極１ｇに接続され、第２導体１６ｂ（カソード導体２）は、カラー１６を介して支持プレート１０にＧＴＯサイリスタ１のカソード電極１ｋに接続される。
【００３５】
この第２導体１６ｂの終端部（図示右端）は、カソード導体２の他部を構成する第５導体１８に接続される。第５導体１８は、例えば、数十〜百数十μｍ程度の厚さをもつ銅等のフレキシブルな金属製薄板であり、支持プレート１０上に絶縁層１９を介して配設される。ラミネート板１６下面中央部の第２領域及び第３領域には、第３及び第４導体１６ｂ，１６ｃが他の導体と互いに離隔して形成され、これらの導体１６ｂ，１６ｃと第５導体１８との間には、それぞれ、ターンオン用及びターンオフ用のチップ型セラミックコンデンサＣ11〜Ｃ1m，Ｃ21〜Ｃ2nの両電極が接続される。
【００３６】
図５（ｂ）には、これらのコンデンサの配置接続状態を説明するための例として、ラミネート板１６を除いて見た場合のターンオン用コンデンサの一部の取付状態が斜視図で示されており、図６（ａ）及び図６（ｂ）には、それぞれ、図４の切断面Ａ−Ａ’，Ｂ−Ｂ’の下方からみたゲートドライブ装置のターンオン及びターンオフ部の要部縦断面図が拡大されて示されている。
【００３７】
支持プレート１０上にシート状の絶縁層１９を介して設けられた第５導体１８上には、それぞれ複数のチップ型セラミックコンデンサＣ11〜Ｃ1m又はＣ21〜Ｃ2nから成るターンオン／オフ用のコンデンサセット（図では夫々２列）が、図示のように、チップの厚さ方向の非電極面が互いに隣接し合うように配列され、対向する両電極面を上下にして載置される。ターンオン用のコンデンサセットＣ11〜Ｃ1mは、第３導体１６ｃと第５導体１８とによりサンドウィッチ状に挟まれ、上下の電極面は、導電性接着剤（半田）を介して夫々対応する導体１６ｃ，１８に接続される。また、ターンオフ用のコンデンサセットＣ21〜Ｃ2nは、第４導体１６ｄと第５導体１８とによりサンドウィッチ状に挟まれ、同様に、両電極面が導体１６ｄ，１８に接続される。なお、各セラミックコンデンサは、内部に、両電極から非電極面に平行に交互に対向するように突設された複数の荷電用極板を備える。
【００３８】
支持プレート１０の他方側（図示左側）には絶縁層１９を介してプリント基板２０が設けられ、このプリント基板２０上には、ＭＯＳＦＥＴ素子Ｑ11〜Ｑ1i，Ｑ21〜Ｑ2j、並びに、電源回路７、ターンオン／オフ制御用の回路、論理回路等の種々の制御回路（何れも図示せず；図の更に右側）が搭載されている。このプリント基板２０のサイリスタ側端部の上面にラミネート板１６を連設し下面には第５導体１８が延在させて、第１乃至第５導体１６ａ〜１６ｄを、プリント基板２０に形成された導体路を介してこれらの制御回路に接続している。
【００３９】
ＭＯＳＦＥＴ素子Ｑ11〜Ｑ1i，Ｑ21〜Ｑ2jについては、ターンオン用素子Ｑ11〜Ｑ1iのソース電極Ｓ11〜Ｓ1i及びターンオフ用素子Ｑ21〜Ｑ2jのドレイン電極Ｄ11〜Ｄ1jは、何れも、ゲート導体３を構成する第１導体１６ａに接続される。一方、ターンオン用素子Ｑ11〜Ｑ1iのドレイン電極Ｄ11〜Ｄ1iは、正導体８を構成する第３導体１６ｃに接続され、ターンオフ用素子Ｑ21〜Ｑ2jのソース電極Ｓ11〜Ｓ1jは、負導体９を構成する第４導体１６ｄに接続される。
【００４０】
一般に、２枚の平板状導体に生ずる漂遊インダクタンス（ストレイインダクタンス）Ｌｓは、次式（１）で表わすことができる：
Ｌｓ〔μＨ〕 ＝ 1.26×ｄ×ｌ／ｗ ……（１）
ここで、ｄ：中間絶縁層の厚さ〔ｍ〕、
ｌ：導体の長さ〔ｍ〕、
ｗ：導体の幅〔ｍ〕。
【００４１】
この点からみると、この発明では、上記実施例のように、ラミネート板１６の中間絶縁層１６ｉの厚さを、例えば、５０μｍと極く薄く形成し、導体の幅についても、ターンオン側で２０ｍｍ以上、ターンオフ側で１１０ｍｍ以上とし、また、実効的な長さもほぼ数十ｍｍとすることができるので、ＧＴＯサイリスタ１のゲート１ｇ・カソード１ｋ間に直列接続されるコンデンサ・ＭＯＳＦＥＴ間の配線インダクタンスを、例えばｎＨ以下というような通常の計測手段では測定不能な低い値にまで、大幅に低減することが可能になり、ターンオン時やターンオフ時に大きなゲート電流上昇率を得ることができる。
【００４２】
また、ゲートドライブ装置の駆動時には、第４及び第５導体１６ｄ，１８間に例えば３０００Ａ（アンペア）以上という大きなターンオフ電流が流れ温度が上昇することによって、これらの導体とセラミックコンデンサとの間に熱膨張差が起っても、セラミックコンデンサの隣接する非電極面間で熱膨張差を吸収するので、セラミックコンデンサの破損を未然に防止し、信頼性を向上することができる。しかも、これらのセラミックコンデンサは、第３及び第４導体１６ｃ，１６ｄと第５導体１８との間に整列配置されコンパクトに収容されるので、ゲートドライブ装置全体の小型化にも大きく寄与する。
【００４３】
さて、上述したようにターンオン時のピーク電流を流す際、ターンオン回路５内には抵抗がないので、大きなゲート電流上昇率とピーク電流が得られるが、電源回路７の漂遊インダクタンスとターンオン用コンデンサＣ11〜Ｃ1mの容量との間で発振回路が形成され、動作が不安定になるおそれがある。そこで、この発明では、図３に示されるように、抵抗Ｒt1〜Ｒt3及びコンデンサＣｔからなるＲＣ時定数回路ＴＣを採用し、ＭＯＳＦＥＴ素子Ｑ11〜Ｑ1iのゲート・ソース間電圧Ｖgsを指数関数的に減少させて、ＭＯＳＦＥＴ素子Ｑ11〜Ｑ1iのドレイン電流Ｉｄを時間的に変化する制御を行っている。
【００４４】
図７（ａ）には、ＭＯＳＦＥＴ素子Ｑ11〜Ｑ1iのドレイン電流Ｉｄ対ゲート・ソース間電圧Ｖgs特性の一例（ドレイン・ソース間電圧Ｖds＝５Ｖ）が示され、図７（ｂ）には、時定数回路ＴＣによるゲート・ソース間電圧Ｖgsの時間的変化の設計例が示されている。具体的には、図３の回路に対して、次のような設計式が得られる：
Ｖgs ＝ Ｖgs１＋（Ｖgs０−Ｖgs１）ｅｘｐ（−ｔ／τ） ……（２）
ここで、
Ｖgs０＝（Ｖtc−Ｖgk０）×Ｒt3／（Ｒt1＋Ｒt3） …（３）
Ｖgs１＝（Ｖtc−Ｖgk１）×Ｒt3／（Ｒt1＋Ｒt2＋Ｒt3） …（４）
τ ＝ＣｔＲt2×（Ｒt1＋Ｒt3）／（Ｒt1＋Ｒt2＋Ｒt3） …（５）
Ｖgk０：ターンオン直後のＧＴＯサイリスタ１のゲート・カソード間電圧
Ｖgk１：ＧＴＯサイリスタ１のゲート電流Ｉｇが保持電流Ｉｈまで低下した時のゲート・カソード間電圧
Ｖtc ：時定数回路ＴＣへの印加電圧。
【００４５】
例えば、Ｖtc＝18.3Ｖ、Ｖgk０＝Ｖgk１＝ 0.8Ｖ、Ｃｔ＝ 0.2μＦ、Ｒt1＝27Ω、Ｒt2＝ 220Ω、Ｒt3＝51Ωとすると、Ｖgs０＝10Ｖ、Ｖgs１＝ 3Ｖ、τ＝11.5μｓとなり、図７（ｂ）に示されるようなＭＯＳＦＥＴ素子Ｑ11〜Ｑ1iのゲート電圧変化が得られ、図７（ａ）のＩｄ対Ｖgs特性を用いてドレイン電流Ｉｄの時間的変化を求めることができる。
【００４６】
この場合、ドレイン電流Ｉｄがゼロになる以前に、ＭＯＳＦＥＴスイッチ素子Ｑｔのゲートに与えられているターンオン信号Ｓonをオフにすると、ドレイン電流Ｉｄが急減し、回路の漂遊インダクタンスのためにスパイク電圧が発生するおそれがあるので、ドレイン電流Ｉｄがゼロになってからターンオン信号Ｓonをオフにする必要がある。
【００４７】
また、この発明では、図３に示されるように、高周波用スイッチングトランスＴhfの出力を整流ダイオードＤ１，Ｄ２で整流した後、直接、ターンオン用コンデンサＣ11〜Ｃ1mに供給している。つまり、トランスＴhfのリーケージインダクタンスと高周波矩形波による高速スイッチング作用を利用することによって、従来これらのコンデンサとの間に介挿していた平滑用インダクタンスや電流制限用抵抗を廃止して、コンデンサＣ11〜Ｃ1mの高速充電を図っている。図８には、その原理が示されている。
【００４８】
図８（ａ）は、図３の電源回路７・ターンオン回路５間の等価回路を示し、例えば、トランスＴhfのリーケージインダクタンスｌ１＝ｌ２＝ 1.4μＨ、内部抵抗ｒ１＝ｒ２＝0.06Ωであり、コンデンサＣ11〜Ｃ1mの総合容量は 200μＦである。図８（ｂ）は、トランスＴhfの二次側内部起電力Ｖt1，Ｖt2の波形を示し、例えば、この起電力の繰返し周波数ｆｒは80ｋＨｚ、ピーク値は±20Ｖである。また、図８（ｃ）は、例示されたこれらの数値条件の下で、コンデンサＣ11〜Ｃ1mを０Ｖから充電する場合の各ダイオードＤ１，Ｄ２の整流出力電流ｉ１，ｉ２を示している。
【００４９】
すなわち、各ダイオード出力電流ｉ１，ｉ２は、図８（ｃ）に示されるように、ピークが指数関数的に減少する三角波形となり（立下りはダイオードＤ１，Ｄ２の逆回復電流による）、トランスＴhfの外部にインダクタンスや抵抗素子を挿入しなくても、トランスＴhfの内部起電力Ｖt1，Ｖt2、リーケージインダクタンスｌ１，ｌ２及びチョッピング周波数ｆｒによって、一定値以下に抑えられる。従って、コンデンサＣ11〜Ｃ1mは、オーバシュートすることなく、なだらかに指数関数的に充電される。
【００５０】
次に、図９には、上述の例のように 200μＦのコンデンサＣ11〜Ｃ1mを使用した場合、ＧＴＯサイリスタ１のオン動作開始から34μｓが経過するまでの回路各部の実測波形例が示されている。即ち、図９（ａ）はＭＯＳＦＥＴ素子Ｑ11〜Ｑ1iのゲート・ソース間電圧Ｖgs及びＧＴＯサイリスタ１のゲート・カソード間電圧（ゲート電圧）Ｖgkを、図９（ｂ）はＭＯＳＦＥＴ素子Ｑ11〜Ｑ1iのドレイン電流Ｉｄを、そして、図９（ｃ）はターンオン回路５への入力電圧Ｖｉを、それぞれ示す。なお、図９（ａ）において、波形“Ｖgs＋Ｖgk”の電圧値から波形“Ｖgk”の電圧値を差し引いた値で表わされる電圧Ｖgsのピーク値が 8.5Ｖ程度になっているのは、ＧＴＯサイリスタ１のオフ状態でのゲート電圧Ｖgk＝−20Ｖから立ち上がっているためであり、また、漂遊インダクタンスによるヒゲがゲート電圧Ｖgkのピーク点に発生している。
【００５１】
また、図１０には、同様の条件で、ＧＴＯサイリスタ１を 200μｓ幅でオン動作させ1300μｓ幅でオフ動作させた場合のオン開始から２ｍｓが経過するまでの回路各部の実測波形例が示されている。即ち、図１０（ａ）は電圧Ｖgs，Ｖgkを、図１０（ｂ）はＭＯＳＦＥＴ素子Ｑ11〜Ｑ1iのドレイン電流Ｉｄを、ＧＴＯサイリスタ１のゲート電圧Ｖgkを、図１０（ｃ）はターンオン回路入力電圧Ｖｉをターンオン回路５への入力電圧を、そして、図１０（ｄ）はターンオン回路５への入力電流Ｉｉを、それぞれ表わし、所望の制御動作を実現していることが確認された。
【００５２】
【発明の効果】
以上説明したように、この発明によると、ＧＣＴサイリスタを含む改良型ＧＴＯサイリスタのターンオン／オフ時にさらに大きいゲート電流上昇率が得られ、これによって、スナバレスにした場合にもＧＴＯサイリスタのターンオフ時の遮断能力を増大し、ターンオン時の電力損失を減少し、また、ｄｉ／ｄｔ耐量を向上し、さらに、高速の制御動作を可能にして多数のＧＴＯサイリスタを容易に直列並列使用に供することができる。また、ターンオン／オフ用のコンデンサとしてチップ型のセラミックコンデンサを使用し、ターンオン回路のコンデンサに直列に挿入されていた平滑用インダクタンスや電流制限用抵抗などの回路素子を用いないようにしたこと等によって、ゲートドライブ装置の小型化及び信頼性向上を図り、消費電力を低減し、スイッチング周波数を高める等の優れた効果を奏することができる。
【図面の簡単な説明】
【図１】図１（ａ）及び図１（ｂ）は、それぞれ、従来型ＧＴＯサイリスタＴＨ及び改良型ＧＴＯサイリスタ（ＧＣＴサイリスタ）ＧＴについて、回路各部のインダクタンス成分を等価的に表わした従来のターンオフ・ゲート回路を示し、図１（ｃ）は、ＧＣＴサイリスタＧＴの従来のゲートドライブ回路を簡略化して示す。
【図２】図２は、従来技術によるゲートドライブ装置の実装構造を示す。
【図３】図３は、この発明の一実施例によるゲートドライブ装置の回路構成を示す。
【図４】図４は、この発明の一実施例によるゲートドライブ装置の実装構造の上面図である。
【図５】図５（ａ）は、上記実装構造の側面図であり、図５（ｂ）は、上記実装構造におけるコンデンサの配置接続状態を示す斜視図である。
【図６】図６（ａ）は、上記実装構造のターンオン部を拡大した側断面図であり、図６（ｂ）は、同じく、ターンオフ部を拡大した側断面図である。
【図７】図７（ａ）は、ターンオン用スイッチング素子のドレイン電流対ゲート・ソース間電圧特性の一例を示し、図７（ｂ）は、時定数回路によるゲート・ソース間電圧の時間的変化の設計例を示す。
【図８】図８（ａ）は、この発明の一実施例によるターンオン回路の等価回路を示し、図８（ｂ）は、スイッチングトランスの二次側内部起電力波形を示し、図８（ｃ）は、各ダイオードの整流出力電流を示す。
【図９】図９（ａ）はターンオン用スイッチング素子のゲート・ソース間電圧及びＧＴＯサイリスタのゲート・カソード間電圧を例示し、図９（ｂ）はターンオン用スイッチング素子のドレイン電流を例示し、図９（ｃ）はターンオン回路入力電圧Ｖｉを例示するものである。
【図１０】図１０（ａ）は、ターンオン用スイッチング素子のゲート・ソース間電圧及びＧＴＯサイリスタのゲート・カソード間電圧の実測波形例を示し、図１０（ｂ）はターンオン用スイッチング素子のドレイン電流Ｉｄの実測波形例を示し、図１０（ｃ）は、ターンオン回路入力電圧Ｖｉの実測波形例を示し、図１０（ｄ）はターンオン回路入力電流Ｉｉの実測波形例を示す。
【符号の説明】
１ ＧＣＴサイリスタを含む改良型ＧＴＯサイリスタ、
２ サイリスタ１のカソード電極１ｋに接続されるカソード導体（零電位）、
３ サイリスタ１のリング状ゲート電極１ｇに接続されるゲート導体、
４ ターンオン回路５、ターンオフ回路６及び電源回路７を備えるゲートドライブ回路、
８，９ 正導体及び負導体、
Ｑ11〜Ｑ1i ターンオン・スイッチング用パワーＭＯＳＦＥＴ素子、
Ｃ11〜Ｃ1m ターンオン用チップ型セラミックコンデンサ、
ＴＣ 抵抗Ｒt1，Ｒt2，Ｒt3及びコンデンサＣｔから成る時定数回路、
Ｑｔ ターンオン信号Ｓonを受けるＭＯＳＦＥＴスイッチ、
Ｑ21〜Ｑ2j ターンオフ信号Ｓoff を受けるターンオフ・スイッチング用パワーＭＯＳＦＥＴ素子、
Ｃ21〜Ｃ2n ターンオフ用チップ型セラミックコンデンサ、
Ｔhf 高周波矩形波電圧を受ける電源絶縁用スイッチングトランス、
１０ ゲートドライブ装置支持用の金属製支持プレート（零電位）、
１１，１２ スプリングワッシャ１３、平ワッシャ１４及び絶縁ブッシュ１５と共にネジ留め部材となるネジ及び取付けリング、
１６ 絶縁層１６ｉの上面に第１導体１６ａを備え、下面に第２〜第４導体１６ｂ〜１６ｄを備えるフレキシブルなラミネート板、
１６ａ ゲート導体３を構成する第１導体、
１６ｂ カソード導体２の一部を構成する第２導体、
１６ｃ 正導体８を構成する第３導体、
１６ｄ 負導体９を構成する第４導体、
１７ 金属製（導電性）スペースリング（カラー）、
１８ カソード導体２の他部を構成する第５導体、
１９ シート状絶縁層、
２０ プリント基板２０。
【産業上の利用分野】
この発明は、アノード、カソード及びゲートを有し、自己消弧可能なラッチングタイプのパワー半導体、即ち、ＧＴＯサイリスタ（Gate Turn-Off Thyristor ）のゲートドライブ装置に関する。この発明は、より詳しくいうと、「ＧＣＴサイリスタ」（Gate Commutated Turn-off Thyristor：ゲート転流形ターンオフサイリスタ）と呼ばれる転流機能が改良されたＧＴＯサイリスタのゲートドライブ装置に関する。
【０００２】
この発明によるゲートドライブ装置は、特に、大容量インバータに使用されるＧＣＴサイリスタを制御するのに特に好適であるが、このようなインバータの外に、パルス制御形電源装置、電力系統関係におけるＳＶＣ（Static Var Compensator：静止形無効電力補償装置) やＶＳＣ（Voltage Source Converter：電圧源コンバータ) 等の種々の電力変換装置において、高圧乃至大電流並列接続の形式で使用されるＧＣＴサイリスタを制御するのに適している。
【０００３】
【従来の技術】
従来のＧＴＯサイリスタのゲートドライブにおいては、一般に、ＧＴＯサイリスタをターンオフする際に、アノード主電流ＩA とターンオフゲート電流ＩGQの比ＩA ／ＩGQで表わされるターンオフゲインＧｏが“３”〜“５”の間で遮断していた。この場合、従来のＧＴＯサイリスタは、ターンオフ時の蓄積時間ｔｓが長いために、素子のばらつきによりターンオフピーク電圧のばらつき発生が顕著になり、多数のサイリスタを直／並列接続して動作させることが困難であり、従って、このようなばらつきのない素子を厳選する必要があった。また、従来のＧＴＯサイリスタは、ターンオフ時のｄｖ／ｄｔを抑制してターンオフ動作を確実にするために、スナバコンデンサＣを備えたスナバ回路（通常、抵抗Ｒ、コンデンサＣ及びダイオードＤから成る）が必要であり、このスナバコンデンサ放電時のスナバ損失が無視し得ないほど大きいものであった。
【０００４】
このような従来型のＧＴＯサイリスタの問題に対して、サイリスタのターンオフ時に、非常に大きなゲート電流上昇率ｄig／ｄｔ（ig：ゲート電流の瞬時値）とし、主電流ＩA をすべてゲート回路に転流させて、ターンオフゲインＧｏ（＝ＩA ／ＩGQ）＝１でサイリスタパワー半導体素子のターンオフを行う方法が考え出された。このような方法は、例えば、米国特許第５，２３７，２２５号、第５，３４５，０９６号及び第５，４９３，２４７号明細書に示されている。そして、このようなゲインＧｏ＝１でのターンオフを実現するために、例えば、「トランジスタ技術」１９９７年５月号第３７２〜３７３頁に示されるように、従来のＧＴＯサイリスタとはゲート電極周りの構造を若干異ならせて素子ゲートの低インダクタンス化を図る等、種々の改良を施した大容量のパワー半導体素子が、所謂「ＧＣＴサイリスタ」として登場した。
【０００５】
図１及び図２には、従来技術によるＧＴＯサイリスタのゲートドライブの回路及び構造が示されており、図１（ａ）は、従来型ＧＴＯサイリスタＴＨについて、回路各部のインダクタンス成分を等価的に表わした従来のターンオフ・ゲート回路を示し、図１（ｂ）は、上述の改良型ＧＴＯサイリスタつまりＧＣＴサイリスタＧＴについて、回路各部のインダクタンス成分を等価的に表わした従来のターンオフ・回路を示し、図１（ｃ）は、ＧＣＴサイリスタＧＴの従来のゲートドライブ回路（ドライバ）ＧＤを簡略化して示している。また、図２は、ＧＣＴサイリスタＧＴの従来のゲートドライブ装置を上面及び側面から見た実装構造を示し、図中、Ｇ及びＫはサイリスタＧＴのゲート及びカソード電極を、ＳＰはゲートドライバ支持プレート（カソード電極Ｋと同電位）を、ＬＳは、上面にゲート電極Ｇに接続される導体が設けられ下面にカソード電極Ｋに接続される導体が設けられた多層基板を、ＭＳ及びＦＳはネジ及びネジ取付リングを、ＩＢは絶縁ブッシュを、ＷＳはワッシャを、そして、ＳＲは金属製スペースリングをそれぞれ表わす。
【０００６】
図２に示されるように、ＧＣＴサイリスタＧＴは、ターンオフゲインＧｏ＝１での転流を実現するために、サイリスタパッケージＧＴの外周部にリング状のゲート電極Ｇを設ける等、ゲート取出し構造を改良したものであり、“Ｃｏａｘｉａｌ ＧＴＯ”（同軸ＧＴＯ）とも呼ばれる。そして、このようなゲート電極Ｇの採用によって、パワー素子内部のインダクタンスを、例えば、従来型ＧＴＯサイリスタＴＨ〔図１（ａ）“30ｎＨ（ナノヘンリ）”〕の約１０分の１に低減することができる〔図１（ｂ）“２ｎＨ”〕。また、この外に、ゲートドライバＧＤとパワー素子ＧＴとを積層プリント基板ＬＳで接続する等、ゲートリードの改良によって、ゲート回路のトータルインダクタンスを大幅に、例えば、同軸ケーブルを使用する従来型ＧＴＯサイリスタＴＨ〔図１（ａ）〕に比べて約１００分の１に低減することができ、ゲート電流上昇率ｄig／ｄｔを非常に大きなものにしている〔図１（ｂ）参照〕。
【０００７】
このようなＧＣＴサイリスタによると、蓄積時間ｔｓは、大幅な低減が達成され、例えば、従来のＧＴＯサイリスタに比べて約１０分の１という値が得られている。従って、ＧＣＴサイリスタを用いると、多数のサイリスタの直／並列接続が非常に容易になる。また、ＧＣＴサイリスタでは、従来のＧＴＯサイリスタで必要とされていたｄｖ／ｄｔ抑制用スナバ回路を用いることなく（スナバレス）ターンオフすることもできるので、大容量ＩＧＢＴ（Integrated Gate Bipolar Transistor）と同様にクランプ回路のみで遮断可能になり、スナバ損失をなくして装置のトータル損失を大幅に低減することができる。さらに、ＧＣＴサイリスタは、ゲート蓄積電荷量が従来のＧＴＯサイリスタの約半分に低減可能となり、これにより、ゲートドライバの消費電力をも低減することができる。
【０００８】
さて、従来のゲートドライブ装置の実装構造については、図２に示されるように、ＧＴＯ或いはＧＣＴパワー半導体素子ＧＴのゲート及びカソード電極Ｇ，Ｋに接続される積層プリント基板ＬＳ上に、ターンオン電流及びターンオフ電流のゲートへの供給をオン／オフするためのスイッチング素子Ｑon，Ｑoff や、ターンオン電流及びターンオフ電流を供給するための電荷を蓄積するためのコンデンサＣon，Ｃoff などの回路要素が搭載され、例えば、スイッチング素子Ｑon，Ｑoff には多数のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Trsnsistor ）を使用し、コンデンサＣon，Ｃoff にはアルミニウム電解コンデンサのようなケミカルコンデンサを多数使用している。この場合、これらの多数の要素を並列に並べるなどの方法で、ゲート回路の低インダクタンス化を図り、大きなゲート電流上昇率ｄig／ｄｔを得るようにしている。
【０００９】
しかしながら、ここでターンオン／オフ電流の供給に使用されるケミカルコンデンサＣon，Ｃoff は、インダクタンスが大きく、また、低温時には等価直流抵抗（ＥＳＲ）も大きいという問題を抱えているので、コンデンサ容量を必要以上に増やさねばならない。つまり、所望のターンオン／オフ機能を達成するには、容量の大きいコンデンサを、所要の等価直列抵抗値やインダクタンスが得られるまで、複数個並列に並べる必要があるが、等価直列抵抗やインダクタンスが大きいケミカルコンデンサを使用した場合には、ターンオン／オフに必要な電荷量を超えるコンデンサ容量になってしまう。従って、ゲートドライバＧＤの実装が大きくなる上、配線インダクタンスが大きくなり、ゲート回路のインダクタンスをあまり低下させることができないという問題点がある。
【００１０】
さらに、積層プリント基板は、中間の絶縁層の厚みに比例してインダクタンスが増大するが、従来は、ＧＴＯサイリスタ、ＧＣＴサイリスタなどのパワー素子ＧＴとゲート回路とを接続したり、ＭＯＳＦＥＴやケミカルコンデンサ等の回路要素を搭載するのに、図２のように厚手の積層プリント基板ＬＳを利用していたので、インダクタンスを小さくするという面で非常に不利である。また、これらのＧＴＯ、ＧＣＴパワー半導体素子の遮断能力については、スナバレスの場合、ゲート電流上昇率ｄig／ｄｔは、「ゲート電圧Ｖｇ／ゲート回路の合計インダクタンスＬｇ」に比例するので、低インダクタンス化は所望の性能を確保する上での必要条件であるが、このように低インダクタンス化を図れないという事情によって、ゲート電流上昇率ｄig／ｄｔをあまり大きくすることができず、スナバレス時には遮断電流を大きくすることができないという欠点を呈する。
【００１１】
また、ＧＣＴサイリスタなどの改良型ＧＴＯサイリスタをターンオンする際に、ゲート電流上昇率ｄig／ｄｔを大きくすることは、ターンオン時のスイッチング損失を減らす効果をもたらすと共に、パルス電源装置などのように急激な立上り電流を得るのに必要とされる技術である。この観点からいうと、従来のターンオン・ゲート回路は、パワー半導体素子のゲート及びカソードに直列に繋がるスイッチング素子とコンデンサの間に、電流制限及び共振防止用の抵抗が直列に挿入されていたので、大きいゲート電流上昇率ｄig／ｄｔを見込むことができず、従って、ハードオンができない或いはターンオン損失が大きいなどの問題がある。
【００１２】
ＧＴＯ、ＧＣＴサイリスタなどのパワー半導体素子の従来のターンオン回路では、図１（ｃ）のターンオン回路ＧＤonに示されるように、パワー半導体素子ＧＴをターンオンさせる瞬間に大きな電流をゲート電極Ｇに流し込むために、トランスＴｒの出力をダイオードＤａ，Ｄｂで整流した後、平滑用インダクタンスＬｆや電流制限用の直列抵抗Ｒｓを介して適当な容量の主コンデンサＣonにターンオン電荷を予め充電させておく。そして、ターンオン信号ＯＮを入力することによって、スイッチング用パワーＭＯＳＦＥＴ素子Ｑonを適当な時間だけオンさせ、主コンデンサＣに充電された電荷を直列抵抗Ｒｓを介してパワー素子ＧＴのゲート電極Ｇに流し込むのである。
【００１３】
この場合、インダクタンスＬｆ及び抵抗Ｒｓの大きさがゲートドライブ装置内に実装する上で大きな制約になるだけではなく、それと同時に、抵抗Ｒｓに実際上存在する直列インダクタンス成分によってターンオンゲート電流の立上りを早くすることや、パワー半導体素子ＧＴのターンオン時のスイッチングロスを減らすことができない上、抵抗Ｒｓ自体の損失が生じるなどの欠点を露呈することになる。
【００１４】
また、電源回路に平滑用インダクタンスＬｆが存在することによって、Ｌｆ−Ｒｓ−Ｃonの直列回路が構成されるので、Ｒｓ＜２（Ｌｆ／Ｃon）1/2 の場合には、インダクタンスＬｆとゲート電流供給用コンデンサＣonで共振現象が生じ、素子Ｑonがオフした後にコンデンサＣonの端子電圧がトランスＴｒの出力電圧以上にオーバシュートしてコンデンサＣonが過電圧に充電されたり、コンデンサＣonの充電時間が延びてしまいスイッチング周波数を上げることができない等の欠点がある。
【００１５】
【発明が解決しようとする課題】
この発明は、このような問題点を考慮してなされたもので、ＧＣＴサイリスタを含むＧＴＯサイリスタ（以下、単に「ＧＴＯサイリスタ」という。）のゲート・カソード間の低インダクタンス化を図ると共に、ゲートドライブ回路を小型化し、しかもその信頼性を向上することができるＧＴＯサイリスタ用ゲートドライブ装置を提供することを目的とする。
【００１６】
この発明の別の目的は、特に、ターンオン回路のスイッチング素子のゲート制御を改良することにより、スイッチング素子・コンデンサ間にあった抵抗を不要にして一層小型化を図ることができ、しかも、ターンオン時のゲート電流上昇率ｄig／ｄｔを大きく増大させることができるＧＴＯサイリスタ用ゲートドライブ装置を提供することにある。
【００１７】
さらに、この発明の他の目的は、ターンオン／オフ電流供給用の充電コンデンサをオーバシュートや電力損失なく高速充電することができ、しかも、充電のための回路構成を簡単化し、さらに動作の高速化及び装備の小型化を図ったＧＴＯサイリスタ用ゲートドライブ装置を提供することにある。
【００１８】
【課題を解決するための手段】
そこで、この発明によると、コンデンサに蓄積した電荷を用いてＧＴＯサイリスタのターンオン及びターンオフを行うＧＴＯサイリスタ用ゲートドライブ装置において、ＧＴＯサイリスタのカソード及びゲートにそれぞれ接続される第１及び第２の板状導体、第１の板状導体に一方の電極が接続される複数個のチップ型コンデンサ、これらのチップ型コンデンサの他方の電極に接続される第３の板状導体、及び、第２及び第３の導体間に第１及び第２の主電極が接続される複数個のスイッチング素子を具備し、第２及び第３の板状導体を薄い絶縁層を介して対向させ、第１及び第３の板状導体が対向する空間内に、一方及び他方の電極が対向する複数個のチップ型コンデンサを設けることによって、課題が解決される。なお、これらのチップ型コンデンサは、セラミックコンデンサであり、チップの厚さ方向の非電極面が互いに隣接し合うように整列配置され、両電極面を第１及び第３の板状導体の表面にそれぞれ接続される。
【００１９】
一般に、ＧＴＯサイリスタにおいては、アノード主電流ＩA とターンオフゲート電流ＩGQの比であるターンオフゲインＧｏ＝ＩA ／ＩGQ＝１としてスナバレスにした場合、主電流の遮断能力はゲート電流上昇率ｄig／ｄｔの大きさで決定され、また、ターンオンの場合も、ターンオン損失はゲート電流上昇率ｄig／ｄｔの大きさで決定される。一方、ＧＴＯサイリスタのゲート・カソード間自体に存在するＧＴＯサイリスタパッケージの内部インダクタンス、ゲートとゲートドライブ回路との間のインダクタンス及びゲートドライブ回路のインダクタンスを合計したものを合計インダクタンスＬgkとすると、ゲート電流上昇率ｄig／ｄｔは、ＧＴＯサイリスタのゲート・カソード間に接続される回路とＧＴＯサイリスタ自体のゲート−カソード回路に存在する合計インダクタンスＬgkとの比Ｖgk／Ｌgkで決定される。
【００２０】
このため、ゲート電流上昇率ｄig／ｄｔを大きくするには、ゲート電圧Ｖgkを大きくするか、或いは、合計インダクタンスＬgkを小さくする必要がある。しかしながら、ゲート電圧Ｖgkを大きくすると、ゲートドライブ回路の構成を複雑化させたり消費電力を増大させることになる。そこで、この発明では、ＧＴＯサイリスタのゲート・カソード間にスイッチング素子に直列接続されるコンデンサとして、従来使用されてきたアルミニウム電解コンデンサに代えて、チップ型セラミックコンデンサのような、両電極をチップの両端部に備えるチップ型コンデンサを多数用い、さらに、フレキシブルで幅広の板状の２枚の導体（第２及び第３の導体）を薄い絶縁層を介して設け、これらのチップ型コンデンサを、チップの厚さ方向の非電極面が互いに隣接するように並置され両導体間にサンドウィッチ状に挟まれた状態で、両導体に取り付けるようにしている。
【００２１】
つまり、この発明においては、セラミックコンデンサ等のチップ型コンデンサは等価直流抵抗値及びインダクタンスが小さく、また、コンデンサの両端子面に接続される２枚の導体も薄い絶縁層を介して極く狭い間隔で対向しているためインダクタンスが非常に小さいので、ＧＴＯサイリスタのゲート・カソード間の回路インダクタンスは大幅に低下される。従って、合計インダクタンスＬgkを大幅に低下させ、非常に大きいゲート電流上昇率ｄig／ｄｔを得ることができる。
【００２２】
また、これらの導体には銅板などの金属導体板が使用されるが、このような導体板に連接されるセラミックコンデンサ等のチップ型コンデンサは、このような金属導体に比べると膨張係数が相当小さくしかも脆いため、ゲートドライブ装置の駆動時には、大きなターンオン／オフ電流がこれらの導体に通流して温度上昇が生じ、壊われ易くなるという事態が憂慮される。しかしながら、この発明のコンデンサ及び導体の配置構造によると、導体の熱膨張はコンデンサの隣接する非電極面間で吸収されるので、導体との熱膨張差によるコンデンサの破損を防止することができる。
【００２３】
また、この発明の別の特徴によると、複数個のチップ型コンデンサはターンオン用コンデンサとして使用され、複数個のスイッチング素子はゲート電極を備え、さらに、ＧＴＯサイリスタのオン期間中に第２の導体を介してＧＴＯサイリスタのゲートに一定のゲート保持電流を流す保持電流供給手段、及び、時定数要素を備えるスイッチング素子用ゲート信号制御回路を具備し、このスイッチング素子用ゲート信号制御回路は、ＧＴＯサイリスタのゲート電流がゲート保持電流に達するまで指数関数的に減少するゲート電圧をスイッチング素子のゲート電極に供給することによって、課題が解決される。
【００２４】
つまり、この発明の別の特徴的構成に従えば、ターンオン回路のスイッチング用パワーＭＯＳＦＥＴのゲート信号電圧を指数関数的に減少するように制御することによって、ターンオン回路に抵抗を挿入することなく、ターンオン当初に高いピーク値を有し所望の時間的変化で減少するターンオン電流をＧＴＯサイリスタのゲートに供給し、ターンオン時のゲート電流上昇率ｄig／ｄｔを大きく増大させることができる。
【００２５】
また、この発明の他の特徴によると、複数個のチップ型コンデンサはターンオン用コンデンサとして使用され、複数個のスイッチング素子はゲート電極を備え、さらに、電源絶縁用のスイッチングトランスを備える絶縁電源のコンデンサ充電用整流回路を具備し、このスイッチングトランスを高周波矩形波電圧で駆動し、その整流出力を第１及び第３の導体を介して直接ターンオン用コンデンサに供給することによって、課題が解決される。
【００２６】
つまり、この発明の他の特徴的構成においては、コンデンサ充電用整流回路のスイッチングトランスのリーケージインダクタンス及び高速スイッチング動作を利用してトランス出力を整流した後、インダクタンスや抵抗を挿入することなく、直接ターンオン用コンデンサに与えることによって、オーバシュートや電力損失がなく高速充電することができ、しかも、ターンオン用ゲート回路の構成を非常に簡略化することができる。
【００２７】
【発明の実施の形態】
以下、図面を参照しつつ、この発明の好適な実施例を詳述する。先ず、この発明の一実施例によるＧＴＯサイリスタのゲートドライブ装置の回路構成を図３に示す。ＧＴＯサイリスタ１は、アノード電極１ａ、カソード電極１ｋ及びゲート電極１ｇを備え、アノード電極１ａ及びカソード電極１ｋが電力主回路に直列に介挿接続され、カソード電極１ｋ及びゲート電極１ｇはカソード及びゲート導体２，３を介してゲートドライブ回路４に接続される。このゲートドライブ回路４は、主として、ターンオン回路５、ターンオフ回路６及び電源回路７で構成され、電源回路７は、導体２の接地電位０Ｖ〔ボルト〕を基準電位として、正及び負の出力電圧を正及び負導体８，９上にそれぞれ印加する。
【００２８】
ターンオン回路５は、スイッチング素子として並列接続された複数個（ｉ個；図示の例ではｉ＝２）のパワーＭＯＳＦＥＴ素子Ｑ11〜Ｑ1iを備えており、これらのソース電極Ｓ11〜Ｓ1iはゲート導体３に接続され、ドレイン電極Ｄ11〜Ｄ1iは正導体８に接続される。カソード導体２と正導体８との間には、ターンオン電荷を蓄積するためのターンオン用コンデンサとして機能する複数個（ｍ個）のセラミックコンデンサＣ11〜Ｃ1mが並列接続されている。また、ゲート導体３には図示しない保持電流供給回路が接続され、サイリスタ１のオン期間には、この保持電流供給回路から保持電流Ｉｈがサイリスタゲート電極１ｇに供給される。
【００２９】
パワーＭＯＳＦＥＴＱ11〜Ｑ1iのゲート電極は、ＲＣ時定数回路ＴＣからゲート抵抗Ｒ11〜Ｒ1iを介してゲート制御信号を受ける。この時定数回路ＴＣは、バイアス抵抗Ｒｂを有しターンオン指令信号Ｓonを受けるＭＯＳＦＥＴスイッチ素子Ｑｔ、並びに、この素子Ｑｔに直列接続される抵抗Ｒt1〜Ｒt3及びコンデンサＣｔを備える抵抗−コンデンサ回路で構成され、正導体８からダイオードＤｆとを介して充電される平滑コンデンサＣｆにより付勢される。
【００３０】
ターンオフ回路６は、ターンオン回路５と同様に、スイッチング素子として並列接続された複数個（ｊ個；図示の例ではｊ＝１１）のパワーＭＯＳＦＥＴ素子Ｑ21〜Ｑ2jを備えており、これらのソース電極Ｓ21〜Ｓ2jは負導体９に接続され、ドレインＤ21〜Ｄ2jは導体３に接続される。また、同じく、カソード導体２と負導体９との間には、ターンオフ電荷を蓄積するためのターンオフ用コンデンサとして機能する複数個（ｎ個）のセラミックコンデンサＣ21〜Ｃ2nが並列接続されている。素子Ｑ11〜Ｑ1iのゲート電極は、ゲート抵抗Ｒ21〜Ｒ2j及びバイアス抵抗Ｒ５を介してターンオフ指令信号Ｓoff を受ける。
【００３１】
電源回路７は、高周波矩形波電圧を一次巻線に受ける電源絶縁用のスイッチングトランスＴhf、及び、この高周波用スイッチングトランスＴhfの二次巻線の両端に入力端子が接続されるダイオードＤ１〜Ｄ４からなる中間端子付き全波整流回路を備え、この全波整流回路の正及び負の出力端子はそれぞれ正及び負導体８，９に接続され、スイッチングトランスＴhfの二次巻線の中間端子は、基準電位０Ｖのカソード導体２に接続される。また、スイッチングトランスＴhfのリーケージ（漏洩）インダクタンスを高周波矩形波電圧の周波数とマッチングさせており、このリーケージインダクタンス及び高速スイッチング動作を利用することによって、トランスＴhfの出力にインダクタンスや抵抗などの電流制限回路要素を何ら付加することなく、正及び負導体８，９並びにカソード導体２を介して適当なピーク電流値の整流出力をコンデンサＣ11〜Ｃ1m，Ｃ21〜Ｃ2nに直接供給することができる。
【００３２】
次に、図４には、この発明の一実施例によるＧＴＯサイリスタのゲートドライブ装置の実装構造の上面図が示され、図５（ａ）には、この実装構造を図４の下側から見た概略的な側面図が示されている。ゲートドライブ回路４を実装するゲートドライブ装置を支持するための金属製の支持プレート１０は、一方側（図示左側）にＧＴＯサイリスタ１が載置され、サイリスタ１のカソード電極１ｋに接続されこれと同電位にされる。ＧＴＯサイリスタ１は、ゲート電極１ｇの外周リング部に設けられた複数個（図示の例では１６個）の穴を挿通するネジ１１及びネジ取付けリング１２によりねじ留めされる。このねじ留め部分は、図５（ａ）の下部左側に拡大断面図が示されるように、ネジ１１・リング１２間に、スプリングワッシャ１３、平ワッシャ１４、絶縁ブッシュ１５、ゲート電極１ｇ、ラミネート板１６、金属製（導電性）スペースリング（カラー）１７及び支持プレート１０を順次挟持して構成される。
【００３３】
ラミネート板１６は、数十μｍ程度という極く薄い厚さと所定の幅（図４で上下方向の長さ）と所定の長さ（図４で左右方向の長さ）とを有する絶縁層１６ｉの両面に、第１〜第４導体１６ａ〜１６ｄを接着したフレキシブルな板状体であり、これらの導体１６ａ〜１６ｄは、例えば、数十〜百数十μｍ程度の厚さをもつ銅等の金属製薄板で形成され、ラミネート板１６上面にほぼ全板幅にわたって設けられた第１導体１６ａは、ゲート導体３を構成する。
【００３４】
一方、ラミネート板１６の下面には、カソード導体２の一部を構成する第２導体１６ｂ、正導体８を構成し所定の幅を有する第３導体１６ｃ、及び、負導体９を構成し所定の幅を有する第４導体１６ｄが互いに離隔されて設けられ、第２導体１６ｂは、ラミネート板１６下面左側のサイリスタ（ねじ留め部分）近傍の第１領域に全板幅にわたって形成される。従って、第１導体１６ａ（ゲート導体３）は、絶縁ブッシュ１４を介してＧＴＯサイリスタ１のゲート電極１ｇにネジ１１で締め付けられてゲート電極１ｇに接続され、第２導体１６ｂ（カソード導体２）は、カラー１６を介して支持プレート１０にＧＴＯサイリスタ１のカソード電極１ｋに接続される。
【００３５】
この第２導体１６ｂの終端部（図示右端）は、カソード導体２の他部を構成する第５導体１８に接続される。第５導体１８は、例えば、数十〜百数十μｍ程度の厚さをもつ銅等のフレキシブルな金属製薄板であり、支持プレート１０上に絶縁層１９を介して配設される。ラミネート板１６下面中央部の第２領域及び第３領域には、第３及び第４導体１６ｂ，１６ｃが他の導体と互いに離隔して形成され、これらの導体１６ｂ，１６ｃと第５導体１８との間には、それぞれ、ターンオン用及びターンオフ用のチップ型セラミックコンデンサＣ11〜Ｃ1m，Ｃ21〜Ｃ2nの両電極が接続される。
【００３６】
図５（ｂ）には、これらのコンデンサの配置接続状態を説明するための例として、ラミネート板１６を除いて見た場合のターンオン用コンデンサの一部の取付状態が斜視図で示されており、図６（ａ）及び図６（ｂ）には、それぞれ、図４の切断面Ａ−Ａ’，Ｂ−Ｂ’の下方からみたゲートドライブ装置のターンオン及びターンオフ部の要部縦断面図が拡大されて示されている。
【００３７】
支持プレート１０上にシート状の絶縁層１９を介して設けられた第５導体１８上には、それぞれ複数のチップ型セラミックコンデンサＣ11〜Ｃ1m又はＣ21〜Ｃ2nから成るターンオン／オフ用のコンデンサセット（図では夫々２列）が、図示のように、チップの厚さ方向の非電極面が互いに隣接し合うように配列され、対向する両電極面を上下にして載置される。ターンオン用のコンデンサセットＣ11〜Ｃ1mは、第３導体１６ｃと第５導体１８とによりサンドウィッチ状に挟まれ、上下の電極面は、導電性接着剤（半田）を介して夫々対応する導体１６ｃ，１８に接続される。また、ターンオフ用のコンデンサセットＣ21〜Ｃ2nは、第４導体１６ｄと第５導体１８とによりサンドウィッチ状に挟まれ、同様に、両電極面が導体１６ｄ，１８に接続される。なお、各セラミックコンデンサは、内部に、両電極から非電極面に平行に交互に対向するように突設された複数の荷電用極板を備える。
【００３８】
支持プレート１０の他方側（図示左側）には絶縁層１９を介してプリント基板２０が設けられ、このプリント基板２０上には、ＭＯＳＦＥＴ素子Ｑ11〜Ｑ1i，Ｑ21〜Ｑ2j、並びに、電源回路７、ターンオン／オフ制御用の回路、論理回路等の種々の制御回路（何れも図示せず；図の更に右側）が搭載されている。このプリント基板２０のサイリスタ側端部の上面にラミネート板１６を連設し下面には第５導体１８が延在させて、第１乃至第５導体１６ａ〜１６ｄを、プリント基板２０に形成された導体路を介してこれらの制御回路に接続している。
【００３９】
ＭＯＳＦＥＴ素子Ｑ11〜Ｑ1i，Ｑ21〜Ｑ2jについては、ターンオン用素子Ｑ11〜Ｑ1iのソース電極Ｓ11〜Ｓ1i及びターンオフ用素子Ｑ21〜Ｑ2jのドレイン電極Ｄ11〜Ｄ1jは、何れも、ゲート導体３を構成する第１導体１６ａに接続される。一方、ターンオン用素子Ｑ11〜Ｑ1iのドレイン電極Ｄ11〜Ｄ1iは、正導体８を構成する第３導体１６ｃに接続され、ターンオフ用素子Ｑ21〜Ｑ2jのソース電極Ｓ11〜Ｓ1jは、負導体９を構成する第４導体１６ｄに接続される。
【００４０】
一般に、２枚の平板状導体に生ずる漂遊インダクタンス（ストレイインダクタンス）Ｌｓは、次式（１）で表わすことができる：
Ｌｓ〔μＨ〕 ＝ 1.26×ｄ×ｌ／ｗ ……（１）
ここで、ｄ：中間絶縁層の厚さ〔ｍ〕、
ｌ：導体の長さ〔ｍ〕、
ｗ：導体の幅〔ｍ〕。
【００４１】
この点からみると、この発明では、上記実施例のように、ラミネート板１６の中間絶縁層１６ｉの厚さを、例えば、５０μｍと極く薄く形成し、導体の幅についても、ターンオン側で２０ｍｍ以上、ターンオフ側で１１０ｍｍ以上とし、また、実効的な長さもほぼ数十ｍｍとすることができるので、ＧＴＯサイリスタ１のゲート１ｇ・カソード１ｋ間に直列接続されるコンデンサ・ＭＯＳＦＥＴ間の配線インダクタンスを、例えばｎＨ以下というような通常の計測手段では測定不能な低い値にまで、大幅に低減することが可能になり、ターンオン時やターンオフ時に大きなゲート電流上昇率を得ることができる。
【００４２】
また、ゲートドライブ装置の駆動時には、第４及び第５導体１６ｄ，１８間に例えば３０００Ａ（アンペア）以上という大きなターンオフ電流が流れ温度が上昇することによって、これらの導体とセラミックコンデンサとの間に熱膨張差が起っても、セラミックコンデンサの隣接する非電極面間で熱膨張差を吸収するので、セラミックコンデンサの破損を未然に防止し、信頼性を向上することができる。しかも、これらのセラミックコンデンサは、第３及び第４導体１６ｃ，１６ｄと第５導体１８との間に整列配置されコンパクトに収容されるので、ゲートドライブ装置全体の小型化にも大きく寄与する。
【００４３】
さて、上述したようにターンオン時のピーク電流を流す際、ターンオン回路５内には抵抗がないので、大きなゲート電流上昇率とピーク電流が得られるが、電源回路７の漂遊インダクタンスとターンオン用コンデンサＣ11〜Ｃ1mの容量との間で発振回路が形成され、動作が不安定になるおそれがある。そこで、この発明では、図３に示されるように、抵抗Ｒt1〜Ｒt3及びコンデンサＣｔからなるＲＣ時定数回路ＴＣを採用し、ＭＯＳＦＥＴ素子Ｑ11〜Ｑ1iのゲート・ソース間電圧Ｖgsを指数関数的に減少させて、ＭＯＳＦＥＴ素子Ｑ11〜Ｑ1iのドレイン電流Ｉｄを時間的に変化する制御を行っている。
【００４４】
図７（ａ）には、ＭＯＳＦＥＴ素子Ｑ11〜Ｑ1iのドレイン電流Ｉｄ対ゲート・ソース間電圧Ｖgs特性の一例（ドレイン・ソース間電圧Ｖds＝５Ｖ）が示され、図７（ｂ）には、時定数回路ＴＣによるゲート・ソース間電圧Ｖgsの時間的変化の設計例が示されている。具体的には、図３の回路に対して、次のような設計式が得られる：
Ｖgs ＝ Ｖgs１＋（Ｖgs０−Ｖgs１）ｅｘｐ（−ｔ／τ） ……（２）
ここで、
Ｖgs０＝（Ｖtc−Ｖgk０）×Ｒt3／（Ｒt1＋Ｒt3） …（３）
Ｖgs１＝（Ｖtc−Ｖgk１）×Ｒt3／（Ｒt1＋Ｒt2＋Ｒt3） …（４）
τ ＝ＣｔＲt2×（Ｒt1＋Ｒt3）／（Ｒt1＋Ｒt2＋Ｒt3） …（５）
Ｖgk０：ターンオン直後のＧＴＯサイリスタ１のゲート・カソード間電圧
Ｖgk１：ＧＴＯサイリスタ１のゲート電流Ｉｇが保持電流Ｉｈまで低下した時のゲート・カソード間電圧
Ｖtc ：時定数回路ＴＣへの印加電圧。
【００４５】
例えば、Ｖtc＝18.3Ｖ、Ｖgk０＝Ｖgk１＝ 0.8Ｖ、Ｃｔ＝ 0.2μＦ、Ｒt1＝27Ω、Ｒt2＝ 220Ω、Ｒt3＝51Ωとすると、Ｖgs０＝10Ｖ、Ｖgs１＝ 3Ｖ、τ＝11.5μｓとなり、図７（ｂ）に示されるようなＭＯＳＦＥＴ素子Ｑ11〜Ｑ1iのゲート電圧変化が得られ、図７（ａ）のＩｄ対Ｖgs特性を用いてドレイン電流Ｉｄの時間的変化を求めることができる。
【００４６】
この場合、ドレイン電流Ｉｄがゼロになる以前に、ＭＯＳＦＥＴスイッチ素子Ｑｔのゲートに与えられているターンオン信号Ｓonをオフにすると、ドレイン電流Ｉｄが急減し、回路の漂遊インダクタンスのためにスパイク電圧が発生するおそれがあるので、ドレイン電流Ｉｄがゼロになってからターンオン信号Ｓonをオフにする必要がある。
【００４７】
また、この発明では、図３に示されるように、高周波用スイッチングトランスＴhfの出力を整流ダイオードＤ１，Ｄ２で整流した後、直接、ターンオン用コンデンサＣ11〜Ｃ1mに供給している。つまり、トランスＴhfのリーケージインダクタンスと高周波矩形波による高速スイッチング作用を利用することによって、従来これらのコンデンサとの間に介挿していた平滑用インダクタンスや電流制限用抵抗を廃止して、コンデンサＣ11〜Ｃ1mの高速充電を図っている。図８には、その原理が示されている。
【００４８】
図８（ａ）は、図３の電源回路７・ターンオン回路５間の等価回路を示し、例えば、トランスＴhfのリーケージインダクタンスｌ１＝ｌ２＝ 1.4μＨ、内部抵抗ｒ１＝ｒ２＝0.06Ωであり、コンデンサＣ11〜Ｃ1mの総合容量は 200μＦである。図８（ｂ）は、トランスＴhfの二次側内部起電力Ｖt1，Ｖt2の波形を示し、例えば、この起電力の繰返し周波数ｆｒは80ｋＨｚ、ピーク値は±20Ｖである。また、図８（ｃ）は、例示されたこれらの数値条件の下で、コンデンサＣ11〜Ｃ1mを０Ｖから充電する場合の各ダイオードＤ１，Ｄ２の整流出力電流ｉ１，ｉ２を示している。
【００４９】
すなわち、各ダイオード出力電流ｉ１，ｉ２は、図８（ｃ）に示されるように、ピークが指数関数的に減少する三角波形となり（立下りはダイオードＤ１，Ｄ２の逆回復電流による）、トランスＴhfの外部にインダクタンスや抵抗素子を挿入しなくても、トランスＴhfの内部起電力Ｖt1，Ｖt2、リーケージインダクタンスｌ１，ｌ２及びチョッピング周波数ｆｒによって、一定値以下に抑えられる。従って、コンデンサＣ11〜Ｃ1mは、オーバシュートすることなく、なだらかに指数関数的に充電される。
【００５０】
次に、図９には、上述の例のように 200μＦのコンデンサＣ11〜Ｃ1mを使用した場合、ＧＴＯサイリスタ１のオン動作開始から34μｓが経過するまでの回路各部の実測波形例が示されている。即ち、図９（ａ）はＭＯＳＦＥＴ素子Ｑ11〜Ｑ1iのゲート・ソース間電圧Ｖgs及びＧＴＯサイリスタ１のゲート・カソード間電圧（ゲート電圧）Ｖgkを、図９（ｂ）はＭＯＳＦＥＴ素子Ｑ11〜Ｑ1iのドレイン電流Ｉｄを、そして、図９（ｃ）はターンオン回路５への入力電圧Ｖｉを、それぞれ示す。なお、図９（ａ）において、波形“Ｖgs＋Ｖgk”の電圧値から波形“Ｖgk”の電圧値を差し引いた値で表わされる電圧Ｖgsのピーク値が 8.5Ｖ程度になっているのは、ＧＴＯサイリスタ１のオフ状態でのゲート電圧Ｖgk＝−20Ｖから立ち上がっているためであり、また、漂遊インダクタンスによるヒゲがゲート電圧Ｖgkのピーク点に発生している。
【００５１】
また、図１０には、同様の条件で、ＧＴＯサイリスタ１を 200μｓ幅でオン動作させ1300μｓ幅でオフ動作させた場合のオン開始から２ｍｓが経過するまでの回路各部の実測波形例が示されている。即ち、図１０（ａ）は電圧Ｖgs，Ｖgkを、図１０（ｂ）はＭＯＳＦＥＴ素子Ｑ11〜Ｑ1iのドレイン電流Ｉｄを、ＧＴＯサイリスタ１のゲート電圧Ｖgkを、図１０（ｃ）はターンオン回路入力電圧Ｖｉをターンオン回路５への入力電圧を、そして、図１０（ｄ）はターンオン回路５への入力電流Ｉｉを、それぞれ表わし、所望の制御動作を実現していることが確認された。
【００５２】
【発明の効果】
以上説明したように、この発明によると、ＧＣＴサイリスタを含む改良型ＧＴＯサイリスタのターンオン／オフ時にさらに大きいゲート電流上昇率が得られ、これによって、スナバレスにした場合にもＧＴＯサイリスタのターンオフ時の遮断能力を増大し、ターンオン時の電力損失を減少し、また、ｄｉ／ｄｔ耐量を向上し、さらに、高速の制御動作を可能にして多数のＧＴＯサイリスタを容易に直列並列使用に供することができる。また、ターンオン／オフ用のコンデンサとしてチップ型のセラミックコンデンサを使用し、ターンオン回路のコンデンサに直列に挿入されていた平滑用インダクタンスや電流制限用抵抗などの回路素子を用いないようにしたこと等によって、ゲートドライブ装置の小型化及び信頼性向上を図り、消費電力を低減し、スイッチング周波数を高める等の優れた効果を奏することができる。
【図面の簡単な説明】
【図１】図１（ａ）及び図１（ｂ）は、それぞれ、従来型ＧＴＯサイリスタＴＨ及び改良型ＧＴＯサイリスタ（ＧＣＴサイリスタ）ＧＴについて、回路各部のインダクタンス成分を等価的に表わした従来のターンオフ・ゲート回路を示し、図１（ｃ）は、ＧＣＴサイリスタＧＴの従来のゲートドライブ回路を簡略化して示す。
【図２】図２は、従来技術によるゲートドライブ装置の実装構造を示す。
【図３】図３は、この発明の一実施例によるゲートドライブ装置の回路構成を示す。
【図４】図４は、この発明の一実施例によるゲートドライブ装置の実装構造の上面図である。
【図５】図５（ａ）は、上記実装構造の側面図であり、図５（ｂ）は、上記実装構造におけるコンデンサの配置接続状態を示す斜視図である。
【図６】図６（ａ）は、上記実装構造のターンオン部を拡大した側断面図であり、図６（ｂ）は、同じく、ターンオフ部を拡大した側断面図である。
【図７】図７（ａ）は、ターンオン用スイッチング素子のドレイン電流対ゲート・ソース間電圧特性の一例を示し、図７（ｂ）は、時定数回路によるゲート・ソース間電圧の時間的変化の設計例を示す。
【図８】図８（ａ）は、この発明の一実施例によるターンオン回路の等価回路を示し、図８（ｂ）は、スイッチングトランスの二次側内部起電力波形を示し、図８（ｃ）は、各ダイオードの整流出力電流を示す。
【図９】図９（ａ）はターンオン用スイッチング素子のゲート・ソース間電圧及びＧＴＯサイリスタのゲート・カソード間電圧を例示し、図９（ｂ）はターンオン用スイッチング素子のドレイン電流を例示し、図９（ｃ）はターンオン回路入力電圧Ｖｉを例示するものである。
【図１０】図１０（ａ）は、ターンオン用スイッチング素子のゲート・ソース間電圧及びＧＴＯサイリスタのゲート・カソード間電圧の実測波形例を示し、図１０（ｂ）はターンオン用スイッチング素子のドレイン電流Ｉｄの実測波形例を示し、図１０（ｃ）は、ターンオン回路入力電圧Ｖｉの実測波形例を示し、図１０（ｄ）はターンオン回路入力電流Ｉｉの実測波形例を示す。
【符号の説明】
１ ＧＣＴサイリスタを含む改良型ＧＴＯサイリスタ、
２ サイリスタ１のカソード電極１ｋに接続されるカソード導体（零電位）、
３ サイリスタ１のリング状ゲート電極１ｇに接続されるゲート導体、
４ ターンオン回路５、ターンオフ回路６及び電源回路７を備えるゲートドライブ回路、
８，９ 正導体及び負導体、
Ｑ11〜Ｑ1i ターンオン・スイッチング用パワーＭＯＳＦＥＴ素子、
Ｃ11〜Ｃ1m ターンオン用チップ型セラミックコンデンサ、
ＴＣ 抵抗Ｒt1，Ｒt2，Ｒt3及びコンデンサＣｔから成る時定数回路、
Ｑｔ ターンオン信号Ｓonを受けるＭＯＳＦＥＴスイッチ、
Ｑ21〜Ｑ2j ターンオフ信号Ｓoff を受けるターンオフ・スイッチング用パワーＭＯＳＦＥＴ素子、
Ｃ21〜Ｃ2n ターンオフ用チップ型セラミックコンデンサ、
Ｔhf 高周波矩形波電圧を受ける電源絶縁用スイッチングトランス、
１０ ゲートドライブ装置支持用の金属製支持プレート（零電位）、
１１，１２ スプリングワッシャ１３、平ワッシャ１４及び絶縁ブッシュ１５と共にネジ留め部材となるネジ及び取付けリング、
１６ 絶縁層１６ｉの上面に第１導体１６ａを備え、下面に第２〜第４導体１６ｂ〜１６ｄを備えるフレキシブルなラミネート板、
１６ａ ゲート導体３を構成する第１導体、
１６ｂ カソード導体２の一部を構成する第２導体、
１６ｃ 正導体８を構成する第３導体、
１６ｄ 負導体９を構成する第４導体、
１７ 金属製（導電性）スペースリング（カラー）、
１８ カソード導体２の他部を構成する第５導体、
１９ シート状絶縁層、
２０ プリント基板２０。
Claims (4)
- コンデンサに蓄積した電荷を用いてＧＴＯサイリスタのターンオン及びターンオフを行うＧＴＯサイリスタのゲートドライブ装置において、
ＧＴＯサイリスタのカソード及びゲートにそれぞれ接続される第１及び第２の板状導体、
第１の板状導体に一方の電極が接続される複数個のチップ型コンデンサ、
これらのチップ型コンデンサの他方の電極に接続される第３の板状導体、及び、
第２及び第３の導体間に第１及び第２の主電極が接続される複数個のスイッチング素子
を具備し、
第２及び第３の板状導体は薄い絶縁層を介して対向しており、
複数個のチップ型コンデンサは、一方及び他方の電極がチップの両端部に対向して設けられ、第１及び第３の板状導体が対向する空間内に設けられる
ことを特徴とするＧＴＯサイリスタのゲートドライブ装置。 - 複数個のチップ型コンデンサは、セラミックコンデンサであり、チップの厚さ方向の非電極面が互いに隣接し合うように整列配置され、両電極面が第１及び第３の板状導体の表面にそれぞれ接続されることを特徴とする請求項１に記載のＧＴＯサイリスタのゲートドライブ装置。
- 複数個のチップ型コンデンサはターンオン用コンデンサとして使用され、
複数個のスイッチング素子はゲート電極を備え、
さらに、
ＧＴＯサイリスタのオン期間中に第２の導体を介してＧＴＯサイリスタのゲートに一定のゲート保持電流を流す保持電流供給手段、及び、
時定数要素を備えるスイッチング素子用ゲート信号制御回路
を具備し、
このスイッチング素子用ゲート信号制御回路は、ＧＴＯサイリスタのゲート電流がゲート保持電流に達するまで指数関数的に減少するゲート電圧をスイッチング素子のゲート電極に供給する
ことを特徴とする請求項１に記載のＧＴＯサイリスタのゲートドライブ装置。 - 複数個のチップ型コンデンサはターンオン用コンデンサとして使用され、
複数個のスイッチング素子はゲート電極を備え、
さらに、電源絶縁用のスイッチングトランスを備える絶縁電源のコンデンサ充電用整流回路を具備し、
このスイッチングトランスを高周波矩形波電圧で駆動し、その整流出力を第１及び第３の導体を介して直接ターンオン用コンデンサに供給する
ことを特徴とする請求項１に記載のＧＴＯサイリスタのゲートドライブ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16343298A JP4059330B2 (ja) | 1998-06-11 | 1998-06-11 | Ｇｔｏサイリスタのゲートドライブ装置 |
| US09/328,395 US6163200A (en) | 1998-06-11 | 1999-06-09 | Gate driver device for GTO thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16343298A JP4059330B2 (ja) | 1998-06-11 | 1998-06-11 | Ｇｔｏサイリスタのゲートドライブ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000004578A JP2000004578A (ja) | 2000-01-07 |
| JP4059330B2 true JP4059330B2 (ja) | 2008-03-12 |
Family
ID=15773791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16343298A Expired - Lifetime JP4059330B2 (ja) | 1998-06-11 | 1998-06-11 | Ｇｔｏサイリスタのゲートドライブ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6163200A (ja) |
| JP (1) | JP4059330B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4077130B2 (ja) * | 2000-02-01 | 2008-04-16 | 三菱電機株式会社 | ゲート転流型ターンオフサイリスタモジュール |
| AU2003220014A1 (en) * | 2002-03-06 | 2003-09-22 | Virginia Tech Intellectual Properties, Inc. | Improved emitter turn-off thyristors and their drive circuits |
| US6952335B2 (en) * | 2002-03-22 | 2005-10-04 | Virginia Tech Intellectual Properties, Inc. | Solid-state DC circuit breaker |
| US7352233B1 (en) * | 2004-06-14 | 2008-04-01 | Otward Mueller | Efficient thyristor-type power switches |
| JP2006211805A (ja) * | 2005-01-27 | 2006-08-10 | Kansai Electric Power Co Inc:The | スイッチング装置 |
| US7535127B2 (en) * | 2005-07-28 | 2009-05-19 | Industrial Control Solutions, Inc. | Solid state relay driver |
| WO2010117884A1 (en) * | 2009-04-07 | 2010-10-14 | Marvell World Trade Ltd | Transistor gate driver for short circuit protection |
| KR101324276B1 (ko) | 2012-09-17 | 2013-11-01 | 송종복 | 게이트 턴-오프 사이리스터의 구동을 위한 전원 장치 및 전원 장치를 포함하는 게이트 턴-오프 사이리스터 구동 시스템 |
| US9401708B2 (en) * | 2014-05-20 | 2016-07-26 | General Electric Company | Gate drive unit and method for controlling a gate drive unit |
| KR101807656B1 (ko) * | 2016-12-12 | 2017-12-11 | 주식회사 다원시스 | 사이리스터 고장 검출 장치 |
| CN109478844B (zh) * | 2017-06-02 | 2020-09-25 | 深圳市稳先微电子有限公司 | 一种内置供电电容的功率开关驱动电路 |
| CN118524617B (zh) * | 2024-07-22 | 2024-09-24 | 中国科学院近代物理研究所 | Vhf波段栅控热阴极组件的高压隔直器及其使用方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3513170A1 (de) * | 1985-04-12 | 1986-10-16 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum ansteuern ein- und ausschaltbarer leistungshalbleiterbauelemente und vorrichtung zur durchfuehrung des verfahrens |
| US5262691A (en) * | 1990-09-18 | 1993-11-16 | General Electric Company | Gate turnoff thyristor control circuit with shorted gate detection |
| EP0489945B1 (de) * | 1990-12-08 | 2003-01-29 | ABB Schweiz AG | Schaltanordnung für einen HF-GTO |
| DE4136181A1 (de) * | 1991-11-02 | 1993-05-06 | Asea Brown Boveri Ag, Baden, Aargau, Ch | Gto-thyristorschaltung |
| JP3133166B2 (ja) * | 1992-09-17 | 2001-02-05 | 株式会社東芝 | ゲート電力供給回路 |
| KR960003660B1 (ko) * | 1993-07-24 | 1996-03-21 | 국방과학연구소 | 포로프리즘 레이저 공진기용 전기광학적 큐-스위칭 구동회로 |
-
1998
- 1998-06-11 JP JP16343298A patent/JP4059330B2/ja not_active Expired - Lifetime
-
1999
- 1999-06-09 US US09/328,395 patent/US6163200A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000004578A (ja) | 2000-01-07 |
| US6163200A (en) | 2000-12-19 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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