JP2000004578A

JP2000004578A - Ｇｔｏサイリスタのゲートドライブ装置

Info

Publication number: JP2000004578A
Application number: JP10163432A
Authority: JP
Inventors: Katsuhiko Iijima; 克彦飯島
Original assignee: ERUMEKKU KK; ELMEG Elektro Mechanik GmbH
Current assignee: ERUMEKKU KK; ELMEG Elektro Mechanik GmbH
Priority date: 1998-06-11
Filing date: 1998-06-11
Publication date: 2000-01-07
Anticipated expiration: 2018-06-11
Also published as: JP4059330B2; US6163200A

Abstract

(57)【要約】【課題】ＧＴＯ（ＧＣＴ）サイリスタのゲート・カソー
ド間の低インダクタンス化を図ると共に、ゲートドライ
ブ回路を小型化し、信頼性を向上すること。【解決手段】この発明では、ＧＴＯ（ＧＣＴ）サイリス
タ１へのカソード導体２、ゲート導体３、並びに、ター
ンオン及びオフ用の主コンデンサとＭＯＳＦＥＴスイッ
チング素子Ｑ11〜Ｑ1i，Ｑ21〜Ｑ2jとの間の正及び負導
体８，９が、広い板状を呈している。導体３と導体８，
９との間には薄い絶縁層が介挿され、導体２と導体８，
９との空間には、主コンデンサとして用いられる多数の
チップ型セラミックコンデンサＣ11〜Ｃ1m，Ｃ21〜Ｃ2n
が整列配置される。スイッチング素子Ｑ11〜Ｑ1iのゲー
ト電圧は、時定数回路ＴＣにより指数関数的に減少さ
れ、充電電流の平滑には、トランスＴhfの漏洩インダク
タンスを利用する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、アノード、カソード
及びゲートを有し、自己消弧可能なラッチングタイプの
パワー半導体、即ち、ＧＴＯサイリスタ（Gate Turn-Of
f Thyristor ）のゲートドライブ装置に関する。この発
明は、より詳しくいうと、「ＧＣＴサイリスタ」（Gate
Commutated Turn-off Thyristor：ゲート転流形ターン
オフサイリスタ）と呼ばれる転流機能が改良されたＧＴ
Ｏサイリスタのゲートドライブ装置に関する。

【０００２】この発明によるゲートドライブ装置は、特
に、大容量インバータに使用されるＧＣＴサイリスタを
制御するのに特に好適であるが、このようなインバータ
の外に、パルス制御形電源装置、電力系統関係における
ＳＶＣ（Static Var Compensator：静止形無効電力補償
装置) やＶＳＣ（Voltage Source Converter：電圧源コ
ンバータ) 等の種々の電力変換装置において、高圧乃至
大電流並列接続の形式で使用されるＧＣＴサイリスタを
制御するのに適している。

【０００３】

【従来の技術】従来のＧＴＯサイリスタのゲートドライ
ブにおいては、一般に、ＧＴＯサイリスタをターンオフ
する際に、アノード主電流Ｉ_Aとターンオフゲート電流
Ｉ_GQの比Ｉ_A／Ｉ_GQで表わされるターンオフゲインＧｏ
が“３”〜“５”の間で遮断していた。この場合、従来
のＧＴＯサイリスタは、ターンオフ時の蓄積時間ｔｓが
長いために、素子のばらつきによりターンオフピーク電
圧のばらつき発生が顕著になり、多数のサイリスタを直
／並列接続して動作させることが困難であり、従って、
このようなばらつきのない素子を厳選する必要があっ
た。また、従来のＧＴＯサイリスタは、ターンオフ時の
ｄｖ／ｄｔを抑制してターンオフ動作を確実にするため
に、スナバコンデンサＣを備えたスナバ回路（通常、抵
抗Ｒ、コンデンサＣ及びダイオードＤから成る）が必要
であり、このスナバコンデンサ放電時のスナバ損失が無
視し得ないほど大きいものであった。

【０００４】このような従来型のＧＴＯサイリスタの問
題に対して、サイリスタのターンオフ時に、非常に大き
なゲート電流上昇率ｄig／ｄｔ（ig：ゲート電流の瞬時
値）とし、主電流Ｉ_Aをすべてゲート回路に転流させ
て、ターンオフゲインＧｏ（＝Ｉ _A／Ｉ_GQ）＝１でサイ
リスタパワー半導体素子のターンオフを行う方法が考え
出された。このような方法は、例えば、米国特許第５，
２３７，２２５号、第５，３４５，０９６号及び第５，
４９３，２４７号明細書に示されている。そして、この
ようなゲインＧｏ＝１でのターンオフを実現するため
に、例えば、「トランジスタ技術」１９９７年５月号第
３７２〜３７３頁に示されるように、従来のＧＴＯサイ
リスタとはゲート電極周りの構造を若干異ならせて素子
ゲートの低インダクタンス化を図る等、種々の改良を施
した大容量のパワー半導体素子が、所謂「ＧＣＴサイリ
スタ」として登場した。

【０００５】図１及び図２には、従来技術によるＧＴＯ
サイリスタのゲートドライブの回路及び構造が示されて
おり、図１（ａ）は、従来型ＧＴＯサイリスタＴＨにつ
いて、回路各部のインダクタンス成分を等価的に表わし
た従来のターンオフ・ゲート回路を示し、図１（ｂ）
は、上述の改良型ＧＴＯサイリスタつまりＧＣＴサイリ
スタＧＴについて、回路各部のインダクタンス成分を等
価的に表わした従来のターンオフ・回路を示し、図１
（ｃ）は、ＧＣＴサイリスタＧＴの従来のゲートドライ
ブ回路（ドライバ）ＧＤを簡略化して示している。ま
た、図２は、ＧＣＴサイリスタＧＴの従来のゲートドラ
イブ装置を上面及び側面から見た実装構造を示し、図
中、Ｇ及びＫはサイリスタＧＴのゲート及びカソード電
極を、ＳＰはゲートドライバ支持プレート（カソード電
極Ｋと同電位）を、ＬＳは、上面にゲート電極Ｇに接続
される導体が設けられ下面にカソード電極Ｋに接続され
る導体が設けられた多層基板を、ＭＳ及びＦＳはネジ及
びネジ取付リングを、ＩＢは絶縁ブッシュを、ＷＳはワ
ッシャを、そして、ＳＲは金属製スペースリングをそれ
ぞれ表わす。

【０００６】図２に示されるように、ＧＣＴサイリスタ
ＧＴは、ターンオフゲインＧｏ＝１での転流を実現する
ために、サイリスタパッケージＧＴの外周部にリング状
のゲート電極Ｇを設ける等、ゲート取出し構造を改良し
たものであり、“ＣｏａｘｉａｌＧＴＯ”（同軸ＧＴ
Ｏ）とも呼ばれる。そして、このようなゲート電極Ｇの
採用によって、パワー素子内部のインダクタンスを、例
えば、従来型ＧＴＯサイリスタＴＨ〔図１（ａ）“30ｎ
Ｈ（ナノヘンリ）”〕の約１０分の１に低減することが
できる〔図１（ｂ）“２ｎＨ”〕。また、この外に、ゲ
ートドライバＧＤとパワー素子ＧＴとを積層プリント基
板ＬＳで接続する等、ゲートリードの改良によって、ゲ
ート回路のトータルインダクタンスを大幅に、例えば、
同軸ケーブルを使用する従来型ＧＴＯサイリスタＴＨ
〔図１（ａ）〕に比べて約１００分の１に低減すること
ができ、ゲート電流上昇率ｄig／ｄｔを非常に大きなも
のにしている〔図１（ｂ）参照〕。

【０００７】このようなＧＣＴサイリスタによると、蓄
積時間ｔｓは、大幅な低減が達成され、例えば、従来の
ＧＴＯサイリスタに比べて約１０分の１という値が得ら
れている。従って、ＧＣＴサイリスタを用いると、多数
のサイリスタの直／並列接続が非常に容易になる。ま
た、ＧＣＴサイリスタでは、従来のＧＴＯサイリスタで
必要とされていたｄｖ／ｄｔ抑制用スナバ回路を用いる
ことなく（スナバレス）ターンオフすることもできるの
で、大容量ＩＧＢＴ（Integrated Gate Bipolar Transi
stor）と同様にクランプ回路のみで遮断可能になり、ス
ナバ損失をなくして装置のトータル損失を大幅に低減す
ることができる。さらに、ＧＣＴサイリスタは、ゲート
蓄積電荷量が従来のＧＴＯサイリスタの約半分に低減可
能となり、これにより、ゲートドライバの消費電力をも
低減することができる。

【０００８】さて、従来のゲートドライブ装置の実装構
造については、図２に示されるように、ＧＴＯ或いはＧ
ＣＴパワー半導体素子ＧＴのゲート及びカソード電極
Ｇ，Ｋに接続される積層プリント基板ＬＳ上に、ターン
オン電流及びターンオフ電流のゲートへの供給をオン／
オフするためのスイッチング素子Ｑon，Ｑoff や、ター
ンオン電流及びターンオフ電流を供給するための電荷を
蓄積するためのコンデンサＣon，Ｃoff などの回路要素
が搭載され、例えば、スイッチング素子Ｑon，Ｑoff に
は多数のＭＯＳＦＥＴ（Metal Oxide Semiconductor Fi
eld Effect Trsnsistor ）を使用し、コンデンサＣon，
Ｃoff にはアルミニウム電解コンデンサのようなケミカ
ルコンデンサを多数使用している。この場合、これらの
多数の要素を並列に並べるなどの方法で、ゲート回路の
低インダクタンス化を図り、大きなゲート電流上昇率ｄ
ig／ｄｔを得るようにしている。

【０００９】しかしながら、ここでターンオン／オフ電
流の供給に使用されるケミカルコンデンサＣon，Ｃoff
は、インダクタンスが大きく、また、低温時には等価直
流抵抗（ＥＳＲ）も大きいという問題を抱えているの
で、コンデンサ容量を必要以上に増やさねばならない。
つまり、所望のターンオン／オフ機能を達成するには、
容量の大きいコンデンサを、所要の等価直列抵抗値やイ
ンダクタンスが得られるまで、複数個並列に並べる必要
があるが、等価直列抵抗やインダクタンスが大きいケミ
カルコンデンサを使用した場合には、ターンオン／オフ
に必要な電荷量を超えるコンデンサ容量になってしま
う。従って、ゲートドライバＧＤの実装が大きくなる
上、配線インダクタンスが大きくなり、ゲート回路のイ
ンダクタンスをあまり低下させることができないという
問題点がある。

【００１０】さらに、積層プリント基板は、中間の絶縁
層の厚みに比例してインダクタンスが増大するが、従来
は、ＧＴＯサイリスタ、ＧＣＴサイリスタなどのパワー
素子ＧＴとゲート回路とを接続したり、ＭＯＳＦＥＴや
ケミカルコンデンサ等の回路要素を搭載するのに、図２
のように厚手の積層プリント基板ＬＳを利用していたの
で、インダクタンスを小さくするという面で非常に不利
である。また、これらのＧＴＯ、ＧＣＴパワー半導体素
子の遮断能力については、スナバレスの場合、ゲート電
流上昇率ｄig／ｄｔは、「ゲート電圧Ｖｇ／ゲート回路
の合計インダクタンスＬｇ」に比例するので、低インダ
クタンス化は所望の性能を確保する上での必要条件であ
るが、このように低インダクタンス化を図れないという
事情によって、ゲート電流上昇率ｄig／ｄｔをあまり大
きくすることができず、スナバレス時には遮断電流を大
きくすることができないという欠点を呈する。

【００１１】また、ＧＣＴサイリスタなどの改良型ＧＴ
Ｏサイリスタをターンオンする際に、ゲート電流上昇率
ｄig／ｄｔを大きくすることは、ターンオン時のスイッ
チング損失を減らす効果をもたらすと共に、パルス電源
装置などのように急激な立上り電流を得るのに必要とさ
れる技術である。この観点からいうと、従来のターンオ
ン・ゲート回路は、パワー半導体素子のゲート及びカソ
ードに直列に繋がるスイッチング素子とコンデンサの間
に、電流制限及び共振防止用の抵抗が直列に挿入されて
いたので、大きいゲート電流上昇率ｄig／ｄｔを見込む
ことができず、従って、ハードオンができない或いはタ
ーンオン損失が大きいなどの問題がある。

【００１２】ＧＴＯ、ＧＣＴサイリスタなどのパワー半
導体素子の従来のターンオン回路では、図１（ｃ）のタ
ーンオン回路ＧＤonに示されるように、パワー半導体素
子ＧＴをターンオンさせる瞬間に大きな電流をゲート電
極Ｇに流し込むために、トランスＴｒの出力をダイオー
ドＤａ，Ｄｂで整流した後、平滑用インダクタンスＬｆ
や電流制限用の直列抵抗Ｒｓを介して適当な容量の主コ
ンデンサＣonにターンオン電荷を予め充電させておく。
そして、ターンオン信号ＯＮを入力することによって、
スイッチング用パワーＭＯＳＦＥＴ素子Ｑonを適当な時
間だけオンさせ、主コンデンサＣに充電された電荷を直
列抵抗Ｒｓを介してパワー素子ＧＴのゲート電極Ｇに流
し込むのである。

【００１３】この場合、インダクタンスＬｆ及び抵抗Ｒ
ｓの大きさがゲートドライブ装置内に実装する上で大き
な制約になるだけではなく、それと同時に、抵抗Ｒｓに
実際上存在する直列インダクタンス成分によってターン
オンゲート電流の立上りを早くすることや、パワー半導
体素子ＧＴのターンオン時のスイッチングロスを減らす
ことができない上、抵抗Ｒｓ自体の損失が生じるなどの
欠点を露呈することになる。

【００１４】また、電源回路に平滑用インダクタンスＬ
ｆが存在することによって、Ｌｆ−Ｒｓ−Ｃonの直列回
路が構成されるので、Ｒｓ＜２（Ｌｆ／Ｃon）^1/2の場
合には、インダクタンスＬｆとゲート電流供給用コンデ
ンサＣonで共振現象が生じ、素子Ｑonがオフした後にコ
ンデンサＣonの端子電圧がトランスＴｒの出力電圧以上
にオーバシュートしてコンデンサＣonが過電圧に充電さ
れたり、コンデンサＣonの充電時間が延びてしまいスイ
ッチング周波数を上げることができない等の欠点があ
る。

【００１５】

【発明が解決しようとする課題】この発明は、このよう
な問題点を考慮してなされたもので、ＧＣＴサイリスタ
を含むＧＴＯサイリスタ（以下、単に「ＧＴＯサイリス
タ」という。）のゲート・カソード間の低インダクタン
ス化を図ると共に、ゲートドライブ回路を小型化し、し
かもその信頼性を向上することができるＧＴＯサイリス
タ用ゲートドライブ装置を提供することを目的とする。

【００１６】この発明の別の目的は、特に、ターンオン
回路のスイッチング素子のゲート制御を改良することに
より、スイッチング素子・コンデンサ間にあった抵抗を
不要にして一層小型化を図ることができ、しかも、ター
ンオン時のゲート電流上昇率ｄig／ｄｔを大きく増大さ
せることができるＧＴＯサイリスタ用ゲートドライブ装
置を提供することにある。

【００１７】さらに、この発明の他の目的は、ターンオ
ン／オフ電流供給用の充電コンデンサをオーバシュート
や電力損失なく高速充電することができ、しかも、充電
のための回路構成を簡単化し、さらに動作の高速化及び
装備の小型化を図ったＧＴＯサイリスタ用ゲートドライ
ブ装置を提供することにある。

【００１８】

【課題を解決するための手段】そこで、この発明による
と、コンデンサに蓄積した電荷を用いてＧＴＯサイリス
タのターンオン及びターンオフを行うＧＴＯサイリスタ
用ゲートドライブ装置において、ＧＴＯサイリスタのカ
ソード及びゲートにそれぞれ接続される第１及び第２の
板状導体、第１の板状導体に一方の電極が接続される複
数個のチップ型コンデンサ、これらのチップ型コンデン
サの他方の電極に接続される第３の板状導体、及び、第
２及び第３の導体間に第１及び第２の主電極が接続され
る複数個のスイッチング素子を具備し、第２及び第３の
板状導体を薄い絶縁層を介して対向させ、第１及び第３
の板状導体が対向する空間内に、一方及び他方の電極が
対向する複数個のチップ型コンデンサを設けることによ
って、課題が解決される。なお、これらのチップ型コン
デンサは、セラミックコンデンサであり、チップの厚さ
方向の非電極面が互いに隣接し合うように整列配置さ
れ、両電極面を第１及び第３の板状導体の表面にそれぞ
れ接続される。

【００１９】一般に、ＧＴＯサイリスタにおいては、ア
ノード主電流Ｉ_Aとターンオフゲート電流Ｉ_GQの比であ
るターンオフゲインＧｏ＝Ｉ_A／Ｉ_GQ＝１としてスナバ
レスにした場合、主電流の遮断能力はゲート電流上昇率
ｄig／ｄｔの大きさで決定され、また、ターンオンの場
合も、ターンオン損失はゲート電流上昇率ｄig／ｄｔの
大きさで決定される。一方、ＧＴＯサイリスタのゲート
・カソード間自体に存在するＧＴＯサイリスタパッケー
ジの内部インダクタンス、ゲートとゲートドライブ回路
との間のインダクタンス及びゲートドライブ回路のイン
ダクタンスを合計したものを合計インダクタンスＬgkと
すると、ゲート電流上昇率ｄig／ｄｔは、ＧＴＯサイリ
スタのゲート・カソード間に接続される回路とＧＴＯサ
イリスタ自体のゲート−カソード回路に存在する合計イ
ンダクタンスＬgkとの比Ｖgk／Ｌgkで決定される。

【００２０】このため、ゲート電流上昇率ｄig／ｄｔを
大きくするには、ゲート電圧Ｖgkを大きくするか、或い
は、合計インダクタンスＬgkを小さくする必要がある。
しかしながら、ゲート電圧Ｖgkを大きくすると、ゲート
ドライブ回路の構成を複雑化させたり消費電力を増大さ
せることになる。そこで、この発明では、ＧＴＯサイリ
スタのゲート・カソード間にスイッチング素子に直列接
続されるコンデンサとして、従来使用されてきたアルミ
ニウム電解コンデンサに代えて、チップ型セラミックコ
ンデンサのような、両電極をチップの両端部に備えるチ
ップ型コンデンサを多数用い、さらに、フレキシブルで
幅広の板状の２枚の導体（第２及び第３の導体）を薄い
絶縁層を介して設け、これらのチップ型コンデンサを、
チップの厚さ方向の非電極面が互いに隣接するように並
置され両導体間にサンドウィッチ状に挟まれた状態で、
両導体に取り付けるようにしている。

【００２１】つまり、この発明においては、セラミック
コンデンサ等のチップ型コンデンサは等価直流抵抗値及
びインダクタンスが小さく、また、コンデンサの両端子
面に接続される２枚の導体も薄い絶縁層を介して極く狭
い間隔で対向しているためインダクタンスが非常に小さ
いので、ＧＴＯサイリスタのゲート・カソード間の回路
インダクタンスは大幅に低下される。従って、合計イン
ダクタンスＬgkを大幅に低下させ、非常に大きいゲート
電流上昇率ｄig／ｄｔを得ることができる。

【００２２】また、これらの導体には銅板などの金属導
体板が使用されるが、このような導体板に連接されるセ
ラミックコンデンサ等のチップ型コンデンサは、このよ
うな金属導体に比べると膨張係数が相当小さくしかも脆
いため、ゲートドライブ装置の駆動時には、大きなター
ンオン／オフ電流がこれらの導体に通流して温度上昇が
生じ、壊われ易くなるという事態が憂慮される。しかし
ながら、この発明のコンデンサ及び導体の配置構造によ
ると、導体の熱膨張はコンデンサの隣接する非電極面間
で吸収されるので、導体との熱膨張差によるコンデンサ
の破損を防止することができる。

【００２３】また、この発明の別の特徴によると、コン
デンサに蓄積した電荷を用いてＧＴＯサイリスタのター
ンオン及びターンオフを行うＧＴＯサイリスタのゲート
ドライブ装置において、ＧＴＯサイリスタのカソードに
接続される第１の導体に一方の電極が接続されたターン
オン用コンデンサ、ＧＴＯサイリスタのゲートに接続さ
れる第２の導体とターンオン用コンデンサの他方の電極
に接続される第３の導体との間に、両主電極が接続され
るゲート電極付きのスイッチング素子、ＧＴＯサイリス
タのオン期間中に第２の導体を介してＧＴＯサイリスタ
のゲートに一定のゲート保持電流を流す保持電流供給手
段、及び、時定数要素を備えるスイッチング素子用ゲー
ト信号制御回路を具備し、このスイッチング素子用ゲー
ト信号制御回路は、ＧＴＯサイリスタのゲート電流がゲ
ート保持電流に達するまで指数関数的に減少するゲート
電圧をスイッチング素子のゲート電極に供給することに
よって、課題が解決される。

【００２４】つまり、この発明の別の特徴的構成に従え
ば、ターンオン回路のスイッチング用パワーＭＯＳＦＥ
Ｔのゲート信号電圧を指数関数的に減少するように制御
することによって、ターンオン回路に抵抗を挿入するこ
となく、ターンオン当初に高いピーク値を有し所望の時
間的変化で減少するターンオン電流をＧＴＯサイリスタ
のゲートに供給し、ターンオン時のゲート電流上昇率ｄ
ig／ｄｔを大きく増大させることができる。

【００２５】また、この発明の他の特徴によると、コン
デンサに蓄積した電荷を用いてＧＴＯサイリスタのター
ンオン及びターンオフを行うＧＴＯサイリスタ用ゲート
ドライブ装置において、ＧＴＯサイリスタのカソードに
接続される第１の導体に一方の電極が接続されたターン
オン用コンデンサ、ＧＴＯサイリスタのゲートに接続さ
れる第２の導体とターンオン用コンデンサの他方の電極
に接続される第３の導体との間に、両主電極が接続され
るゲート電極付きのスイッチング素子、及び、電源絶縁
用のスイッチングトランスを備える絶縁電源のコンデン
サ充電用整流回路を具備し、このスイッチングトランス
を高周波矩形波電圧で駆動し、その整流出力を第１及び
第３の導体を介して直接ターンオン用コンデンサに供給
することによって、課題が解決される。

【００２６】つまり、この発明の他の特徴的構成におい
ては、コンデンサ充電用整流回路のスイッチングトラン
スのリーケージインダクタンス及び高速スイッチング動
作を利用してトランス出力を整流した後、インダクタン
スや抵抗を挿入することなく、直接ターンオン用コンデ
ンサに与えることによって、オーバシュートや電力損失
がなく高速充電することができ、しかも、ターンオン用
ゲート回路の構成を非常に簡略化することができる。

【００２７】

【発明の実施の形態】以下、図面を参照しつつ、この発
明の好適な実施例を詳述する。先ず、この発明の一実施
例によるＧＴＯサイリスタのゲートドライブ装置の回路
構成を図３に示す。ＧＴＯサイリスタ１は、アノード電
極１ａ、カソード電極１ｋ及びゲート電極１ｇを備え、
アノード電極１ａ及びカソード電極１ｋが電力主回路に
直列に介挿接続され、カソード電極１ｋ及びゲート電極
１ｇはカソード及びゲート導体２，３を介してゲートド
ライブ回路４に接続される。このゲートドライブ回路４
は、主として、ターンオン回路５、ターンオフ回路６及
び電源回路７で構成され、電源回路７は、導体２の接地
電位０Ｖ〔ボルト〕を基準電位として、正及び負の出力
電圧を正及び負導体８，９上にそれぞれ印加する。

【００２８】ターンオン回路５は、スイッチング素子と
して並列接続された複数個（ｉ個；図示の例ではｉ＝
２）のパワーＭＯＳＦＥＴ素子Ｑ11〜Ｑ1iを備えてお
り、これらのソース電極Ｓ11〜Ｓ1iはゲート導体３に接
続され、ドレイン電極Ｄ11〜Ｄ1iは正導体８に接続され
る。カソード導体２と正導体８との間には、ターンオン
電荷を蓄積するためのターンオン用コンデンサとして機
能する複数個（ｍ個）のセラミックコンデンサＣ11〜Ｃ
1mが並列接続されている。また、ゲート導体３には図示
しない保持電流供給回路が接続され、サイリスタ１のオ
ン期間には、この保持電流供給回路から保持電流Ｉｈが
サイリスタゲート電極１ｇに供給される。

【００２９】パワーＭＯＳＦＥＴＱ11〜Ｑ1iのゲート電
極は、ＲＣ時定数回路ＴＣからゲート抵抗Ｒ11〜Ｒ1iを
介してゲート制御信号を受ける。この時定数回路ＴＣ
は、バイアス抵抗Ｒｂを有しターンオン指令信号Ｓonを
受けるＭＯＳＦＥＴスイッチ素子Ｑｔ、並びに、この素
子Ｑｔに直列接続される抵抗Ｒt1〜Ｒt3及びコンデンサ
Ｃｔを備える抵抗−コンデンサ回路で構成され、正導体
８からダイオードＤｆとを介して充電される平滑コンデ
ンサＣｆにより付勢される。

【００３０】ターンオフ回路６は、ターンオン回路５と
同様に、スイッチング素子として並列接続された複数個
（ｊ個；図示の例ではｊ＝１１）のパワーＭＯＳＦＥＴ
素子Ｑ21〜Ｑ2jを備えており、これらのソース電極Ｓ21
〜Ｓ2jは負導体９に接続され、ドレインＤ21〜Ｄ2jは導
体３に接続される。また、同じく、カソード導体２と負
導体９との間には、ターンオフ電荷を蓄積するためのタ
ーンオフ用コンデンサとして機能する複数個（ｎ個）の
セラミックコンデンサＣ21〜Ｃ2nが並列接続されてい
る。素子Ｑ11〜Ｑ1iのゲート電極は、ゲート抵抗Ｒ21〜
Ｒ2j及びバイアス抵抗Ｒ５を介してターンオフ指令信号
Ｓoff を受ける。

【００３１】電源回路７は、高周波矩形波電圧を一次巻
線に受ける電源絶縁用のスイッチングトランスＴhf、及
び、この高周波用スイッチングトランスＴhfの二次巻線
の両端に入力端子が接続されるダイオードＤ１〜Ｄ４か
らなる中間端子付き全波整流回路を備え、この全波整流
回路の正及び負の出力端子はそれぞれ正及び負導体８，
９に接続され、スイッチングトランスＴhfの二次巻線の
中間端子は、基準電位０Ｖのカソード導体２に接続され
る。また、スイッチングトランスＴhfのリーケージ（漏
洩）インダクタンスを高周波矩形波電圧の周波数とマッ
チングさせており、このリーケージインダクタンス及び
高速スイッチング動作を利用することによって、トラン
スＴhfの出力にインダクタンスや抵抗などの電流制限回
路要素を何ら付加することなく、正及び負導体８，９並
びにカソード導体２を介して適当なピーク電流値の整流
出力をコンデンサＣ11〜Ｃ1m，Ｃ21〜Ｃ2nに直接供給す
ることができる。

【００３２】次に、図４には、この発明の一実施例によ
るＧＴＯサイリスタのゲートドライブ装置の実装構造の
上面図が示され、図５（ａ）には、この実装構造を図４
の下側から見た概略的な側面図が示されている。ゲート
ドライブ回路４を実装するゲートドライブ装置を支持す
るための金属製の支持プレート１０は、一方側（図示左
側）にＧＴＯサイリスタ１が載置され、サイリスタ１の
カソード電極１ｋに接続されこれと同電位にされる。Ｇ
ＴＯサイリスタ１は、ゲート電極１ｇの外周リング部に
設けられた複数個（図示の例では１６個）の穴を挿通す
るネジ１１及びネジ取付けリング１２によりねじ留めさ
れる。このねじ留め部分は、図５（ａ）の下部左側に拡
大断面図が示されるように、ネジ１１・リング１２間
に、スプリングワッシャ１３、平ワッシャ１４、絶縁ブ
ッシュ１５、ゲート電極１ｇ、ラミネート板１６、金属
製（導電性）スペースリング（カラー）１７及び支持プ
レート１０を順次挟持して構成される。

【００３３】ラミネート板１６は、数十μｍ程度という
極く薄い厚さと所定の幅（図４で上下方向の長さ）と所
定の長さ（図４で左右方向の長さ）とを有する絶縁層１
６ｉの両面に、第１〜第４導体１６ａ〜１６ｄを接着し
たフレキシブルな板状体であり、これらの導体１６ａ〜
１６ｄは、例えば、数十〜百数十μｍ程度の厚さをもつ
銅等の金属製薄板で形成され、ラミネート板１６上面に
ほぼ全板幅にわたって設けられた第１導体１６ａは、ゲ
ート導体３を構成する。

【００３４】一方、ラミネート板１６の下面には、カソ
ード導体２の一部を構成する第２導体１６ｂ、正導体８
を構成し所定の幅を有する第３導体１６ｃ、及び、負導
体９を構成し所定の幅を有する第４導体１６ｄが互いに
離隔されて設けられ、第２導体１６ｂは、ラミネート板
１６下面左側のサイリスタ（ねじ留め部分）近傍の第１
領域に全板幅にわたって形成される。従って、第１導体
１６ａ（ゲート導体３）は、絶縁ブッシュ１４を介して
ＧＴＯサイリスタ１のゲート電極１ｇにネジ１１で締め
付けられてゲート電極１ｇに接続され、第２導体１６ｂ
（カソード導体２）は、カラー１６を介して支持プレー
ト１０にＧＴＯサイリスタ１のカソード電極１ｋに接続
される。

【００３５】この第２導体１６ｂの終端部（図示右端）
は、カソード導体２の他部を構成する第５導体１８に接
続される。第５導体１８は、例えば、数十〜百数十μｍ
程度の厚さをもつ銅等のフレキシブルな金属製薄板であ
り、支持プレート１０上に絶縁層１９を介して配設され
る。ラミネート板１６下面中央部の第２領域及び第３領
域には、第３及び第４導体１６ｂ，１６ｃが他の導体と
互いに離隔して形成され、これらの導体１６ｂ，１６ｃ
と第５導体１８との間には、それぞれ、ターンオン用及
びターンオフ用のチップ型セラミックコンデンサＣ11〜
Ｃ1m，Ｃ21〜Ｃ2nの両電極が接続される。

【００３６】図５（ｂ）には、これらのコンデンサの配
置接続状態を説明するための例として、ラミネート板１
６を除いて見た場合のターンオン用コンデンサの一部の
取付状態が斜視図で示されており、図６（ａ）及び図６
（ｂ）には、それぞれ、図４の切断面Ａ−Ａ’，Ｂ−
Ｂ’の下方からみたゲートドライブ装置のターンオン及
びターンオフ部の要部縦断面図が拡大されて示されてい
る。

【００３７】支持プレート１０上にシート状の絶縁層１
９を介して設けられた第５導体１８上には、それぞれ複
数のチップ型セラミックコンデンサＣ11〜Ｃ1m又はＣ21
〜Ｃ2nから成るターンオン／オフ用のコンデンサセット
（図では夫々２列）が、図示のように、チップの厚さ方
向の非電極面が互いに隣接し合うように配列され、対向
する両電極面を上下にして載置される。ターンオン用の
コンデンサセットＣ11〜Ｃ1mは、第３導体１６ｃと第５
導体１８とによりサンドウィッチ状に挟まれ、上下の電
極面は、導電性接着剤（半田）を介して夫々対応する導
体１６ｃ，１８に接続される。また、ターンオフ用のコ
ンデンサセットＣ21〜Ｃ2nは、第４導体１６ｄと第５導
体１８とによりサンドウィッチ状に挟まれ、同様に、両
電極面が導体１６ｄ，１８に接続される。なお、各セラ
ミックコンデンサは、内部に、両電極から非電極面に平
行に交互に対向するように突設された複数の荷電用極板
を備える。

【００３８】支持プレート１０の他方側（図示左側）に
は絶縁層１９を介してプリント基板２０が設けられ、こ
のプリント基板２０上には、ＭＯＳＦＥＴ素子Ｑ11〜Ｑ
1i，Ｑ21〜Ｑ2j、並びに、電源回路７、ターンオン／オ
フ制御用の回路、論理回路等の種々の制御回路（何れも
図示せず；図の更に右側）が搭載されている。このプリ
ント基板２０のサイリスタ側端部の上面にラミネート板
１６を連設し下面には第５導体１８が延在させて、第１
乃至第５導体１６ａ〜１６ｄを、プリント基板２０に形
成された導体路を介してこれらの制御回路に接続してい
る。

【００３９】ＭＯＳＦＥＴ素子Ｑ11〜Ｑ1i，Ｑ21〜Ｑ2j
については、ターンオン用素子Ｑ11〜Ｑ1iのソース電極
Ｓ11〜Ｓ1i及びターンオフ用素子Ｑ21〜Ｑ2jのドレイン
電極Ｄ11〜Ｄ1jは、何れも、ゲート導体３を構成する第
１導体１６ａに接続される。一方、ターンオン用素子Ｑ
11〜Ｑ1iのドレイン電極Ｄ11〜Ｄ1iは、正導体８を構成
する第３導体１６ｃに接続され、ターンオフ用素子Ｑ21
〜Ｑ2jのソース電極Ｓ11〜Ｓ1jは、負導体９を構成する
第４導体１６ｄに接続される。

【００４０】一般に、２枚の平板状導体に生ずる漂遊イ
ンダクタンス（ストレイインダクタンス）Ｌｓは、次式
（１）で表わすことができる：Ｌｓ〔μＨ〕＝ 1.26×ｄ×ｌ／ｗ ……（１）ここで、ｄ：中間絶縁層の厚さ〔ｍ〕、ｌ：導体の長さ〔ｍ〕、ｗ：導体の幅〔ｍ〕。

【００４１】この点からみると、この発明では、上記実
施例のように、ラミネート板１６の中間絶縁層１６ｉの
厚さを、例えば、５０μｍと極く薄く形成し、導体の幅
についても、ターンオン側で２０ｍｍ以上、ターンオフ
側で１１０ｍｍ以上とし、また、実効的な長さもほぼ数
十ｍｍとすることができるので、ＧＴＯサイリスタ１の
ゲート１ｇ・カソード１ｋ間に直列接続されるコンデン
サ・ＭＯＳＦＥＴ間の配線インダクタンスを、例えばｎ
Ｈ以下というような通常の計測手段では測定不能な低い
値にまで、大幅に低減することが可能になり、ターンオ
ン時やターンオフ時に大きなゲート電流上昇率を得るこ
とができる。

【００４２】また、ゲートドライブ装置の駆動時には、
第４及び第５導体１６ｄ，１８間に例えば３０００Ａ
（アンペア）以上という大きなターンオフ電流が流れ温
度が上昇することによって、これらの導体とセラミック
コンデンサとの間に熱膨張差が起っても、セラミックコ
ンデンサの隣接する非電極面間で熱膨張差を吸収するの
で、セラミックコンデンサの破損を未然に防止し、信頼
性を向上することができる。しかも、これらのセラミッ
クコンデンサは、第３及び第４導体１６ｃ，１６ｄと第
５導体１８との間に整列配置されコンパクトに収容され
るので、ゲートドライブ装置全体の小型化にも大きく寄
与する。

【００４３】さて、上述したようにターンオン時のピー
ク電流を流す際、ターンオン回路５内には抵抗がないの
で、大きなゲート電流上昇率とピーク電流が得られる
が、電源回路７の漂遊インダクタンスとターンオン用コ
ンデンサＣ11〜Ｃ1mの容量との間で発振回路が形成さ
れ、動作が不安定になるおそれがある。そこで、この発
明では、図３に示されるように、抵抗Ｒt1〜Ｒt3及びコ
ンデンサＣｔからなるＲＣ時定数回路ＴＣを採用し、Ｍ
ＯＳＦＥＴ素子Ｑ11〜Ｑ1iのゲート・ソース間電圧Ｖgs
を指数関数的に減少させて、ＭＯＳＦＥＴ素子Ｑ11〜Ｑ
1iのドレイン電流Ｉｄを時間的に変化する制御を行って
いる。

【００４４】図７（ａ）には、ＭＯＳＦＥＴ素子Ｑ11〜
Ｑ1iのドレイン電流Ｉｄ対ゲート・ソース間電圧Ｖgs特
性の一例（ドレイン・ソース間電圧Ｖds＝５Ｖ）が示さ
れ、図７（ｂ）には、時定数回路ＴＣによるゲート・ソ
ース間電圧Ｖgsの時間的変化の設計例が示されている。
具体的には、図３の回路に対して、次のような設計式が
得られる：Ｖgs ＝Ｖgs１＋（Ｖgs０−Ｖgs１）ｅｘｐ（−ｔ／τ） ……（２）ここで、Ｖgs０＝（Ｖtc−Ｖgk０）×Ｒt3／（Ｒt1＋Ｒt3） …（３）Ｖgs１＝（Ｖtc−Ｖgk１）×Ｒt3／（Ｒt1＋Ｒt2＋Ｒt3） …（４） τ ＝ＣｔＲt2×（Ｒt1＋Ｒt3）／（Ｒt1＋Ｒt2＋Ｒt3） …（５）Ｖgk０：ターンオン直後のＧＴＯサイリスタ１のゲート
・カソード間電圧Ｖgk１：ＧＴＯサイリスタ１のゲート電流Ｉｇが保持電
流Ｉｈまで低下した時のゲート・カソード間電圧Ｖtc ：時定数回路ＴＣへの印加電圧。

【００４５】例えば、Ｖtc＝18.3Ｖ、Ｖgk０＝Ｖgk１＝
0.8Ｖ、Ｃｔ＝ 0.2μＦ、Ｒt1＝27Ω、Ｒt2＝ 220Ω、
Ｒt3＝51Ωとすると、Ｖgs０＝10Ｖ、Ｖgs１＝ 3Ｖ、τ
＝11.5μｓとなり、図７（ｂ）に示されるようなＭＯＳ
ＦＥＴ素子Ｑ11〜Ｑ1iのゲート電圧変化が得られ、図７
（ａ）のＩｄ対Ｖgs特性を用いてドレイン電流Ｉｄの時
間的変化を求めることができる。

【００４６】この場合、ドレイン電流Ｉｄがゼロになる
以前に、ＭＯＳＦＥＴスイッチ素子Ｑｔのゲートに与え
られているターンオン信号Ｓonをオフにすると、ドレイ
ン電流Ｉｄが急減し、回路の漂遊インダクタンスのため
にスパイク電圧が発生するおそれがあるので、ドレイン
電流Ｉｄがゼロになってからターンオン信号Ｓonをオフ
にする必要がある。

【００４７】また、この発明では、図３に示されるよう
に、高周波用スイッチングトランスＴhfの出力を整流ダ
イオードＤ１，Ｄ２で整流した後、直接、ターンオン用
コンデンサＣ11〜Ｃ1mに供給している。つまり、トラン
スＴhfのリーケージインダクタンスと高周波矩形波によ
る高速スイッチング作用を利用することによって、従来
これらのコンデンサとの間に介挿していた平滑用インダ
クタンスや電流制限用抵抗を廃止して、コンデンサＣ11
〜Ｃ1mの高速充電を図っている。図８には、その原理が
示されている。

【００４８】図８（ａ）は、図３の電源回路７・ターン
オン回路５間の等価回路を示し、例えば、トランスＴhf
のリーケージインダクタンスｌ１＝ｌ２＝ 1.4μＨ、内
部抵抗ｒ１＝ｒ２＝0.06Ωであり、コンデンサＣ11〜Ｃ
1mの総合容量は 200μＦである。図８（ｂ）は、トラン
スＴhfの二次側内部起電力Ｖt1，Ｖt2の波形を示し、例
えば、この起電力の繰返し周波数ｆｒは80ｋＨｚ、ピー
ク値は±20Ｖである。また、図８（ｃ）は、例示された
これらの数値条件の下で、コンデンサＣ11〜Ｃ1mを０Ｖ
から充電する場合の各ダイオードＤ１，Ｄ２の整流出力
電流ｉ１，ｉ２を示している。

【００４９】すなわち、各ダイオード出力電流ｉ１，ｉ
２は、図８（ｃ）に示されるように、ピークが指数関数
的に減少する三角波形となり（立下りはダイオードＤ
１，Ｄ２の逆回復電流による）、トランスＴhfの外部に
インダクタンスや抵抗素子を挿入しなくても、トランス
Ｔhfの内部起電力Ｖt1，Ｖt2、リーケージインダクタン
スｌ１，ｌ２及びチョッピング周波数ｆｒによって、一
定値以下に抑えられる。従って、コンデンサＣ11〜Ｃ1m
は、オーバシュートすることなく、なだらかに指数関数
的に充電される。

【００５０】次に、図９には、上述の例のように 200μ
ＦのコンデンサＣ11〜Ｃ1mを使用した場合、ＧＴＯサイ
リスタ１のオン動作開始から34μｓが経過するまでの回
路各部の実測波形例が示されている。即ち、図９（ａ）
はＭＯＳＦＥＴ素子Ｑ11〜Ｑ1iのゲート・ソース間電圧
Ｖgs及びＧＴＯサイリスタ１のゲート・カソード間電圧
（ゲート電圧）Ｖgkを、図９（ｂ）はＭＯＳＦＥＴ素子
Ｑ11〜Ｑ1iのドレイン電流Ｉｄを、そして、図９（ｃ）
はターンオン回路５への入力電圧Ｖｉを、それぞれ示
す。なお、図９（ａ）において、波形“Ｖgs＋Ｖgk”の
電圧値から波形“Ｖgk”の電圧値を差し引いた値で表わ
される電圧Ｖgsのピーク値が 8.5Ｖ程度になっているの
は、ＧＴＯサイリスタ１のオフ状態でのゲート電圧Ｖgk
＝−20Ｖから立ち上がっているためであり、また、漂遊
インダクタンスによるヒゲがゲート電圧Ｖgkのピーク点
に発生している。

【００５１】また、図１０には、同様の条件で、ＧＴＯ
サイリスタ１を 200μｓ幅でオン動作させ1300μｓ幅で
オフ動作させた場合のオン開始から２ｍｓが経過するま
での回路各部の実測波形例が示されている。即ち、図１
０（ａ）は電圧Ｖgs，Ｖgkを、図１０（ｂ）はＭＯＳＦ
ＥＴ素子Ｑ11〜Ｑ1iのドレイン電流Ｉｄを、ＧＴＯサイ
リスタ１のゲート電圧Ｖgkを、図１０（ｃ）はターンオ
ン回路入力電圧Ｖｉをターンオン回路５への入力電圧
を、そして、図１０（ｄ）はターンオン回路５への入力
電流Ｉｉを、それぞれ表わし、所望の制御動作を実現し
ていることが確認された。

【００５２】

【発明の効果】以上説明したように、この発明による
と、ＧＣＴサイリスタを含む改良型ＧＴＯサイリスタの
ターンオン／オフ時にさらに大きいゲート電流上昇率が
得られ、これによって、スナバレスにした場合にもＧＴ
Ｏサイリスタのターンオフ時の遮断能力を増大し、ター
ンオン時の電力損失を減少し、また、ｄｉ／ｄｔ耐量を
向上し、さらに、高速の制御動作を可能にして多数のＧ
ＴＯサイリスタを容易に直列並列使用に供することがで
きる。また、ターンオン／オフ用のコンデンサとしてチ
ップ型のセラミックコンデンサを使用し、ターンオン回
路のコンデンサに直列に挿入されていた平滑用インダク
タンスや電流制限用抵抗などの回路素子を用いないよう
にしたこと等によって、ゲートドライブ装置の小型化及
び信頼性向上を図り、消費電力を低減し、スイッチング
周波数を高める等の優れた効果を奏することができる。

【図面の簡単な説明】

【図１】図１（ａ）及び図１（ｂ）は、それぞれ、従来
型ＧＴＯサイリスタＴＨ及び改良型ＧＴＯサイリスタ
（ＧＣＴサイリスタ）ＧＴについて、回路各部のインダ
クタンス成分を等価的に表わした従来のターンオフ・ゲ
ート回路を示し、図１（ｃ）は、ＧＣＴサイリスタＧＴ
の従来のゲートドライブ回路を簡略化して示す。

【図２】図２は、従来技術によるゲートドライブ装置の
実装構造を示す。

【図３】図３は、この発明の一実施例によるゲートドラ
イブ装置の回路構成を示す。

【図４】図４は、この発明の一実施例によるゲートドラ
イブ装置の実装構造の上面図である。

【図５】図５（ａ）は、上記実装構造の側面図であり、
図５（ｂ）は、上記実装構造におけるコンデンサの配置
接続状態を示す斜視図である。

【図６】図６（ａ）は、上記実装構造のターンオン部を
拡大した側断面図であり、図６（ｂ）は、同じく、ター
ンオフ部を拡大した側断面図である。

【図７】図７（ａ）は、ターンオン用スイッチング素子
のドレイン電流対ゲート・ソース間電圧特性の一例を示
し、図７（ｂ）は、時定数回路によるゲート・ソース間
電圧の時間的変化の設計例を示す。

【図８】図８（ａ）は、この発明の一実施例によるター
ンオン回路の等価回路を示し、図８（ｂ）は、スイッチ
ングトランスの二次側内部起電力波形を示し、図８
（ｃ）は、各ダイオードの整流出力電流を示す。

【図９】図９（ａ）はターンオン用スイッチング素子の
ゲート・ソース間電圧及びＧＴＯサイリスタのゲート・
カソード間電圧を例示し、図９（ｂ）はターンオン用ス
イッチング素子のドレイン電流を例示し、図９（ｃ）は
ターンオン回路入力電圧Ｖｉを例示するものである。

【図１０】図１０（ａ）は、ターンオン用スイッチング
素子のゲート・ソース間電圧及びＧＴＯサイリスタのゲ
ート・カソード間電圧の実測波形例を示し、図１０
（ｂ）はターンオン用スイッチング素子のドレイン電流
Ｉｄの実測波形例を示し、図１０（ｃ）は、ターンオン
回路入力電圧Ｖｉの実測波形例を示し、図１０（ｄ）は
ターンオン回路入力電流Ｉｉの実測波形例を示す。

【符号の説明】

１ＧＣＴサイリスタを含む改良型ＧＴＯサイリスタ、２サイリスタ１のカソード電極１ｋに接続されるカソ
ード導体（零電位）、３サイリスタ１のリング状ゲート電極１ｇに接続され
るゲート導体、４ターンオン回路５、ターンオフ回路６及び電源回路
７を備えるゲートドライブ回路、８，９正導体及び負導体、Ｑ11〜Ｑ1i ターンオン・スイッチング用パワーＭＯＳ
ＦＥＴ素子、Ｃ11〜Ｃ1m ターンオン用チップ型セラミックコンデン
サ、ＴＣ抵抗Ｒt1，Ｒt2，Ｒt3及びコンデンサＣｔから成
る時定数回路、Ｑｔターンオン信号Ｓonを受けるＭＯＳＦＥＴスイッ
チ、Ｑ21〜Ｑ2j ターンオフ信号Ｓoff を受けるターンオフ
・スイッチング用パワーＭＯＳＦＥＴ素子、Ｃ21〜Ｃ2n ターンオフ用チップ型セラミックコンデン
サ、Ｔhf 高周波矩形波電圧を受ける電源絶縁用スイッチン
グトランス、１０ゲートドライブ装置支持用の金属製支持プレート
（零電位）、１１，１２スプリングワッシャ１３、平ワッシャ１４
及び絶縁ブッシュ１５と共にネジ留め部材となるネジ及
び取付けリング、１６絶縁層１６ｉの上面に第１導体１６ａを備え、下
面に第２〜第４導体１６ｂ〜１６ｄを備えるフレキシブ
ルなラミネート板、１６ａゲート導体３を構成する第１導体、１６ｂカソード導体２の一部を構成する第２導体、１６ｃ正導体８を構成する第３導体、１６ｄ負導体９を構成する第４導体、１７金属製（導電性）スペースリング（カラー）、１８カソード導体２の他部を構成する第５導体、１９シート状絶縁層、２０プリント基板２０。

Claims

【特許請求の範囲】

【請求項１】コンデンサに蓄積した電荷を用いてＧＴＯ
サイリスタのターンオン及びターンオフを行うＧＴＯサ
イリスタのゲートドライブ装置において、ＧＴＯサイリ
スタのカソード及びゲートにそれぞれ接続される第１及
び第２の板状導体、第１の板状導体に一方の電極が接続
される複数個のチップ型コンデンサ、これらのチップ型
コンデンサの他方の電極に接続される第３の板状導体、
及び、第２及び第３の導体間に第１及び第２の主電極が
接続される複数個のスイッチング素子を具備し、第２及
び第３の板状導体は薄い絶縁層を介して対向しており、
複数個のチップ型コンデンサは、一方及び他方の電極が
チップの両端部に対向して設けられ、第１及び第３の板
状導体が対向する空間内に設けられることを特徴とする
ＧＴＯサイリスタのゲートドライブ装置。
【請求項２】複数個のチップ型コンデンサは、セラミッ
クコンデンサであり、チップの厚さ方向の非電極面が互
いに隣接し合うように整列配置され、両電極面が第１及
び第３の板状導体の表面にそれぞれ接続されることを特
徴とする請求項１に記載のＧＴＯサイリスタのゲートド
ライブ装置。
【請求項３】コンデンサに蓄積した電荷を用いてＧＴＯ
サイリスタのターンオン及びターンオフを行うＧＴＯサ
イリスタのゲートドライブ装置において、ＧＴＯサイリ
スタのカソードに接続される第１の導体に一方の電極が
接続されたターンオン用コンデンサ、ＧＴＯサイリスタ
のゲートに接続される第２の導体とターンオン用コンデ
ンサの他方の電極に接続される第３の導体との間に、両
主電極が接続されるゲート電極付きのスイッチング素
子、ＧＴＯサイリスタのオン期間中に第２の導体を介し
てＧＴＯサイリスタのゲートに一定のゲート保持電流を
流す保持電流供給手段、及び、時定数要素を備えるスイ
ッチング素子用ゲート信号制御回路を具備し、このスイ
ッチング素子用ゲート信号制御回路は、ＧＴＯサイリス
タのゲート電流がゲート保持電流に達するまで指数関数
的に減少するゲート電圧をスイッチング素子のゲート電
極に供給することを特徴とするＧＴＯサイリスタのゲー
トドライブ装置。
【請求項４】コンデンサに蓄積した電荷を用いてＧＴＯ
サイリスタのターンオン及びターンオフを行うＧＴＯサ
イリスタ用ゲートドライブ装置において、ＧＴＯサイリ
スタのカソードに接続される第１の導体に一方の電極が
接続されたターンオン用コンデンサ、ＧＴＯサイリスタ
のゲートに接続される第２の導体とターンオン用コンデ
ンサの他方の電極に接続される第３の導体との間に、両
主電極が接続されるゲート電極付きのスイッチング素
子、及び、電源絶縁用のスイッチングトランスを備える
絶縁電源のコンデンサ充電用整流回路を具備し、このス
イッチングトランスを高周波矩形波電圧で駆動し、その
整流出力を第１及び第３の導体を介して直接ターンオン
用コンデンサに供給することを特徴とするＧＴＯサイリ
スタのゲートドライブ装置。