JP4058989B2 - 絶縁ゲート型半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、金属酸化物絶縁ゲート型電界効果トランジスタ(MOSFET)等の絶縁ゲート型半導体装置の製造方法に関する。
【0002】
【従来の技術】
産業用パワースイッチ等に用いられるパワーデバイスとして、縦型の金属酸化物絶縁ゲート型電界効果トランジスタ(Metal Oxide Semiconductor Field Effect Transistor:MOSFET)が使用されている。縦型MOSFETは、半導体基板の表面側からプレーナ型拡散技術を用いて形成され、基板の厚み方向に主電流経路を持つ。
【0003】
図6に、従来のMOSFET101の構成を示す。また、図7に、このMOSFET101の平面図を示し、図6はAA線矢視断面を示す。図6に示すMOSFET101は、ドレイン領域102と、ドリフト領域103と、ボディ領域104と、ソース領域105と、を備える半導体基体106を備える。
【0004】
ドレイン領域102は、例えば、シリコン半導体基板からなるN型の半導体領域から構成され、半導体基体106の一面を構成する。ドレイン領域102上には、アルミニウム等からなるドレイン電極層107が形成されている。
【0005】
ドリフト領域103は、例えば、シリコン半導体基板上にエピタキシャル成長により形成された、ドレイン領域102よりも不純物濃度の低いN型半導体領域から構成される。ドリフト領域103は、半導体基体106の他面を構成する。
【0006】
ボディ領域104は、ドリフト領域103の表面領域に島状に形成され、P型の半導体領域から構成される。ボディ領域104は、所定間隔毎に複数配置され、単位素子活性領域(セル領域)を構成する。また、ソース領域105は、N型の半導体領域から構成され、ボディ領域104の表面領域に形成されている。
【0007】
図7を参照して、ボディ領域104はドリフト領域103内に格子状に配置され、X方向とY方向とで異なる間隔で配置されている。ボディ領域104は、略方形の平面形状を有する。ソース領域105は、帯状に、環状に露出している。環状のソース領域105の内側には、ボディ領域104が略方形に露出している。
【0008】
また、図6および図7に示すように、Y方向に配列されたボディ領域104の列の間には、P型の拡散領域からなる電界緩和領域108が形成されている。電界緩和領域108は、ボディ領域104のY方向の列に沿って、帯状に形成されている。電界緩和領域108は、後述するように、X方向に隣接するボディ領域104の間の電界を緩和し、電界集中を防ぐ機能を有する。
【0009】
図6を参照して、半導体基体102の他面上には、シリコン酸化膜等からなるゲート絶縁膜109を介して、ポリシリコン等からなる導体層110が形成されている。導体層110は、半導体基体106の他面のほぼ全体を覆うように設けられている。ゲート絶縁膜109と導体層110との上には絶縁膜111が形成されている。
【0010】
導体層110は、ゲート電極部112と、接続部113と、から構成されている。ゲート電極部112は、ソース領域105とドリフト領域103とに挟まれたボディ領域104(チャネル形成領域)と重なるように設けられている。
【0011】
接続部113は、各セルのゲート電極部112を電気的に接続する部分を構成し、導体層110のゲート電極部112以外の部分を指す。なお、ゲート電極部112と接続部113との間には、物理的な境界は存在しないことは勿論である。
【0012】
各ボディ領域104と重なる部分には、ゲート絶縁膜109と絶縁膜111とを貫通するソースコンタクト開口114が形成されている。ソースコンタクト開口114は、導体層110に設けられた開口110a(図7に点線にて示す)の内側を通る。ソースコンタクト開口114の内部には、ソース領域105の内周縁と、その内部のボディ領域104が露出している。ソースコンタクト開口114の内部には、それぞれ、アルミニウム等からなるソース電極層115が埋め込まれている。各セルのソース電極層115は、一体に形成され、Y方向に延伸するソースバスラインを構成する。
【0013】
また、絶縁膜111には、ゲートコンタクト開口116が形成されている。ゲートコンタクト開口116の内側には、導体層110の接続部113が露出している。ゲートコンタクト開口116は、ゲート電極層117が埋め込まれている。
【0014】
図7に示すように、ゲートコンタクト開口116は、Y方向に延伸する電界緩和領域108に所定間隔毎に形成され、各ゲートコンタクト開口116内に埋め込まれたゲート電極層117は、Y方向に延伸するゲートバスラインを構成する。ゲート電極層117(ゲートバスライン)への所定電圧の印加により、接続部113を介して、ゲート電極部112にゲート電圧が印加され、各ボディ領域104にチャネル(反転領域)が形成される。
【0015】
ここで、ゲート電極層117(ゲートバスライン)の下方のドリフト領域103には、ボディ領域104を設けることはできない。隣接するボディ領域104の間隔が大きすぎ、また、X方向とY方向とで配置間隔が異なると、間隔が大きい部分で電界集中が起きやすく、耐圧が低下する。電界緩和領域108は、このようなP型拡散領域の「ぬけ」を補い、耐圧を向上させるために設けられている。
【0016】
すなわち、好適には、電界緩和領域108は、そのボディ領域104までの距離bが、隣接するボディ領域104同士の距離aと等しくなるように設けられている。また、電界緩和領域108は、ボディ領域104とほぼ等しい拡散深さで形成されている。このように、ゲートバスライン下のドリフト領域103を電界緩和領域108で埋め、ボディ領域104間の間隔をX方向とY方向とでほぼ同一とすることにより、電界集中は防止され、耐圧の向上が図れる。
【0017】
上記構成のMOSFET101は、以下のように製造される。まず、N型のドリフト領域103と、これよりも不純物濃度の高いN型ドレイン領域102と、を備える半導体基体106を用意する。次いで、ドリフト領域103上に、シリコン酸化膜等からなる絶縁膜201を形成し、パターニングにより開口201aを形成する。次いで、絶縁膜201をマスクとして、ボロン等のP型不純物を開口201a内に選択的に導入し、図8(a)に示すようなP型拡散領域202を形成する。このP型拡散領域202は、上述した電界緩和領域108を構成する。
【0018】
次に、マスクとして用いた絶縁膜201をエッチングにより除去する。続いて、図8(b)に示すように、N型半導体領域103の表面領域に、シリコン酸化膜等からなる絶縁膜203を熱酸化等により形成する。この絶縁膜203は、上述したゲート絶縁膜109を構成する。
【0019】
次いで、形成した絶縁膜203上に、ポリシリコン等からなる導体層204を気相成長等により形成する。続いて、導体層204をパターニングして、図8(c)に示すように、開口204a(図7の開口110a)を形成する。
【0020】
次に、パターニングされた導体層204をマスクとして、ボロン等のN型不純物を開口204a内に選択的に導入する。これにより、図9(d)に示すような、P型拡散領域205が形成される。P型拡散領域205は、上述したボディ領域104を構成する。
【0021】
さらに、同じ拡散マスク(導体層204)を使用して、開口204a内に選択的にリン等のN型不純物を導入する。これにより、図9(e)に示すような、環状のN型拡散領域206が形成される。ここで、例えば、ボディ領域104の中央にレジストを設けることにより、環状の拡散領域206を形成することができる。このN型拡散領域206は、上述したソース領域105を構成する。
【0022】
次いで、絶縁膜203と導体層204との上に、シリコン酸化膜等からなる絶縁膜207を形成する。続いて、エッチングにより、図9(f)に示すように、絶縁膜203と絶縁膜207とを貫通するソースコンタクト開口114を形成するとともに、P型拡散領域上の導体層204に通じるゲートコンタクト開口116を形成する。
【0023】
次いで、半導体基体106の一面上に金属層208を形成し、パターニングする。これにより、ソースコンタクト開口114に埋め込まれたソース電極層115(ソースバスライン)と、ゲートコンタクト開口116に埋め込まれたゲート電極層117(ゲートバスライン)と、が形成される。さらに、半導体基体106の他面上のドレイン領域102上に金属層(ドレイン電極層107)を形成する。以上のようにして、図6に示すMOSFETが製造される。
【0024】
【発明が解決しようとする課題】
上記した、MOSFET101の製造工程では、電界緩和領域108と、ボディ領域104と、は、別の工程で、異なるマスク(絶縁膜203および導体層204)を用いて形成している。このため、電界緩和領域108とボディ領域104とを、実質的に同一の拡散深さおよび拡散濃度で形成することは難しい。また、マスク合わせの精度から、隣接するボディ領域104の間隔と、ボディ領域104と電界緩和領域108との間隔と、を等しくすることは難しい。
【0025】
このような、拡散深さの不均一や、配置間隔のばらつきは、特定領域への電界集中を発生させやすく、耐圧の低下を招来する。このように、従来のMOSFETには、ボディ領域と電界緩和領域とを別の工程で形成することから、電界緩和効果が十分に得られず、高耐圧などの高い信頼性が得られない、という問題があった。
【0026】
上記事情を鑑みて、本発明は、信頼性の高い絶縁ゲート型半導体装置の製造方法を提供することを目的とする。
また、本発明は、耐圧の高い絶縁ゲート型半導体装置の製造方法を提供することを目的とする。
【0027】
【課題を解決するための手段】
上記目的を達成するため、本発明の第1の観点にかかる絶縁ゲート型半導体装置の製造方法は、
半導体基体の一面に設けられた第1導電型の第1半導体領域上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に導体層を形成する工程と、
前記導体層をパターニングして、前記導体層を複数の列に隔てる帯状の第1の開口と、前記列にその延伸方向に沿って所定間隔毎に設けられた複数の第2の開口と、前記第1の開口の内側に突出する突出部と、を形成する導体層パターニング工程と、
前記導体層をマスクとして前記第1半導体領域に第2導電型の不純物を選択的に拡散させ、前記第1の開口と重なる第2半導体領域と、前記第2の開口と重なる第3半導体領域と、を同時に形成する不純物拡散工程と、
前記導体層をマスクとして、前記第3半導体領域内に第1導電型の不純物を選択的に拡散させ、第4半導体領域を形成する工程と、
前記一面上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜をパターニングして、その底に前記突出部が露出するコンタクト開口を形成する工程と、
前記コンタクト開口を介して前記突出部と接触する電極層を形成する電極層形成工程と、
を備える、ことを特徴とする。
【0033】
上記方法において、前記導体層パターニング工程では、例えば、前記第1の開口と前記第2の開口との間隔を、前記列方向の前記第2の開口同士の間隔と、略同一の大きさで形成する。
【0034】
上記方法において、前記導体層パターニング工程では、例えば、前記第2の開口を、前記列および前記行のいずれかに略平行な辺を有する略方形の平面形状に形成する。
【0035】
上記方法において、前記不純物拡散工程では、例えば、前記第2半導体領域は前記第1の開口の周囲で前記導体層と重なるように形成され、
前記導体層パターニング工程では、例えば、前記突出部を、前記導体層が前記第1の開口の周囲で前記第2半導体領域と重なる幅の2倍以下の幅を有する帯状に形成する。
【0036】
上記方法において、前記電極層形成工程では、例えば、前記電極層を、前記第2半導体領域に沿って延伸する帯状に形成する。
【0037】
【発明の実施の形態】
本発明の実施の形態にかかる絶縁ゲート型電界効果トランジスタの製造方法について、以下図面を参照して説明する。本実施の形態の絶縁ゲート型電界効果トランジスタは、MOS(Metal Oxide Semiconductor)型の電界効果トランジスタ(Field Effect Transistor:FET)を構成する。
【0038】
図1に、本実施の形態に係る電界効果トランジスタ(以下、MOSFET)11の断面構成を示す。図2は、その平面図を示し、図1は、図2のAA線矢視断面を示す。
【0039】
図1に示すように、本実施の形態のMOSFET11は、ドリフト領域12と、ドレイン領域13と、ボディ領域14と、ソース領域15と、電界緩和領域16と、を備えた半導体基体17を備える。
【0040】
ドリフト領域12は、N型のシリコン半導体基板から構成されている。なお、シリコン基板に限らず、ガリウム−ヒ素、ガリウム−窒素、シリコン−ゲルマニウム等の化合物半導体からなる基板であってもよい。ドリフト領域12は、半導体基体17の一面を構成する。
【0041】
ドレイン領域13は、N型のドリフト領域12の一面上に設けられている。ドレイン領域13は、ドリフト領域12と同一の導電型を有し、これよりも高い不純物濃度を有する。ドリフト領域12とドレイン領域13とには、その厚み方向にドレイン電流が流れる。ドレイン領域13は、N型のシリコン基板にN型の不純物を導入して、または、シリコン基板上に不純物を含むシリコン層をエピタキシャル成長させて形成される。半導体基体17の他面を構成するドレイン領域13の一面上には、アルミニウム、ニッケル、銅等からなるドレイン電極層18が形成されている。
【0042】
ボディ領域14は、ドリフト領域12の表面領域に形成され、P型の拡散領域から構成される。ボディ領域14と、これを包囲するドリフト領域12と、の界面には、PN接合が形成される。ボディ領域14は、スパッタリング等によりP型不純物を導入して形成される。ボディ領域14は、単位素子活性領域(セル領域)を構成する。
【0043】
ソース領域15は、ボディ領域14の表面領域に形成され、N型の拡散領域から構成されている。ソース領域15とボディ領域14との界面には、PN接合が形成される。ソース領域15は、N型の不純物をスパッタリング等によりN型不純物を導入することにより形成される。
【0044】
図2を参照して、ボディ領域14は、略方形の平面形状を有する。また、ソース領域15は、ボディ領域14の内側に、帯状の環状に形成されている。環状のソース領域15の内側にはボディ領域14が、略方形の平面形状で露出している。また、ソース領域15の外側のボディ領域14は、後述するように、チャネル形成領域を構成する。
【0045】
図2に示すように、セルを構成するボディ領域14はドリフト領域12内に複数設けられ、格子状に配置されている。ボディ領域14は、そのX方向およびY方向の辺が、隣接する他のボディ領域14の辺と略平行となるように配置されている。ボディ領域14は、X方向(行)とY方向(列)とで、それぞれ、異なる間隔で配置されている。
【0046】
図1を参照して、X方向に隣接するボディ領域14の間には、電界緩和領域16が形成されている。電界緩和領域16は、P型の不純物拡散によって形成されたP型拡散領域から構成される。後述するように、電界緩和領域16は、ボディ領域14と同一の不純物拡散工程で形成され、ボディ領域14と実質的に同一の拡散深さを有する。
【0047】
図2を参照して、電界緩和領域16は帯状の形状を有し、ボディ領域14の列の間をY方向に延伸して設けられている。電界緩和領域16は、略方形のボディ領域14のY方向に延びる辺と略平行に対向している。ここで、対向するボディ領域14と、電界緩和領域16との間の距離bは、Y方向に隣接するボディ領域14間の距離aとほぼ等しい大きさに設定されている。
【0048】
図1に戻り、半導体基体17の一面上には、シリコン酸化膜等からなるゲート絶縁膜19を介して、ポリシリコン等からなる導体層20が形成されている。導体層20は、半導体基体17の一面のほぼ全体にわたって形成されている。
【0049】
導体層20は、少なくとも、各セルのソース領域15とドリフト領域12とに挟まれたボディ領域14(チャネル形成領域)と重なるように設けられている。導体層は、ゲート電極として機能する。
【0050】
図3に、導体層20の平面図を示す。図3に示すように、導体層20は、帯状の第1の開口20aと、略方形の第2の開口20bと、を備える。第1の開口20aはY方向に延伸して形成されている。複数の第1の開口20aによって、導体層20はY方向に延伸する複数の列に分離され、各列には第2の開口20bが所定間隔毎に形成されている。なお、第1の開口20aによって隔てられた導体層20の列は、各列毎に電気的に分離されていてもよく、または、半導体基体17の端部において接続されていても良い。
【0051】
第1の開口20aは、帯状の電界緩和領域16と重なるように形成されている。後述するように、電界緩和領域16は、導体層20をマスクとして、第1の開口20a内に選択的にP型不純物を拡散することにより形成される。このため、電界緩和領域16の外周縁は、第1の開口20aの周囲の導体層20と、横方向に拡散した幅fだけ重なって形成されている。
【0052】
また、第2の開口20bは、ボディ領域14と重なる位置に形成されている。後述するように、ボディ領域14は、導体層20をマスクとして、第2の開口20b内に選択的にP型不純物を拡散することにより形成される。このボディ領域14の形成は、上述した電界緩和領域16の形成と同一の工程で形成される。このため、ボディ領域14の外周縁は、第2の開口20bの周囲の導体層20と、横方向に拡散した分だけ重なって形成されている。
【0053】
Y方向に隣接する第2の開口20b同士の間隔cと、第1の開口20aと第2の開口20bとの間隔dと、は、ほぼ同一に設定されている。このように構成された導体層20を拡散マスクとして用いることにより、上述したように隣接するボディ領域14同士の間隔aと、ボディ領域14と電界緩和領域16との間隔bと、は、ほぼ等しいものとなる。
【0054】
ここで、ボディ領域14と、電界緩和領域16と、は、同一の拡散マスク(導体層20)を使用して、同一の工程で形成されることから、マスク合わせに基づく誤差は存在しない。従って、ボディ領域14領域同士の間隔aと、ボディ領域14と電界緩和領域16との間隔bと、は、高い精度で一致する。また、同一の拡散工程で形成することから、上述したように、ボディ領域14と、電界緩和領域16と、は、ほぼ同一の拡散深さで形成される。
【0055】
また、導体層20には、第1の開口20a内に突出するコンタクト部20cが形成されている。コンタクト部20cは、帯状に形成されており、例えば、導体層20の各列から略垂直に突出している。コンタクト部20cは、各セルのソース領域15の内側のボディ領域14とほぼ同じY方向位置に配置されている。また、例えば、コンタクト部20cは、導体層20の列の両側に所定間隔毎に交互に設けられている。
【0056】
ここで、コンタクト部20cの幅eは、第1の開口20aの周囲の導体層20が電界緩和領域16と重なる幅fの、2倍以下に設定されている。すなわち、第1の開口20a内に不純物を拡散させた際に、コンタクト部20cの下方のドリフト領域12の表面領域においても十分に不純物拡散領域が形成される。これにより、切れ目のない、帯状の電界緩和領域16が形成される。
【0057】
図1を参照して、ゲート絶縁膜19および導体層20の上には、シリコン酸化膜等からなる絶縁膜21が形成されている。各ボディ領域14と重なる位置には、ゲート絶縁膜19と導体層20と絶縁膜21とを貫通するソースコンタクト開口21aが形成されている。ソースコンタクト開口21aの底には、ソース領域15の内周縁と、その内側のボディ領域14と、が露出している。
【0058】
ソースコンタクト開口21aには、アルミニウム、ニッケル、銅等からなるソース電極層22が埋め込まれ、ソース電極はソースコンタクト開口21a内でソース領域15と接触している。各ソース電極層22は、Y方向に一体に構成され、ソースバスライン22Lを構成する。なお、各ソースバスライン22Lは、互いに電気的に接続され、例えば、その端部等で接続されていても良い。ソースバスライン22Lは外部電極に接続され、ソース電極層22を介してソース領域15にソース電流が供給される。
【0059】
図1および図2に示すように、絶縁膜21には、導体層20のコンタクト部20cと重なる位置に、ゲートコンタクト開口21bが形成されている。ゲートコンタクト開口21bの内部には、アルミニウム、ニッケル、銅等からなるゲート電極層23が埋め込まれている。各ゲート電極層23は、Y方向に一体に形成され、ゲートバスライン23Lを構成する。各ゲートバスライン23Lは、互いに電気的に接続され、例えば、その端部において接続されている。ゲートバスライン23Lは、外部電極に接続され、導体層20には所定の電圧が印加される。
【0060】
導体層20へのゲート電圧に印加により、導体層20下のボディ領域14に反転層(チャネル)が形成される。チャネルを介して、ソース領域15とドリフト領域12との間に電流が流れる。電流は、さらにドレイン領域13を通ってドレイン電極層18から外部に流れる。このようにして、本実施の形態のMOSFET11はいわゆる縦型MOSFETを構成する。
【0061】
以上のように構成されたMOSFET11において、電界緩和領域16は、ゲートバスライン23Lの下方における電界集中を防止するために設けられている。すなわち、上記のような電界緩和領域16が設けられていない場合には、X方向とY方向とで隣接するボディ領域14の間隔が異なったものとなる。このようなボディ領域14間の間隔が局所的に異なる部分では、MOSFET11の動作時に電界集中が発生しやすい。従って、この場合、ゲートバスライン23Lの下方において、電界集中が発生しやすく、高い耐圧が得られない。
【0062】
しかし、図1に示すように、ゲートバスライン23Lの下に電界緩和領域16を設けた構成では、ボディ領域14の周囲には、ボディ領域14または電界緩和領域16のいずれかのP型拡散領域がほぼ等距離に存在する。このため、特定の領域、特に、ゲートバスライン23Lの下方における電界集中は防止され、高い耐圧が得られる。
【0063】
また、本実施の形態において、電界緩和領域16は、ボディ領域14と同一の拡散工程で、同一の拡散マスク(導体層20)を用いて形成される。このため、マスク合わせに基づく誤差等が無いことから、電界緩和領域16とボディ領域14との距離bを、隣接するボディ領域14間の距離aと、高い精度で一致させることができる。さらに、電界緩和領域16と、ボディ領域14と、を、同一の拡散深さで形成することができる。これにより、電界緩和領域16の電界緩和効果を一層向上させることができ、高いレベルで電界集中が防がれた、耐圧の高いMOSFET11が得られる。
【0064】
以下、上記MOSFET11の製造方法について、図4(a)〜(c)および図5(d)〜5(e)を参照して説明する。なお、以下に示す工程は一例であり、同様の結果物が得られる方法であれば、どのようなものであってもよい。
【0065】
まず、一面に相対的に不純物濃度の低いN型半導体領域30と、他面に相対的に不純物濃度の高いN+型半導体領域31と、を備える半導体基体32を用意する。半導体基体32は、例えば、N型のシリコン半導体基板にN型不純物を拡散して、あるいは、N型のシリコン半導体基板上にN型の不純物を含むシリコン層をエピタキシャル成長させて形成される。なお、N型の半導体領域30は上述したドリフト領域12を構成し、N+型の半導体領域31は上述したドレイン領域13を構成する。
【0066】
用意した半導体基体32の一面上に、図4(a)に示すように、シリコン酸化膜等からなる第1の絶縁膜33を、例えば、熱酸化により形成する。第1の絶縁膜33は、上述したゲート絶縁膜19を構成する。
【0067】
次いで、第1の絶縁膜33上に、ポリシリコン等からなる導体層20を気相成長法等により形成する。さらに、形成した導体層20をエッチングして、図4(b)に示すように、第1の開口20aと、第2の開口20bと、を形成する。なお、エッチング後のポリシリコン層は、図3に示すような平面形状を有し、第1の開口20aに突出するコンタクト部20cが形成される。
【0068】
次いで、上記のようにパターニングされた導体層20をマスクとして、ドリフト領域12内にボロン等のP型不純物を拡散させる。これにより、図4(c)に示すような、第1の開口20aと第2の開口20bとからそれぞれ露出する第1のP型拡散領域34と、第2のP型拡散領域35と、を構成する。第1および第2のP型拡散領域34、35は、上述した電界緩和領域16と、ボディ領域14と、をそれぞれ構成する。勿論、第1および第2のP型拡散領域34、35は、実質的に同一の拡散深さを有する。
【0069】
また、横方向の拡散により、第1および第2のP型拡散領域35の周縁は、マスクとしての導体層20の第1および第2の開口20bの周囲と重なって形成される。ここで、コンタクト部20cの幅は、この横方向の拡散幅の2倍以下に設定されており、コンタクト部20cの下方においても、P型拡散領域が切れ目なく連続的に形成される。
【0070】
次いで、再び導体層20をマスクとして、第2の開口20bを介して、N型の不純物を第2のP型拡散領域35内に拡散させる。このとき、不純物拡散は、例えば、第1の開口20a内と、第2の開口20b内の中央には、レジストを形成した状態で行われる。こうして、第2のP型拡散領域35内に環状のN型拡散領域36が形成される。N型拡散領域36は、上述したソース領域15を構成する。
なお、導体層20をマスクとした上記不純物導入により、導体層20にも不純物が導入され、導電性が高められる。
【0071】
続いて、導体層20が形成された半導体基体32の一面上に、シリコン酸化膜等からなる第2の絶縁膜37を気相成長等により形成する。次いで、第1の絶縁膜33と第2の絶縁膜37をエッチングして、図5(d)に示すように、ソースコンタクト開口21aと、ゲートコンタクト開口21bと、を形成する。上述したように、ソースコンタクト開口21aの底には環状のN型拡散領域36(ソース領域15)と、P型拡散領域(ボディ領域14)と、が露出している。また、ゲートコンタクト開口21bの底には、導体層20のコンタクト部20cが露出している。
【0072】
続いて、半導体基体32の一面上に、アルミニウム、ニッケル、銅等からなる金属層を形成する。その後、金属層をエッチングして、ソースコンタクト開口21aを介してソース領域15と接触するソースバスライン22Lと、ゲートコンタクト開口21bを介してコンタクト部20cと接触するゲートバスライン23Lと、を形成する。さらに、半導体基体32の他面上に、アルミニウム、ニッケル、同等からなる金属層を形成する。金属層は、上述したドレイン電極層18を構成する。以上で、図5(e)に示すMOSFET11が形成される。
【0073】
以上説明したように、本実施の形態では、ゲートバスライン23Lの下の電界緩和領域16を、ゲート電極を構成する導体層20をマスクとして、同一の不純物拡散工程で形成している。これにより、マスク合わせの誤差を除き、ボディ領域14と電界緩和領域16とを高精度に配列されることができ、また、これらを実質的に同一の拡散深さで形成することができる。
【0074】
詳細には、導体層20に帯状の第1の開口20aと、略方形の第2の開口20bと、を所定間隔で形成することにより、隣接するボディ領域14同士の間隔aと、ボディ領域14と電界緩和領域16との間隔bと、が略同一に高精度に形成することができる。この構成では、格子状に配列されたボディ領域14の周囲には、それぞれP型の拡散領域(ボディ領域14または電界緩和領域16)が、略同一の距離に高精度で設けられている。このように構成されたMOSFET11においては、特定のボディ領域14の近傍における電界集中は高度に抑制され、高耐圧等の信頼性の向上が図られる。
【0075】
本発明は、上記実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記実施の形態の変形態様について、説明する。
【0076】
上記実施の形態では、コンタクト部20cは各セルのソース領域15の内側のボディ領域14とほぼ同じY方向位置に配置するものとした。しかし、コンタクト部20cを設ける位置は、上記のものに限られず、隣接するボディ領域14の間のY方向位置に配置するなど、どのように配置してもよい。また、コンタクト部20cの形状も帯状に限らず、どのように形成されても良い。
【0077】
上記実施の形態では、ボディ領域14は、略方形の平面形状を有する構成とした。しかし、ボディ領域14の形状は、方形に限らず、多角形、円形等の他の形状であってもよい。また、ボディ領域14が構成するセルは、ストライプ状であってもよい。
【0078】
上記実施の形態では、N型のシリコン半導体基板を用いるものとした。しかし、これに限らず、上記例とは逆の導電型の構成としてもよい。
【0079】
上記実施の形態では、本発明を縦型MOSFETに適用した例について説明した。しかし、本発明は、MOSFETに限らず、MISFET、絶縁ゲート型バイポーラトランジスタ等の、絶縁ゲートを有する他のいかなる半導体素子にも適用することができる。
【0080】
【発明の効果】
以上説明したように、本発明によれば、信頼性の高い絶縁ゲート型半導体装置の製造方法が提供される。
【図面の簡単な説明】
【図1】本発明の実施の形態にかかるMOSFETの断面構成を示す図である。
【図2】図1に示すMOSFETの平面図を示す。
【図3】図1に示す導体層の平面図を示す。
【図4】図1に示すMOSFETの製造工程を示す図である。
【図5】図1に示すMOSFETの製造工程を示す図である。
【図6】従来のMOSFETの断面構成を示す図である。
【図7】図6に示すMOSFETの平面図を示す。
【図8】図6に示すMOSFETの製造工程を示す図である。
【図9】図6に示すMOSFETの製造工程を示す図である。
【符号の説明】
11 MOSFET
12 ドリフト領域
13 ドレイン領域
14 ボディ領域
15 ソース領域
16 電界緩和領域
17 半導体基体
19 ゲート絶縁膜
20 導体層
20a 第1の開口
20b 第2の開口
20c コンタクト部
23L ゲートバスライン
Claims (5)
- 半導体基体の一面に設けられた第1導電型の第1半導体領域上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に導体層を形成する工程と、
前記導体層をパターニングして、前記導体層を複数の列に隔てる帯状の第1の開口と、前記列にその延伸方向に沿って所定間隔毎に設けられた複数の第2の開口と、前記第1の開口の内側に突出する突出部と、を形成する導体層パターニング工程と、
前記導体層をマスクとして前記第1半導体領域に第2導電型の不純物を選択的に拡散させ、前記第1の開口と重なる第2半導体領域と、前記第2の開口と重なる第3半導体領域と、を同時に形成する不純物拡散工程と、
前記導体層をマスクとして、前記第3半導体領域内に第1導電型の不純物を選択的に拡散させ、第4半導体領域を形成する工程と、
前記一面上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜をパターニングして、その底に前記突出部が露出するコンタクト開口を形成する工程と、
前記コンタクト開口を介して前記突出部と接触する電極層を形成する電極層形成工程と、
を備える、ことを特徴とする絶縁ゲート型半導体装置の製造方法。 - 前記導体層パターニング工程では、前記第1の開口と前記第2の開口との間隔を、前記列方向の前記第2の開口同士の間隔と、略同一の大きさで形成する、ことを特徴とする請求項1に記載の絶縁ゲート型半導体装置の製造方法。
- 前記導体層パターニング工程では、前記第2の開口を、前記列および前記行のいずれかに略平行な辺を有する略方形の平面形状に形成する、ことを特徴とする請求項1または2に記載の絶縁ゲート型半導体装置の製造方法。
- 前記不純物拡散工程では、前記第2半導体領域は前記第1の開口の周囲で前記導体層と重なるように形成され、
前記導体層パターニング工程では、前記突出部を、前記導体層が前記第1の開口の周囲で前記第2半導体領域と重なる幅の2倍以下の幅を有する帯状に形成する、ことを特徴とする請求項1乃至3のいずれか1項に記載の絶縁ゲート型半導体装置の製造方法。 - 前記電極層形成工程では、前記電極層を、前記第2半導体領域に沿って延伸する帯状に形成する、ことを特徴とする請求項1乃至4のいずれか1項に記載の絶縁ゲート型半導体装置の製造方法。
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