本発明は、主データDtと、ヘッダ部分を示すSYNCパターンと前記主データDtの設定情報を示すビットパターンを有するTMCCとから構成される信号構成の伝送信号を送信する送信装置および伝送装置および受信装置に関する。
近年、デジタル伝送の変調方式としてOFDM変調が用いられ始めている。OFDM変調は、多数のキャリアを用いた伝送であり、主データの他に補助データを送るTMCCと呼ばれるキャリアを持つ。
主データとは、映像や音声信号であり、主データをMPEG処理で圧縮したトランスポートストリーム(以後TSと呼ぶ)のことである。数年前はアナログFMによる方法で映像や音声を伝送していた。アナログFMは、受信電界レベルによって映像や音声のSNが変化する。電界レベルの変化が激しいマラソン等の移動伝送においては、中継された映像は、ノイズや乱れの多い品位の低い信号となり易かった。OFDM等のデジタル伝送は、情報をデジタル化し、かつ、エラー訂正処理を併用する。そのため、受信電界レベルが変化する状態でも、エラー訂正が働く範囲であれば、同一品位の映像を中継伝送できる。
電界レベルが限界値を下回る状態にまで低下するとエラー訂正不能となり、画像伝送も不可能となる。この限界値は、伝送するデータ量と相反する関係にある。伝送量60Mbpsと多い、64QAM、畳み込み訂正5/6モードであれば、限界CNは22dB程度であり、受信電界の限界は約−75dBm以上が必要になる。伝送量12Mbpsと小さい、QPSK、畳み込み訂正1/2モードであれば、限界CNは6dB程度であり、受信電界の限界は約−89dBm以上で映像を伝送できる。なお、伝送レートが低い場合は、MPEG処理にて圧縮率を高める結果、画質が低下する現象も生じる。
映像伝送する環境は、伝送距離や移動もしくは固定であるかによって、様々に変化する。使用ユーザは、伝送する環境に応じて、伝送量を重視したり、伝送限界を重視するかを決心し、設定モードを決定する。
デジタルFPU(フィールド ピックアップ ユニット)は、このような要求に応じるため、例えば、64QAM、32QAM、16QAM、QPSKと4種の変調設定を持つ。また、エラー訂正の強さに関連する畳み込み比率も、例えば、なし、5/6、3/4、2/3、1/2等の5種の訂正設定を持つ。
このモードは、送信側と受信側とで、同一に設定する必要がある。なお、これらの送信側設定は、受信側に送れば、受信側の自動設定も可能となり、復調のモードを逐一設定する操作が不要となる。この設定を手動でなく自動設定させるための、補助データをTMCCキャリアと呼ぶキャリアを用いて伝送する。全てにおいて、基本となるモードに関する情報であるため、伝送耐力の高いBPSK変調されて伝送される。受信側はTMCCキャリアの復調を行い、主データの設定モードを求め、主データ受信部の設定モードを設定する。この機能を用いれば、送信側の設定を変更すればそれのみで、受信側のモード状態を自動的に変更設定できる。
なお、上記64QAM〜QPSK、エラー訂正等の概要を記載した参照資料としては、映像情報メディア学会誌(Vol.52 No11 1988)のP32〜36等(非特許文献1)がある。
また、エネルギー拡散をしたり、伝送内容を第3者に秘匿するため、スクランブル(以下SCLという)処理が必要なケースがある。SCLは送信側と受信側とで、同一なSCLパターンでデータを正反転させて行う。受信側は、送信側でのSCLパターン開始点と、同タイミングでSCLパターンを発生させ反正転を行いオリジナルのデータに戻す。
送信側で、この開始点の目印として13056ビット毎にB8h等と定めた特定ワードを入れておく。受信側は、この目印を、13056ビット周期で現れるB8hを捜すことで、把握できる。
しかしながら、伝送路が一旦断すると、受信側はSCLの目印B8hを見失う。その後、伝送路が正常に戻りSCLされたデータDrsが正常に出力されても、13056ビット毎にある目印であるB8hを検出できるまで、正常な逆SCLは行えない。
また、B8hはデータストリーム中において、唯一なコードではない。従って、ABh、80h等のコードが偶然並ぶと、その偶然並んだA「B8」0hを誤認する。
さらに、伝送路が完璧であれば上記リトライを繰り返すうちに正しいB8hを再発見できる。しかし、伝送路の状態が完璧でなくデータ中にエラーが残留している場合、目印であるB8hのコード値が1ビット違いのB9h等となるケースもしばしば現れる。この場合、13056ビット周期で存在しないため、SCLの目印と判断せず目印検出が大幅に遅れるケースもある。
図22に、従来の映像信号の伝送を行う伝送装置の構成を示す。送信側の送信装置において、映像信号入力は、MPEG−ENC7Mに入力され圧縮データとなる。この圧縮データが主データとなる。変調モード等の伝送状態情報が補助データとなる。主データであるDataは、SCL器7によりスクランブルされたデータDtsとなる。
SCL器7は、Dataの204W(ワート゛)周期に存在するコード47hを47−DETで検出し、1/8器7−2で、47hの8回目を検出し、この位置を基準としたパルスをPN発生器7−4に送ってリセットし、SCL用特定のパターンを発生させ、このSCL用特定のパターンで入力Dataを反転するスクランブル処理を行い、B8h置換器7−5で、1/8器7−2の出力により、8回目の47hをB8hに置換した出力データDtsを作る。1Wは8ビットであるから、13056ビット毎にB8hが存在することになる。
データDtsは、主データ変調器1に入力され、例えば所定データ毎にマッピングされ伝送データDtとなる。伝送データDtを作成する条件である設定データは、主データ変調器1のモード設定端子とTMCC発生器2へ入力される。主データ変調器1は、TMCC発生器2からのフレームパルスに応じて変調動作を行う。主データ変調器1で変調された出力DtとTMCC発生器2で変調された出力TMCCtは、フレームパルスを基準に動作する統合器3によって合成された後にOFDM変調され、130MHzを中心とした帯域約17MHzのマルチキャリアからなるIFt信号となる。
統合器3で生成されたIFt信号は、送信高周波器11tに送られて、マイクロ波の信号に周波数変換され、そして電力増幅される。アンテナ12tは、該変調波を電波として送信する。
そして空間である伝送路を経由して、受信側の受信装置の受信アンテナ12rに到達した電波は、受信高周波器11rに入力される。そして、受信高周波器11rは、微弱な信号を増幅し、130MHz帯の中間周波信号IFrに変換する。このIFrは分離器4に入力される。
このIFr信号は、分離器4によって、主データの成分Drと補助データの成分TMCCrとに分離復調される。それぞれの信号は、主データ復調器5とTMCC再生器6に入力される。TMCC再生器6は入力データから抽出した情報を基に再生したフレームパルスを主データ復調器5に送る。分離器4、主データ復調器5は、フレームパルスを基準として復調を行う。
さらに、TMCC再生器6が抽出した各種設定情報は、主データ復調器5のモード設定端子に入力され、Drsを作成する条件を決定する。主データ復調器5の出力Drsは、逆SCL器8に入力される。この逆SCL器8は、例えば13056ビット周期に存在するB8hのコードを8TS−DET器8−1で検出し、この位置を基準に発生したパルスをリセット付PN発生器8−4に送り、逆SCLパターン信号を発生させる。この逆SCLパターン信号は逆SCL演算器8−3において、Drs信号の反正転を行い、47h置換器8−5で、送信側と逆のB8hを47hに置き換え、スクランブル前のDataを復元する。そして、MPEG−DEC8Mで伸長して元のデータを復元する。
なお、リセット付PN発生器7−4、8−4は、リセットが入力されたら発生するPNパターンを初期化する。なおリセットが入力されない場合、13056クロック後に自動的に前記初期化を行う。
図23に、図22の主データ変調器1の構成を示す。設定データは、時間軸変換器1−1、エラー訂正符号付加器1−2、符号化器1−3に入力され、各部の動作モードを決定する。
時間軸変換器1−1は、入力されたData信号に、後段処理において作成されるパリティ情報、追加されるTMCC情報、CP情報(同期用連続パイロット信号)を挿入するための時間スペースを空ける時間軸変換を行う。本動作は、フレーム信号を基準として、クロック発振器1−4からのクロック信号に従い行われる。空き時間スペース確保のため、入力の速度よりも部分的に早い速度で動作する。
エラー訂正符号付加器1−2は、入力されたデータから演算を行いパリティ信号を作成し付加する。本動作は、フレーム信号を基準として、クロック発振器1−4からのクロック信号に従い行われる。パリティ信号は、前段で空けた時間スペースに付加される。なお、前段の時間軸変換処理の処理遅延時間分を考慮し、フレーム信号入力後所定時間経過後処理を開始する。以降の処理も前段での処理遅延を考慮の上フレーム信号を基準として動作を開始する。
符号化器1−3は、設定データで指示された変調モードに応じ、入力データビットをまとめ、I軸とQ軸にマッピングする。64QAMモードであれば、入力された6ビットをひとまとめとし、8×8の64点の何れかに相当する信号に変換する。この6ビットのまとめ処理も、フレーム信号を基準として行う。16QAMモードが指定されていたら、4ビットを一まとめにして4×4の16点の何れかに相当する信号に変換する。クロック発振器1−4は、前述の各処理器に動作用の一定周波数CKを与える。
図24に、フレーム信号とTMCC信号t、Dtの例を示す。時刻t00に16ビット程度のSYNC用特定パターンのビットを並べ、その後のt01から設定用データを配置する。ここで、フレームは、204シンボルから構成されるものとして説明する。次のフレームが開始されるt10には再度SYNC用の特定パターンのビットを並べ、その後のt11からは設定用情報を並べる。以後は設定情報が変わらない限りこの繰り返しとなる。ちなみに、受信側はSYNC用の特定コードビットが定期的に現れる性質を利用して探し出し、その後に続く設定情報を取り出す。
図25に、図22のTMCC発生器2の構成を示す。外部からの設定モード信号は、設定情報発生器2−2に入力される。フレーム発生器2−5からのフレーム信号は、MUX2−6に接続される。MUX2−6には、SYNC発生器2−1、設定情報発生器2−2からの出力が、入力される。MUX2−6は、入力されるフレーム信号に従い、入力されているSYNCコード、設定情報を順次切り替えて、TMCCtを出力していく。
図26に、図22の統合器3の構成を示す。SEL/CP挿入器3−1は、フレーム信号を基準として、入力であるDt信号、もうひとつの入力であるTMCCt信号、自己で発生する基準パイロットであるCP信号とを、フレーム信号を基準タイミングとして選択する。
その動作を図27に示す。主データ変換器1からのDt信号は、TMCCt、CP信号の時間スペースを空けてあるため、その空き期間にTMCCt信号とCP信号を選択し、挿入する。次段のIFFT器3−2に入力される信号は、例えば8データ毎にCP信号が挿入され、TMCCt信号も予め指定した空き時間スペースに割り当てられる。
図26に戻り、引き続き各部の動作を説明する。IFFT器3−2は、例えば1024ヶのデータを周波数成分とみなして、約50μs時間分の波形を作成することで、マルチキャリア変調を行う。最初に入力されたデータは、最も低いキャリアの変調を決定し、次に入力されたデータは2番目に低い周波数のキャリアの変調を決定する。以後これを1024回続ける。この結果、1シンボルと呼ぶ約50μs時間分の波形が作成出力される。なお、この動作もフレーム信号を基準に開始される。
ガード付加器3−3は、入力信号の1シンボルの終了部分の1/16シンボル期間相当の波形をシンボル信号の時間空きスペースに配置し、17/16シンボル期間の波形を作成する。1シンボルの信号の一部分1/16期間は、2回出力されることになる。なおこの期間をガードインターバルと呼ぶ。なお、この動作もフレーム信号を基準に開始される。
直交変調器3−4は、入力信号をDA変換によりベースバンドのアナログ信号に変換し、ローカル発振器83からのローカル周波数相当分に周波数変換する。
図28に、図22の統合器3の出力である、OFDM変調波の概念図を示す。全キャリアのイメージを図の上方に示す。多数の搬送波のマルチキャリアから構成される。搬送波の内訳は、その大多数が白で示す、データキャリアであり、Data情報を元に変調されている。符号化が64QAMの場合、ある1キャリアは6ビットの情報で決定される。また網かけで示す、発振器83の周波数ズレ及び位相振幅のズレを測定するためのCPキャリアが、一定間隔毎に挿入される。通常は一定値で変調されている。さらに斜縞で示す、TMCC情報を送るためのTMCCキャリアが存在する。これは1ビットの情報がBPSKで符号化される。この搬送波は、1シンボル期間毎に次の情報に変更される。なお、これらの周波数配置は時間によらず一定である。
ここで、CPキャリアは一定振幅かつ位相で変調されているため、その振幅&位相のズレを所定の一定値に戻す位相振幅の逆補正を全キャリアに対して後述の図29の補正部4−7でデータキャリアを含め送信時の状態に近い振幅と位相とする。
なお、データキャリアは符号化された6ビットの組み合わせによって、振幅位相ともに変化するため、伝送路の歪み補正に用いることは困難であり、一定情報で変調されているCPキャリアが不可欠である。
図29に、図22の分離器4の構成を示す。受信高周波部の出力は、直交復調器4−1に入力され、ベースバンド帯域に周波数変換された後、デジタル信号となる。この出力はFFT器4−2に入力され、周波数成分の信号に変換され、低い周波数の成分から順番に出力される。なお、フレーム信号を基に作成したFSTrcパルスと、CKrcを基準に変換が行われる。
同期再生部4−3は、フレーム信号と自己発生しているFSTrcの位相差に基づいて、CKrcの周波数を制御する。また、各部へ動作の基準とするFSTrcを供給する。
補正器4−7は、入力されたCPの位相と振幅から、伝送路で生じた歪みを全帯域の信号に対し補正する。また、直交復調器4−1内の発振器93の周波数と位相を制御して、歪みを除去する。なお、これらの動作は、フレーム信号を基に作成したFSTrcパルスと、CKrcを基準に行われる。
補正器4−7の出力は、Dr選択器4−5とTMCCr選択器4−6に入力される。Dr選択器4−5は、フレーム信号を基に作成したFSTrcパルスと、CKrcを基準に、データDrに相当する部分のみをゲートして出力する。TMCCr選択器4−6も、フレーム信号を基に作成したFSTrcパルスと、CKrcを基準に動作し、TMCCrに相当する部分のみをゲートして出力する。
図30に、図22の主データ復調器5の構成を示す。設定データは、復号化器5−1、エラー訂正器5−2、時間軸変換器5−3に入力され、各部の動作モードを決定する。
復号化器5−1は、入力されたデータDrのマッピング点を基に、送られたデータ値を識別する。対象とする信号の有無については、フレーム信号を基に作成したFSTrcパルスと、CKrcを基準に処理のタイミングが決定される。
エラー訂正器5−2は、識別された信号のパリティ情報を基に、エラー訂正を行う。なお、この変換も、フレーム信号を基に作成したFSTrcパルスと、CKrcを基準に行われる。
時間軸変換器5−3は、エラー訂正され間欠的に存在する信号を連続データに変換する。なお、この変換も、フレーム信号を基に作成したFSTrcパルスと、CKrcを基準に行われる。
図31に、TMCCr信号、Drを示す。時刻t00からt01までに16ビット程度のSYNC用特定パターンのビットを並べるため、特定パターンと一致したか否かは、時刻t01に到達するまでを要す。すなわちSYNCの存在を示すSYNC抽出信号は、t01前後で生じる。Dt(n)データの切れ目は、時刻t00に存在し、時刻t01では既に過去のものとなっている。従って、t01に生じたSYNC抽出信号をt10の時刻にまで遅延させ、Dt(n+1)を開始点として利用する。結局、TMCCrから検出した切れ目は、おおよそ1フレーム期間遅れて次フレームの開始時点を特定するために利用される。従って、t00の寸前の時刻に、伝送状態が正常化しても、結局Dt(n)のデータは正常に復調できず利用されない。
図32に、図22のTMCC再生器6の構成を示す。入力されたTMCCrは、SYNC検出器6−3、直列・並列変換器6−1に入力される。SYNC検出器6−3の出力は、フレームカウンタ6−4のリセット端子、遅延器6−14に入力される。フレームカウンタ6−4からは、所定のタイミングで並列化された情報を捕捉するためのラッチ信号が出力される。送信側から送られた設定情報は、ラッチ6−2で捕捉され、出力される。遅延器6−14はSYNC抽出信号を時間t10−t01(おおよそ1フレーム期間)遅延させ、フレーム信号として出力する。
図33に、処理の経過を示す例を示す。時刻t02まで、見通し外の伝送となり、受信電界レベルが低過ぎた場合を想定する。Dt(n)の開始点を示す時刻t00〜t01に存在するSYNCは、電界レベルが低く検出されない。電界レベルが正常に戻った時刻t10のSYNCは抽出される。しかし、再生フレーム信号は、おおよそ1フレーム遅延された後出力されるため、時刻t20でようやく主データ復調器5に正しいフレーム信号が供給される。時刻t20以降、主データ復調器5の出力Drsは、正常となる。しかし、逆SCLは未だ正常ではない。逆SCL器8は、Dt(n+2)を復号して得たデータ列の中から、基準とすべきB8hのコードを検出し、その位置を基準に逆スクランブルを行う。この結果、例えばようやくB8hが現れる時刻t20時点から逆SCLが正常に実施されるため、時刻t20+td後から正常な処理となる。
データキャリアは、16QAMや64QAMでマッピングされており、伝送状態が悪い状態であると、正しいマッピング点の特定が困難となり、送信側が割り当てた値を正確に伝送できない状態となる。この場合、基準とすべき情報B8hがB9h等の他の値に化けるため、基準を正しく抽出できる確率が低下する。TMCC情報の伝送は、エラー耐性の高いBPSKもしくはDBPSKと呼ばれるモードで変調されている。また通常は複数のキャリアに同一情報を割り当てるため、これらを多数決で判定することで、主データの伝送と比べて、非常に高い信頼性を持っている。
映像情報メディア学会誌 1998年Vol.52,No.11
前述のように、エネルギー拡散をしたり、伝送内容を第3者に秘匿するため、スクランブル処理が必要なケースがある。SCLは、SCLパターン開始の位置を13056ビット毎とし、その目印として送信側の受信装置と受信側の受信装置とでB8h等の特定ワードに定めておく。そして、受信側は、この特定ワードを検出し、逆スクランブルを行う。
しかし、受信側は伝送路が一旦断してSCLされたデータDrsが異常になると、SCLの目印も見失い誤った逆SCL処理を行う。その後、伝送路が正常に戻りSCLされたデータDrsが正常になっても、目印であるB8hを検出できるまで、正しい逆スクランブルは行えない。
さらに、伝送路の状態が完璧でなくDrsデータにエラーが残留している場合、目印であるB8hの検出確率が低下し、正しい逆SCL処理が長らく行えないケースもある。
また、上記SCL処理等も含めた復調処理の基準タイミングはTMCC信号の切れ目位置から得る。この切れ目は、TMCC信号中の35EEh等の特定情報(主SYNC)を検出し、その存在位置を基準として決定される。
そのため伝送路断の状態が復帰回復した時点が、TMCC信号の切れ目直後であると、おおよそ1フレーム時間も後にならないと、特定情報の検出が行われず、切れ目を捜せない。結果として1フレーム時間後にならないと正規なデータを出力できず、復帰も遅い。
さらに、エネルギー拡散をしたり、伝送内容を第3者に秘匿するため、スクランブル処理をする場合、SCL用パターンは一定周期でのリセットを送信側及び受信側で行う。しかし、受信側は伝送の断した後に復調が正常に戻っても、リセットの周期を示す信号によって、逆スクランブル処理の基準が判明するまで、正常な復号が行えない。伝送断からの復帰に時間を必要とする課題がある。
本発明の目的は、TMCCの復調時に復調結果から一意に逆SCLを行うための目印位置を目印であるB8h等特定ビットを捜すことなく特定することが可能な送信装置および伝送装置および受信装置を提供することにある。
本発明の他の目的は、TMCCの復調時にTMCC開始点の検出を容易にする信号構成および送信装置および伝送装置および受信装置を提供することにある。
本発明のさらに他の目的は、フレーム途中からの逆スクランブル処理を可能にする信号構成および送信装置および伝送装置および受信装置を提供することにある。
本発明の別の目的は、次のフレームの切れ目を待たずに素早い処理が実行可能な送信装置および伝送装置および受信装置を提供することにある。
本発明のさらに別の目的は、伝送断から復帰した場合の逆スクランブル処理を早期に再開可能とする信号構成および送信装置および伝送装置および受信装置を提供することにある。
本発明は、主データDtと、ヘッダ部分を示すSYNCパターンと前記主データDtの設定情報を示すビットパターンを有するTMCCとから構成される信号構成の伝送信号を送信する信号伝送方法であって、前記ヘッダ部分を示すSYNCパターンに引き続き、スーパーフレーム情報と、スクランブル用パターンを配置して送信することを特徴とする信号伝送方法である。
本発明は、主データDtと、ヘッダ部分を示すSYNCパターンと前記主データDtの設定情報を示すビットパターンを有するTMCCとから構成される信号構成の伝送信号を送信する送信装置において、前記ヘッダ部分を示すSYNCパターンに引き続き、スーパーフレーム情報と、スクランブル用パターンを配置する手段を備えたことを特徴とする送信装置である。
本発明は、主データDtと、ヘッダ部分を示すSYNCパターンと前記主データDtの設定情報を示すビットパターンを有するTMCCとから構成される信号構成の伝送信号を送信装置で送信し、受信装置で受信し再生する伝送装置において、前記ヘッダ部分を示すSYNCパターンに引き続き、スーパーフレーム情報と、スクランブル用パターンを配置する手段を送信装置に備え、受信装置は受信した前記伝送信号より前記主データを復調し且つ前記TMCCより前記スーパーフレーム情報およびスクランブル用パターンを抽出し、抽出した該スーパーフレーム情報およびスクランブル用パターンを基に復調した前記主データの逆スクランブル処理をする手段を備えたことを特徴とする伝送装置である。
本発明は、主データDtと、ヘッダ部分を示すSYNCパターンと前記主データDtの設定情報を示すビットパターンを有するTMCCとから構成され、前記ヘッダ部分を示すSYNCパターンに引き続き、スーパーフレーム情報と、スクランブル用パターンを配置した信号構成の伝送信号を受信し、受信した前記伝送信号より前記主データを復調し且つ前記TMCCより前記スーパーフレーム情報およびスクランブル用パターンを抽出し、抽出した該スーパーフレーム情報およびスクランブル用パターンを基に復調した前記主データの逆スクランブル処理をする手段を備えたことを特徴とする受信装置である。
本発明は、主データDtと、ヘッダ部分を示すSYNCパターンと前記主データDtの設定情報を示すビットパターンを有するTMCCとから構成される信号構成の伝送信号を送信する送信装置において、前記SYNCパターンの後にSYNCパターンのID情報を配置し且つ主データDtに対して前記TMCCの前記SYNCパターンおよび該SYNCパターンのID情報を時間的に先行させて発生させる手段を備えたことを特徴とする送信装置である。
本発明は、主データDtと、ヘッダ部分を示すSYNCパターンと前記主データDtの設定情報を示すビットパターンを有するTMCCとから構成される信号構成の伝送信号を送信し、受信装置で受信し再生する伝送装置において、前記SYNCパターンの後にSYNCパターンのID情報を配置し且つ主データDtに対して前記TMCCの前記SYNCパターンおよび該SYNCパターンのID情報を時間的に先行させて発生させる手段を送信装置に備え、受信装置は受信した前記伝送信号より前記TMCC中の前記SYNCパターンおよび該SYNCパターンのID情報を抽出し、抽出した該SYNCパターンで前記主データを復調する手段を備えたことを特徴とする伝送装置である。
本発明は、主データDtと、ヘッダ部分を示すSYNCパターンと前記主データDtの設定情報を示すビットパターンを有するTMCCとから構成され、前記SYNCパターンの後にSYNCパターンのID情報を配置し且つ主データDtに対して前記TMCCの前記SYNCパターンおよび該SYNCパターンのID情報を時間的に先行した信号構成の伝送信号を受信し、受信した前記伝送信号より前記TMCC中の前記SYNCパターンおよび該SYNCパターンのID情報を抽出し、抽出した該SYNCパターンで前記主データを復調する手段を備えたことを特徴とする受信装置である。
本発明によれば、TMCCの復調時に復調結果から一意にSCLを行うための目印位置を目印であるB8h等特定ビットを捜すことなく特定することが可能な送信装置および伝送装置および受信装置を得ることができる。また本発明によれば、TMCCの復調時にTMCC開始点の検出を容易にする信号構成および送信装置および伝送装置および受信装置を得ることができる。また本発明によれば、フレーム途中からの逆スクランブル処理を可能にする信号構成および送信装置および伝送装置および受信装置を得ることができる。また本発明によれば、次のフレームの切れ目を待たずに素早い処理が実行可能な送信装置および伝送装置および受信装置を得ることができる。また本発明によれば、伝送断から復帰した場合の逆スクランブル処理を早期に再開可能とする信号構成および送信装置および伝送装置および受信装置を得ることができる。
図1に、本発明の伝送装置の第1の実施の形態の全体構成を示す。図1において、従来の図22と同一個所には同一符号を付けてある。送信側の送信装置において、SCL基準同期型フレーム発生器9を付加し、TMCC発生器2を2cとし、受信側の受信装置において、フレーム基準同期型8TS発生器10を付加し、逆SCL器8を8eとし、かつ回路接続を変えた。
SCL器7のPNリセット信号は、SCL基準同期型フレーム発生器9に入力される。設定データは、SCL基準同期型フレーム発生器9と主データ変調部1とTMCC発生器2cに接続される。
SCL基準同期型フレーム発生器9は、設定データ基づいて、入力Dataと主データの伝送容量とから、発生するフレーム信号の条件を求める。すなわち、SCL基準同期型フレーム発生器9は、Dataの204ワード周期に存在するコード47hを47−DET7−1で検出し、1/8器7−2で47hの8回目を検出すると、この位置を基準としたパルスをN分周することにより、SCL器7のPNリセット信号に同期したフレームパルスを発生する。
以下に、代表的な設定モードにおけるSCL基準同期型フレーム発生器9の分周値Nの具体例を示す。
変調方式:64QAM、畳み込み訂正:5/6の場合、N=420
変調方式:16QAM、畳み込み訂正:3/4の場合、N=252
変調方式:QPSK、畳み込み訂正:1/2の場合、N=84
ここで、64QAM、畳み込み訂正5/6の伝送ビットレート59.648Mbps、16QAM、畳み込み訂正3/4の伝送ビットレート35.789Mbps、QPSK、畳み込み訂正1/2の伝送ビットレート11.930Mbpsとすると、64QAMは1キャリアで6ビット、16QAMは4ビット、QPSKは2ビットの情報を送ることができる。
従って、QPSKに比べて、64QAMなら3倍のデータを伝送でき、畳み込み訂正なしの場合は、上記の変調方式(64QAM〜QPSK)で決まるビットとデータキャリアの数等で決定されるビットレートを伝送できる。畳み込み訂正5/6の場合は、上記の変調方式(64QAM〜QPSK)で決まるビットに5/6を乗じたビットとデータキャリア数で決定されるビットレートを伝送できる。畳み込み訂正1/2の場合は、上記の変調(64QAM〜QPSK)で決まるビットに1/2に乗じたビットとデータキャリアの数等で決定されるビットレートを伝送できる。
すなわち、フレームパルスは、伝送ビットレートを、変調方式で決まるビット×エラー訂正方式×K/13056 することで求められる。なお、Kは、OFDMのキャリア本数やサンプリングクロック等で決まる定数である。
このようにして発生したSCL基準同期型フレーム発生器9からのフレーム信号は、主データ変調器1とTMCC発生器2cに接続される。
フレーム信号に同期して、TMCC発生器2cは、図2に示したようなTMCCt信号を発生する。
図3に、図1のTMCC発生器2cの構成を示す。従来の図25のフレーム発生器2−5に代わり、フレームリセット機能付のタイミング発生器2c−5を装備する。フレームリセット機能付のタイミング発生器2c−5は、入力されるフレーム信号に同期してタイミングパルスを出力する。この信号に応じて、MUX2c−6は、入力されているSYNCコード、設定情報をフレーム信号のタイミングに応じて出力する。
図1に戻り、フレーム信号に同期して、主データ変調器1は、入力されたSCL済みのデータDtsの目印であるB8hを、変調処理して出力Dtの第1シンボルかつ第1キャリアに割り当てるように動作する。統合器3を経由し、変調処理された出力Dtの第1シンボルと、TMCCt信号の切れ目を一致させ(図2R>2)、一致させた変調波となる。
統合器3で生成されたIFt信号は、送信高周波器11tに送られて、マイクロ波の信号に周波数変換され、そして電力増幅されてアンテナ12tから電波となり送信される。
そして伝送路を経由して受信側の受信装置の受信アンテナ12rに到達した電波は、受信高周波器11rに入力され、130MHz帯の中間周波信号IFrに変換される。このIFrは分離器4に入力される。
分離器4、主データ復調器5およびTMCC再生器6は従来の図23と同じである。
TMCC再生器6の出力であるフレーム信号はフレーム基準同期型8TS発生器10に入力される。フレーム基準同期型8TS発生器10からの8TS-ST信号は、逆SCL器8e内の、リセット付PN発生器8−4と47置換器8−5に入力される。
フレーム基準同期型8TS発生器10は、フレーム信号を基準として、設定データから8TSパルスの生成周期を求め、8TS−STパルスをフレーム信号のタイミングに同期して出力する。
リセット付PN発生器8−4は、8TS−STパルスに従い、発生するPNパターンの初期化を行うことで、送信側のSCL器7で施した処理の逆を行う。47置換器8−5は、やはり8TS−STパルスに従い、目印として置換したB8hを元の47hに戻し、送信側のSCL器7に入力されたオリジナルデータに戻す。
図4に、本発明の伝送装置の第2の実施の形態の全体構成を示す。図4において、図1と同一個所には同一符号を付けてある。図1のTMCC発生器を、副SYNC挿入機能を装備したTMCC発生器2dとし、TMCC復調器を副SYNCに対応する機能を持つTMCC復調器6eとした。
図5に、副SYNC挿入したTMCCt等を示す。図5において、1フレームのはじめの主SYNCのほかに、副SYNCおよびIDをペアとするふたつの信号が設定データの間に挿入してなる。時刻t00からt10を1フレーム期間とする。例えば35EEhの16ビットコードからなる主SYNCをt00から開始する。時刻t01近辺に、第1の副SYNCを配置し、第1番目であることを示すID情報を続ける。また時刻t02近辺に、第2の副SYNCを配置し、第2番目であることを示すID情報を続ける。
図6に、図4の副SYNC挿入機能を装備しているTMCC発生器2dの構成を示す。第1の副SYNCとID1を発生する副SYNC&ID1(2d−10)、第2のSYNCとIDを発生する副SYNC&ID2(2d−11)を設け、選択入力数を増加したMUX2d−6に、その出力を入力する。MUX2d−6は、タイミング発生器2−5からの制御信号に従い、時刻t00には主SYNC、設定情報、副SYNC、時刻t01にはID1、情報、副SYNC、時刻t02にはID2、情報の順に選択し出力する。
図7に、図4の副SYNCに対応する機能を持つTMCC再生器6eの構成を示す。入力信号のTMCCrは、直列・並列変換器6−1、ゲート6−15、副SYNC検出器6−10、ラッチ6−11に入力される。ゲート6−15の出力は、主SYNC検出器6−3に入力される。副SYNC検出器6−10の出力はラッチ6−11の制御端子とゲート発生器6−13のTrig端子に入力される。ラッチ6−11の出力は算出器6−12eに入力される。算出器6−12eの出力は、ゲート発生器6−13のID端子に入力される。ゲート発生器6−13の出力はゲート6−15の制御端子に入力される。
次に、動作について、図7を用いて説明する。ゲート6−15は、制御端子がLの場合、入力信号を通過させる。制御端子がHの場合、入力信号を遮断する。ラッチ6−11は、副SYNC検出器6−10の出力により、副SYNC後に続くID情報を取り込む。
ゲート発生器6−13関連の動作について図5と図7を用いて説明する。副SYNCが検出されていない時刻t01以前では、ゲート発生器6−13の出力はレベルLとなり、ゲート6−15は入力を全て通過させる。時刻t01において副SYNC1が検出された出力によって、ゲート発生器6−13の出力はレベルHに切り替わる。また同時にラッチ6−11がIDを取り込む。算出器6−12eは、ID値に応じて、主SYNCが存在するであろう予想時間を出力する。時刻t01に副SYNC1を検出した場合、2/3フレーム時間(約t10−t01)を出力する。その結果、ゲート発生器6−13の出力は、時刻t01から2/3フレーム時間後の時刻t10寸前からレベルLとなる。
なお、副SYNC1を見逃し、副SYNC2を検出した場合は、算出器6−12eはID値から1/3フレーム期間の時間(約t10−t02)を出力する。その結果、ゲート発生器6−13の出力は、時刻t02から1/3フレーム時間後の時刻t10寸前からレベルLとなる。
図8に、本発明の伝送装置の第3の実施の形態の全体構成を示す。図8において、図4と同一個所には同一符号を付けてある。副SYNCに対応する機能を持つTMCC再生器6eを6dとした。フレーム信号に同期して、TMCC発生器2dは、図10に示すようなTMCCt信号を発生する。受信側の受信装置はTMCC再生器6dのフレーム信号出力を主データ復調器5に入力する。TMCC再生器6dの8TS-ST信号出力は、逆SCL器8e内の、リセット付PN発生器8−4と47置換器8−5に入力される。
図9に、図8の副SYNCに対応する機能を持つTMCC再生器6dの構成を示す。入力信号のTMCCrは、直列・並列変換器6−1、副SYNC検出器6−10、ラッチ6−11に接続される。副SYNC検出器6−10の出力はラッチ6−11の制御端子と8TS発生器6−16のLOAD端子に入力される。主SYNC抽出信号は、遅延器6−14を経由し、8TS発生器6−16のRST端子に入力される。ラッチ6−11の出力は算出器6−12dに入力される。算出器6−12dの出力は、8TS発生器6−16のLD端子に入力される。8TS発生器6−16の出力は、8TS−ST信号となる。
次に、動作について、説明する。ラッチ6−11は、副SYNC検出器6−10の出力により、副SYNC後に続くIDデータを取り込む。8TS発生器6−16は、RST端子がレベルHになると、そのエッジタイミングに同期してカウンタ値を初期化し、13056ビット毎に8TS−ST信号を繰り返し出力する。8TS発生器6−16は、LOAD端子がレベルHになると、LD端子に印加されていた値にカウンタ値を合わせた後、13056ビット毎に8TS−ST信号を繰り返し出力する。
図8の8TS発生器6−16関連の動作について図10を用いて説明する。時刻t01近辺で伝送路の状態が正常に戻ったと仮定する。時刻t02に、副SYNCが検出されて、抽出信号が現れる。算出器6−12の値に応じて、8TS発生器6−16には時刻t02+αの時点で8TS−ST信号が出力される状態にセットされる。そして、時刻t02+αに達したら、8TS−ST信号が出力される。この結果、逆SCL器8eにおいて、PN発生器8−4が初期化され、時刻t02+αにおいてDataは正常に戻る。
図11に、本発明の伝送装置の第4の実施の形態の全体構成を示す。図11において、図8と同一個所には同一符号を付けてある。TMCC発生器2dを2fとし、TMCC再生器6eを6fとした。
図12に、図11での信号の処理を示す。TMCCt信号を、Dt信号よりも進めておく。具体的には、SYNCワードの終了点と、Dt信号の開始点を一致させる。時刻t01において、回線の状態が戻ったとする。Dt(n)に対応するSYNCは当然検出できていない。時刻t03からDt(n+1)に対応するSYNCが現れる。時刻t10時点で主SYNC抽出信号が生じる。この抽出信号をそのまま再生フレーム信号として使用する。すなわち、主SYNC抽出信号が生じた時点に、Dt信号の先頭をセットしているため、次のフレームが始まる時刻t20を待たずに、直ちに主データ復調器5は、正常動作に入れる。
図13に、図11のTMCC発生器2fの構成を示す。この構成は図6の構成と同じであるが、動作タイミングが異なり、上記のように、SYNCワードの終了点を、Dt信号の開始点と一致させている。
図14に、図11のTMCC再生器6fの構成を示す。主SYNC検出器6−3の抽出出力は、そのままフレーム信号として出力される。また、8TS発生器6−16のRST端子に入力される。算出器6−12には、進相した分を補正した値を書き込んでおく。
図15に、実際の副SYNCを含むTMCC信号の1フレームを示す。主SYNCの後に、ID,フレームID,システムが挿入され、設定データを表すQAM共通〜OFDM拡張コードが続く。第1副SYNCと第2副SYNCの後には、ID,フレームID,リザーブコードが挿入される。最後にパリテイコードが挿入される。
図16に、本発明の伝送装置の第5の実施の形態の全体構成を示す。図16において、図1と同一個所には同一符号を付けてある。TMCC発生器2cを2gとし、TMCC再生器6を6gとした。
図17に、図16のTMCC発生器2gの構成を示す。外部からの設定モード信号は、設定情報発生器2−2に入力される。フレーム発生器2−5からのフレーム信号は、スーパーフレーム発生器2−7とMUX2g−6に入力される。MUX2g−6に、SYNC発生器2−1、設定情報発生器2−2、SCLラッチ2−8、スーパーフレーム信号からの出力が、入力される。SCL情報はSCLパターンラッチ2−8に入力される。
MUX2g−6は、入力されるフレーム信号に従い、入力されているSYNCコード、スーパーフレーム情報、SCLパターン、設定情報を順次切り替えて出力していく。
図18に、図17のTMCC発生器2gが作成するTMCCパターンを示す。SYNCコードの次にスーパーフレーム情報、次にSCLパターン、次に設定情報が配置される。
図19に、図16のTMCC再生器6gの構成を示す。入力信号であるTMCCrが、SYNC検出器6−3、直列・並列変換器6−1に入力される。SYNC検出器6−3の出力は、フレームカウンタ6−4gのリセット端子に入力される。フレームカウンタ6−4gからは、所定のタイミングでパラレル化された情報を捕促するためのラッチ信号、スーパーフレーム信号、プリセット時期を示すプリセット信号が出力される。
SYNC検出器6−3は、SYNCのビットパターンを検出し、フレームカウンタ6−4gをリセットする。このタイミングからフレームカウンタ6−4gはカウントを始め、TMCCr中の各種情報を抽出する。
送信側の送信装置から送られた設定情報は、ラッチ6−2で、スーパーフレームを示すビットはラッチ6−5で、SCLプリセット情報はラッチ6−6で捕捉され、出力される。
図20に、TMCCr信号、スーパーフレーム情報を捕捉するための抽出信号、SCLプリセット情報を捕捉するための抽出信号の関係を示す。
図21に、図16のプリセット付きPNパターン発生器8−4の構成を示す。図21において、8−41は排他的論理和、8−42は選択器、8−43はD−フリップフロップである。
スーパーフレームのパルスが各D−フリップフロップ8−43のリセット端子に入力されると、全D−フリップフロップ8−43の出力はLになり、出力PNパターンはリセットされ、初期化される。
SCLとプリセットが入力されると、プリセット信号により選択器8−42はプリセット情報を選択する。これらのリセット情報は、D−フリップフロップ8−43のD端子に印加され、D−フリップフロップ8−43はプリセットされる。
8フレーム毎に、スーパーフレームが生じる。従来は、そのため伝送断の状態から、復帰した際のフレーム数が、2フレーム目であっても、逆SCLの正常化は、次のスーパーフレームが現れるまで不可能であった。
しかしながら、本実施の形態では、送信側の送信装置で各フレームのTMCCに挿入したSCLパターンを、受信側の受信装置で得ることができるので、次のスーパーフレームの到来を待たずに、正しい逆SCLを開始でき、素早い伝送復帰が可能となる。
本発明の伝送装置の第1の実施の形態の全体構成を示す図である。
フレーム信号とTMCCt信号とDt信号を示す図である。
図1のTMCC発生器の構成を示す図である。
本発明の伝送装置の第2の実施の形態の全体構成を示す図である。
副SYNC挿入したTMCCt等を示す図である。
図4の副SYNC挿入機能を装備しているTMCC発生器の構成を示す図である。
図4の副SYNCに対応する機能を持つTMCC再生器の構成を示す図である。
本発明の伝送装置の第3の実施の形態の全体構成を示す図である。
図8の副SYNCに対応する機能を持つTMCC再生器の構成を示す図である。
図8の8TS発生器関連の動作を示す図である。
本発明の伝送装置の第4の実施の形態の全体構成を示す図である。
図11での信号の処理を示す図である。
図11のTMCC発生器の構成を示す図である。
図11のTMCC再生器の構成を示す図である。
実際の副SYNCを含むTMCC信号の1フレームを示す図である。
本発明の伝送装置の第5の実施の形態の全体構成を示す図である。
図15のTMCC発生器の構成を示す図である。
図17のTMCC発生器が作成するTMCCパターンを示す図である。
図16のTMCC再生器の構成を示す図である。
TMCCr信号、スーパーフレーム情報を捕捉するための抽出信号、SCLプリセット情報を捕捉するための抽出信号の関係を示す図である。
図16のプリセット付きPNパターン発生器の構成を示す図である。
従来の映像信号の伝送を行う伝送装置の構成を示す図である。
図22の主データ変調器の構成を示す図である。
フレーム信号とTMCC信号t、Dtの例を示す図である。
図22のTMCC発生器の構成を示す図である。
図22の統合器の構成を示す図である。
図26等の動作を示すデータ図である。
図22の統合器の出力である、OFDM変調波の概念図を示す図である。
図22の分離器の構成を示す図である。
図22の主データ復調器の構成を示す図である。
TMCCr信号、Drを示す図である。
図22のTMCC再生器の構成を示す図である。
処理の経過を示す例を示す図である。
符号の説明
1:主データ変調器、2:TMCC発生器、3:統合器、4:分離器、5:主データ復調器、6:TMCC再生器、7:SCL器、7M:MPEG−2エンコーダ、8:逆SCL器、8M:MPEG−2デコーダ、9:SCL基準同期型フレーム発生器、10:フレーム基準同期型8TS発生器、11t:送信高周波器、12t:送信アンテナ、11r:受信高周波器、12r:受信アンテナ、1−1:時間軸変換器、1−2:エラー訂正符号付加器、1−3:符号化器、1−4:CK発振器、2−1:SYNC発生器、2−2:設定情報発生器、2−5:フレーム発生器、2−6:MUX、2−7:スーパーフレーム発生器、2−8:SCLパターンラッチ、2−10:副SYNC&ID1、2−11:副SYNC&ID2、3−1:SEL/CP挿入器、3−2:IFFT器、3−3:ガード付加器、3−4:直交変調処理器、4−1:直交復調器、4−2:FFT器、4−3:同期再生器、4−4:電圧制御CKr発生器、4−5:Dr選択器、4−6:TMCCr選択器、4−7:補正器、5−1:復号化器、5−2:エラー訂正器、5−3:時間軸変換器、6−1:SP変換器、6−2:ラッチ、6−3:SYNC検出器、6−4:フレームカウンタ、6−6:フレームカウンタ、6−10:副SYNC検出器、6−11:ラッチ、6−12:算出器、6−13:ゲート発生器、6−14:遅延器、6−15:ゲート、6−16:8TS発生器、7−1:47h検出器、7−2:8分周器、7−3:SCL演算器、7−4:リセット付PN発生器、7−5:B8h置換器、8−1:B8h検出器、8−3:逆SCL演算器、8−4:リセット付PN発生器、8−5:47h置換器、81:DAコンバータ、82:ミキサー、83:ローカル発振器。