JP4049309B2 - ロジック・アナライザ - Google Patents
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Description
【発明の属する技術分野】
本発明は、一般に、ロジック・アナライザなどの試験測定機器に用いるカウンタに関し、特に、被試験装置のメモリ・スタックの状態を示すために双方向カウンタを用いたロジック・アナライザに関する。
【0002】
【従来の技術】
技術者は、ロジック・アナライザを用いて、被試験装置からのデジタル・データを取り込んで、被試験装置に生じたかもしれない問題を解決する手段としている。ロジック・アナライザは、非常に多くの入力線上のアドレス、クロック及びデータ情報を同時に取り込むことができるため、コンピュータ・システムを扱う技術者にとって、非常に貴重なツールである。
【0003】
被試験装置内のメモリ・スタックの動作を調べるためにロジック・アナライザを使用したい場合に、残念なことに、後述の如き問題が生じる。この問題の詳細を説明する前に、メモリ・スタックについてを簡単に説明する。
【0004】
「スタック」とは、データを一時的に蓄積するのに用いる記憶場所の定義された配列である。スタックは、初期状態において、空である(即ち、データが蓄積されていない)。「スタック・ポインタ」は、例えば、スタックの最も底側の記憶場所を最初に指示する。スタックにデータを蓄積することは、「スタックにデータをプッシュする」と言われ、その命令は、プッシュ命令である。また、スタックからデータを読み出すことは、「スタックからデータをポップする」と言われ、その命令は、ポップ命令である。データをスタックにプッシュすると、スタック・ポインタに現在指示された記憶場所に蓄積され、その後、スタック・ポインタは、次に高い(上側の)記憶場所を指示するようにインクリメント(上昇方向の変化)される。よって、スタックは、底から上に向かって「成長」する。データをスタックからポップするとき、スタック・ポインタは、現在よりも低い記憶場所を指示するようにデクリメント(下降方向の変化)され、その後、スタック・ポインタがその時指示している記憶場所からデータを読取る。よって、スタック・ポインタは、スタックの先端側の利用可能な記憶場所を常に指示する。
【0005】
説明のため、あるイベント(事象)の検出に応じて、データ形式の情報をスタックに「プッシュ」し、異なるイベントの検出により、スタックから情報を「ポップ」すると仮定する。すべてがうまくいっている場合、スタックは、定義された境界内で、成長したり、縮む(即ち、スタック・ポインタが大きくなったり小さくなったりする)。
【0006】
残念なことに、エラー状態になっても、情報を保持できない記憶場所に更なる情報をプッシュするので、スタックは、メモリ配列の上側境界付近にてオーバーフローしてデータを重ね書きしてしまう。これとは逆に、エラー状態では、情報をプッシュした以外のスタックから情報をポップするので、スタックは、メモリ配列の下側境界付近でアンダーフローしてデータを読み出してしまう。
【0007】
【発明が解決しようとする課題】
上述の問題に対して、従来のロジック・アナライザ(例えば、非特許文献1参照)は、不正確なスタック動作の2つのモード(オーバーフロー及びアンダーフローのモード)の一方のみしか試験できない。これら2つのモードを試験できない理由は、次の通りである。従来のロジック・アナライザは、一般的に、入力イベントを計数するのに利用できる1個以上のカウンタを有する。かかるロジック・アナライザ内のトリガ・マシンが、これらカウンタをチェックして、所定計数値に達したか否かを判断できる。しかし、残念なことに、従来のロジック・アナライザに用いられているカウンタは、一方向にしか計数することができない。アップ・カウンタを用いて、オーバーフロー状態に導くイベントを計数し、ダウン・カウンタを用いて、アンダーフロー状態に導くイベントを計数するようにすることも考えられる。しかし、残念なことに、これらカウンタが互いに関連していないので、かかる試みは、両方のカウンタにおいて意味のない計数を行ってしまう。すなわち、アップ・カウンタは、ダウン・カウンタがデクリメントした回数を知らず、ダウン・カウンタはアップ・カウンタがインクリメントした回数を知らない。よって、いずれのカウンタもスタック・ポインタの正確な位置(指示)を反映した計数値を保持していない。
【0008】
【非特許文献1】
本願出願人のテクトロニクス社が2000年に発行した「テスト・メージャメント・アンド・モニターリング・プロダクト・カタログ2001」第128ページ〜第153ページ
【0009】
したがって、本発明は、被試験装置内のスタック・メモリのオーバーフロー状態及びアンダーフロー状態を正確に試験できるロジック・アナライザの提供にある。
【0010】
【課題を解決するための手段】
本発明のロジック・アナライザ(200)は、被試験装置からのデジタル・データを取り込む取り込み回路(210)と;
取り込まれたデジタル・データ内の第1特定データである第1イベントとこの第1特定データと異なる第2特定データである第2イベントを含む複数のイベントを検出して検出信号を発生するイベント検出器(220)と;検出信号に応答してトリガ機能を制御すると共に、イベント検出器による第1イベントの検出に応じて第1信号を発生し、イベント検出器による第2イベントの検出に応じて第2信号を発生するトリガ・マシン(230)と:このトリガ・マシンが発生した第1信号に応答してカウント・アップ(インクリメント)し、トリガ・マシンが発生した第2信号に応答してカウント・ダウン(デクリメント)する双方向カウンタ(240)とを具え;この双方向カウンタは、所定計数値にカウント・アップしたときにオーバーフロー信号を発生すると共に、別の所定計数値にカウント・ダウンしたときにアンダーフロー信号を発生し、これらオーバーフロー信号及びアンダーフロー信号をトリガ・マシンに供給することを特徴としている。
また、本発明は、被試験装置内のスタック・ポインタを模倣するために、双方向カウンタ(240)を用いたロジック・アナライザ(200)であって;
被試験装置からのデジタル・データを取り込む取り込み回路(210)と;
取り込まれた上記デジタル・データ内の第1特定データである第1イベントと第1特定データと異なる第2特定データである第2イベントを含む複数のイベントを検出して検出信号を発生するイベント検出器(220)と;検出信号に応答してトリガ機能を制御すると共に、イベント検出器による第1イベントの検出に応じて第1信号を発生し、イベント検出器による第2イベントの検出に応じて第2信号を発生するトリガ・マシン(230)とを具え;双方向カウンタは、トリガ・マシンが発生した第1信号に応答してカウント・アップ(インクリメント)し、トリガ・マシンが発生した第2信号に応答してカウント・ダウン(デクリメント)し;双方向カウンタは、所定計数値にカウント・アップしたときにオーバーフロー信号を発生すると共に、別の所定計数値にカウント・ダウンしたときにアンダーフロー信号を発生し、これらオーバーフロー信号及びアンダーフロー信号をトリガ・マシンに供給することを特徴としている。
【0011】
本発明によるロジック・アナライザは、あるイベントの検出に応答してインクリメントし、他の異なるイベントの検出に応答してデクリメントできる双方向カウンタを用いている。かかるロジック・アナライザのトリガ・マシンは、オーバーフロー(所定計数へのインクリメント)及びアンダーフロー(別の所定計数へのデクリメント)の両方を試験できる。
【0012】
【発明の実施の形態】
本発明の理解を助けるために、先ず、従来のロジック・アナライザについて更に説明する。図2は、従来のロジック・アナライザのトリガ部分を中心とした簡略化したブロック図である。かかる従来のロジック・アナライザ100は、被試験装置からのデータを取り込む入力チャネル回路(取り込み回路)110を含んでいる。かかる入力チャネル回路110は、サンプリング・ゲートにより、入力デジタル・データをサンプリングして、取り込みメモリ(図示せず)に蓄積される。一方、入力チャネル回路110で取り込まれたデータは、イベント検出回路(イベント検出器)120にも供給される。このイベント検出回路120は、例えば、被試験装置のデジタル・データ・バス上で伝送されている「スタックへのプッシュ」命令及び「スタックからのポップ」命令などを検出する。イベント検出回路120は、ワード・レコグナイザ(所定ワードを認識する回路)、レンジ・レコグナイザ(所定レンジを認識する回路)、トランジション検出器(所定の遷移を検出する回路)、及び/又は、任意特定の状況が生じたか否かを判断する他のハードウェア回路を具えていてもよい。この例においては、イベント検出回路120は、取り込んだ「プッシュ」及び「ポップ」命令データの検出を表すイベント検出信号を発生し、イベント線(図2では、図を簡単にするために単一のイベント線として示す)を介して、これらイベント検出信号をトリガ・マシン130に供給する。トリガ・マシン130は、一種のステート・マシンであり、イベント検出回路120からのイベント線、アップ・カウンタ140からのオーバーフロー指示線と、ダウン・カウンタ150からのアンダーフロー指示線をモニタし、被試験装置から取り込んだデータの履歴を判断して、機能ブロック160に示す種々の機能を実行させる。これら機能には、所定のイベントの組合せを検出したことにより、トリガ信号を発生したり、このトリガ信号により、取り込みメモリ(図示せず)の蓄積を制御したり、その他のトリガ機能を制御する。トリガ・マシン130は、複数のカウンタを制御するが、これらの内の2個のカウンタのみを図2に示す。カウンタ140は、アップ・カウンタであり、カウンタ150は、ダウン・カウンタである。トリガ・マシン130は、イベント検出回路120からのプッシュ命令検出信号に応じて、カウント(計数)信号をアップ・カウンタ140に供給し、また、イベント検出回路120からのポップ命令検出信号に応じて、カウント信号をダウン・カウンタ150に供給する。トリガ・マシン130は、アップ・カウンタ140からのオーバーフロー指示線と、ダウン・カウンタ150からのアンダーフロー指示線をモニタする。カウンタ140及び150の一方は、他方の計数方向を変更できない点に留意することが重要である。また、トリガ・マシン130は、その状態により、カウンタ140及び150にリセット信号及びホールド信号も供給する。
【0013】
表1は、各ステップにおける取り込み命令のデータと、アップ・カウンタ140の内容と、ダウン・カウンタ150の内容と、実際のスタック・ポインタの値との関係を示す。記憶場所0〜4である5バイトのスタックにおいて、ランダムにプッシュ及びポップ動作を行った例における問題を示している。ステップ0において、アップ・カウンタ140が0の値に初期化されており、ダウン・カウンタ150が4に初期化されており、被試験装置のスタック・ポインタが記憶場所0を実際に示していると仮定する。アップ・カウンタ140のオーバーフローは、5の値(即ち、最高スタック・アドレスよりも1だけ大きい値)に設定されている。ダウン・カウンタ150のアンダーフローは、−1の値(即ち、最下位のスタック・アドレスよりも1だけ小さい値)に設定されている。カウンタ140及び150を制御するのに利用できる命令は、カウント(計数)、リセット及びホールド(保持)のみである点に留意されたい。
【0014】
【表1】
【0015】
ステップ1からステップ8まで、取り込み命令データが表1のように進むと、アップ・カウンタ140及びダウン・カウンタ150の内容も表1に示すように進む。この際のスタック・ポインタの実際の値も表1に示す。このように表1に示すように進むと、ステップ8において、スタック・ポインタがオーバーフローしたとアップ・カウンタ140が誤って指示するが、実際には、スタック・ポインタは、有効なスタック記憶場所(即ち、記憶場所2)を指示している点に留意されたい。また、アップ・カウンタ及びダウン・カウンタの計数値も、各ステップにおいて実際のスタック・ポインタ値と異なる。
【0016】
かかる従来技術の説明を踏まえて、次に、図1及び表2を参照して本発明を説明する。図1は、本発明によるロジック・アナライザのトリガ部分を中心とした簡略化したブロック図である。かかる図1に示すロジック・アナライザ200において、入力チャネル回路210は、図2の入力チャネル回路110に対応し、イベント検出回路220は、図2のイベント検出回路120に対応し、トリガ・マシン230は、図2のトリガ・マシン130に対応し、ブロック260は、図2のブロック160に対応する。これら類似の参照符号のブロックは、図2の対応ブロックと同じ機能を果たすので、これらブロックの詳細説明を省略する。トリガ・マシン230は、イベント検出回路220が検出したプッシュ命令に応じて、インクリメント検出信号(第1信号)を発生し、また、イベント検出回路220が検出したポップ命令に応じて、デクリメント検出信号(第2信号)を発生して、カウンタ240に供給する。このカウンタ240は、双方向カウンタであり、インクリメント(上昇方向の変化、即ち、カウンタ・アップ)及びデクリメント(下降方向の変化、即ち、カウンタ・ダウン)をできることに留意されたい。かかる双方向カウンタ240は、インクリメント信号、デクリメント信号、リセット信号及びホールド信号をトリガ・マシン230から受け、オーバーフロー信号及びアンダーフロー信号をトリガ・マシン230に供給する。トリガ・マシン230は、上述のトリガ・マシン130と同様にステート・マシンとして動作する。
【0017】
表2は、各ステップにおける取り込み命令のデータと、双方向カウンタ240の内容と、実際のスタック・ポインタの値との関係を示す。かかる表2のステップ0において、双方向カウンタが0の値に初期化され、被試験装置内のスタック・ポインタが記憶場所0を実際に指示していると仮定する。双方向カウンタ240のオーバーフローは、5の値(即ち、最大のスタック・アドレスよりも1だけ大きい値)に設定され、そのアンダーフローは、−1(即ち、最低のスタック・アドレスよりも1だけ小さい値)に設定される。図2に示す従来技術では、カウンタ140及び150を制御するのに利用可能な命令は、カウント、リセット及びホールドのみであった点に留意されたい。しかし、本発明では、双方向カウンタ240を制御するのに利用できる命令は、インクリメント、デクリメント、リセット及びホールドである。ステップ1からステップ8まで、取り込み命令データが表2のように進むと、双方向カウンタ240及び実際のスタック・ポインタ値も表2に示すように進む。このように、表2は、双方向カウンタ240の動作がスタック・ポインタの値と正確に一致していることを示している。よって、双方向カウンタ240の計数値は、被試験装置のスタック・ポインタのアドレスを模倣したことになる。
【0018】
【表2】
【0019】
従来技術のカウンタとは異なり、本発明による双方方向カウンタ240の値は、デクリメント機能と同じ値で動作すると共に、インクリメント機能と同じ値でも動作する点に留意されたい。よって、最初に受けた命令が、スタックからのデータを読取るポップ命令ならば、双方カウンタ240は、アンダーフロー状態を正確に指示できる。
【0020】
上述した本発明の構成では、双方向カウンタを用いて、従来技術で問題であったインクリメント及びデクリメントの両方のモードを同時に試験できる。かかる同時試験は、従来のロジック・アナライザでは、実現できなかった。
【0021】
図を参照して、個別のロジック・アナライザについて本発明を用いた場合を説明したが、総てのロジック回路をASIC、又は、FPGA(フィールド・プログラム・ゲート・アレイ)へのプログラムにより実現でき、これらの変更は、本発明の要旨の範囲内であることが当業者には実現できよう。
【0022】
【発明の効果】
上述の如く、本発明のロジック・アナライザによれば、被試験装置内のスタック・メモリのオーバーフロー状態及びアンダーフロー状態を正確に試験できる。
【図面の簡単な説明】
【図1】本発明によるロジック・アナライザのトリガ部分を中心とした簡略化したブロック図である。
【図2】従来のロジック・アナライザのトリガ部分を中心とした簡略化したブロック図である。
【符号の説明】
100、200 ロジック・アナライザ
110、210 入力チャネル回路(取り込み回路)
120、220 イベント検出回路(イベント検出器)
130、230 トリガ・マシン
140 アップ・カウンタ
150 ダウン・カウンタ
240 双方向カウンタ
160、260 機能ブロック
Claims (4)
- 被試験装置からのデジタル・データを取り込む取り込み回路と、
取り込まれた上記デジタル・データ内の第1特定データである第1イベントと上記第1特定データと異なる第2特定データである第2イベントを含む複数のイベントを検出して検出信号を発生するイベント検出器と、
上記検出信号に応答してトリガ機能を制御すると共に、上記イベント検出器による上記第1イベントの検出に応じて第1信号を発生し、上記イベント検出器による上記第2イベントの検出に応じて第2信号を発生するトリガ・マシンと、
該トリガ・マシンが発生した上記第1信号に応答してカウント・アップし、上記トリガ・マシンが発生した上記第2信号に応答してカウント・ダウンする双方向カウンタとを具え、
該双方向カウンタは、所定計数値にカウント・アップしたときにオーバーフロー信号を発生すると共に、別の所定計数値にカウント・ダウンしたときにアンダーフロー信号を発生し、上記オーバーフロー信号及び上記アンダーフロー信号を上記トリガ・マシンに供給することを特徴とするロジック・アナライザ。 - 上記第1イベントは、上記被試験装置からの上記取り込みデジタル・データにおける上記被試験装置内のスタックに対するプッシュ命令の検出であり、
上記第2イベントは、上記被試験装置からの上記取り込みデジタル・データにおける上記スタックに対するポップ命令の検出であり、
上記双方向カウンタの計数値は、上記被試験装置のスタック・ポインタの値と一致することを特徴とする請求項1のロジック・アナライザ。 - 被試験装置内のスタック・ポインタを模倣するために、双方向カウンタを用いたロジック・アナライザであって、
被試験装置からのデジタル・データを取り込む取り込み回路と、
取り込まれた上記デジタル・データ内の第1特定データである第1イベントと上記第1特定データと異なる第2特定データである第2イベントを含む複数のイベントを検出して検出信号を発生するイベント検出器と、
上記検出信号に応答してトリガ機能を制御すると共に、上記イベント検出器による上記第1イベントの検出に応じて第1信号を発生し、上記イベント検出器による上記第2イベントの検出に応じて第2信号を発生するトリガ・マシンとを具え、
上記双方向カウンタは、上記トリガ・マシンが発生した上記第1信号に応答してカウント・アップし、上記トリガ・マシンが発生した上記第2信号に応答してカウント・ダウンし、
上記双方向カウンタは、所定計数値にカウント・アップしたときにオーバーフロー信号を発生すると共に、別の所定計数値にカウント・ダウンしたときにアンダーフロー信号を発生し、上記オーバーフロー信号及び上記アンダーフロー信号を上記トリガ・マシンに供給することを特徴とするロジック・アナライザ。 - 上記第1イベントは、上記被試験装置からの上記取り込みデジタル・データにおける上記被試験装置内のスタックに対するプッシュ命令の検出であり、
上記第2イベントは、上記被試験装置からの上記取り込みデジタル・データにおける上記スタックに対するポップ命令の検出であり、
上記双方向カウンタの計数値は、上記被試験装置のスタック・ポインタの値と一致することを特徴とする請求項3のロジック・アナライザ。
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