JP2003156516A - ロジック・アナライザ - Google Patents
ロジック・アナライザInfo
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- JP2003156516A JP2003156516A JP2002283639A JP2002283639A JP2003156516A JP 2003156516 A JP2003156516 A JP 2003156516A JP 2002283639 A JP2002283639 A JP 2002283639A JP 2002283639 A JP2002283639 A JP 2002283639A JP 2003156516 A JP2003156516 A JP 2003156516A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3177—Testing of logic operation, e.g. by logic analysers
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 ロジック・アナライザで、被試験装置内のス
タック・メモリのオーバーフロー状態及びアンダーフロ
ー状態を正確に試験する。 【解決手段】 入力チャネル２１０が被試験装置からの
デジタル・データを取り込み、イベント検出回路２２０
が複数のイベントを検出する。トリガ・マシン２３０が
複数のイベントのいくつかに応答して複数の機能２６０
のいくつかを実行させる。双方向カウンタ２４０は、ト
リガ・マシンが発生した第１及び第２信号に応答して夫
々カウント・アップし、カウント・ダウンする。この双
方向カウンタがトリガ・マシンにオーバーフロー信号及
びアンダーフロー信号を供給する。
タック・メモリのオーバーフロー状態及びアンダーフロ
ー状態を正確に試験する。 【解決手段】 入力チャネル２１０が被試験装置からの
デジタル・データを取り込み、イベント検出回路２２０
が複数のイベントを検出する。トリガ・マシン２３０が
複数のイベントのいくつかに応答して複数の機能２６０
のいくつかを実行させる。双方向カウンタ２４０は、ト
リガ・マシンが発生した第１及び第２信号に応答して夫
々カウント・アップし、カウント・ダウンする。この双
方向カウンタがトリガ・マシンにオーバーフロー信号及
びアンダーフロー信号を供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、ロジック
・アナライザなどの試験測定機器に用いるカウンタに関
し、特に、被試験装置のメモリ・スタックの状態を示す
ために双方向カウンタを用いたロジック・アナライザに
関する。
・アナライザなどの試験測定機器に用いるカウンタに関
し、特に、被試験装置のメモリ・スタックの状態を示す
ために双方向カウンタを用いたロジック・アナライザに
関する。
【０００２】
【従来の技術】技術者は、ロジック・アナライザを用い
て、被試験装置からのデジタル・データを取り込んで、
被試験装置に生じたかもしれない問題を解決する手段と
している。ロジック・アナライザは、非常に多くの入力
線上のアドレス、クロック及びデータ情報を同時に取り
込むことができるため、コンピュータ・システムを扱う
技術者にとって、非常に貴重なツールである。
て、被試験装置からのデジタル・データを取り込んで、
被試験装置に生じたかもしれない問題を解決する手段と
している。ロジック・アナライザは、非常に多くの入力
線上のアドレス、クロック及びデータ情報を同時に取り
込むことができるため、コンピュータ・システムを扱う
技術者にとって、非常に貴重なツールである。
【０００３】被試験装置内のメモリ・スタックの動作を
調べるためにロジック・アナライザを使用したい場合
に、残念なことに、後述の如き問題が生じる。この問題
の詳細を説明する前に、メモリ・スタックについてを簡
単に説明する。
調べるためにロジック・アナライザを使用したい場合
に、残念なことに、後述の如き問題が生じる。この問題
の詳細を説明する前に、メモリ・スタックについてを簡
単に説明する。
【０００４】「スタック」とは、データを一時的に蓄積
するのに用いる記憶場所の定義された配列である。スタ
ックは、初期状態において、空である（即ち、データが
蓄積されていない）。「スタック・ポインタ」は、例え
ば、スタックの最も底側の記憶場所を最初に指示する。
スタックにデータを蓄積することは、「スタックにデー
タをプッシュする」と言われ、その命令は、プッシュ命
令である。また、スタックからデータを読み出すこと
は、「スタックからデータをポップする」と言われ、そ
の命令は、ポップ命令である。データをスタックにプッ
シュすると、スタック・ポインタに現在指示された記憶
場所に蓄積され、その後、スタック・ポインタは、次に
高い（上側の）記憶場所を指示するようにインクリメン
ト（上昇方向の変化）される。よって、スタックは、底
から上に向かって「成長」する。データをスタックから
ポップするとき、スタック・ポインタは、現在よりも低
い記憶場所を指示するようにデクリメント（下降方向の
変化）され、その後、スタック・ポインタがその時指示
している記憶場所からデータを読取る。よって、スタッ
ク・ポインタは、スタックの先端側の利用可能な記憶場
所を常に指示する。
するのに用いる記憶場所の定義された配列である。スタ
ックは、初期状態において、空である（即ち、データが
蓄積されていない）。「スタック・ポインタ」は、例え
ば、スタックの最も底側の記憶場所を最初に指示する。
スタックにデータを蓄積することは、「スタックにデー
タをプッシュする」と言われ、その命令は、プッシュ命
令である。また、スタックからデータを読み出すこと
は、「スタックからデータをポップする」と言われ、そ
の命令は、ポップ命令である。データをスタックにプッ
シュすると、スタック・ポインタに現在指示された記憶
場所に蓄積され、その後、スタック・ポインタは、次に
高い（上側の）記憶場所を指示するようにインクリメン
ト（上昇方向の変化）される。よって、スタックは、底
から上に向かって「成長」する。データをスタックから
ポップするとき、スタック・ポインタは、現在よりも低
い記憶場所を指示するようにデクリメント（下降方向の
変化）され、その後、スタック・ポインタがその時指示
している記憶場所からデータを読取る。よって、スタッ
ク・ポインタは、スタックの先端側の利用可能な記憶場
所を常に指示する。
【０００５】説明のため、あるイベント（事象）の検出
に応じて、データ形式の情報をスタックに「プッシュ」
し、異なるイベントの検出により、スタックから情報を
「ポップ」すると仮定する。すべてがうまくいっている
場合、スタックは、定義された境界内で、成長したり、
縮む（即ち、スタック・ポインタが大きくなったり小さ
くなったりする）。
に応じて、データ形式の情報をスタックに「プッシュ」
し、異なるイベントの検出により、スタックから情報を
「ポップ」すると仮定する。すべてがうまくいっている
場合、スタックは、定義された境界内で、成長したり、
縮む（即ち、スタック・ポインタが大きくなったり小さ
くなったりする）。
【０００６】残念なことに、エラー状態になっても、情
報を保持できない記憶場所に更なる情報をプッシュする
ので、スタックは、メモリ配列の上側境界付近にてオー
バーフローしてデータを重ね書きしてしまう。これとは
逆に、エラー状態では、情報をプッシュした以外のスタ
ックから情報をポップするので、スタックは、メモリ配
列の下側境界付近でアンダーフローしてデータを読み出
してしまう。
報を保持できない記憶場所に更なる情報をプッシュする
ので、スタックは、メモリ配列の上側境界付近にてオー
バーフローしてデータを重ね書きしてしまう。これとは
逆に、エラー状態では、情報をプッシュした以外のスタ
ックから情報をポップするので、スタックは、メモリ配
列の下側境界付近でアンダーフローしてデータを読み出
してしまう。
【０００７】
【発明が解決しようとする課題】上述の問題に対して、
従来のロジック・アナライザ（例えば、非特許文献１参
照）は、不正確なスタック動作の２つのモード（オーバ
ーフロー及びアンダーフローのモード）の一方のみしか
試験できない。これら２つのモードを試験できない理由
は、次の通りである。従来のロジック・アナライザは、
一般的に、入力イベントを計数するのに利用できる１個
以上のカウンタを有する。かかるロジック・アナライザ
内のトリガ・マシンが、これらカウンタをチェックし
て、所定計数値に達したか否かを判断できる。しかし、
残念なことに、従来のロジック・アナライザに用いられ
ているカウンタは、一方向にしか計数することができな
い。アップ・カウンタを用いて、オーバーフロー状態に
導くイベントを計数し、ダウン・カウンタを用いて、ア
ンダーフロー状態に導くイベントを計数するようにする
ことも考えられる。しかし、残念なことに、これらカウ
ンタが互いに関連していないので、かかる試みは、両方
のカウンタにおいて意味のない計数を行ってしまう。す
なわち、アップ・カウンタは、ダウン・カウンタがデク
リメントした回数を知らず、ダウン・カウンタはアップ
・カウンタがインクリメントした回数を知らない。よっ
て、いずれのカウンタもスタック・ポインタの正確な位
置（指示）を反映した計数値を保持していない。
従来のロジック・アナライザ（例えば、非特許文献１参
照）は、不正確なスタック動作の２つのモード（オーバ
ーフロー及びアンダーフローのモード）の一方のみしか
試験できない。これら２つのモードを試験できない理由
は、次の通りである。従来のロジック・アナライザは、
一般的に、入力イベントを計数するのに利用できる１個
以上のカウンタを有する。かかるロジック・アナライザ
内のトリガ・マシンが、これらカウンタをチェックし
て、所定計数値に達したか否かを判断できる。しかし、
残念なことに、従来のロジック・アナライザに用いられ
ているカウンタは、一方向にしか計数することができな
い。アップ・カウンタを用いて、オーバーフロー状態に
導くイベントを計数し、ダウン・カウンタを用いて、ア
ンダーフロー状態に導くイベントを計数するようにする
ことも考えられる。しかし、残念なことに、これらカウ
ンタが互いに関連していないので、かかる試みは、両方
のカウンタにおいて意味のない計数を行ってしまう。す
なわち、アップ・カウンタは、ダウン・カウンタがデク
リメントした回数を知らず、ダウン・カウンタはアップ
・カウンタがインクリメントした回数を知らない。よっ
て、いずれのカウンタもスタック・ポインタの正確な位
置（指示）を反映した計数値を保持していない。
【０００８】
【非特許文献１】本願出願人のテクトロニクス社が２０
００年に発行した「テスト・メージャメント・アンド・
モニターリング・プロダクト・カタログ２００１」第１
２８ページ〜第１５３ページ
００年に発行した「テスト・メージャメント・アンド・
モニターリング・プロダクト・カタログ２００１」第１
２８ページ〜第１５３ページ
【０００９】したがって、本発明は、被試験装置内のス
タック・メモリのオーバーフロー状態及びアンダーフロ
ー状態を正確に試験できるロジック・アナライザの提供
にある。
タック・メモリのオーバーフロー状態及びアンダーフロ
ー状態を正確に試験できるロジック・アナライザの提供
にある。
【００１０】
【課題を解決するための手段】本発明のロジック・アナ
ライザ（２００）は、被試験装置からのデジタル・デー
タを取り込む取り込み回路（２１０）と；取り込まれた
デジタル・データ内の第１イベント及び第２イベントを
含む複数のイベントを検出するイベント検出器（２２
０）と；複数のイベントのいくつかに応答して複数の機
能（２６０）のいくつかを実行させるトリガ・マシン
（２３０）と；このトリガ・マシンが発生した第１信号
に応答してカウント・アップ（インクリメント）し、ト
リガ・マシンが発生した第２信号に応答してカウント・
ダウン（デクリメント）する双方向カウンタ（２４０）
とを具え；この双方向カウンタがトリガ・マシンにオー
バーフロー信号及びアンダーフロー信号を供給すること
を特徴としている。また、本発明は、被試験装置内のス
タック・ポインタを模倣するために、双方向カウンタ
（２４０）を用いたロジック・アナライザ（２００）で
あって；被試験装置からのデジタル・データを取り込む
取り込み回路（２１０）と；取り込まれたデジタル・デ
ータ内の第１イベント及び第２イベントを含む複数のイ
ベントを検出するイベント検出器（２２０）と；複数の
イベントのいくつかに応答して複数の機能（２６０）の
いくつかを実行させるトリガ・マシン（２３０）とを具
え；この双方向カウンタは、トリガ・マシンが発生した
第１信号に応答してカウント・アップ（インクリメン
ト）し、トリガ・マシンが発生した第２信号に応答して
カウント・ダウン（デクリメント）し；双方向カウンタ
がトリガ・マシンにオーバーフロー信号及びアンダーフ
ロー信号を供給することを特徴としている。
ライザ（２００）は、被試験装置からのデジタル・デー
タを取り込む取り込み回路（２１０）と；取り込まれた
デジタル・データ内の第１イベント及び第２イベントを
含む複数のイベントを検出するイベント検出器（２２
０）と；複数のイベントのいくつかに応答して複数の機
能（２６０）のいくつかを実行させるトリガ・マシン
（２３０）と；このトリガ・マシンが発生した第１信号
に応答してカウント・アップ（インクリメント）し、ト
リガ・マシンが発生した第２信号に応答してカウント・
ダウン（デクリメント）する双方向カウンタ（２４０）
とを具え；この双方向カウンタがトリガ・マシンにオー
バーフロー信号及びアンダーフロー信号を供給すること
を特徴としている。また、本発明は、被試験装置内のス
タック・ポインタを模倣するために、双方向カウンタ
（２４０）を用いたロジック・アナライザ（２００）で
あって；被試験装置からのデジタル・データを取り込む
取り込み回路（２１０）と；取り込まれたデジタル・デ
ータ内の第１イベント及び第２イベントを含む複数のイ
ベントを検出するイベント検出器（２２０）と；複数の
イベントのいくつかに応答して複数の機能（２６０）の
いくつかを実行させるトリガ・マシン（２３０）とを具
え；この双方向カウンタは、トリガ・マシンが発生した
第１信号に応答してカウント・アップ（インクリメン
ト）し、トリガ・マシンが発生した第２信号に応答して
カウント・ダウン（デクリメント）し；双方向カウンタ
がトリガ・マシンにオーバーフロー信号及びアンダーフ
ロー信号を供給することを特徴としている。
【００１１】本発明によるロジック・アナライザは、あ
るイベントの検出に応答してインクリメントし、他の異
なるイベントの検出に応答してデクリメントできる双方
向カウンタを用いている。かかるロジック・アナライザ
のトリガ・マシンは、オーバーフロー（所定計数へのイ
ンクリメント）及びアンダーフロー（別の所定計数への
デクリメント）の両方を試験できる。
るイベントの検出に応答してインクリメントし、他の異
なるイベントの検出に応答してデクリメントできる双方
向カウンタを用いている。かかるロジック・アナライザ
のトリガ・マシンは、オーバーフロー（所定計数へのイ
ンクリメント）及びアンダーフロー（別の所定計数への
デクリメント）の両方を試験できる。
【００１２】
【発明の実施の形態】本発明の理解を助けるために、先
ず、従来のロジック・アナライザについて更に説明す
る。図２は、従来のロジック・アナライザのトリガ部分
を中心とした簡略化したブロック図である。かかる従来
のロジック・アナライザ１００は、被試験装置からのデ
ータを取り込む入力チャネル回路（取り込み回路）１１
０を含んでいる。かかる入力チャネル回路１１０は、サ
ンプリング・ゲートにより、入力デジタル・データをサ
ンプリングして、取り込みメモリ（図示せず）に蓄積さ
れる。一方、入力チャネル回路２１０で取り込まれたデ
ータは、イベント検出回路（イベント検出器）１２０に
も供給される。このイベント検出回路１２０は、例え
ば、被試験装置のデジタル・データ・バス上で伝送され
ている「スタックへのプッシュ」命令及び「スタックか
らのポップ」命令などを検出する。イベント検出回路１
２０は、ワード・レコグナイザ（所定ワードを認識する
回路）、レンジ・レコグナイザ（所定レンジを認識する
回路）、トランジション検出器（所定の遷移を検出する
回路）、及び／又は、任意特定の状況が生じたか否かを
判断する他のハードウェア回路を具えていてもよい。こ
の例においては、イベント検出回路１２０は、取り込ん
だ「プッシュ」及び「ポップ」命令データの検出を表す
イベント検出信号を発生し、イベント線（図2では、図
を簡単にするために単一のイベント線として示す）を介
して、これらイベント検出信号をトリガ・マシン１３０
に供給する。トリガ・マシン１３０は、一種のステート
・マシンであり、イベント検出回路１２０からのイベン
ト線、アップ・カウンタ１４０からのオーバーフロー指
示線と、ダウン・カウンタ１５０からのアンダーフロー
指示線をモニタし、被試験装置から取り込んだデータの
履歴を判断して、機能ブロック１６０に示す種々の機能
を実行させる。これら機能には、所定のイベントの組合
せを検出したことにより、トリガ信号を発生したり、こ
のトリガ信号により、取り込みメモリ（図示せず）の蓄
積を制したり、その他のトリガ機能を制御する。トリガ
・マシン１３０は、複数のカウンタを制御するが、これ
らの内の２個のカウンタのみを図２に示す。カウンタ１
４０は、アップ・カウンタであり、カウンタ１５０は、
ダウン・カウンタである。トリガ・マシン１３０は、イ
ベント検出回路１２０からのプッシュ命令検出信号に応
じて、カウント（計数）信号をアップ・カウンタ１４０
に供給し、また、イベント検出回路１２０からのポップ
命令検出信号に応じて、カウント信号をダウン・カウン
タ１５０に供給する。トリガ・マシン１３０は、アップ
・カウンタ１４０からのオーバーフロー指示線と、ダウ
ン・カウンタ１５０からのアンダーフロー指示線をモニ
タする。カウンタ１４０及び１５０の一方は、他方の計
数方向を変更できない点に留意することが重要である。
また、トリガ・マシン１３０は、その状態により、カウ
ンタ１４０及び１５０にリセット信号及びホールド信号
も供給する。
ず、従来のロジック・アナライザについて更に説明す
る。図２は、従来のロジック・アナライザのトリガ部分
を中心とした簡略化したブロック図である。かかる従来
のロジック・アナライザ１００は、被試験装置からのデ
ータを取り込む入力チャネル回路（取り込み回路）１１
０を含んでいる。かかる入力チャネル回路１１０は、サ
ンプリング・ゲートにより、入力デジタル・データをサ
ンプリングして、取り込みメモリ（図示せず）に蓄積さ
れる。一方、入力チャネル回路２１０で取り込まれたデ
ータは、イベント検出回路（イベント検出器）１２０に
も供給される。このイベント検出回路１２０は、例え
ば、被試験装置のデジタル・データ・バス上で伝送され
ている「スタックへのプッシュ」命令及び「スタックか
らのポップ」命令などを検出する。イベント検出回路１
２０は、ワード・レコグナイザ（所定ワードを認識する
回路）、レンジ・レコグナイザ（所定レンジを認識する
回路）、トランジション検出器（所定の遷移を検出する
回路）、及び／又は、任意特定の状況が生じたか否かを
判断する他のハードウェア回路を具えていてもよい。こ
の例においては、イベント検出回路１２０は、取り込ん
だ「プッシュ」及び「ポップ」命令データの検出を表す
イベント検出信号を発生し、イベント線（図2では、図
を簡単にするために単一のイベント線として示す）を介
して、これらイベント検出信号をトリガ・マシン１３０
に供給する。トリガ・マシン１３０は、一種のステート
・マシンであり、イベント検出回路１２０からのイベン
ト線、アップ・カウンタ１４０からのオーバーフロー指
示線と、ダウン・カウンタ１５０からのアンダーフロー
指示線をモニタし、被試験装置から取り込んだデータの
履歴を判断して、機能ブロック１６０に示す種々の機能
を実行させる。これら機能には、所定のイベントの組合
せを検出したことにより、トリガ信号を発生したり、こ
のトリガ信号により、取り込みメモリ（図示せず）の蓄
積を制したり、その他のトリガ機能を制御する。トリガ
・マシン１３０は、複数のカウンタを制御するが、これ
らの内の２個のカウンタのみを図２に示す。カウンタ１
４０は、アップ・カウンタであり、カウンタ１５０は、
ダウン・カウンタである。トリガ・マシン１３０は、イ
ベント検出回路１２０からのプッシュ命令検出信号に応
じて、カウント（計数）信号をアップ・カウンタ１４０
に供給し、また、イベント検出回路１２０からのポップ
命令検出信号に応じて、カウント信号をダウン・カウン
タ１５０に供給する。トリガ・マシン１３０は、アップ
・カウンタ１４０からのオーバーフロー指示線と、ダウ
ン・カウンタ１５０からのアンダーフロー指示線をモニ
タする。カウンタ１４０及び１５０の一方は、他方の計
数方向を変更できない点に留意することが重要である。
また、トリガ・マシン１３０は、その状態により、カウ
ンタ１４０及び１５０にリセット信号及びホールド信号
も供給する。
【００１３】表１は、各ステップにおける取り込み命令
のデータと、アップ・カウンタ１４０の内容と、ダウン
・カウンタ１５０の内容と、実際のスタック・ポインタ
の値との関係を示す。記憶場所０〜４である５バイトの
スタックにおいて、ランダムにプッシュ及びポップ動作
を行った例における問題を示している。ステップ０にお
いて、アップ・カウンタ１４０が０の値に初期化されて
おり、ダウン・カウンタ１５０が４に初期化されてお
り、被試験装置のスタック・ポインタが記憶場所０を実
際に示していると仮定する。アップ・カウンタ１４０の
オーバーフローは、５の値（即ち、最高スタック・アド
レスよりも１だけ大きい値）に設定されている。ダウン
・カウンタ１５０のアンダーフローは、−１の値（即
ち、最下位のスタック・アドレスよりも１だけ小さい
値）に設定されている。カウンタ１４０及び１５０を制
御するのに利用できる命令は、カウント（計数）、リセ
ット及びホールド（保持）のみである点に留意された
い。
のデータと、アップ・カウンタ１４０の内容と、ダウン
・カウンタ１５０の内容と、実際のスタック・ポインタ
の値との関係を示す。記憶場所０〜４である５バイトの
スタックにおいて、ランダムにプッシュ及びポップ動作
を行った例における問題を示している。ステップ０にお
いて、アップ・カウンタ１４０が０の値に初期化されて
おり、ダウン・カウンタ１５０が４に初期化されてお
り、被試験装置のスタック・ポインタが記憶場所０を実
際に示していると仮定する。アップ・カウンタ１４０の
オーバーフローは、５の値（即ち、最高スタック・アド
レスよりも１だけ大きい値）に設定されている。ダウン
・カウンタ１５０のアンダーフローは、−１の値（即
ち、最下位のスタック・アドレスよりも１だけ小さい
値）に設定されている。カウンタ１４０及び１５０を制
御するのに利用できる命令は、カウント（計数）、リセ
ット及びホールド（保持）のみである点に留意された
い。
【００１４】
【表１】
【００１５】ステップ１からステップ８まで、取り込み
命令データが表１のように進むと、アップ・カウンタ１
４０及びダウン・カウンタ１５０の内容も表１に示すよ
うに進む。この際のスタック・ポインタの実際の値も表
１に示す。このように表１に示すように進むと、ステッ
プ８において、スタック・ポインタがオーバーフローし
たとアップ・カウンタ１４０が誤って指示するが、実際
には、スタック・ポインタは、有効なスタック記憶場所
（即ち、記憶場所２）を指示している点に留意された
い。また、アップ・カウンタ及びダウン・カウンタの計
数値も、各ステップにおいて実際のスタック・ポインタ
値と異なる。
命令データが表１のように進むと、アップ・カウンタ１
４０及びダウン・カウンタ１５０の内容も表１に示すよ
うに進む。この際のスタック・ポインタの実際の値も表
１に示す。このように表１に示すように進むと、ステッ
プ８において、スタック・ポインタがオーバーフローし
たとアップ・カウンタ１４０が誤って指示するが、実際
には、スタック・ポインタは、有効なスタック記憶場所
（即ち、記憶場所２）を指示している点に留意された
い。また、アップ・カウンタ及びダウン・カウンタの計
数値も、各ステップにおいて実際のスタック・ポインタ
値と異なる。
【００１６】かかる従来技術の説明を踏まえて、次に、
図１及び表２を参照して本発明を説明する。図１は、本
発明によるロジック・アナライザのトリガ部分を中心と
した簡略化したブロック図である。かかる図１に示すロ
ジック・アナライザ２００において、入力チャネル回路
２１０は、図２の入力チャネル回路１１０に対応し、イ
ベント検出回路２２０は、図２のイベント検出回路１２
０に対応し、トリガ・マシン２３０は、図２のトリガ・
マシン１３０に対応し、ブロック２６０は、図２のブロ
ック１６０に対応する。これら類似の参照符号のブロッ
クは、図２の対応ブロックと同じ機能を果たすので、こ
れらブロックの詳細説明を省略する。トリガ・マシン２
３０は、イベント検出回路２２０が検出したプッシュ命
令に応じて、インクリメント検出信号（第１信号）を発
生し、また、イベント検出回路２２０が検出したポップ
命令に応じて、デクリメント検出信号（第２信号）を発
生して、カウンタ２４０に供給する。このカウンタ２４
０は、双方向カウンタであり、インクリメント（上昇方
向の変化、即ち、カウンタ・アップ）及びデクリメント
（下降方向の変化、即ち、カウンタ・ダウン）をできる
ことに留意されたい。かかる双方向カウンタ２４０は、
インクリメント信号、デクリメント信号、リセット信号
及びホールド信号をトリガ・マシン２３０から受け、オ
ーバーフロー信号及びアンダーフロー信号をトリガ・マ
シン２３０に供給する。トリガ・マシン２３０は、上述
のトリガ・マシン１３０と同様にステート・マシンとし
て動作する。
図１及び表２を参照して本発明を説明する。図１は、本
発明によるロジック・アナライザのトリガ部分を中心と
した簡略化したブロック図である。かかる図１に示すロ
ジック・アナライザ２００において、入力チャネル回路
２１０は、図２の入力チャネル回路１１０に対応し、イ
ベント検出回路２２０は、図２のイベント検出回路１２
０に対応し、トリガ・マシン２３０は、図２のトリガ・
マシン１３０に対応し、ブロック２６０は、図２のブロ
ック１６０に対応する。これら類似の参照符号のブロッ
クは、図２の対応ブロックと同じ機能を果たすので、こ
れらブロックの詳細説明を省略する。トリガ・マシン２
３０は、イベント検出回路２２０が検出したプッシュ命
令に応じて、インクリメント検出信号（第１信号）を発
生し、また、イベント検出回路２２０が検出したポップ
命令に応じて、デクリメント検出信号（第２信号）を発
生して、カウンタ２４０に供給する。このカウンタ２４
０は、双方向カウンタであり、インクリメント（上昇方
向の変化、即ち、カウンタ・アップ）及びデクリメント
（下降方向の変化、即ち、カウンタ・ダウン）をできる
ことに留意されたい。かかる双方向カウンタ２４０は、
インクリメント信号、デクリメント信号、リセット信号
及びホールド信号をトリガ・マシン２３０から受け、オ
ーバーフロー信号及びアンダーフロー信号をトリガ・マ
シン２３０に供給する。トリガ・マシン２３０は、上述
のトリガ・マシン１３０と同様にステート・マシンとし
て動作する。
【００１７】表２は、各ステップにおける取り込み命令
のデータと、双方向カウンタ２４０の内容と、実際のス
タック・ポインタの値との関係を示す。かかる表２のス
テップ０において、双方向カウンタが０の値に初期化さ
れ、被試験装置内のスタック・ポインタが記憶場所０を
実際に指示していると仮定する。双方向カウンタ２４０
のオーバーフローは、５の値（即ち、最大のスタック・
アドレスよりも１だけ大きい値）に設定され、そのアン
ダーフローは、−１（即ち、最低のスタック・アドレス
よりも１だけ小さい値）に設定される。図２に示す従来
技術では、カウンタ１４０及び１５０を制御するのに利
用可能な命令は、カウント、リセット及びホールドのみ
であった点に留意されたい。しかし、本発明では、双方
向カウンタ２４０を制御するのに利用できる命令は、イ
ンクリメント、デクリメント、リセット及びホールドで
ある。ステップ１からステップ８まで、取り込み命令デ
ータが表２のように進むと、双方向カウンタ２４０及び
実際のスタック・ポインタ値も表２に示すように進む。
このように、表２は、双方向カウンタ２４０の動作がス
タック・ポインタの値と正確に一致していることを示し
ている。よって、双方向カウンタ２４０の計数値は、被
試験装置のスタック・ポインタのアドレスを模倣したこ
とになる。
のデータと、双方向カウンタ２４０の内容と、実際のス
タック・ポインタの値との関係を示す。かかる表２のス
テップ０において、双方向カウンタが０の値に初期化さ
れ、被試験装置内のスタック・ポインタが記憶場所０を
実際に指示していると仮定する。双方向カウンタ２４０
のオーバーフローは、５の値（即ち、最大のスタック・
アドレスよりも１だけ大きい値）に設定され、そのアン
ダーフローは、−１（即ち、最低のスタック・アドレス
よりも１だけ小さい値）に設定される。図２に示す従来
技術では、カウンタ１４０及び１５０を制御するのに利
用可能な命令は、カウント、リセット及びホールドのみ
であった点に留意されたい。しかし、本発明では、双方
向カウンタ２４０を制御するのに利用できる命令は、イ
ンクリメント、デクリメント、リセット及びホールドで
ある。ステップ１からステップ８まで、取り込み命令デ
ータが表２のように進むと、双方向カウンタ２４０及び
実際のスタック・ポインタ値も表２に示すように進む。
このように、表２は、双方向カウンタ２４０の動作がス
タック・ポインタの値と正確に一致していることを示し
ている。よって、双方向カウンタ２４０の計数値は、被
試験装置のスタック・ポインタのアドレスを模倣したこ
とになる。
【００１８】
【表２】
【００１９】従来技術のカウンタとは異なり、本発明に
よる双方方向カウンタ２４０の値は、デクリメント機能
と同じ値で動作すると共に、インクリメント機能と同じ
値でも動作する点に留意されたい。よって、最初に受け
た命令が、スタックからのデータを読取るポップ命令な
らば、双方カウンタ２４０は、アンダーフロー状態を正
確に指示できる。
よる双方方向カウンタ２４０の値は、デクリメント機能
と同じ値で動作すると共に、インクリメント機能と同じ
値でも動作する点に留意されたい。よって、最初に受け
た命令が、スタックからのデータを読取るポップ命令な
らば、双方カウンタ２４０は、アンダーフロー状態を正
確に指示できる。
【００２０】上述のした本発明の構成では、双方向カウ
ンタを用いて、従来技術で問題であったインクリメント
及びデクリメントの両方のモードを同時に試験できる。
かかる同時試験は、従来のロジック・アナライザでは、
実現できなかった。
ンタを用いて、従来技術で問題であったインクリメント
及びデクリメントの両方のモードを同時に試験できる。
かかる同時試験は、従来のロジック・アナライザでは、
実現できなかった。
【００２１】図を参照して、個別のロジック・アナライ
ザについて本発明を用いた場合を説明したが、総てのロ
ジック回路をＡＳＩＣ、又は、ＦＰＧＡ（フィールド・
プログラム・ゲート・アレイ）へのプログラムにより実
現でき、これらの変更は、本発明の要旨の範囲内である
ことが当業者には実現できよう。
ザについて本発明を用いた場合を説明したが、総てのロ
ジック回路をＡＳＩＣ、又は、ＦＰＧＡ（フィールド・
プログラム・ゲート・アレイ）へのプログラムにより実
現でき、これらの変更は、本発明の要旨の範囲内である
ことが当業者には実現できよう。
【００２２】
【発明の効果】上述の如く、本発明のロジック・アナラ
イザによれば、被試験装置内のスタック・メモリのオー
バーフロー状態及びアンダーフロー状態を正確に試験で
きる。
イザによれば、被試験装置内のスタック・メモリのオー
バーフロー状態及びアンダーフロー状態を正確に試験で
きる。
【図１】本発明によるロジック・アナライザのトリガ部
分を中心とした簡略化したブロック図である。
分を中心とした簡略化したブロック図である。
【図２】従来のロジック・アナライザのトリガ部分を中
心とした簡略化したブロック図である。
心とした簡略化したブロック図である。
１００、２００ ロジック・アナライザ
１１０、２１０ 入力チャネル回路（取り込み回路）
１２０、２２０ イベント検出回路（イベント検出器）
１３０、２３０ トリガ・マシン
１４０ アップ・カウンタ
１５０ ダウン・カウンタ
２４０ 双方向カウンタ
１６０、２６０ 機能ブロック
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ガリー・ケイ・リッチモンド
アメリカ合衆国 オレゴン州 97007 ビ
ーバートン サウス・ウエスト ワンハン
ドレッドシクスティシクシス・プレス
7978
Ｆターム(参考） 2G132 AA08 AE29 AG08 AH01 AL11
Claims (4)
- 【請求項１】 被試験装置からのデジタル・データを取
り込む取り込み回路と、 取り込まれた上記デジタル・データ内の第１イベント及
び第２イベントを含む複数のイベントを検出するイベン
ト検出器と、 上記複数のイベントのいくつかに応答して複数の機能の
いくつかを実行させるトリガ・マシンと、 該トリガ・マシンが発生した第１信号に応答してカウン
ト・アップし、上記トリガ・マシンが発生した第２信号
に応答してカウント・ダウンする双方向カウンタとを具
え、 該双方向カウンタが上記トリガ・マシンにオーバーフロ
ー信号及びアンダーフロー信号を供給することを特徴と
するロジック・アナライザ。 - 【請求項２】 上記第１イベントは、上記被試験装置か
らの上記取り込みデジタル・データにおけるスタックの
プッシュ命令の検出であり、 上記第２イベントは、上記被試験装置からの上記取り込
みデジタル・データにおけるスタックのポップ命令の検
出であり、 上記双方向カウンタは、上記被試験装置のスタック・ポ
インタの値との固定関係を維持した値を保持することを
特徴とする請求項１のロジック・アナライザ。 - 【請求項３】 被試験装置内のスタック・ポインタを模
倣するために、双方向カウンタを用いたロジック・アナ
ライザであって、 被試験装置からのデジタル・データを取り込む取り込み
回路と、 取り込まれた上記デジタル・データ内の第１イベント及
び第２イベントを含む複数のイベントを検出するイベン
ト検出器と、 上記複数のイベントのいくつかに応答して複数の機能の
いくつかを実行させるトリガ・マシンとを具え、 上記双方向カウンタは、上記トリガ・マシンが発生した
第１信号に応答してカウント・アップし、上記トリガ・
マシンが発生した第２信号に応答してカウント・ダウン
し、 上記双方向カウンタが上記トリガ・マシンにオーバーフ
ロー信号及びアンダーフロー信号を供給することを特徴
とするロジック・アナライザ。 - 【請求項４】 上記第１イベントは、上記被試験装置か
らの上記取り込みデジタル・データにおけるスタックの
プッシュ命令の検出であり、 上記第２イベントは、上記被試験装置からの上記取り込
みデジタル・データにおけるスタックのポップ命令の検
出であり、 上記双方向カウンタは、上記被試験装置のスタック・ポ
インタの値との固定関係を維持した値を保持することを
特徴とする請求項３のロジック・アナライザ。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US32649501P | 2001-10-01 | 2001-10-01 | |
| US60/326,495 | 2001-10-01 | ||
| US10/253,620 US6895536B2 (en) | 2001-10-01 | 2002-09-23 | Testable up down counter for use in a logic analyzer |
| US10/253,620 | 2002-09-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003156516A true JP2003156516A (ja) | 2003-05-30 |
| JP4049309B2 JP4049309B2 (ja) | 2008-02-20 |
Family
ID=26943420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002283639A Expired - Fee Related JP4049309B2 (ja) | 2001-10-01 | 2002-09-27 | ロジック・アナライザ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6895536B2 (ja) |
| JP (1) | JP4049309B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI427306B (zh) * | 2011-12-27 | 2014-02-21 | Zeroplus Technology Co Ltd | Data transmission method |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7466724B2 (en) * | 2004-10-14 | 2008-12-16 | Tektronix, Inc. | Apparatus and method of analyzing packetized data spanning over multiple clock cycles |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6128754A (en) * | 1997-11-24 | 2000-10-03 | Schlumberger Technologies, Inc. | Tester having event generation circuit for acquiring waveform by supplying strobe events for waveform acquisition rather than using strobe events specified by the test program |
| GB9805486D0 (en) * | 1998-03-13 | 1998-05-13 | Sgs Thomson Microelectronics | Adapter |
| US6377065B1 (en) * | 2000-04-13 | 2002-04-23 | Advantest Corp. | Glitch detection for semiconductor test system |
-
2002
- 2002-09-23 US US10/253,620 patent/US6895536B2/en not_active Expired - Fee Related
- 2002-09-27 JP JP2002283639A patent/JP4049309B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI427306B (zh) * | 2011-12-27 | 2014-02-21 | Zeroplus Technology Co Ltd | Data transmission method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4049309B2 (ja) | 2008-02-20 |
| US6895536B2 (en) | 2005-05-17 |
| US20030070125A1 (en) | 2003-04-10 |
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