JP4047766B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、絶縁膜を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）およびＳｔａｔｉｃ−ＲＡＭ等のメモリやロジックの半導体装置には、トランジスタ、抵抗およびキャパシタ等の半導体素子が形成されている。以下に、半導体装置としてＤＲＡＭの構成について説明する。
【０００３】
図９は従来のＤＲＡＭの一構成例を示す断面図である。
【０００４】
図９に示すように、ＤＲＡＭは、情報を蓄積するためのメモリセルが形成されたメモリセル領域８０と、任意のメモリセルを選択するための回路が形成された周辺回路領域９０とを有する。
【０００５】
メモリセル領域８０のメモリセルはセルトランジスタ１０６とキャパシタ１１２とを備えた構成である。セルトランジスタ１０６は、Ｐ型シリコン基板１０１内の表面近傍に形成された第１のＰウェル層１０３と、第１のＰウェル層１０３上にゲート絶縁膜１１０を介して形成されたゲート電極１１１ａと、第１のＰウェル層１０３に形成されたドレイン電極１０８およびソース電極１０９とを有する。キャパシタ１１２は、プレート電極となる上部電極１２６と、蓄積電極となる下部電極１２４と、上部電極１２６および下部電極１２４に挟まれた誘電体１２５とを有する。
【０００６】
セルトランジスタ１０６のソース電極１０９は、不純物拡散により低抵抗化したポリシリコンであるシリコンプラグ１１４ａ、１１４ｂを介してキャパシタ１１２の下部電極１２４に接続されている。また、セルトランジスタ１０６がセルトランジスタ１０７と共用するドレイン電極１０８は、シリコンプラグ１１４ｅを介してビット線１１７に接続されている。ドレイン電極１０８を共用するセルトランジスタ１０６、１０７は素子分離領域１０５により他のセルトランジスタと電気的に絶縁されている。ゲート電極は素子分離領域１０５上では配線としての役目を果たすゲート電極配線１１１ｂとなる。
【０００７】
ゲート電極１１１ａとビット線１１７間には第１の層間絶縁膜１１３および第２の層間絶縁膜１２１が形成され、ビット線１１７とキャパシタ１１２間には第３の層間絶縁膜１２３が形成されている。キャパシタ１１２の上部電極１２６の上面は、第３の層間絶縁膜１２３上に第４の層間絶縁膜１２７を介して形成された第５の層間絶縁膜１３０に覆われている。これらの層間絶縁膜により、所望の接続以外の素子間絶縁性が保たれている。
【０００８】
周辺回路領域９０には、図９に示すように、Ｐ型シリコン基板１０１内の第２のＰウェル層１０４上に周辺回路トランジスタ１５０が形成されている。周辺回路トランジスタ１５０のソース電極およびドレイン電極は、窒化タングステン（ＷＮ）膜とタングステン（Ｗ）膜が積層されたタングステンプラグ１１８を介して、メモリセル領域８０のビット線１１７と同一層に形成された第１の配線１５２に接続されている。第１の配線１５２は、窒化チタン（ＴｉＮ）膜およびＷ膜が積層されたビアプラグ１５４を介して、第５の層間絶縁膜１３０上に形成された第２の配線１５６に接続されている。
【０００９】
上記構成のＤＲＡＭにおいて、周辺回路の動作によりビット線およびゲート電極を任意に選択し、選択したビット線およびゲート電極に電圧を印加することで、所定のセルトランジスタをオンさせて情報の書き込みや読み出しが可能となる。
【００１０】
図１０は図９に示したメモリセルを別の方向から見た状態を示す要部断面図である。
【００１１】
図１０に示すように、ビット線１１７ａ、１１７ｂは、導電性材料のＷＮ膜１１９およびＷ膜１２０が積層された構成である。キャパシタの下部電極１２４はシリコンプラグ１１４ｃ、１１４ｄを介してソース電極１０９に接続されている。これら２本のビット線１１７ａ、１１７ｂとシリコンプラグ１１４ｃを電気的に絶縁するために、ビット線１１７ａ、１１７ｂの上には、窒化シリコン膜（以下、単に「窒化膜」と称する）でマスク窒化膜１５８が形成され、ビット線１１７ａ、１１７ｂの側壁にはスペーサ窒化膜１６０が形成されている。
【００１２】
従来、上記スペーサ窒化膜１６０を、ジクロロシランＳｉＨ2Ｃｌ2（Ｄｉｃｈｌｏｒｏｓｉｌａｎｅ：以下、ＤＣＳと称する）とアンモニア（ＮＨ3）を反応させて、温度７６０℃でＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法により成膜する窒化膜で形成していた。
【００１３】
半導体装置をより高集積化するためには、半導体基板内における不純物の拡散をさらに抑える必要があり、不純物の拡散を抑制するためには、半導体基板にかかる熱処理量を低減しなければならない。そのため、一度に複数の半導体基板に窒化膜を形成可能なバッチ式装置よりも半導体基板一枚づつに窒化膜を形成する枚葉式装置の方が半導体基板に対する熱処理量が低減するため、枚葉式装置が用いられるようになった。
【００１４】
一方、枚葉式装置を用いないでバッチ式装置で熱処理量を低減するには、成膜処理時の温度を低温化する方法がある。しかし、ＤＣＳを用いて温度６００℃まで低温化して窒化膜を成膜すると成膜速度が小さくなり、単位時間あたりの処理量であるスループットが低くなってしまう。
【００１５】
そこで、近年、ＤＣＳの場合よりも低温で窒化膜を成膜できるヘキサクロロジシランＳｉ2Ｃｌ6（Ｈｅｘａｃｈｌｏｒｏｄｉｓｉｌａｎｅ：以下、ＨＣＤと称する）を反応ガスに用いてバッチ式装置で成膜するようになった（例えば、特許文献１参照）。処理条件は、温度６００℃、ガス流量比ＨＣＤ／ＮＨ3＝１：３０、成膜時間約１時間であった。なお、以下では、ＤＣＳを用いて形成される窒化膜をＤＣＳ−Ｓｉ3Ｎ4と称し、ＨＣＤを用いて形成される窒化膜をＨＣＤ−Ｓｉ3Ｎ4と称する。
【００１６】
温度６００℃程度でＨＣＤ−Ｓｉ3Ｎ4を成膜する場合には、成膜速度が温度７６０℃でＤＣＳ−Ｓｉ3Ｎ4を成膜する場合と同等であることから、温度６００℃でＤＣＳ−Ｓｉ3Ｎ4を成膜する場合よりもスループットが高い。また、バッチ式装置で成膜されるＨＣＤ−Ｓｉ3Ｎ4は、枚葉式装置で成膜されるＤＣＳ−Ｓｉ3Ｎ4と比較して、下地段差への被覆性がよく、下地パターンの密度に依存せずに均一な膜厚で形成される。そのため、バッチ式装置で成膜されるＨＣＤ−Ｓｉ3Ｎ4は、ステップカバレッジ（段差被覆性）およびパターン疎密依存性について、枚葉式装置で成膜されるＤＣＳ−Ｓｉ3Ｎ4よりも優位であることがわかった。
【００１７】
【特許文献１】
特開２００２−３４３７９３号公報
【００１８】
【発明が解決しようとする課題】
上述のＨＣＤ−Ｓｉ3Ｎ4単層をスペーサ窒化膜に用いた試作品について良品選別を行ったところ、信頼性不良が発生した。その原因として、図１０に示したシリコンプラグとビット線間のリーク電流がＤＣＳ−Ｓｉ3Ｎ4の場合よりも大きいことが考えられた。そこで、以下のようなリーク電流特性の評価を行った。
【００１９】
リーク電流の測定に用いたＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）は、平坦な所定のパターンの２つの導電体の間にリーク電流の測定対象となる絶縁膜を挟んだ構造である。測定条件は、導電体間にかかる電界が４［ＭＶ／ｃｍ］になるように導電体に電圧を印加したときに絶縁膜を流れる電流をリーク電流とした。
【００２０】
測定の結果、ＨＣＤ−Ｓｉ3Ｎ4のリーク電流は約３Ｅ−４［Ａ／ｃｍ2］であり、ＤＣＳ−Ｓｉ3Ｎ4の場合の約２Ｅ−７［Ａ／ｃｍ2］よりも約３桁増加することがわかった。キャパシタの下部電極からシリコンプラグを介してビット線を流れるリーク電流が大きいと、キャパシタが電荷を蓄えている時間が短くなるため、リフレッシュ動作の周期を短くする必要が生じ、半導体装置の消費電力が大きくなってしまう。
【００２１】
次に、実際の製品に近い構造で評価するために、図１０に示した構造に、高温下でシリコンプラグとビット線間に高電圧を印加して加速度的に絶縁膜に負荷をかけるバーンイン試験を行ったので、その結果について説明する。
【００２２】
図１１はＤＣＳ−Ｓｉ3Ｎ4とＨＣＤ−Ｓｉ3Ｎ4についてのバーンイン試験による不良収束率の結果を示すグラフである。横軸は一回の時間がλであるバーンイン試験の回数であり、縦軸は不良箇所の収束率である。
【００２３】
図１１に示すように、収束率が製品出荷基準となる２００ｆｉｔ以下になるまで、ＤＣＳ−Ｓｉ3Ｎ4の場合は試験回数が５であるのに対し、ＨＣＤ−Ｓｉ3Ｎ4の場合は試験回数が７になっても収束率が２００ｆｉｔより大きく、収束しなかった。そのため、スペーサ窒化膜にＨＣＤ−Ｓｉ3Ｎ4単層を用いた半導体装置は、ＤＣＳ−Ｓｉ3Ｎ4単層の場合に比べて良品選別のための工程負荷が増え、半導体装置の製造開始から出荷までの期間とコストが大きくなるおそれがある。
【００２４】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、従来よりも半導体基板内の不純物拡散をより抑制し、絶縁膜の絶縁性が向上した半導体装置の製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記目的を達成するための本発明の半導体装置の製造方法は、少なくとも２層の窒化シリコン膜を有する半導体装置の製造方法であって、
窒素を含有するガスとジクロロシランとを反応させて前記少なくとも２層の窒化シリコン膜のうちの一方の窒化シリコン膜を形成し、
窒素を含有するガスとシリコンおよび塩素からなる化合物とを反応させて前記少なくとも２層の窒化シリコン膜のうちの他方の窒化シリコン膜を形成するものである。
【００２６】
また、本発明の半導体装置の製造方法は、少なくとも２層の窒化シリコン膜を有する半導体装置の製造方法であって、
シリコンおよび塩素からなる化合物の窒素を含有するガスに対するガス流量比が１／３０より小さい条件で該窒素を含有するガスと該化合物とを反応させて前記少なくとも２層の窒化シリコン膜のうちの一方の窒化シリコン膜を形成し、
前記ガス流量比が前記一方の窒化シリコン膜形成時よりも大きい条件で前記窒素を含有するガスと前記化合物とを反応させて前記少なくとも２層の窒化シリコン膜のうちの他方の窒化シリコン膜を形成するものである。
【００２７】
この場合、前記ガス流量比が１／１００〜１／１５０であることとしてもよい。
【００２８】
また、上記本発明の半導体装置の製造方法において、前記一方の窒化シリコン膜の成膜温度が４００〜７００℃であることとしてもよく、前記他方の窒化シリコン膜の成膜温度が４００〜７００℃であることとしてもよい。
【００２９】
また、上記本発明の半導体装置の製造方法において、前記化合物がヘキサクロロジシランであることとしてもよく、前記窒素を含有するガスがアンモニアであることとしてもよい。
【００３０】
また、上記本発明の半導体装置の製造方法において、前記一方の窒化シリコン膜の膜厚が前記他方の窒化シリコン膜よりも小さいこととしてもよい。
【００３１】
さらに、前記一方の窒化シリコン膜の膜厚が５〜１０ｎｍであることとしてもよく、前記他方の窒化シリコン膜の膜厚が４０〜７０ｎｍであることとしてもよい。
【００３２】
（作用）
上記本発明では、窒素を含有するガスとジクロロシランとを反応させて一方の窒化シリコン膜を形成しているので絶縁性が向上して、窒化シリコン膜を流れるリーク電流が減少し、また、窒素を含有するガスとシリコンおよび塩素からなる化合物とを反応させることで、一方の窒化シリコンよりも大きい成膜速度で他方の窒化シリコン膜を形成しているので、窒化シリコン膜形成のスループットが高くなる。
【００３３】
また、上記本発明では、ガス流量比（化合物／窒素を含有するガス）を１／３０よりも小さくして一方の窒化シリコン膜を形成しているので絶縁性が向上して、窒化シリコン膜を流れるリーク電流が減少し、また、ガス流量比を一方の窒化シリコン膜形成時よりも大きくすることで、一方の窒化シリコン膜よりも膜厚ばらつきの小さい他方の窒化シリコン膜を形成しているので、窒化シリコン膜全体の膜厚均一性が向上する。
【００３４】
また、上記本発明では、ガス流量比（化合物／窒素を含有するガス）を１／１００〜１／１５０にしているため、窒化シリコン膜を流れるリーク電流がより減少する。
【００３５】
また、上記本発明では、４００〜７００℃の低温で一方の窒化シリコン膜を形成しているため、半導体装置に対する熱処理量が低減する。そのため、半導体基板内の不純物拡散を抑制し、半導体装置の高集積化が可能となる。
【００３６】
また、上記本発明では、４００〜７００℃の低温で他方の窒化シリコン膜を形成しているため、半導体装置に対する熱処理量がさらに低減する。そのため、半導体基板内の不純物拡散をより抑制し、半導体装置のより高集積化が可能となる。
【００３７】
さらに、上記本発明では、一方の窒化シリコン膜の膜厚を他方の窒化シリコン膜よりも小さく形成しているので、窒化シリコン膜形成のための全体の時間が短くなり、窒化シリコン膜形成のスループットがより高くなる。
【００３８】
【発明の実施の形態】
本発明の半導体装置の製造方法は、導電体間の絶縁膜として、リーク電流特性の優れた第１の窒化膜と、第１の窒化膜よりも成膜速度の大きい第２の窒化膜を積層形成するものである。
【００３９】
（第１実施例）
本発明の半導体装置の製造方法に用いる気相成長装置について説明する。
【００４０】
図１は半導体装置の製造に用いる気相成長装置の一構成例を示すブロック図である。なお、以下では、半導体基板は、シリコン等の基板だけでなく、基板上に半導体素子や層間絶縁膜等が形成されたものも含む。
【００４１】
図１に示す気相成長装置は、バッチ式の減圧ＣＶＤ装置であり、半導体基板上に窒化膜を形成するための処理炉１２と、窒化膜形成のための反応ガス１４と、反応ガス１４を処理炉１２内に導くためのガス配管１６と、反応ガス１４の流量を制御するためのマスフローコントローラ（ＭＦＣ）１８と、処理炉１２内の気体を排気するための排気ポンプ２０と、各種反応ガス流量ならびに処理炉１２内の温度および圧力を制御するための制御部（不図示）とを有する構成である。なお、図１に示すように、ＨＣＤ原料と処理炉１２内に導かれる配管の間には、ＨＣＤを加熱するためのベーキングユニット２２が設けられている。
【００４２】
処理炉１２には、外気と遮断するための蓋部１２ａと、処理炉内に均一に熱をかけるためのヒータと、処理炉内温度をモニタするための温度センサと、処理炉１２内圧力をモニタするための圧力センサとが設けられている。また、処理炉１２にウェハボート２６を搬入し、処理炉１２からウェハボート２６を搬出する搬出入ロボットが設けられている。この搬出入ロボットは、カセットの有無、ウェハボート２６の位置等をモニタするための位置センサを備え、図に示さないカセット置場から処理前の半導体基板をウェハボート２６に載せ、処理終了後にウェハボート２６から半導体基板をカセットに戻す。
【００４３】
上記制御部は、プログラムにしたがって所定の処理を実行するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）と、プログラムを格納するためのメモリとを備えている。この制御部には、ヒータ、ＭＦＣ１８、排気ポンプ２０、および搬出入ロボットに制御信号を送るための制御信号線と、各種センサからの信号を受け取るためのモニタ信号線が接続されている。制御信号線およびモニタ信号線を介して各部と通信をすることで、操作者により予め登録された処理条件にしたがって半導体基板上に窒化膜を形成する。
【００４４】
次に、本発明の製造方法による半導体装置の構成について説明する。なお、以下では、従来と同様の構成については同一の符号を付し、その詳細な説明を省略する。
【００４５】
図２は本発明の製造方法による半導体装置の一構成例を示す断面図である。ここでは、第１のＰウェル層１０３からキャパシタの上部電極１２６までの構成を示し、他の構成は図９に示した構成と同様なため図に示すことを省略している。
【００４６】
図２に示すように、ビット線１１７ａ、１１７ｂとシリコンプラグ１１４ｃを電気的に絶縁するために設けられたスペーサ窒化膜２０５は、第１の窒化膜２０１と第２の窒化膜２０３とを有する構成である。本実施例では、第１の窒化膜２０１はＤＣＳ−Ｓｉ3Ｎ4であり、第２の窒化膜２０３はＨＣＤ−Ｓｉ3Ｎ4である。
【００４７】
次に、図２に示した半導体装置の製造方法について説明する。なお、図２に示した第２の層間絶縁膜１２１の下地構成の製造方法は従来と同様なため、第２の層間絶縁膜１２１の形成以降について説明する。
【００４８】
図３乃至図５は本発明の半導体装置の製造方法を示す断面図である。
【００４９】
図３（ａ）に示すように、第２の層間絶縁膜１２１の上に、導電性材料としてＷＮ膜１１９およびＷ膜１２０を順に形成する。続いて、マスク窒化膜１５８をプラズマＣＶＤ法により形成した後、公知のリソグラフィ工程およびエッチング工程により、マスク窒化膜１５８で上面が覆われたビット線１１７ａ、１１７ｂを形成する。
【００５０】
図１に示した気相成長装置で、処理炉１２内を１３．３〜２６６Ｐａ（０．１〜２．０Ｔｏｒｒ）の範囲における所定の圧力に減圧した後、反応ガスにＤＣＳおよびアンモニアを用いて、ガス流量比ＤＣＳ／ＮＨ3＝１／１０〜１／２０、温度６００℃、成膜時間約２時間の処理条件で第１の窒化膜２０１としてＤＣＳ−Ｓｉ3Ｎ4を膜厚５〜１０ｎｍ成膜する（図３（ｂ））。続いて、図３（ｃ）に示すように、半導体基板を外気にさらすことなく、反応ガスにＨＣＤおよびアンモニアを用いて、ガス流量比ＨＣＤ／ＮＨ3＝１／３０、温度６００℃、成膜時間約１時間の処理条件で第２の窒化膜２０３としてＨＣＤ−Ｓｉ3Ｎ4を膜厚４０〜７０ｎｍ成膜する。なお、ＤＣＳ−Ｓｉ3Ｎ4およびＨＣＤ−Ｓｉ3Ｎ4は温度４００〜７００℃の範囲で成膜可能である。
【００５１】
その後、図４（ｄ）に示すように、異方性エッチングを行うことで、第１の窒化膜２０１および第２の窒化膜２０３でスペーサ窒化膜２０５を形成する。続いて、ＣＶＤ法で第３の層間絶縁膜１２３を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で研磨し、第３の層間絶縁膜１２３の表面を平坦化する。
【００５２】
そして、図４（ｅ）に示すように、公知のリソグラフィ工程によりプラグ孔を設けるための開口を有するレジストマスク１６２を形成する。その後、図４（ｆ）に示すように、レジストマスク１６２の上から異方性エッチングすることで、第２の層間絶縁膜１２１および第３の層間絶縁膜１２３にプラグ孔１６４を形成する。
【００５３】
図５（ｇ）に示すように、レジストマスク１６４を除去した後、プラグ孔１６４に不純物拡散ポリシリコン１６６を埋め込む。そして、全面エッチングにより第３の層間絶縁膜１２３上に形成された不純物拡散ポリシリコン１６６を除去し、シリコンプラグ１１４ｃを形成する（図５（ｈ））。
【００５４】
最後に、従来と同様に、シリコンプラグ１１４ｃ上にキャパシタを形成し、導電性材料により所望の配線を形成してＤＲＡＭを作製する。
【００５５】
上述の半導体装置の製造方法において、第１の窒化膜と第２の窒化膜が積層された積層窒化膜のリーク電流特性について説明する。
【００５６】
従来のリーク電流特性評価方法と同様にして、積層窒化膜のリーク電流を測定すると、リーク電流は約２Ｅ−６［Ａ／ｃｍ2］であった。このリーク電流は、ＨＣＤ−Ｓｉ3Ｎ4単層の場合の約３Ｅ−４［Ａ／ｃｍ2］に比べて約２桁小さい値である。これは、第１窒化膜２０１のＤＣＳ−Ｓｉ3Ｎ4について、リーク電流が約２Ｅ−７［Ａ／ｃｍ2］であり、絶縁性がよいためである。
【００５７】
次に、上記積層窒化膜の膜厚均一性について説明する。
【００５８】
上述した製造方法で、第１の窒化膜２０１および第２の窒化膜２０３を順に成膜する際に、膜厚を測定するためのモニタ基板をウェハボート２６に搭載しておき、第２の窒化膜２０３成膜後、モニタ基板上の積層窒化膜の膜厚を所定のポイント数測定した。続いて、その測定膜厚の平均値Ｘと偏差Ｒを求め、基板面内の膜厚均一性を示すばらつきとして、（Ｒ／２Ｘ）×１００［％］を算出した。その結果、積層窒化膜のばらつきは約３％で、ＨＣＤ−Ｓｉ3Ｎ4単層の場合の約６％の半分であった。
【００５９】
本発明の半導体装置の製造方法は、上述のようにして、導電体間の絶縁膜として、１層目にリーク電流特性の優れた第１の窒化膜を薄く（５〜１０ｎｍ）成膜した後、外気にさらすことなく、２層目に成膜速度の大きい第２の窒化膜を成膜して積層構造にすることにより、導電体間のリーク電流が従来の場合よりも減少し、膜厚均一性に悪影響を与えず、膜質が改善される。
【００６０】
また、上述したように、半導体装置がＤＲＡＭで、キャパシタに接続されたシリコンプラグとビット線の間に上記積層窒化膜を形成すれば、キャパシタからシリコンプラグを介してビット線に流れるリーク電流が減少するため、キャパシタが電荷を蓄えている時間が長くなり、リフレッシュ動作の周期を長くでき、半導体装置の低消費電力化が可能となる。
【００６１】
また、第１の窒化膜を薄く成膜することで、スループットを従来と同等に維持し、第１の窒化膜および第２の窒化膜を４００〜７００℃と低温化して成膜することで、半導体基板への熱処理量が低減する。そのため、半導体基板内の不純物の拡散を抑制でき、半導体装置の高集積化が可能となる。
【００６２】
さらに、第１の窒化膜を成膜した後、外気にさらすことなく第２の窒化膜を成膜するようにしているので、外気に浮遊するナトリウムイオン（Ｎａ+）などの不純物イオンが第１の窒化膜と第２の窒化膜の間にトラップされることを抑制し、リーク電流がより減少する。
【００６３】
なお、上述した製造方法に用いたスペーサ窒化膜２０５を、以下に説明するように、セルトランジスタのゲート電極側壁に適用してもよい。
【００６４】
図６はセルトランジスタのゲート電極側壁を覆う絶縁膜に上記スペーサ窒化膜を適用した構成を示す断面図である。
【００６５】
図６に示すように、セルトランジスタ１０６のゲート電極１１１ａの側壁と、ゲート電極配線１１１ｃの側壁がスペーサ窒化膜２０５で覆われている。その他の構成は図９と同様に、キャパシタの下部電極１２４がシリコンプラグ１１４ａ、１１１ｂを介してセルトランジスタ１０６のソース電極１０９に接続されている。
【００６６】
図６に示す構成により、スペーサ窒化膜がＨＣＤ−Ｓｉ3Ｎ4単層である場合に比べて、ゲート電極１１１ａおよびゲート電極配線１１１ｃとシリコンプラグ１１４ｂとの間のリーク電流が減少する。
【００６７】
（第２実施例）
本実施例では、第１の実施例の製造方法において、ＨＣＤとアンモニアを用いてガス流量比ＨＣＤ／ＮＨ3を従来よりも小さくして第１の窒化膜を成膜し、続いて、ガス流量比ＨＣＤ／ＮＨ3を第１の窒化膜の場合よりも大きくして第２の窒化膜を成膜するものである。
【００６８】
なお、本実施例の製造方法による半導体装置の構成は、図２に示した第１の窒化膜２０１がＨＣＤ−Ｓｉ3Ｎ4であることを除いて、他は第１実施例と同様な構成のため、その詳細な説明を省略する。
【００６９】
本実施例の半導体装置の製造方法について、図３を用いて説明する。
【００７０】
第１実施例と同様にして、上面がマスク窒化膜１５８で覆われたビット線１１７ａ、１１７ｂを第２の層間絶縁膜１２１上に形成する（図３（ａ））。
【００７１】
そして、図３（ｂ）に示すように、図１に示した気相成長装置で、処理炉１２内を１３．３〜２６６Ｐａ（０．１〜２．０Ｔｏｒｒ）の範囲における所定の圧力に減圧した後、反応ガスにＨＣＤおよびアンモニアを用いて、ガス流量比ＨＣＤ／ＮＨ3＝１／１００、温度６００℃、成膜時間約１時間の処理条件で第１の窒化膜２０１としてＨＣＤ−Ｓｉ3Ｎ4を５〜１０ｎｍ成膜する。続いて、図３（ｃ）に示すように、半導体基板を外気にさらすことなく、反応ガスにＨＣＤおよびアンモニアを用いて、温度６００℃、ガス流量比ＨＣＤ／ＮＨ3＝１／３０、成膜時間約１時間の処理条件で第２の窒化膜２０３としてＨＣＤ−Ｓｉ3Ｎ4を４０〜７０ｎｍ成膜する。その後、第１実施例と同様に処理を行って、ＤＲＡＭを作製する。
【００７２】
ここで、ガス流量比ＮＨ3／ＨＣＤを変化させた場合のＨＣＤ−Ｓｉ3Ｎ4単層についてのリーク電流特性を説明する。
【００７３】
成膜条件はガス流量比ＮＨ3／ＨＣＤ以外の条件を共通とした。ガス流量比ＮＨ3／ＨＣＤは、３０：１、５０：１、１００：１、１２０：１、および１５０：１の５通りの場合を設けた。従来のリーク電流特性評価方法と同様にして、ガス流量比毎にリーク電流を測定した。
【００７４】
図７はリーク電流のガス流量比ＮＨ3／ＨＣＤ依存性を示すグラフである。横軸はガス流量比ＮＨ3／ＨＣＤであり、縦軸はリーク電流である。
【００７５】
図７に示す○印は、各ガス流量比におけるリーク電流をプロットしたものである。ガス流量比ＮＨ3／ＨＣＤ＝３０：１の場合、リーク電流は約３Ｅ−４［Ａ／ｃｍ2］である。アンモニアのガス流量を増やしていくとリーク電流が減少し、ガス流量比ＮＨ3／ＨＣＤ＝１５０：１の場合、リーク電流は約１Ｅ−６［Ａ／ｃｍ2］になる。図７に示すグラフから、アンモニアのガス流量が増えるほどリーク電流が減少し、ＨＣＤ−Ｓｉ3Ｎ4の膜質が向上することがわかる。また、ガス流量比ＮＨ3／ＨＣＤは、リーク電流が約２Ｅ−６［Ａ／ｃｍ2］以下になる１００：１〜１５０：１の範囲がより望ましい。
【００７６】
上述の製造方法において、第１の窒化膜２０１をガス流量比ＮＨ3／ＨＣＤ＝１００：１で成膜していることから、図７に示すように、第１の窒化膜２０１のリーク電流は約２Ｅ−６［Ａ／ｃｍ2］になる。このことから、第１の窒化膜２０１と第２の窒化膜２０３が積層された積層窒化膜のリーク電流は、ガス流量比ＮＨ3／ＨＣＤ＝３０：１で成膜されたＨＣＤ−Ｓｉ3Ｎ4単層よりも小さくなる。
【００７７】
次に、ＨＣＤ−Ｓｉ3Ｎ4の膜厚均一性について説明する。
【００７８】
成膜条件はガス流量比ＨＣＤ／ＮＨ3以外の条件を共通とした。ガス流量ＨＣＤ／ＮＨ3は、３０／９００、２０／１０００、１０／１０００、および１０／１５００ｓｃｃｍの４通りであり、それぞれガス流量比ＨＣＤ／ＮＨ3にすると、１：３０、１：５０、１：１００、および１：１５０となる。
【００７９】
膜厚を測定するためのモニタ基板を、図１に示したウェハボート２６の最上段位置（Ｔｏｐ）と、最下段位置（Ｂｏｔｔｏｍ）と、ＴｏｐとＢｏｔｔｏｍの間を二分する中心位置（Ｃｅｎｔｅｒ）と、ＴｏｐとＣｅｎｔｅｒの間を二分する位置（ＴＣ）と、ＣｅｎｔｅｒとＢｏｔｔｏｍの間を二分する位置（ＣＢ）の計５箇所に搭載した。ウェハボート２６の上記５箇所にモニタ基板を搭載したのは、膜厚均一性について基板面内だけでなく、ウェハボート２６位置依存性についても調べるためである。膜厚均一性を示すばらつきは、上記第１実施例と同様にして算出した。
【００８０】
図８は膜厚均一性のガス流量比依存性を示すグラフである。横軸はガス流量比ＨＣＤ／ＮＨ3であり、縦軸は膜厚均一性を示すばらつきである。ばらつきの値について、Ｔｏｐを○印、ＴＣを△印、Ｃｅｎｔｅｒを□印、ＣＢを×印、Ｂｏｔｔｏｍを◇印でプロットした。
【００８１】
図８に示すように、ガス流量比ＨＣＤ／ＮＨ3＝１：３０の場合、モニタ基板の膜厚のばらつきは０．３〜２．５％であり、ばらつきの最大と最小の差が２．２％である。ガス流量比ＨＣＤ／ＮＨ3を変化させていき、ガス流量比ＨＣＤ／ＮＨ3＝１：１５０の場合には、モニタ基板の膜厚のばらつきが２．５〜６．８％で、ばらつきの最大と最小の差が４．３％になっている。ガス流量比ＨＣＤ／ＮＨ3の値が小さくなるほど、モニタ基板の面内ばらつきと基板間のばらつきが大きくなる。
【００８２】
図８に示すグラフから、ガス流量比ＨＣＤ／ＮＨ3の値が大きいほど、基板面内および基板間の膜厚ばらつきが小さくなり、膜厚均一性がよくなることがわかる。
【００８３】
上述の製造方法において、第１の窒化膜２０１をガス流量比ＨＣＤ／ＮＨ3＝１：１００で成膜していることから、図８に示すように、第１の窒化膜２０１の膜厚のばらつきは２．０〜６．３％と大きくなるが、第２の窒化膜２０３をガス流量比ＨＣＤ／ＮＨ3＝１：３０で成膜しているため、膜厚のばらつきが０．３〜２．５％に近い値となる。これは、第１の窒化膜２０１が５〜１０ｎｍと薄く、第１の窒化膜２０１の膜厚ばらつきを、膜厚が４０〜７０ｎｍで第１の窒化膜２０１よりも膜厚の大きい第２の窒化膜２０３が吸収して平均化するからである。
【００８４】
本実施例では、導電体間の絶縁膜として、反応ガスにＨＣＤを用いて、１層目にリーク電流特性の優れた第１の窒化膜を薄く（５〜１０ｎｍ）成膜した後、外気にさらすことなく、２層目に膜厚ばらつきが小さい第２の窒化膜を成膜して積層構造にすることにより、導電体間のリーク電流が従来の場合よりも減少し、絶縁膜の膜厚ばらつきは従来の場合とほぼ同等になる。したがって、上記第１実施例と同様の効果が得られる他、反応ガスにＨＣＤを用いて第１の窒化膜と第２の窒化膜を成膜することにより、膜質がより均一となる。
【００８５】
なお、上記第１実施例および第２実施例では、シリコンおよび塩素の化合物をＳｉｘＣｌｙと表記すると、（ｘ，ｙ）＝（２，６）のヘキサクロロジシランを用いたが、（ｘ，ｙ）が（２，６）以外であってもよい。
【００８６】
また、第１の窒化膜２０１を成膜した後、第２の窒化膜２０３を成膜する前に、排気ポンプ２０で処理炉１２内のガスを一旦排気するようにしてもよい。また、図１に示した気相成長装置の処理炉１２内のパージ用ガスとして窒素ガスを供給可能に予めガス配管１６に接続し、第１の窒化膜２０１を成膜した後、第２の窒化膜２０３を成膜する前に、処理炉１２内を窒素パージしてもよい。さらに、窒素パージと排気を組み合わせてもよい。第１の窒化膜２０１成膜後に、処理炉内を少なくとも排気または窒素パージすることで、第１の窒化膜２０１と第２の窒化膜２０３の界面状態がより良好になる。
【００８７】
また、窒化膜形成の際にアンモニアガスを用いているが、窒素を含有するガスであれば他のガスであってもよい。
【００８８】
さらに、第２実施例によるスペーサ窒化膜を、図６に示したゲート電極側壁を覆う絶縁膜に適用してもよい。
【００８９】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００９０】
本発明では、導電体間の絶縁膜として、１層目にリーク電流特性のよい第１の窒化膜を薄く成膜した後、外気にさらすことなく、２層目に成膜速度の大きい第２の窒化膜を成膜して積層構造にすることにより、導電体間のリーク電流が従来の場合よりも減少し、膜厚均一性に悪影響を与えず、膜質が改善される。
【００９１】
また、半導体装置がＤＲＡＭで、キャパシタに接続されたシリコンプラグとビット線の間に、第１の窒化膜および第２の窒化膜が積層された積層窒化膜を形成すれば、キャパシタからシリコンプラグを介してビット線に流れるリーク電流が減少するため、キャパシタが電荷を蓄えている時間が長くなり、リフレッシュ動作の周期を長くでき、半導体装置の低消費電力化が可能となる。
【００９２】
さらに、第１の窒化膜を薄く成膜することで、スループットを従来と同等に維持し、第１の窒化膜および第２の窒化膜を４００〜７００℃と低温化して成膜することで、半導体基板への熱処理量が低減する。そのため、半導体基板内の不純物の拡散を抑制でき、半導体装置の高集積化が可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法に用いる気相成長装置の一構成例を示すブロック図である。
【図２】本発明の製造方法による半導体装置の一構成例を示す断面図である。
【図３】本発明の半導体装置の製造方法を示す断面図である。
【図４】本発明の半導体装置の製造方法を示す断面図である。
【図５】本発明の半導体装置の製造方法を示す断面図である。
【図６】本発明の製造方法におけるスペーサ窒化膜をセルトランジスタのゲート電極側壁を覆う絶縁膜に適用した構成を示す断面図である。
【図７】リーク電流のガス流量比依存性を示すグラフである。
【図８】膜厚均一性のガス流量比依存性を示すグラフである。
【図９】従来の半導体装置の一構成例を示す断面図である。
【図１０】図９に示した半導体装置について別の方向から見た要部断面図である。
【図１１】窒化膜の膜質評価のためのバーンイン試験による不良収束率を示すグラフである。
【符号の説明】
１２ 処理炉
１４ 反応ガス
１６ ガス配管
１８ ＭＦＣ
２０ 排気ポンプ
２２ ベーキングユニット
２６ ウェハボート
１０１ Ｐ型シリコン基板
１０２ ｎウェル層
１０３ 第１のＰウェル層
１０４ 第２のＰウェル層
１０５ 素子分離領域
１０６、１０７ セルトランジスタ
１０８ ドレイン電極
１０９ ソース電極
１１０ ゲート絶縁膜
１１１ａ ゲート電極
１１１ｂ、１１１ｃ ゲート電極配線
１１２ キャパシタ
１１３ 第１の層間絶縁膜
１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ、１１４ｅ シリコンプラグ
１１８ タングステンプラグ
１１９ 窒化タングステン
１２０ タングステン
１２１ 第２の層間絶縁膜
１２３ 第３の層間絶縁膜
１２４ 下部電極
１２５ 誘電体
１２６ 上部電極
１２７ 第４の層間絶縁膜
１３０ 第５の層間絶縁膜
１５０ 周辺回路トランジスタ
１５２ 第１の配線
１５４ ビアプラグ
１５６ 第２の配線
１５８ マスク窒化膜
１６０、２０５ スペーサ窒化膜
１６２ レジストマスク
１６４ プラグ孔
１６６ 不純物拡散ポリシリコン
２０１ 第１の窒化膜
２０３ 第２の窒化膜

Claims (11)

  1. 配線層とコンタクトプラグの絶縁性を確保するために前記配線層の側面部分に設けたスペーサ窒化シリコン膜の製造方法であって、
    窒素を含有するガスとジクロロシラン（ＳｉＨ 2 Ｃｌ 2 ）とを反応させて第１の窒化シリコン膜を形成する工程に引き続き、
    前記窒素を含有するガスとヘキサクロロジシラン（Ｓｉ 2 Ｃｌ 6 ）とを反応させて第２の窒化シリコン膜を形成する工程を有することを特徴とする半導体装置の製造方法。
  2. 前記第１の窒化シリコン膜の形成後に、外気にさらすことなく前記第２の窒化シリコン膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１の窒化シリコン膜の膜厚が、前記第２の窒化シリコン膜よりも小さいことを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記第１の窒化シリコン膜の膜厚が５〜１０ｎｍであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第２の窒化シリコン膜の膜厚が４０〜７０ｎｍであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記配線層がＤＲＡＭのメモリセルに形成されるビット線であり、前記コンタクトプラグがシリコンプラグであることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
  7. 窒素を含有するガスとヘキサクロロジシラン（Ｓｉ 2 Ｃｌ 6 ）のガス流量比を変更して、２層の窒化シリコン膜を連続して形成する工程を有する半導体装置の製造方法であって、
    前記ヘキサクロロジシランの前記窒素を含有するガスに対するガス流量比は、最初に形成する第１の窒化シリコン膜の形成の時の方が、引き続き形成する第２の窒化シリコン膜の形成の時よりも小さいことを特徴とする半導体装置の製造方法。
  8. 前記第１の窒化シリコン膜を形成する際の前記ガス流量比が１：１００〜１：１５０である請求項７記載の半導体装置の製造方法。
  9. 少なくとも２層の窒化シリコン膜を有する半導体装置の製造方法であって、
    窒素を含有するガスとジクロロシラン（ＳｉＨ 2 Ｃｌ 2 ）とを反応させて前記少なくとも２層の窒化シリコン膜のうちの一方の窒化シリコン膜を膜厚５〜１０ｎｍとなるように形成し、窒素を含有するガスとヘキサクロロジシラン（Ｓｉ 2 Ｃｌ 6 ）とを反応させて前記少なくとも２層の窒化シリコン膜のうちの他方の窒化シリコン膜を形成する半導体装置の製造方法。
  10. 少なくとも２層の窒化シリコン膜を有する半導体装置の製造方法であって、
    窒素を含有するガスとジクロロシラン（ＳｉＨ 2 Ｃｌ 2 ）とを反応させて前記少なくとも２層の窒化シリコン膜のうちの一方の窒化シリコン膜を形成し、
    窒素を含有するガスとヘキサクロロジシラン（Ｓｉ 2 Ｃｌ 6 ）とを反応させて前記少なくとも２層の窒化シリコン膜のうちの他方の窒化シリコン膜を、膜厚４０〜７０ｎｍとなるように形成する半導体装置の製造方法。
  11. 前記窒素を含有するガスがアンモニアであることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7966969B2 (en) * 2004-09-22 2011-06-28 Asm International N.V. Deposition of TiN films in a batch reactor
JP2007201083A (ja) 2006-01-25 2007-08-09 Elpida Memory Inc キャパシタの製造方法
US7691757B2 (en) 2006-06-22 2010-04-06 Asm International N.V. Deposition of complex nitride films
JP2008294260A (ja) * 2007-05-25 2008-12-04 Sony Corp 半導体装置とその製造方法並びに積層絶縁膜とその形成方法
US7833906B2 (en) 2008-12-11 2010-11-16 Asm International N.V. Titanium silicon nitride deposition
CN105047559B (zh) * 2015-08-12 2018-01-12 沈阳拓荆科技有限公司 通过调整宝石球高度获得不同性能氮化硅薄膜的方法
CN110120343B (zh) * 2018-02-06 2021-10-01 中芯国际集成电路制造（天津）有限公司 氮化硅膜和半导体器件的制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5015353A (en) * 1987-09-30 1991-05-14 The United States Of America As Represented By The Secretary Of The Navy Method for producing substoichiometric silicon nitride of preselected proportions
JP2776726B2 (ja) * 1993-09-21 1998-07-16 日本電気株式会社 半導体装置の製造方法
US5939333A (en) * 1996-05-30 1999-08-17 Micron Technology, Inc. Silicon nitride deposition method
JPH1050695A (ja) * 1996-08-01 1998-02-20 Seiko Epson Corp 半導体装置の製造方法
JPH10154761A (ja) * 1996-11-21 1998-06-09 Mitsubishi Electric Corp 不揮発性半導体記憶装置の製造方法
US6051511A (en) * 1997-07-31 2000-04-18 Micron Technology, Inc. Method and apparatus for reducing isolation stress in integrated circuits
US6465373B1 (en) * 2000-08-31 2002-10-15 Micron Technology, Inc. Ultra thin TCS (SiCl4) cell nitride for DRAM capacitor with DCS (SiH2Cl2) interface seeding layer
US6268299B1 (en) * 2000-09-25 2001-07-31 International Business Machines Corporation Variable stoichiometry silicon nitride barrier films for tunable etch selectivity and enhanced hyrogen permeability
US6528430B2 (en) 2001-05-01 2003-03-04 Samsung Electronics Co., Ltd. Method of forming silicon containing thin films by atomic layer deposition utilizing Si2C16 and NH3

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