JP4047316B2 - フレームレート変換装置、それに用いられる追い越し予測方法、表示制御装置及び映像受信表示装置 - Google Patents
フレームレート変換装置、それに用いられる追い越し予測方法、表示制御装置及び映像受信表示装置 Download PDFInfo
- Publication number
- JP4047316B2 JP4047316B2 JP2004265364A JP2004265364A JP4047316B2 JP 4047316 B2 JP4047316 B2 JP 4047316B2 JP 2004265364 A JP2004265364 A JP 2004265364A JP 2004265364 A JP2004265364 A JP 2004265364A JP 4047316 B2 JP4047316 B2 JP 4047316B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- overtaking
- frame
- memory
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 56
- 238000006243 chemical reaction Methods 0.000 title claims description 39
- 230000006870 function Effects 0.000 claims description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 239000002131 composite material Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 21
- 230000008569 process Effects 0.000 description 9
- 230000008859 change Effects 0.000 description 7
- 238000001514 detection method Methods 0.000 description 7
- 230000007704 transition Effects 0.000 description 3
- 206010052143 Ocular discomfort Diseases 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000002250 progressing effect Effects 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000002194 synthesizing effect Effects 0.000 description 2
- 102100030483 Histatin-1 Human genes 0.000 description 1
- 101001082500 Homo sapiens Histatin-1 Proteins 0.000 description 1
- 101001021281 Homo sapiens Protein HEXIM1 Proteins 0.000 description 1
- 241001122767 Theaceae Species 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/44—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream or rendering scenes according to encoded video stream scene graphs
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
- G09G5/397—Arrangements specially adapted for transferring the contents of two or more bit-mapped memories to the screen simultaneously, e.g. for mixing or overlay
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
- H04N5/45—Picture in picture, e.g. displaying simultaneously another television channel in a region of the screen
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0105—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level using a storage device with different write and read speed
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0261—Improving the quality of display appearance in the context of movement of objects on the screen or movement of the observer relative to the screen
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/04—Changes in size, position or resolution of an image
- G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
- G09G2340/0435—Change or adaptation of the frame rate of the video stream
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/12—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels
- G09G2340/125—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels wherein one of the images is motion video
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/02—Graphics controller able to handle multiple formats, e.g. input or output formats
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/18—Use of a frame buffer in a display terminal, inclusive of the display panel
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/12—Synchronisation between the display unit and other units, e.g. other display units, video-disc players
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Human Computer Interaction (AREA)
- General Engineering & Computer Science (AREA)
- Television Systems (AREA)
- Controls And Circuits For Display Device (AREA)
Description
図11(A)は、入力フレームレートFiv[Hz]>出力フレームレートFov[Hz]のときの追い越しの説明図である。入力映像として、自動車が左から右へ移動する映像が(1)→(2)→(3)→(4)→(5)(図中では丸囲み数字で表示している。)のようにフレーム単位で更新している場合、この映像は入力フレームレートFiv[Hz]に同期してフレームメモ
リにW0→W1→W2→W3→W4の期間に書き込みが行われる。このときの書き込みアドレ
スの遷移は図11(A)の実線で表したノコギリ波のような繰り返し波形のように表現できる。
ームメモリからR0→R1→R2の期間に行われる。このときの読み出しアドレスの遷移は
図11(A)の点線で表したノコギリ波のような繰り返し波形のように表現できる。
で対応できるが、出力映像はフレーム(3)が間引かれるため、フレームの欠落が生じる
。
に入力映像のフレームメモリへの書き込みを停止することで対応できるが、出力映像はフレーム(3)は間引かれるため、この場合はフレームが多重表示(多重化)される。
(1)フレームメモリ容量の削減と追い越し対策制御回路の簡素化
(2)マルチ画面表示時の画面レイアウト変更への対応
まず、(1)に関して説明する。
め、フレームレート変換は一定の固定条件で扱うことができるため、特許文献1、2に記載の構成を含めて様々な先行方式が考案されている。ところが、マルチ画面表示や縮小画面表示のように、表示装置の画面内の任意の位置に、ある画像ソースからの画面をオフセットさせて表示させるような場合には、ユーザへの表示モードとして画面レイアウトを動的に変更するケースが多い。そのため、入力と出力のタイミングフォーマットが異なるだけでなく、複数の入力と表示出力のフレームレートがそれぞれ異なるために、フレームレート変換もシングル画面表示のように固定条件で扱うことは困難である。
レスの進行速度が、読み出しアドレスの進行速度より速い場合には、入力の1フレーム分のアドレス量と入力フレーム周波数を乗算した結果と出力の1フレーム分のアドレス量と出力フレーム周波数を乗算した結果の差分量を入力フレーム周波数で除算した結果から、前記第1のパラメータを導出するフレームレート変換装置である。
れるしきい値Kを比較し、M’<Kと判断された場合に、現フレームで追い越しが発生す
ることを予測するものである。
ことを予測するようにしたものである。
ものである。
ーム周波数とを異ならしめて、データの入出力を行う場合に、前記メモリに対するデータの入出力の追い越しが発生するフレームを予測する追い越し予測方法において、少なくとも、オフセットアドレス相違量に基づいて、データの入出力の追い越しが発生するフレームを予測することを特徴とする追い越し予測方法である。
書き込みアドレスの進行速度と読み出しアドレスの進行速度との相違量に対応する第1のパラメータと、
追い越し予測点における書き込みアドレスと読み出しアドレスとの差に対応すると共に、入力オフセットアドレスと出力オフセットアドレスとのオフセットアドレス相違量に対応する第2のパラメータと、
に基づいて、データの入出力の追い越しが発生するフレームを予測することを特徴とする追い越し予測方法であることが好ましい。
図1に本発明に係わる追い越し予測制御方法を説明するためのブロック図を示す。
図1のブロック図は、シングル画面表示(1入力1出力)のフレーム同期化回路、このフレーム同期化回路を備えた表示制御装置、さらにこの表示制御装置及び表示部を備えた表示装置を示している。以下に、各ブロックの説明を行う。
IVS)、入力クロック信号(ICLK)と共に受け取り、画像処理や、スケーリング(解
像度変換)処理などを行い、メモリ制御部2へ受け渡す。スケーリング処理は、CPU10からスケーリング倍率(P0)を示すパラメータを受け取ることで、所望の倍率に拡大縮小したりすることが可能である。入力処理部1からメモリ制御部2へのデータの受け渡しは、入力処理部1がメモリ制御部2に対して書き込み要求を行い、メモリ制御部2がフレームメモリ3に対して、書き込みが可能と判断した場合に、入力処理部1に書き込み許可を与えることで実行される。入力処理部1は、書き込み許可を受けると、書き込みデータを内部生成したフレームメモリ3への書き込みアドレスと共に、メモリ制御部2へ転送する。また、入力処理部1は、フレームの書き込みの制御ができる構成になっている。具体的には、追い越し制御部6から書き込み禁止信号(S0)を受け取り、書き込み禁止の
場合は、1フレーム期間単位で、メモリ制御部2へ書き込み要求を発行しないことにより、フレームメモリ3への書き込みを停止する。
レームメモリ3に格納した入力映像データを読み出し、表示部5の特性に応じた駆動の制御やフォーマット変換を行った後、表示データを表示部5に受け渡す。メモリ制御部2から出力処理部4へのデータの受け渡しは、出力処理部4がメモリ制御部2に対して読み出し要求を行い、メモリ制御部2がフレームメモリ3からの読み出しが可能と判断した場合に、出力処理部4に読み出し許可を与えることで実行される。出力処理部4は、読み出し許可を受けると、内部生成したフレームメモリ3への読み出しアドレスをメモリ制御部2へ転送することで、読み出しデータを取得することができる。ここで、出力処理部4は、本発明の表示位置制御手段に相当する。
明の追い越し予測手段に相当する。
信号(OCLK)を生成する。
内蔵されていてもよいし、周辺入出力インタフェースを介して外部から転送されてもよい。
)を示すベースアドレス25を基準に入力映像有効領域22を書き込むことを意味し、1フレーム分の入力映像格納領域26が1つの動画プレーンとして割り付けられる。
点31(X’,Y’)までが1フレーム分の領域として表され、その領域内に存在する表示
有効領域29は、始点28(OHS,OVS)から終点30(OHE,OVE)までの領域として定義される。フレームメモリ3からの読み出しとは、出力処理部4が、ベースアドレス25を基準に、入力映像有効領域22を上記の表示タイミングに合うように読み出すことを意味する。
<Fiv(入力フレームレート)>Fov(出力フレームレート)の場合>
図3は、Fiv(入力フレームレート)>Fov(出力フレームレート)の場合の追い越し予測方法を説明するタイミング図である。
21(IHS,IVS)、点23(IHE,IVE)=点24(X,Y)とし、読み出し側は、点27(0,0)=点28(OHS,OVS)、点30(OHE,OVE)=点31(X’,Y’)とし、点24(X,Y)=点31(X’,Y’)=アクセスされる全メモリアドレスNとしている(実際のメモリア
クセスは有効領域のみである。)
このような条件において、追い越し予測は、書き込みアドレスが0にリセットされる時刻(t=0)になる度に行われる。ここを、追い越し予測点とする。更に、追い越し予測点から追い越しが起こるまでの時間を追い越し予測時間(t=T)とする。追い越し予測は、追い越し予測点から次の追い越し予測点までの間に追い越しが起きるかを予測することが目的のため、
が成り立つ。
追い越しは1フレームの読み出し中に書き込みアドレスと読み出しアドレスが逆転する場合に生じる現象であるため、追い越しが起きる条件は
書き込みアドレス(ライン)=読み出しアドレス(ライン)
となり、書き込み開始時(追い越し予測点)での読み出しアドレス位置をM(但し、0<M
<N)とすると、
以下の式が成り立つ
が導かれ、式(3)より以下の式が導かれる。
式(4)は、左辺は追い越し予測点での読み出しアドレス位置としての変数になり、右辺は、N、Fiv、Fovは予めCPU10が動作環境として認識できるため、しきい値として定数化(=K)することが可能である。ここでは、Kは、本発明の第1のパラメータに相当し
、Mは、第2のパラメータに相当する。
出しアドレスと判定しきい値(P1)をモニタし、M<Kであれば、現在の書き込み時に
追い越しが発生することが予測可能で、フレームメモリ3への書き込みを禁止する書き込み禁止信号(S0)を有効にすれば良い。
い。以上のように、追い越し制御部6の処理は非常に簡素な回路で実現することが可能である。
従来は、オフセットアドレスが互いに異なることを考慮せず、同期信号の発生時刻を原点(メモリアドレススタート)として計算したため、点21(IHS,IVS)=点28(OHS,OVS)として、IVSとOVSのリセット時刻においてフレームメモリ3への書き込み開始オフ
セットアドレスWoffset(=IHS+IVS)と読み出し開始オフセットアドレスRoffset(=OHS+OVS)が同一になるものとして追い越し計算を行っていた。しかし、実際のシステムにおいては、このような理想的な条件が成り立たない場合がある。しかし、書き込みと読み出しのオフセットアドレスが異なるケースの場合、上記追い越し予測を行うと、後述するように追い越し予測の誤検知が起こるため、正確な追い越し予測を行うためには、書き込みオフセットアドレスと読み出しオフセットアドレスとの差分(オフセットアドレス相違量)を考慮しなければならない。
なケースで図中の太線で示された部分が書き込み側、読み出し側の有効領域を示している。図3で説明した内容と同様に、図4(A)は時刻t2にて、時刻t3で追い越しが起きることを予測している。しかし、書き込み側を基準にすると、Woffset−Roffset分のオフセット差分があるため、時刻t2で参照した読み出しアドレス位置Mは追い越し予測の参照アドレスとすることは正しくない。そこで、本実施形態では、読み出しアドレス位置Mをオフセット差分だけ補正して正しい読み出しアドレス位置M’にした。つまり、メモリ
に実際にアクセスする時刻を原点(メモリアドレススタート)として計算した。この場合が、図4(B)のタイミング図になる。(但し、読み出し側の点線で示されたノコギリ波は補正後の仮想的な出力フレームレートFovであり、実際の出力フレームレートFovのタイミングは図4(A)であることに注意。)このオフセット差分による、読み出しアドレス位置Mの補正式をまとめると、
但し、読み出しアドレスは0からNを循環しているため、
のようになる。上記、オフセット差分を求めるには、CPU10から追い越し制御部6にP
2(入力オフセット)、P3(出力オフセット)を出力し設定するだけで良い。
後、式(4)に代入すれば、
のように同様の式になり、追い越し制御部6の処理は非常に簡素な回路で実現することが可能である。
第1の実施形態では、Fiv(入力フレームレート)> Fov(出力フレームレート)の場
合の追い越し予測方法について説明した。本実施形態では、その逆のケースについて同様に説明する。
図5は、Fiv(入力フレームレート)<Fov(出力フレームレート)の場合の追い越し予測方法を説明するタイミング図である。
21(IHS,IVS)、点23(IHE,IVE)=点24(X,Y)とし、読み出し側は、点27(0,0)=点28(OHS,OVS)、点30(OHE,OVE)=点31(X’,Y’)とし、点24(X,Y)=点31(X’,Y’)=アクセスされる全メモリアドレスNとしている(実際のメモリア
クセスは有効領域のみである。)。
が成り立つ。
書き込みアドレス(ライン)=読み出しアドレス(ライン)
となり、書き込み開始時(追い越し予測点)での読み出しアドレス位置をM(但し、0<M<N)とすると、
以下の式が成り立つ
が導かれ、式(3’)より以下の式が導かれる。
式(4’)は、左辺は追い越し予測点での読み出しアドレス位置としての変数になり、右辺は、N、Fiv、Fovは予めCPU10が動作環境として認識できるため、しきい値として定数化(=K’)することが可能である。ここでは、K’は、第1のパラメータに相当する。
出しアドレスと判定しきい値(P1)をモニタし、M>K’であれば、現在の書き込み時に追い越しが発生することが予測可能で、フレームメモリ3への書き込みを禁止する書き込み禁止信号(S0)を有効にすれば良い。
で、フレームメモリ3への書き込みを許可する書き込み禁止信号(S0)を無効にすれば
良い。以上のように、追い越し制御部6の処理は非常に簡素な回路で実現することが可能である。
従来は、オフセットアドレスが互いに異なることを考慮せず、同期信号の発生時刻を原点(メモリアドレススタート)として計算したため、点21(IHS,IVS)=点28(OHS,OVS)として、IVSとOVSのリセット時刻においてフレームメモリ3への書き込み開始オフ
セットアドレスWoffset(=IHS+IVS)と読み出し開始オフセットアドレスRoffset(=OHS+OVS)が同一になるものとして追い越し計算を行っていた。しかし、実際のシステムにおいては、このような理想的な条件が成り立たない場合がほとんどである。しかし、書き込みと読み出しのオフセットアドレスが異なるケースの場合、上記追い越し予測を行うと、後述するように追い越し予測の誤検知が起こるため、正確な追い越し予測を行うためには、書き込みオフセットアドレスと読み出しオフセットアドレスとの差分を考慮しなければならない。
モリに実際にアクセスする時刻を原点(メモリアドレススタート)として計算した。この場合が、図6(B)のタイミング図になる。(但し、読み出し側の点線で示されたノコギリ波は補正後の仮想的な出力フレームレートFovであり、実際の出力フレームレートFovのタイミングは図6(A)であることに注意。)このオフセット差分による、読み出しアドレス位置Mの補正式をまとめると、
のように、第1の実施形態の補正式と全く同様になる。上記、オフセット差分を求めるには、CPU10から追い越し制御部6にP2(入力オフセット)、P3(出力オフセット)を出力し設定するだけで良い。
後、式(4’)に代入すれば、
のように同様の式になり、追い越し制御部6の処理は非常に簡素な回路で実現することが可能である。
第1及び第2の実施形態において、Fiv(入力フレームレート)> Fov(出力フレーム
レート)、Fiv(入力フレームレート)<Fov(出力フレームレート)の場合に分けて追い越し予測方法を説明した。本実施例では、どちらのケースか予め決定できないシステムに対しても対応できる追い越し制御部6について、図7を用いて説明する。
(出力フレームレート)用として、CPU10からしきい値定数K(P1)を受け取り、式
(4)で示されたしきい値判定比較を行う。
ート)用として、CPU10からしきい値定数K’(P1)を受け取り、式(4’)で示されたしきい値判定比較を行う。この比較器12、13からの判定出力は、セレクタ14によって選択出力されるが、この選択判定は、CPU10がFiv>Fovか、Fiv<Fovかを認識している場合は、CPU10から切り替え制御すれば良く、CPU10が認識していない場合は、CPU10にFivとFovを入力すると共に、CPU10の内部カウンタでFivとFov期間を計測するフレームレート検知機能を実装することで自動判定させてもどちらでも良い。セレクタ14からの出力信号はラッチ15において、追い越し予測点である。IVSの立下りでラ
ッチすることにより、書き込み禁止信号(S0)が生成される。
上記実施例では、本発明のオフセット差分による読み出しアドレスを補正した追い越し予測制御方式について、通常のシングル画面表示での例を用いて詳細に説明してきた。ここでは、本発明方式の更なる有効性と応用性を有することを説明するために、マルチ画面表示に適用した例について説明する。ちなみに、以下の説明においてマルチ画面数はすべて2画面としているが、画面数は2画面に限定されるものではなく、2画面より多くても何ら構わない。
6も同様に、画面数分の信号線が拡張されており、読み出しアドレス0,1を参照し、CPU10から判定しきい値や入出力オフセット値などのパラメータ(P2〜P7)を元に追い越し予測を行い、その結果、書き込み禁止信号S0を入力処理部1−0に、書き込み禁止信号S1を入力処理部1−1にそれぞれ独立に受け渡せる構成になっている。
43(IHE0,IVE0)までの領域として定義される。入力映像データ1はIHS1の立下りとIVS1の立下りのリセット点45(0,0)から次のリセット点49(X,Y)までが1フレ
ーム分の領域として表され、その領域内に存在する入力映像1有効領域47は、始点46(IHS1,IVS1)から終点48(IHE1,IVE1)までの領域として定義される。フレームメモリ3への書き込みとは、始点41(IHS0,IVS0)を示すベースアドレス50を基準に
入力映像0有効領域42、及び、始点46(IHS1,IVS1)からを示すベースアドレス5
1を基準に入力映像1有効領域47を書き込むことを意味し、1フレーム分の入力映像0格納領域52、及び、1フレーム分の入力映像1格納領域53が2つの動画プレーンとして共有メモリで割り付けられる。
点62(X’,Y’)までが1フレーム分の領域として表され、その領域内に存在する表示
有効領域61内に画面レイアウトによって、始点55(OHS0,OVS0)から終点57(OHE0,OVE0)までの出力映像0有効領域56を有する映像要素と、始点58(OHS1,OVS1
)から終点60(OHE1,OVE1)までの出力映像1有効領域59を有する映像要素が、出
力合成画面として定義される。フレームメモリ3からの読み出しとは、出力処理部4が、ベースアドレス50、51を基準に、入力映像0有効領域42と入力映像1有効領域47を上記の合成後の画面レイアウトのタイミングに合うように読み出すことを意味する。
4)、出力オフセット0(P5)、入力オフセット1(P6)、出力オフセット1(P7)
を追い越し制御部6に受け渡し更新することにより、動的な画面レイアウト変更が起きても、常に正確な追い越し予測を実現することが可能になる。
上記実施例では、図2において1フレームの終点座標である点24(X,Y)=点31(X’,Y’)=アクセスされる全メモリアドレスNとして説明した。図10も同様である。しかし、実際は点24(X,Y)≠点31(X’,Y’)となるようなケースも想定されるために、本実施例ではこのようなケースに対しても、本方式が容易に適用できることを以下に説明する。
’+Y’)とすると、フレームレート変換で用いる書き込み側と読み出し側の速度差の比
較は、単位時間当たりにアクセス可能なアドレス数で表されるため、単純に入出力のフレームレートの速度差だけで判断することはできず、Ni×Fiv>No×FovとNi×Fiv<No
×Fovの比較で判断することになる。以下に、この条件の違いによる追い越し予測方式に
ついて説明する。
<Ni×Fiv(入力アクセスレート)> No×Fov(出力アクセスレート)の場合>
この場合の追い越しが起きる条件は、実施例1と同様な考え方で扱うことができ、第1の実施形態と異なる点は式(2)が以下のようになる点である。
式(1)、式(2'')により
が導かれ、式(3'')より以下の式が導かれる。
式(4'')、左辺は追い越し予測点での読み出しアドレス位置としての変数になり、右辺は、Ni、No、Fiv、Fovは予めCPU10が動作環境として認識できるため、しきい値と
して定数化(=K’’’)することが可能である。ここで、K'''は、本発明の第1のパラメータに相当する。
この場合の追い越しが起きる条件は、第2の実施形態と同様な考え方で扱うことができ、第2の実施形態と異なる点は式(2'')が以下のようになる点である。
式(1’)、式(2’)より
式(4''')は、左辺は追い越し予測点での読み出しアドレス位置としての変数になり、
右辺は、Ni、No、Fiv、Fovは予めCPU10が動作環境として認識できるため、しきい値として定数化(=K’’’)することが可能である。
様に式(5)に従いM’に補正すれば良く、タイミングフォーマットが異なるような本実施例のケースに対しても、CPU10からのしきい値の算出式を変更するだけで、ハードウェア構成を変えることなく容易に本発明の追い越し予測方式を適用することが可能である。
以下に上記本発明のフレームレート変換装置を含む表示制御装置を用いた映像受信表示装置の形態の一例を示す。
2 メモリ制御部
3 フレームメモリ
4 出力制御部
5 表示部
6 追い越し制御部
7 出力同期信号生成部
8 ROM
9 RAM
10 CPU
Claims (10)
- 1フレーム分の共通のメモリに対して、入力フレーム周波数と出力フレーム周波数とを異ならしめて、データの入出力を行うメモリ制御手段と、
前記メモリに対するデータの入出力の追い越しが発生するフレームを予測する追い越し予測手段と、
前記追い越し予測手段によって、追い越しが発生すると予測された場合、メモリへの書き込みを停止するメモリ書き込み制御手段と、
を備え、
前記追い越し予測手段は、
前記メモリへの書き込みアドレスの進行速度が、読み出しアドレスの進行速度より速い場合に、入力の1フレーム分のアドレス量と入力フレーム周波数を乗算した結果と出力の1フレーム分のアドレス量と出力フレーム周波数を乗算した結果の差分量を入力フレーム周波数で除算した結果から導出された第1のパラメータと、
メモリ書き込み時における読み出しアドレスに、書き込みオフセットアドレスと読み出しオフセットアドレスとの差分であるオフセットアドレス相違量を加算する補正を行うことにより導出された第2のパラメータと、
を比較する比較手段を有し、
前記比較手段が前記第2のパラメータが前記第1のパラメータより小さいと判断する場合にデータの入出力の追い越しが発生することを予測する機能を有する
フレームレート変換装置。 - 1フレーム分の共通のメモリに対して、入力フレーム周波数と出力フレーム周波数とを異ならしめて、データの入出力を行うメモリ制御手段と、
前記メモリに対するデータの入出力の追い越しが発生するフレームを予測する追い越し予測手段と、
前記追い越し予測手段によって、追い越しが発生すると予測された場合、メモリへの書き込みを停止するメモリ書き込み制御手段と、
を備え、
前記追い越し予測手段は、
メモリへの書き込みアドレスの進行速度が、読み出しアドレスの進行速度より遅い場合
に、入力の1フレーム分のアドレス量と入力フレーム周波数を乗算した結果を2倍した結果と出力の1フレーム分のアドレス量と出力フレーム周波数を乗算した結果の差分量を入力フレーム周波数で除算した結果から導出された第1のパラメータと、
メモリ書き込み時における読み出しアドレスに、書き込みオフセットアドレスと読み出しオフセットアドレスとの差分であるオフセットアドレス相違量を加算する補正を行うことにより導出された第2のパラメータと、
を比較する比較手段を有し、
前記比較手段が前記第2のパラメータが前記第1のパラメータより大きいと判断する場合にデータの入出力の追い越しが発生することを予測する機能を有する
フレームレート変換装置。 - 少なくとも2つ以上の入力を有し、入力の数に応じたフレーム数分の共通のメモリに対して、各入力ごとに入力フレーム周波数と出力フレーム周波数とを異ならしめて、データの入出力を行うメモリ制御手段と、
データの入出力の追い越しが起こるフレームを予測するために各入力ごとに設けられた追い越し予測手段と、
前記追い越し予測手段によって、追い越しが発生すると予測された場合、メモリへの書き込みを停止するために各入力ごとに設けられたメモリ書き込み制御手段と、
を備えたフレームレート変換装置であって、
前記追い越し予測手段は、
前記メモリへの書き込みアドレスの進行速度が、読み出しアドレスの進行速度より速い場合に、入力の1フレーム分のアドレス量と入力フレーム周波数を乗算した結果と出力の1フレーム分のアドレス量と出力フレーム周波数を乗算した結果の差分量を入力フレーム周波数で除算した結果から導出された第1のパラメータと、
メモリ書き込み時における読み出しアドレスに、書き込みオフセットアドレスと読み出しオフセットアドレスとの差分であるオフセットアドレス相違量を加算する補正を行うことにより導出された第2のパラメータと、
を比較する比較手段を有し、
前記比較手段が前記第2のパラメータが前記第1のパラメータより小さいと判断する場合にデータの入出力の追い越しが起こるフレームを予測する機能を有する
フレームレート変換装置。 - 少なくとも2つ以上の入力を有し、入力の数に応じたフレーム数分の共通のメモリに対して、各入力ごとに入力フレーム周波数と出力フレーム周波数とを異ならしめて、データの入出力を行うメモリ制御手段と、
データの入出力の追い越しが起こるフレームを予測するために各入力ごとに設けられた追い越し予測手段と、
前記追い越し予測手段によって、追い越しが発生すると予測された場合、メモリへの書き込みを停止するために各入力ごとに設けられたメモリ書き込み制御手段と、
を備えたフレームレート変換装置であって、
前記追い越し予測手段は、
メモリへの書き込みアドレスの進行速度が、読み出しアドレスの進行速度より遅い場合に、入力の1フレーム分のアドレス量と入力フレーム周波数を乗算した結果を2倍した結果と出力の1フレーム分のアドレス量と出力フレーム周波数を乗算した結果の差分量を入力フレーム周波数で除算した結果から導出された第1のパラメータと、
メモリ書き込み時における読み出しアドレスに、書き込みオフセットアドレスと読み出しオフセットアドレスとの差分であるオフセットアドレス相違量を加算する補正を行うことにより導出された第2のパラメータと、
を比較する比較手段を有し、
前記比較手段が前記第2のパラメータが前記第1のパラメータより大きいと判断する場
合にデータの入出力の追い越しが起こるフレームを予測する機能を有する
フレームレート変換装置。 - 1フレーム分の共通のメモリに対して、入力フレーム周波数と出力フレーム周波数とを異ならしめて、データの入出力を行う場合に、前記メモリに対するデータの入出力の追い越しが発生するフレームを予測する追い越し予測方法において、
前記メモリへの書き込みアドレスの進行速度が、読み出しアドレスの進行速度より速い場合に、入力の1フレーム分のアドレス量と入力フレーム周波数を乗算した結果と出力の1フレーム分のアドレス量と出力フレーム周波数を乗算した結果の差分量を入力フレーム周波数で除算した結果から導出された第1のパラメータと、
メモリ書き込み時における読み出しアドレスに、書き込みオフセットアドレスと読み出しオフセットアドレスとの差分であるオフセットアドレス相違量を加算する補正を行うことにより導出された第2のパラメータと、
を比較し、
前記第2のパラメータが前記第1のパラメータより小さい場合にデータの入出力の追い越しが発生するフレームを予測することを特徴とする
追い越し予測方法。 - 1フレーム分の共通のメモリに対して、入力フレーム周波数と出力フレーム周波数とを異ならしめて、データの入出力を行う場合に、前記メモリに対するデータの入出力の追い越しが発生するフレームを予測する追い越し予測方法において、
メモリへの書き込みアドレスの進行速度が、読み出しアドレスの進行速度より遅い場合に、入力の1フレーム分のアドレス量と入力フレーム周波数を乗算した結果を2倍した結果と出力の1フレーム分のアドレス量と出力フレーム周波数を乗算した結果の差分量を入力フレーム周波数で除算した結果から導出された第1のパラメータと、
メモリ書き込み時における読み出しアドレスに、書き込みオフセットアドレスと読み出しオフセットアドレスとの差分であるオフセットアドレス相違量を加算する補正を行うことにより導出された第2のパラメータと、
を比較し、
前記第2のパラメータが前記第1のパラメータより大きい場合にデータの入出力の追い越しが発生するフレームを予測することを特徴とする
追い越し予測方法。 - 1フレーム分の共通のメモリに対して、入力フレーム周波数と出力フレーム周波数とを異ならしめて、データの入出力を行うメモリ制御手段と、
前記メモリに対するデータの入出力の追い越しが発生するフレームを予測する追い越し予測手段と、
を備えたフレームレート変換装置において、
前記追い越し予測手段は、請求項5又は6に記載の追い越し予測方法を実行することを特徴とする
フレームレート変換装置。 - 請求項7に記載のフレームレート変換装置と、
前記入力されたデータを画面に表示する表示位置制御手段と、
を備えた表示制御装置。 - 請求項3または4に記載のフレームレート変換装置と、
前記入力された複数のデータを同一画面にマルチ画面合成表示する位置を調整するマルチ画面表示位置調整手段と、
を備えた表示制御装置。 - 請求項7に記載のフレームレート変換装置を含む画像信号生成回路と、
前記画像信号生成回路に映像データを供給する映像情報受信装置と、
前記画像信号生成回路から表示データが供給される駆動回路と、
前記駆動回路によって駆動される画像表示装置と、
を有する映像受信表示装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004265364A JP4047316B2 (ja) | 2003-09-25 | 2004-09-13 | フレームレート変換装置、それに用いられる追い越し予測方法、表示制御装置及び映像受信表示装置 |
US10/944,179 US7336317B2 (en) | 2003-09-25 | 2004-09-20 | Frame rate conversion device, overtaking prediction method for use in the same, display control device and video receiving display device |
CNB2004100117327A CN100456225C (zh) | 2003-09-25 | 2004-09-24 | 帧频变换装置、追越预测方法、显示控制和视频接收显示装置 |
KR1020040077111A KR20050030605A (ko) | 2003-09-25 | 2004-09-24 | 프레임레이트 변환장치, 그 장치에 이용하는 추월예측방법, 표시제어장치 및 영상 수신 표시장치. |
EP04022831A EP1519358A3 (en) | 2003-09-25 | 2004-09-24 | Frame rate conversion device, overtaking prediction method for use in the same, display control device and video receiving display device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003333870 | 2003-09-25 | ||
JP2004265364A JP4047316B2 (ja) | 2003-09-25 | 2004-09-13 | フレームレート変換装置、それに用いられる追い越し予測方法、表示制御装置及び映像受信表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005124167A JP2005124167A (ja) | 2005-05-12 |
JP4047316B2 true JP4047316B2 (ja) | 2008-02-13 |
Family
ID=34197257
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004265364A Expired - Fee Related JP4047316B2 (ja) | 2003-09-25 | 2004-09-13 | フレームレート変換装置、それに用いられる追い越し予測方法、表示制御装置及び映像受信表示装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7336317B2 (ja) |
EP (1) | EP1519358A3 (ja) |
JP (1) | JP4047316B2 (ja) |
KR (1) | KR20050030605A (ja) |
CN (1) | CN100456225C (ja) |
Families Citing this family (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3870214B2 (ja) * | 2004-06-29 | 2007-01-17 | キヤノン株式会社 | 補正回路 |
JP4352025B2 (ja) * | 2004-06-29 | 2009-10-28 | キヤノン株式会社 | 画像表示装置 |
JP3870210B2 (ja) * | 2004-12-17 | 2007-01-17 | キヤノン株式会社 | 画像表示装置及びテレビジョン装置 |
JP4392338B2 (ja) * | 2004-12-20 | 2009-12-24 | 富士通株式会社 | データ管理方法及び装置並びに階層型記憶装置 |
KR100719364B1 (ko) * | 2005-05-23 | 2007-05-17 | 삼성전자주식회사 | 최소 크기의 출력 메모리를 구비한 비디오 스케일러 및출력 메모리 크기 선택 방법 |
US20070127909A1 (en) | 2005-08-25 | 2007-06-07 | Craig Mowry | System and apparatus for increasing quality and efficiency of film capture and methods of use thereof |
JP4346591B2 (ja) * | 2005-08-25 | 2009-10-21 | 株式会社東芝 | 映像処理装置、映像処理方法およびプログラム |
CN101375315B (zh) | 2006-01-27 | 2015-03-18 | 图象公司 | 数字重制2d和3d运动画面以呈现提高的视觉质量的方法和系统 |
JP2007271908A (ja) * | 2006-03-31 | 2007-10-18 | Victor Co Of Japan Ltd | マルチ画像生成装置 |
JP5140942B2 (ja) * | 2006-04-28 | 2013-02-13 | ヤマハ株式会社 | 画像処理装置及び画像処理方法 |
EP2160037A3 (en) | 2006-06-23 | 2010-11-17 | Imax Corporation | Methods and systems for converting 2D motion pictures for stereoscopic 3D exhibition |
CN100461846C (zh) * | 2006-07-31 | 2009-02-11 | 华为技术有限公司 | 一种帧频变换的方法及装置 |
KR100885913B1 (ko) | 2007-01-23 | 2009-02-26 | 삼성전자주식회사 | 티어링 효과를 감소시키는 방법 및 그에 따른 lcd 장치 |
JP5407762B2 (ja) * | 2009-10-30 | 2014-02-05 | ヤマハ株式会社 | 画像プロセッサの制御方法およびプログラム |
CN101742221B (zh) * | 2009-11-09 | 2012-06-13 | 中兴通讯股份有限公司 | 一种会议电视系统中的多画面合成方法及装置 |
US8643776B2 (en) * | 2009-11-30 | 2014-02-04 | Mediatek Inc. | Video processing method capable of performing predetermined data processing operation upon output of frame rate conversion with reduced storage device bandwidth usage and related video processing apparatus thereof |
JP2012169727A (ja) * | 2011-02-10 | 2012-09-06 | Panasonic Corp | 映像信号処理装置および映像信号処理方法 |
JP2012255865A (ja) * | 2011-06-08 | 2012-12-27 | Sony Corp | 表示制御装置、表示制御方法、及びプログラム |
JP2014052548A (ja) | 2012-09-07 | 2014-03-20 | Sharp Corp | メモリ制御装置、携帯端末、メモリ制御プログラムおよびコンピュータ読み取り可能な記録媒体 |
JP2014052551A (ja) | 2012-09-07 | 2014-03-20 | Sharp Corp | メモリ制御装置、携帯端末、メモリ制御プログラムおよびコンピュータ読み取り可能な記録媒体 |
JP2014052552A (ja) | 2012-09-07 | 2014-03-20 | Sharp Corp | メモリ制御装置、携帯端末、メモリ制御プログラムおよびコンピュータ読み取り可能な記録媒体 |
JP2014052902A (ja) | 2012-09-07 | 2014-03-20 | Sharp Corp | メモリ制御装置、携帯端末、メモリ制御プログラムおよびコンピュータ読み取り可能な記録媒体 |
KR20140111736A (ko) * | 2013-03-12 | 2014-09-22 | 삼성전자주식회사 | 디스플레이장치 및 그 제어방법 |
JP6199070B2 (ja) | 2013-04-26 | 2017-09-20 | シャープ株式会社 | メモリ制御装置、および携帯端末 |
JP6415442B2 (ja) * | 2013-10-28 | 2018-10-31 | ソニーセミコンダクタソリューションズ株式会社 | 画像処理装置、画像処理方法およびプログラム |
JP6448189B2 (ja) | 2013-12-27 | 2019-01-09 | キヤノン株式会社 | 映像処理装置 |
JP6351382B2 (ja) * | 2014-05-30 | 2018-07-04 | キヤノン株式会社 | 映像処理装置、その制御方法、およびプログラム |
JP6464902B2 (ja) * | 2015-04-14 | 2019-02-06 | 株式会社デンソー | 情報処理装置 |
JP2017107031A (ja) | 2015-12-09 | 2017-06-15 | 株式会社ジャパンディスプレイ | 表示装置及び表示方法 |
CN109074784B (zh) | 2016-04-01 | 2021-10-12 | 夏普株式会社 | 显示装置、显示装置的控制方法、及控制程序的记录介质 |
JP6266830B2 (ja) * | 2017-06-28 | 2018-01-24 | シャープ株式会社 | メモリ制御装置、および携帯端末 |
JP6856481B2 (ja) * | 2017-09-20 | 2021-04-07 | 株式会社東芝 | フレーム同期装置及び周波数差検知方法 |
CN107888863B (zh) * | 2017-11-29 | 2020-02-14 | 中国航空工业集团公司洛阳电光设备研究所 | 一种用于超高帧频图像流到标准模拟视频流转换的抽帧方法 |
JP2019101192A (ja) * | 2017-11-30 | 2019-06-24 | パナソニックIpマネジメント株式会社 | 画像表示装置 |
US11590631B2 (en) | 2019-08-14 | 2023-02-28 | Clean Blast Systems, LLC | Wet abrasive blast machine with remote control rinse cycle |
JP7321961B2 (ja) * | 2020-03-26 | 2023-08-07 | 株式会社ソニー・インタラクティブエンタテインメント | 画像処理装置および画像処理方法 |
JPWO2023017577A1 (ja) * | 2021-08-11 | 2023-02-16 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3091293B2 (ja) | 1992-01-13 | 2000-09-25 | パイオニア株式会社 | 映像再生速度変換装置 |
JP3156977B2 (ja) | 1992-05-19 | 2001-04-16 | キヤノン株式会社 | 表示制御装置及び方法 |
JPH07219495A (ja) | 1994-02-09 | 1995-08-18 | Fujitsu Ltd | 走査変換装置 |
US5446496A (en) | 1994-03-31 | 1995-08-29 | Hewlett-Packard Company | Frame rate conversion with asynchronous pixel clocks |
WO1996007175A1 (en) | 1994-08-31 | 1996-03-07 | S3 Incorporated | Apparatus for correction of video tearing |
US5880702A (en) | 1994-10-20 | 1999-03-09 | Canon Kabushiki Kaisha | Display control apparatus and method |
JP3319188B2 (ja) | 1994-11-24 | 2002-08-26 | ソニー株式会社 | 映像信号処理装置及びそれを備えた映像信号記録再生装置 |
JPH08172609A (ja) * | 1994-12-15 | 1996-07-02 | Fuji Photo Optical Co Ltd | Ntsc−pal変換装置 |
US6141055A (en) | 1997-07-10 | 2000-10-31 | Aitech Int'l Corporation | Method and apparatus for reducing video data memory in converting VGA signals to TV signals |
JPH1155591A (ja) | 1997-08-04 | 1999-02-26 | Furukawa Electric Co Ltd:The | 画像処理装置およびその方法 |
US6538675B2 (en) | 1998-04-17 | 2003-03-25 | Canon Kabushiki Kaisha | Display control apparatus and display control system for switching control of two position indication marks |
US6473088B1 (en) | 1998-06-16 | 2002-10-29 | Canon Kabushiki Kaisha | System for displaying multiple images and display method therefor |
WO2000002130A2 (en) | 1998-07-06 | 2000-01-13 | Koninklijke Philips Electronics N.V. | Plural image display reading image data from a memory |
US6054980A (en) | 1999-01-06 | 2000-04-25 | Genesis Microchip, Corp. | Display unit displaying images at a refresh rate less than the rate at which the images are encoded in a received display signal |
JP4541476B2 (ja) | 1999-02-19 | 2010-09-08 | キヤノン株式会社 | マルチ画像表示システムおよびマルチ画像表示方法 |
JP2001013934A (ja) | 1999-06-30 | 2001-01-19 | Hitachi Ltd | 記憶装置制御手段、制御方法及び処理装置 |
JP2001083928A (ja) | 1999-09-10 | 2001-03-30 | Sanyo Electric Co Ltd | 表示装置およびフレームレート変換方法 |
JP2002335444A (ja) | 2001-05-08 | 2002-11-22 | Canon Inc | マルチ画面表示装置、マルチ画面表示方法、記録媒体、及びプログラム |
JP4261893B2 (ja) | 2002-12-13 | 2009-04-30 | キヤノン株式会社 | 情報処理装置及び情報処理方法 |
JP2004229188A (ja) | 2003-01-27 | 2004-08-12 | Canon Inc | 放送受信装置、放送受信方法、プログラム、及び記憶媒体 |
JP4217543B2 (ja) | 2003-06-05 | 2009-02-04 | キヤノン株式会社 | 動き情報処理装置及び方法 |
-
2004
- 2004-09-13 JP JP2004265364A patent/JP4047316B2/ja not_active Expired - Fee Related
- 2004-09-20 US US10/944,179 patent/US7336317B2/en not_active Expired - Fee Related
- 2004-09-24 EP EP04022831A patent/EP1519358A3/en not_active Withdrawn
- 2004-09-24 CN CNB2004100117327A patent/CN100456225C/zh not_active Expired - Fee Related
- 2004-09-24 KR KR1020040077111A patent/KR20050030605A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
CN1627359A (zh) | 2005-06-15 |
JP2005124167A (ja) | 2005-05-12 |
US7336317B2 (en) | 2008-02-26 |
EP1519358A2 (en) | 2005-03-30 |
KR20050030605A (ko) | 2005-03-30 |
EP1519358A3 (en) | 2006-03-29 |
CN100456225C (zh) | 2009-01-28 |
US20050105001A1 (en) | 2005-05-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4047316B2 (ja) | フレームレート変換装置、それに用いられる追い越し予測方法、表示制御装置及び映像受信表示装置 | |
US8847848B2 (en) | Display apparatus and control method thereof | |
US20040085283A1 (en) | Display controller | |
KR20090022297A (ko) | 디스플레이 제어 방법, 이를 이용한 디스플레이 장치 및디스플레이 시스템 | |
US7589745B2 (en) | Image signal processing circuit and image display apparatus | |
US20100002958A1 (en) | Image resolution adjustment method | |
US7050077B2 (en) | Resolution conversion device and method, and information processing apparatus | |
WO2009147795A1 (ja) | 映像処理システム | |
JP2006243200A (ja) | マルチ画面用表示装置、及びその制御方法 | |
US8139091B2 (en) | Display system having resolution conversion | |
US6747656B2 (en) | Image processing apparatus and method of the same, and display apparatus using the image processing apparatus | |
US7830450B2 (en) | Frame synchronization method and device utilizing frame buffer | |
JP2013218002A (ja) | 表示装置 | |
US6515672B1 (en) | Managing prefetching from a data buffer | |
US11244647B2 (en) | Image processing device, image processing method, and image display system | |
US10212316B2 (en) | Video processing apparatus | |
JP2006215320A (ja) | 映像変換装置、及び映像表示装置 | |
JP4512795B2 (ja) | 画像表示システムおよび画像処理装置 | |
KR20000013229A (ko) | 화면 부분 줌인 장치 | |
JP2004110046A (ja) | 映像スケーリングを行う表示デバイス | |
JP2009010626A (ja) | 画像処理装置および画像処理方法 | |
JP2013186264A (ja) | 画像表示装置、及び、画像表示方法 | |
JP3307736B2 (ja) | 画像データ転送装置 | |
WO2014061074A1 (ja) | 表示装置、表示制御方法 | |
JP2000020014A (ja) | 画像表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060721 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061031 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070918 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071015 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071106 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071121 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101130 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4047316 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101130 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111130 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121130 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131130 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |