JP4046293B2 - 電波レーダ装置 - Google Patents

Description

この発明は、例えば自動車の障害物検知に用いられ、レーダビームを用いて被検出物に対する相対距離および相対速度を算出する電波レーダ装置に関する。

従来のＦＭ−ＣＷ（Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｅｄ−Ｃｏｎｔｉｎｕｏｕｓ
Ｗａｖｅ）レーダ装置は、電圧制御発振手段と、距離・速度算出手段と、補正手段とを備えている。電圧制御発振手段は、入力される制御電圧に対応して周波数が変化する連続波を発生して送信信号として目標物に送出する。距離・速度算出手段は、目標物からの反射波と送信信号との差周波数を用いて目標物までの距離および速度を算出する。補正手段は、内部のメモリに送信信号の周波数変化が時間の経過に対して三角波となるような制御電圧データを有し、電圧制御発振手段に出力する制御電圧の波形を補正している（例えば、特許文献１参照）。

また、従来のＦＭＣＷレーダ装置は、電圧制御発振器と、温度センサと、掃引制御部とを備えている。電圧制御発振器は、周波数制御入力端子に供給される周波数指定電圧に応じた発振周波数を有する送信信号を出力する。温度センサは、電圧制御発振器の温度を検出する。掃引制御部は、電圧制御発振器の周波数指定電圧対発振周波数の温度特性を温度特性記憶部に有しており、この温度特性と温度センサの検出温度とに基づいて発振周波数を時間とともに直線上に増加または減少させる周波数指定電圧を生成している（例えば、特許文献２参照）。

また、従来のレーダは、送受信手段と、周波数分析手段と、データ処理手段と、データ記憶手段とを備えている。送受信手段は、送信周波数を決定する電圧制御発振器に対して周波数変調用電圧信号を与えて送信信号を送信し、物標からの反射信号を含む受信信号を受信する。周波数分析手段は、送信信号と受信信号とから得られるビート信号の周波数スペクトルに関するデータを求める。データ処理手段は、データを参照して、Ｄ／Ａ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ）変換器への入力値を定める。データ記憶手段は、時間経過に伴うＤ／Ａ変換器への入力値の変化特性を、変化特性の式を表すデータで記憶している（例えば、特許文献３参照）。

また、従来のＦＭ−ＣＷレーダ方式における変調信号発生装置は、ディジタル−アナログ変換器と、積分回路と、傾きデータ出力部とを備えている。ディジタル−アナログ変換器は、傾きデータ出力部から出力された周波数傾きデータを対応するアナログ傾斜階段信号に変換する。積分回路は、ディジタル−アナログ変換器からの傾斜階段信号を逐次積分することによって変調信号を生成する。傾きデータ出力部は、変調信号の所定時間経過後毎の周波数遷移を示す周波数傾きデータをデジタルデータとして保持して出力している（例えば、特許文献４参照）。

特開平７−１９８８３３号公報 特開平１０−１９７６２５号公報 特開２００３−２３２８５１号公報 特開２００２−６２３５５号公報

特許文献１に記載の従来のＦＭ−ＣＷレーダ装置では、内部のメモリに送信信号の周波数変化が時間の経過に対して三角波となるような制御電圧データを有しているため、大容量のメモリを必要とするという問題点があった。

また、特許文献２に記載の従来のＦＭＣＷレーダ装置では、温度特性を温度特性記憶部に有しているため、さらに大容量のメモリを必要とするという問題点があった。

また、特許文献３に記載の従来のレーダでは、送信信号の直線性が多項式の項数によって決定されるため、直線性を向上させようとすると、より高速な演算装置が必要になるという問題点があった。

また、特許文献４に記載の従来のＦＭ−ＣＷレーダ方式における変調信号発生装置では、新たに積分器が必要となる上に、傾きデータをアナログ量に変換した後に積分するため、積分器による直線性に関する誤差や温度特性による誤差等の余分な誤差成分を含むという問題点があった。

この発明は、上記のような問題点を解決することを課題とするものであって、その目的は、大容量のメモリあるいは高速な演算装置等の特別なハードウェアを用いることなく送信信号の直線性を向上させるとともに、小型化および低コスト化を実現することのできる電波レーダ装置を提供することにある。

この発明に係る電波レーダ装置は、入力される周波数変調信号の電圧に応じた発振周波数を出力する電圧制御発振器と、電圧制御発振器に対する制御データが格納される記憶手段と、所定のビット幅を有し、記憶手段に接続されて所定のビット幅分の制御データを受信するとともに、受信した制御データを１ビットずつ出力するシフトレジスタと、所定の周期でシフトレジスタからの制御データをカウントするカウンタと、カウンタの出力値を電圧制御発振器に対する周波数変調信号とするＤ／Ａ変換器と、被検出物に対して周波数変調信号の電圧に応じた発振周波数を有するレーダビームを送信信号として送信する送信手段と、被検出物で反射されたレーダビームを受信信号として受信する受信手段と、送信信号と受信信号とに基づいて、被検出物との距離および相対速度を算出する信号処理手段とを備えたものである。

この発明の電波レーダ装置によれば、カウンタの出力値を電圧制御発振器に対する周波数変調信号とすることにより、大容量のメモリあるいは高速な演算装置等の特別なハードウェアを用いることなく送信信号の直線性を向上させるとともに、小型化および低コスト化を実現することができる。

以下、この発明の各実施の形態について図に基づいて説明するが、各図において同一、または相当する部材、部位については、同一符号を付して説明する。

実施の形態１．
図１は、この発明の実施の形態１に係る電波レーダ装置を被検出物１８とともに示すブロック図である。
図１において、この電波レーダ装置は車両に設けられており、マイコン１と、カウンタ２と、Ｄ／Ａ変換器３と、Ａ／Ｄ（Ａｎａｌｏｇ Ｄｉｇｉｔａｌ）変換器４と、信号処理部５（信号処理手段）と、送受信ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）回路６と、レドーム７とを備えている。
マイコン１は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１９（記憶手段）を有している。
また、カウンタ２は電波レーダの観測タイミング等を生成するためのゲートアレイあるいはＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等に一体的に形成されている。

送受信ＲＦ回路６は、ローパスフィルタ８と、電圧制御発振器９（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）（以下「ＶＣＯ９」と略称する）と、パワーデバイダ１０と、送信アンプ１１（送信手段）と、送信アンテナ１２（送信手段）と、受信アンテナ１３（受信手段）と、受信アンプ１４（受信手段）と、受信ミキサ１５と、ローパスフィルタ１６と、ＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ）アンプ１７とを有している。

マイコン１は、画像データの演算等を行う。ＲＯＭ１９は、マイコン１に内蔵されており、ＶＣＯ９に対する制御データをマップとして記憶している。カウンタ２は、ＲＯＭ１９から制御データを取り込み、所定の周期でカウントしてＤ／Ａ変換器３に転送する。Ｄ／Ａ変換器３は、カウンタ２の出力をディジタル信号からアナログ信号に変換し、ＶＣＯ９に対する周波数変調信号として出力する。
ここで、ＲＯＭ１９は、ＶＣＯ９近傍に設けられた温度センサ（図示せず）からマイコン１に入力される温度信号に応じた複数のマップを有している。

ローパスフィルタ８は、Ｄ／Ａ変換器３から出力されたアナログ信号の高周波成分を除去して平滑化された周波数変調信号を出力する。ＶＣＯ９は、周波数変調信号に応じた発振周波数を有する送信信号を出力する。パワーデバイダ１０は、送信信号を送信アンプ１１および受信ミキサ１５に分配する。送信アンプ１１は、送信信号を増幅する。送信アンテナ１２は、送信信号を外部の被検出物１８に対して送信する。レドーム７は、送信アンテナ１２および受信アンテナ１３を保護している。

受信アンテナ１３は、被検出物１８で反射した送信信号を受信信号として受信する。受信アンプ１４は、受信信号を増幅する。受信ミキサ１５は、受信信号と送信信号とをミキシングして、ビート信号を出力する。ローパスフィルタ１６は、ミキサから出力されたビート信号の高周波成分を除去して平滑化されたビート信号を得る。ＩＦアンプ１７は、ローパスフィルタ１６を通過したビート信号を増幅する。

Ａ／Ｄ変換器４は、ＩＦアンプ１７から出力されたビート信号をディジタル値に変換したディジタルビート信号を信号処理部５に出力する。信号処理部５は、ディジタルビート信号に基づいて被検出物１８との相対距離および相対速度を算出する。

以下、上記構成の電波レーダ装置の動作について、図１から図３までを参照しながら説明する。
また、図３は、図１のカウンタ２の動作を示す説明図である。

まず、ＲＯＭ１９から読み出された制御データがカウンタ２に取り込まれる。カウンタ２に取り込まれた制御データは、電波レーダの観測タイミング等と同期した所定の更新周期毎にカウントされる。
続いて、カウンタ２の出力はＤ／Ａ変換器３に転送され、Ｄ／Ａ変換器３でアナログ信号に変換され、周波数変調信号としてＶＣＯ９に入力される。ＶＣＯ９からは、周波数変調信号の電圧に対応した例えば周波数ｆ（＝７６．５（ＧＨｚ））を有する送信信号が出力される。送信信号は、パワーデバイダ１０で送信アンプ１１および受信ミキサ１５に分配される。送信アンプ１１に伝送された送信信号は、送信アンプ１１によって増幅された後に、送信アンテナ１２によってレドーム７を介して被検出物１８に向けて送信される。

被検出物１８で反射された送信信号は、再度レドーム７を介して受信アンテナ１３に受信信号として受信される。
ここで、受信信号は、被検出物１８に対する距離に依存する遅延時間Δｔと、被検出物１８に対する相対速度が生じている場合に起こるドップラシフトΔｆとが含まれている。

受信信号は、受信アンプ１４で増幅されて、受信ミキサ１５に入力される。受信ミキサ１５では、受信信号とパワーデバイダ１０から入力された送信信号とがミキシングされ、ビート信号が出力される。ビート信号は、ローパスフィルタ１６で高周波成分が除去され、ＩＦアンプ１７で増幅されて、Ａ／Ｄ変換器４に入力される。ビート信号は、Ａ／Ｄ変換器４でディジタルビート信号に変換されて、信号処理部５に入力される。
信号処理部５では、Ａ／Ｄ変換器４から得られたディジタルビート信号の周波数に基づいて、被検出物１８に対する相対距離Ｒおよび相対速度Ｖが算出される。

続いて、カウンタ２の動作について、図２を用いて詳細に説明する。図２は、図１のＶＣＯ９に入力される周波数変調信号を示す説明図である。
図２に示した周波数変調信号の時間軸方向の分解能を細かくすると、周波数変調信号の変化分は、ビット単位まで細分化される。そのため、カウンタ２の出力を制御データの更新周期毎にＤ／Ａ変換することにより、周波数変調信号を得ることができる。
即ち、＋１、±０、および−１の何れかのデータ操作を制御データの更新周期毎に演算すればよいので、カウンタ２の出力をＤ／Ａ変換器３の入力とし、カウンタ２の動作を制御データの更新周期毎に制御することにより、周波数変調信号を得ることができる。

また、周波数がアップチャープの場合には、制御データを＋１あるいは±０のデータ操作をすればよく、周波数がダウンチャープの場合には、制御データを−１あるいは±０のデータ操作をすればよい。そのため、アップチャープかダウンチャープかをカウンタ２に指示し、アップカウンタまたはダウンカウンタとして動作させることにより、図２に示す三角波を容易に生成することができる。

ここで、例として周波数がアップチャープである場合の、カウンタ２に入力される制御データとカウンタ２からの出力との関係について図３を用いて説明する。
図３において、制御データのビット値が「１」であればカウントアップ許可（＝＋１）であり、ビット値が「０」であればカウントアップ禁止（＝±０）である、とすれば簡単なカウントイネーブル付きのカウンタ２を用いて上記構成のレーダ装置を実現することができる。
なお、図３に示したものは例であり、制御データのビット値「１」あるいは「０」とカウンタ２の動作とは、上記の関係に限られるものではない。

また、カウンタ２に入力される制御データの量は、Ｄ／Ａ変換器３のデータ更新回数と同じ量となることから、非常に小さい値をとる事が分かる。
例えば、図２に示した周波数がアップチャープである場合において、制御データの更新を１０２４回行うとし、Ｄ／Ａ変換器３のビット数を１６ビットと仮定すると、全ての制御データをＲＯＭ１９に記憶している場合には、１６３８４（＝１０２４×１６）（ｂｉｔ）のデータ量が必要となる。それに対して、変化分の制御データをＲＯＭ１９に記憶している場合には、１０２４（ｂｉｔ）のデータ量となる。
即ち、カウンタ２の出力をＤ／Ａ変換器３の入力とする事により、Ｄ／Ａ変換器３のビット数に影響されないので、制御データの量をＤ／Ａ変換器３のビット数分の１のデータ量に圧縮することができる。

また、周波数変調信号の直線性を向上させるためには、単位時間当たりの制御データの更新回数を増やすことによって細かい制御をすればよい。
ここで、全ての制御データをＲＯＭ１９に記憶する場合には、Ｄ／Ａ変換器３のビット数が更新回数の増分に乗算されるので、制御データの更新回数が増えるほど必要となるメモリ領域は大きくなる。
これに対して、変化分データをＲＯＭ１９に記憶する場合には、制御データの更新回数の増分のみメモリ領域を増やせばよいので、必要となるメモリ領域追加分は小さくなる。そのため、レーダ装置の画像処理に用いられるような性能を有するマイコン１であれば、内蔵しているＲＯＭ１９の領域に制御データを記憶させることができ、外部にメモリを用意する必要が無くなる。
また、変化分データをアナログ量に変換してから積分することがないので、余分な誤差を含むことを防ぐことができる。

この発明の実施の形態１に係る電波レーダ装置によれば、カウンタ２の出力をＤ／Ａ変換してＶＣＯ９の周波数変調信号とすることにより、送信信号の直線性を向上させるとともに、小型化および低コスト化を実現することができる。
また、通常のカウンタ２を用いる事により、制御データ更新時間の細分化に対応した高速動作が可能となる。
また、変化分データのみをＲＯＭ１９に記憶して制御データを小さくする事により、メモリ容量を小さくすることができる。

実施の形態２．
上記実施の形態１では、カウンタ２の制御データをＲＯＭ１９から直接取り込む例を示した。しかし、更新する制御データを全てＲＯＭ１９から直接取り込む場合、一般的にはマイコン１内部のタイマ割り込み処理によって制御データがカウンタ２に送信される。このとき、カウンタ２の更新周期を短くすればするほど割り込みが頻繁にかかり本来の画像データの演算等の効率が著しく低下する可能性がある。また、割り込みのかかるタイミングによっては、カウンタ２の更新周期のバラツキが生じる可能性がある。
本実施の形態では、この問題点を解決できる電波レーダ装置を示す。

図４は、この発明の実施の形態２に係る電波レーダ装置を示す要部拡大図である。
図４において、この電波レーダ装置には、図１のマイコン１とカウンタ２との間に例えば８ビットのビット幅を有するシフトレジスタ２０が接続されている。また、カウンタ２およびシフトレジスタ２０には、外部から電波レーダの観測タイミング等と同期したクロック周波数が入力されている。
その他の構成については、実施の形態１と同様であり、その説明は省略する。

以下、上記構成の電波レーダ装置の動作を説明する。実施の形態１と同様の動作については、詳述は省力する。
シフトレジスタ２０には、ＲＯＭ１９からシフトレジスタ２０のビット幅である８ビットの制御データが送信される。シフトレジスタ２０に受信された８ビットの制御データは、１ビットずつカウンタ２に出力される。カウンタ２に出力された制御データは、カウントされてＤ／Ａ変換器３に出力される。
ここで、シフトレジスタ２０とカウンタ２は、外部から入力されるクロック周波数に基づいて、同期して動作している。

この発明の実施の形態２に係る電波レーダ装置によれば、シフトレジスタ２０をマイコン１とカウンタ２との間に接続し、制御データがＲＯＭ１９からシフトレジスタ２０を通してカウンタ２に入力される事により、マイコン１への割り込み頻度がシフトレジスタ２０のビット幅分の１になってマイコン１の負担を軽減するので、カウンタ２の制御周期を高速且つ安定化させるとともに、送信信号の直線性を向上させることができる。
また、シフトレジスタ２０とカウンタ２とは、同期して動作しているので、カウンタ２の更新周期のバラツキの問題も解消される。

また、シフトレジスタ２０は、小さな規模で構成されるので、独立して構成することも容易であり、装置を小型化することができる。また、メモリを必要としないので、電波レーダの観測タイミング等を生成するゲートアレイもしくはＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒｅｙ）等に納める事により、部品点数を減少させる事ができ、低コスト化を実現することができる。

実施の形態３．
上記実施の形態２では、シフトレジスタ２０に送信された８ビットの制御データを使い切った場合に、次にカウンタ２に出力する制御データは、再びＲＯＭ１９から取り込まれた制御データの１ビット目の値となる。そのため、マイコン１に求められる余裕時間はカウンタ２の更新周期よりも短くなる。
これは、マイコン１にとって非常にクリティカルな処理が要求されることになり、カウンタ２に対する制御データの設定遅れが生じる可能性がある。
本実施の形態では、この問題点を解決できる電波レーダ装置を示す。

図５は、この発明の実施の形態３に係る電波レーダ装置を示す要部拡大図である。
図５において、この電波レーダ装置には、図４のシフトレジスタ２０に並列に８ビットのビット幅を有するシフトレジスタ２０Ａが設けられてレジスタ部２１が構成され、レジスタ部２１とカウンタ２との間に選択器２２が設けられている。その他の構成については、実施の形態２と同様であり、その説明は省略する。

以下、上記構成の電波レーダ装置の動作を説明する。実施の形態２と同様の動作については、詳述を省略する。
まず、シフトレジスタ２０およびシフトレジスタ２０Ａには、それぞれＲＯＭ１９からシフトレジスタ２０、２０Ａのビット幅である８ビットの制御データが送信される。続いて、シフトレジスタ２０に受信された制御データは、１ビットずつカウンタ２に出力される。シフトレジスタ２０の制御データを使い切った次の更新周期は、選択器２２がシフトレジスタ２０Ａ側に切り替えられて、シフトレジスタ２０Ａの制御データがカウンタ２に出力される。その間に、シフトレジスタ２０には、ＲＯＭ１９から次の制御データが送信される。

この発明の実施の形態３に係る電波レーダ装置によれば、シフトレジスタ２０、２０Ａを２重化し、さらに選択器２２を追加して制御データを出力するシフトレジスタ２０、２０Ａを選択することにより、マイコン１の余裕時間をカウンタ２の更新時間にシフトレジスタ２０、２０Ａのビット数を乗算した時間で表す事ができるので、マイコン１への時間的制約を緩和し、負担を大幅に軽減することができるとともに、カウンタ２に対する制御データの設定遅れを防止することができる。

なお、上記実施の形態２および３において、シフトレジスタ２０、２０Ａのビット幅は、８ｂｉｔであるとしたが、勿論このものに限られるものではなく、マイコン１の能力にあわせて現実的な値に設定してやればよい。

実施の形態４．
上記実施の形態１〜３では、カウンタ２の更新周期は、外部から与えられる電波レーダの観測タイミング等と同期した一定周期であることを想定している。
しかし、ＶＣＯ９に入力される周波数変調信号の制御電圧に対する発振周波数の関係は、図６に示すように部分的に細かい補正を必要とする場合が想定される。
ここで、同一の周期で送信信号の直線性を向上させようとすると、限りなくカウンタ２の更新周期を短くする必要がある。これは、マイコン１にとって非常にクリティカルな処理が要求されることになり、カウンタ２に対する処理負担が増加することとなる。
本実施の形態では、この問題点を解決できる電波レーダ装置を示す。

図７は、この発明の実施の形態３に係る電波レーダ装置を示す要部拡大図である。
図７において、この電波レーダ装置には、図４のカウンタ２およびシフトレジスタ２０に更新周期を可変とするクロック選択器２３（クロック可変手段）が接続されている。その他の構成については、実施の形態２と同様であり、その説明は省略する。

以下、上記構成の電波レーダ装置の動作を説明する。実施の形態２と同様の動作については、詳述は省略する。
クロック選択器２３からは、例えば図６において、局部的な詳細補正が必要である部分のみ制御データ更新周期が短くなり、逆に補正が余り必要でないＶＣＯ９に入力される周波数変調信号の制御電圧と発振周波数とが比較的直線を示す部分のデータ更新周期が長くなるようなクロック周波数が出力される。シフトレジスタ２０とカウンタ２とは、クロック選択器２３から入力されるクロック周波数に基づいて、同期して動作している。

この発明の実施の形態４に係る電波レーダ装置によれば、クロック選択器２３を設けることによってカウンタ２の更新周期を可変としたので、制御データのデータ量を増加させることなく送信信号の直線性を向上させることができる。
また、ＶＣＯ９に入力される周波数変調信号の制御電圧と送信周波数の関係は予め分かっているので、変調全体を管理するタイミング生成手段とあわせてクロック選択用のマップを持たせれば容易に実現できる。

なお、上記実施の形態１〜４では、電波レーダ装置を車両に設けた場合について説明したが、勿論このものに限定されるものではなく、車両以外に設けられていてもよい。

この発明の実施の形態１に係る電波レーダ装置を示すブロック図である。 図１のＶＣＯに入力される周波数変調信号を示す説明図である。 図１のカウンタの動作を示す説明図である。 この発明の実施の形態２に係る電波レーダ装置を示す要部拡大図である。 この発明の実施の形態３に係る電波レーダ装置を示す要部拡大図である。 この発明の実施の形態４に係るＶＣＯに入力される周波数変調信号の制御電圧と発振周波数との関係を示す説明図である。 この発明の実施の形態４に係る電波レーダ装置を示す要部拡大図である。

符号の説明

１ マイコン、２ カウンタ、３ Ｄ／Ａ変換器、５ 信号処理部（信号処理手段）、６ 送受信ＲＦ回路、９ 電圧制御発振器、１１ 送信アンプ（送信手段）、１２ 送信アンテナ（送信手段）、１３ 受信アンテナ（受信手段）、１４ 受信アンプ（受信手段）、１８ 被検出物、１９ ＲＯＭ（記憶手段）、２０、２０Ａ シフトレジスタ、２１ レジスタ部、２２ 選択器、２３ クロック選択器（クロック可変手段）。

Claims (3)

1. 入力される周波数変調信号の電圧に応じた発振周波数を有する送信信号を出力する電圧制御発振器と、
   前記電圧制御発振器に対する制御データが格納される記憶手段と、
   所定のビット幅を有し、前記記憶手段に接続されて前記所定のビット幅分の制御データを受信するとともに、受信した前記制御データを１ビットずつ出力するシフトレジスタと、
   所定の周期で前記シフトレジスタからの前記制御データをカウントするカウンタと、
   前記カウンタの出力値を前記電圧制御発振器に対する前記周波数変調信号とするＤ／Ａ変換器と、
   被検出物に対して前記送信信号を送信する送信手段と、
   前記被検出物で反射された前記送信信号を受信信号として受信する受信手段と、
   前記送信信号と前記受信信号とに基づいて、前記被検出物との距離および相対速度を算出する信号処理手段と
   を備えたことを特徴とする電波レーダ装置。
2. 前記シフトレジスタは、複数個設けられ、前記所定のビット幅分の制御データを出力し終えたときに順次切り替えられることを特徴とする請求項１に記載の電波レーダ装置。
3. 前記カウンタの動作周期を可変とするクロック可変手段をさらに備えたことを特徴とする請求項１または請求項２に記載の電波レーダ装置。

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