JP4043623B2 - 内部電圧生成回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に含まれる複数の制御対象に対してそれぞれ対応する制御電圧を供給する内部電圧発生回路に関するものである。
【０００２】
近年の半導体集積回路装置には、その動作のために供給される電源電圧と異なる電位の制御電圧を必要とするものがある。例えば、ＤＲＡＭでは、メモリセルを形成したウェルに供給するウェルバイアス電圧、ワード線に供給する昇圧電圧等を制御電圧として必要とする。これらの制御電圧は、半導体集積回路装置に備えられた内部電圧発生回路から供給される。
【０００３】
近年の半導体集積回路装置は、低消費電力化が強く望まれている。特に、ノート型パーソナルコンピュータ等の携帯機器に用いられる半導体集積回路装置は、消費電力が携帯機器の使用時間に影響を与えるため、その消費電力の低減が図られている。そのため、内部電圧発生回路においても、消費電力の低減が供給されている。
【０００４】
【従来の技術】
図１８は、従来の半導体集積回路装置の一部ブロック回路図を示す。
半導体集積回路装置１０はダイナミックＲＡＭ（ＤＲＡＭ）であり、複数（図１８において３つ）の制御対象１１，１２，１３を含む。各制御対象１１，１２，１３は、該装置１０に供給される電源電圧とそれぞれ異なる電位を持つ制御電圧ＶPP，ＶBB，ＶPRを必要とする。
【０００５】
各制御対象１１〜１３について詳述すれば、第１制御対象１１はワード線であり、外部から供給される電源電圧よりも所定電圧高い電圧の昇圧電源電圧である第１制御電圧ＶPPを必要とする。この第１制御電圧ＶPPは、メモリセルを構成するＮチャネルＭＯＳトランジスタによる電圧低下を補償し、これによりＤＲＡＭの動作速度の低下を防ぐために用いられる。
【０００６】
第２制御対象１２はメモリセルが形成されたウェルであり、負のウェルバイアス電圧である第２制御電圧ＶBBを必要とする。この第２制御電圧ＶBBにより、ウェルに形成されたメモリセルはセル情報を保持する。このウェルバイアス電圧のレベルは、セル情報の保持特性（情報を保持しておく時間）に影響する。
【０００７】
第３制御対象１３はビット線であり、所定電圧のプリチャージ電圧である第３制御電圧ＶPRを必要とする。この第３制御電圧ＶPRは例えばＶcc／２であり、第３制御対象であるビット線を、第３制御電圧（プリチャージ電圧）ＶPRにプリチャージすることによって、セル情報の読み出し時間を短くするために用いられる。
【０００８】
このような半導体集積回路装置１０は、各制御対象１１，１２，１３に対してそれぞれ制御電圧ＶPP，ＶBB，ＶPRを供給するための内部電圧発生回路１４ａ，１４ｂ，１４ｃを備えている。
【０００９】
各内部電圧発生回路１４ａ，１４ｂ，１４ｃは、同様の回路構成であって、オシレータ１５ａ，１５ｂ，１５ｃ、電荷供給回路１６ａ，１６ｂ，１６ｃ、レベル検出回路１７ａ，１７ｂ，１７ｃを含む。レベル検出回路１７ａ〜１７ｃは、各制御対象１１〜１３に供給する制御電圧ＶPP，ＶBB，ＶPRのレベル（電位）を検出し、その検出結果に基づいてオシレータ１５ａ〜１５ｃと電荷供給回路１６ａ〜１６ｃをそれぞれ制御する。
【００１０】
詳述すれば、第１内部電圧発生回路１４ａのレベル検出回路１７ａは、第１制御対象１１に供給する第１制御電圧ＶPPのレベル（電位）を検出し、その検出したレベルが予め設定したレベルの範囲から外れている場合、Ｈレベル（又はＬレベル）の活性化信号Ｓ１ａをオシレータ１５ａと電荷供給回路１６ａに出力する。オシレータ１５ａ，電荷供給回路１６ａは、活性化信号Ｓ１ａに基づいて活性化する。活性化したオシレータ１５ａは、所定の周波数を持つ発振信号ＣＫａを電荷供給回路１６ａに出力する。活性化した電荷供給回路１６ａは、発振信号ＣＫａに基づいて所定電位の第１制御電圧ＶPPを生成し、その第１制御電圧ＶPPを第１制御対象１１に供給する。
【００１１】
第１制御電圧ＶPPのレベルが所定の範囲内にある場合、レベル検出回路１７ａは、Ｌレベル（又はＨレベル）の活性化信号Ｓ１ａをオシレータ１５ａと電荷供給回路１６ａに出力する。オシレータ１５ａ，電荷供給回路１６ａは、その活性化信号Ｓ１ａに応答して非活性化する。
【００１２】
このようにして、第１内部電圧発生回路１４ａは、第１制御電圧ＶPPを生成し、その第１制御電圧ＶPPを第１制御対象１１に供給する。そして、上記のような動作を繰り返すことで、第１内部電圧発生回路１４ａは、第１制御対象１１に供給する第１制御電圧ＶPPを所定の電圧に保つ。
【００１３】
同様に、第２内部電圧発生回路１４ｂ、１４ｃは、レベル検出回路１７ｂ、１７ｃにて第２，第３制御電圧ＶBB，ＶPRのレベルを検出し、その検出結果に基づく活性化信号Ｓ１ｂ，Ｓ１ｃによりオシレータ１６ｂ，１６ｃ、電荷供給回路１７ｂ，１７ｃを活性化／非活性化させる。活性化した電荷供給回路１６ｂ，１６ｃは、それぞれ活性化したオシレータ１５ｂ，１５ｃから受ける発振信号ＣＫｂ，ＣＫｃに基づいて第２，第３制御電圧ＶBB，ＶPRを生成し、それら電圧ＶBB，ＶPRを第２，第３制御対象１２，１３にそれぞれ供給する。
【００１４】
【発明が解決しようとする課題】
ところで、各制御電圧ＶPP，ＶBB，ＶPRは、半導体集積回路装置１０をバッテリにてバックアップしている時にも供給されなければならない。そのため、各内部電圧発生回路１４ａ〜１４ｃは、バッテリバックアップ時にも各制御電圧ＶPP，ＶBB，ＶPRを常時検出・監視している。これら内部電圧発生回路１４ａ〜１４ｃにより、半導体集積回路装置１０のバッテリパックアップ時における消費電力の低減化が図れなかった。
【００１５】
また、各制御電圧ＶPP，ＶBB，ＶPRは、それぞれレベルが異なると共に、許容される範囲が異なるため、各内部電圧発生回路１４ａ〜１４ｃは、それぞれ異なる周期で各制御電圧ＶPP，ＶBB，ＶPRを生成している。即ち、各内部電圧発生回路１４ａ〜１４ｃのオシレータ１５ａ〜１５ｃは、異なる周波数を持つ発振信号ＣＫａ〜ＣＫｃを生成するように構成されている。これらオシレータ１５ａ〜１５ｃは、電流制御型オシレータであり、常時電流が流れる。この電流量を少なくするために、大きな抵抗値を持つ抵抗を設けたりＭＯＳトランジスタのチャネル長を長くする必要がある。このことは、オシレータ１５ａ〜１５ｃの回路規模を電荷供給回路１６ａ〜１６ｃ，レベル検出回路１７ａ〜１７ｃのそれに比べて非常に大きくし、半導体集積回路装置１０の集積度を高める上で問題となっていた。
【００１６】
本発明は上記問題点を解決するためになされたものであって、その目的は消費電力の低減を図ることのできる内部電圧発生回路を提供することにある。
【００１７】
【課題を解決するための手段】
図１は請求項１に記載の発明の原理説明図である。即ち、複数の制御対象１１，１２に対して電圧の異なる複数の制御電圧ＶPP，ＶBBを出力する内部電圧生成回路１００は、複数の制御電圧ＶPP，ＶBBをそれぞれ生成する複数の電圧制御回路２２ａ，２２ｂと、発振信号ＣＬＫを生成する発振器２３を備える。各電圧制御回路２２ａ，２２ｂは、分周器２４、レベル検出回路２５、電荷供給回路２６を備える。分周器２４は、発振信号ＣＬＫを分周した分周信号を生成する。レベル検出回路２５は、分周信号に基づいて活性化／非活性化し、活性化時に制御電圧ＶPP，ＶBBのレベルを検出し、その検出結果に基づく判定信号を出力する。電荷供給回路２６は、判定信号に基づいて電荷の供給動作を行い、その動作により制御電圧ＶPP，ＶBBを生成する。従って、各レベル検出回路２５は、分周信号に応答して間欠的に動作し、各電荷供給回路２６は、判定信号に応答して間欠的に動作するため、その分消費消費電力が少なくなる。
【００１８】
レベル検出回路は、請求項２に記載の発明のように、制御電圧が所定範囲の電圧か否かを検出し、その検出結果に基づいて制御電圧が所定範囲にない場合に判定信号を出力する。従って、電荷供給回路は、制御電圧が所定範囲にない場合にのみ動作するため、その分消費電力が少なくなる。
【００１９】
分周器は、請求項３に記載の発明のように、レベル検出回路から出力される判定信号に基づいて、発振信号を分周する分周比を変更する。判定信号は制御電圧に対応することから、分周器は、制御電圧に応じて分周比を変更することにより、レベル検出回路が制御電圧に応じた周期で活性化する。
【００２０】
レベル検出回路は、請求項４に記載の発明のように、制御電圧が所定範囲の電圧よりも高いときに第１判定信号を、制御電圧が所定範囲の電圧よりも低いときに第２判定信号を出力し、電荷供給回路は、第２判定信号に基づいて動作する。従って、電荷供給回路は、制御電圧が所定範囲よりも低いときのみ動作するため、その分消費電力が少なくなる。
【００２１】
分周器は、請求項５に記載の発明のように、第１判定信号に基づいて発振信号を分周するの分周比を増加させ、第２判定信号に基づいて発振信号を分周する分周比を減少させる。
【００２２】
また、電荷供給回路は、請求項６に記載の発明のように、制御電圧が所定範囲の電圧よりも高いときにレベル検出回路から出力される第１判定信号に基づいて動作する。従って、０Ｖより低い制御電圧を出力する電圧制御回路の電荷供給回路は、制御電圧が所定範囲よりも高いときのみ動作するため、その分消費電力が少なくなる。
【００２３】
また、０Ｖより低い制御電圧を出力する電圧制御回路の分周器は、請求項７に記載の発明のように、第１判定信号に基づいて発振信号を分周するの分周比を減少させ、第２判定信号に基づいて発振信号を分周する分周比を増加させる。
【００２４】
分周器は、請求項８に記載の発明のように、発振信号をカウントし、分周制御信号に基づくビット位置における信号を分周信号として出力するカウンタと、判定信号に基づいて、カウンタのビット位置を変更するための分周制御信号を出力する分周制御回路と、を備える。この構成により、分周信号の周波数が判定信号に基づいて容易に変更される。
【００２５】
分周制御回路は、請求項９に記載の発明のように、判定信号に基づくシフト信号を出力するポインタ制御回路と、カウンタのビット位置のデータを記憶し、シフト信号に基づいてデータをシフトし、該データに基づいて分周制御信号を出力するポインタと、を備える。
【００２６】
発振器は、請求項１０に記載の発明のように、判定信号に基づいて発振信号の周波数を変更する。これにより、各電圧制御回路に供給される発振信号の周波数が各制御電圧に対応するため、各電圧制御回路の動作間隔が各制御電圧に対して最適な間隔となり、それにより消費電力が低減する。
【００２７】
発振器は、請求項１１に記載の発明のように、全ての電圧制御回路における分周制御信号に基づいて発振信号の周波数を変更する。これにより、各電圧制御回路に供給される発振信号の周波数が各制御電圧に対応するため、各電圧制御回路の動作間隔が各制御電圧に対して最適な間隔となり、それにより消費電力が低減する。
【００２８】
発振器は、請求項１２に記載の発明のように、複数の電圧制御回路に備えられる各分周器の分周比に基づいて、複数の分周器のうちの少なくとも１つの分周器の分周比が１以下の場合に発振信号の周波数を高くし、全ての分周器の分周比が２以上の場合に発振信号の周波数を低くする。従って、発振信号の周波数が各電圧制御回路に必要な周波数となる。
【００２９】
発振器は、請求項１３に記載の発明のように、発振信号を生成するオシレータと、各分周器の分周比に基づいてオシレータの発振周期を制御する発振制御信号を出力する発振制御回路と、を備える。この構成により、発振信号の周波数が各分周器の分周比に基づいて容易に変更される。
【００３０】
発振制御回路は、請求項１４に記載の発明のように、各電圧制御回路の分周器における分周比に基づく信号が入力され、各信号に基づいて、複数の分周器のうちの少なくとも１つの分周器の分周比が１以下の場合にアップ制御信号を出力し、全ての分周器の分周比が２以上の場合にダウン制御信号を出力するポインタ制御回路と、発振信号の発振周期のためのデータを記憶し、アップ制御信号，ダウン制御信号に基づいてデータをシフトし、該データに基づいて発振制御信号を出力するポインタと、を備える。
【００３１】
オシレータは、請求項１５に記載の発明のように、電流制御型オシレータであり、発振信号を生成するリングオシレータと、発振制御信号に基づいて、リングオシレータに供給する駆動電流の電流量を制御する電流制御回路と、を備える。これにより、発信制御信号に基づいて発振信号の周波数が容易に変更される。
【００３２】
【発明の実施の形態】
以下、本発明を具体化した一実施形態を図２〜図１７に従って説明する。
尚、本実施形態において、図１８の従来例と同様の構成部材については、従来と同じ符号を付して説明する。
【００３３】
図２は、半導体集積回路装置に備えられた内部電圧発生回路のブロック回路図を示す。半導体集積回路装置２０はダイナミックＲＡＭ（ＤＲＡＭ）であり、３つの制御対象１１，１２，１３と、それらに対して制御電圧ＶPP，ＶBB，ＶPRをそれぞれ供給する内部電圧発生回路２１を備える。
【００３４】
各制御対象１１〜１３について詳述すれば、第１制御対象１１はワード線であり、外部から供給される電源電圧よりも所定電圧高い電圧の昇圧電源電圧である第１制御電圧ＶPPを必要とする。この第１制御電圧ＶPPは、メモリセルを構成するＮチャネルＭＯＳトランジスタによる電圧低下を補償し、これによりＤＲＡＭの動作速度の低下を防ぐために用いられる。
【００３５】
第２制御対象１２はメモリセルが形成されたウェルであり、負のウェルバイアス電圧である第２制御電圧ＶBBを必要とする。この第２制御電圧ＶBBにより、ウェルに形成されたメモリセルはセル情報を保持する。このウェルバイアス電圧のレベルは、セル情報の保持特性（情報を保持しておく時間）に影響する。
【００３６】
第３制御対象１３はビット線であり、所定電圧のプリチャージ電圧である第３制御電圧ＶPRを必要とする。この第３制御電圧ＶPRは例えばＶcc／２であり、第３制御対象であるビット線を、第３制御電圧（プリチャージ電圧）ＶPRにプリチャージすることによって、セル情報の読み出し時間を短くするために用いられる。
【００３７】
内部電圧発生回路２１は、各制御対象１１，１２，１３に対応する３つ電圧制御回路２２ａ，２２ｂ，２２ｃと、各電圧制御回路２２ａ〜２２ｃにて共用される１つの発振器２３を備える。各電圧制御回路２２ａ〜２２ｃは、発振器２３から発振信号ＣＬＫの供給を受ける。
【００３８】
各電圧制御回路２２ａ，２２ｂ，２２ｃは、発振信号ＣＬＫに基づいて、制御電圧ＶPP，ＶBB，ＶPRをそれぞれ生成し、それら制御電圧ＶPP，ＶBB，ＶPRを制御対象１１，１２，１３へ供給する。更に、各電圧制御回路２２ａ，２２ｂ，２２ｃは、各制御電圧ＶPP，ＶBB，ＶPRのレベル（電位）を検出し、それら検出結果に基づいて各制御電圧ＶPP，ＶBB，ＶPRを所定のレベルに保つように動作する。
【００３９】
次に、第１〜第３電圧制御回路２２ａ〜２２ｃの構成を説明する。尚、第１〜第３電圧制御回路２２ａ，２２ｂ，２２ｃは、各制御電圧ＶPP，ＶBB，ＶPRのための電位，タイミング等が異なるが、構成はほぼ同じである。そのため、第１電圧制御回路２２ａについてその構成及び動作を説明し、第２，第３電圧制御回路２２ｂ，２２ｃの構成の図面及び動作説明を省略する。
【００４０】
第１電圧制御回路２２ａは、分周器２４、レベル検出回路２５、電荷供給回路２６を備える。分周器２４には、発振器２３から発振信号ＣＬＫが入力されるとともに、レベル検出回路２５から判定信号Ｖhigh，Ｖlow が入力される。分周器２４は、判定信号Ｖhigh，Ｖlow に基づいて分周比を設定し、その分周比にて発振信号ＣＬＫを分周した分周信号ＣＫ１をレベル検出回路２５に出力する。
【００４１】
レベル検出回路２５は、入力される分周信号ＣＫ１に基づいて間欠動作し、その動作中に第１制御信号ＶPPのレベルを検出する。そして、レベル検出回路２５は、検出結果に基づいて、分周信号ＣＫ１に対応するパルス幅を持つ第１，第２判定信号Ｖhigh，Ｖlow を分周器２４に出力する。また、レベル検出回路２５は、第２判定信号Ｖlow を電荷供給回路２６に出力する。尚、０Ｖ（ゼロボルト）より低い電位の第２制御電圧ＶBBを生成する第２電圧制御回路２２ｂのレベル検出回路２５は、第１判定信号Ｖhighを同電圧制御回路２２ｂの電荷供給回路２６に出力する。
【００４２】
詳述すると、レベル検出回路２５は、Ｈレベルの分周信号ＣＫ１に基づいて活性化し、Ｌレベルの分周信号ＣＫ１に基づいて非活性化する。活性化したレベル検出回路２５は、第１制御電圧ＶPPのレベル検出を行い、その検出結果に基づいて第１，第２判定信号Ｖhigh，Ｖlow を出力する。即ち、レベル検出回路２５は、分周信号ＣＫ１の周期に対応する周期で第１制御電圧ＶPPのレベル検出を行う。そして、非活性化したレベル検出回路２５は、Ｌレベルの第１，第２判定信号Ｖhigh，Ｖlow を出力する。
【００４３】
尚、レベル検出回路２５は、分周信号ＣＫ１の立ち下がりエッジに応答して検出動作を行うように構成しても良い。即ち、レベル検出回路２５は、Ｌレベルの分周信号ＣＫ１に応答して活性化し、Ｈレベルの分周信号ＣＫ１に応答して非活性化する。また、レベル検出回路２５は、分周信号ＣＫ１の立ち上がりエッジと立ち下がりエッジに応答して一定期間活性化する構成としてもよい。このようにして、レベル検出回路２５を間欠動作させることで、その検出回路２５における消費電流が、従来のようにレベル検出回路１７ａ（図１８参照）を常時動作させる場合の消費電流に比べて少なくなる。
【００４４】
レベル検出回路２５は、第１制御電圧ＶPPのレベルに対応して図３に示す上限電圧ＶＨと下限電圧ＶＬを設定する機能を持つ。分周信号ＣＫ１により活性化したレベル検出回路２５は、第１制御電圧ＶPPのレベルと、上限／下限電圧ＶＨ，ＶＬとを比較する。
【００４５】
レベル検出回路２５は、第１制御電圧ＶPPが上昇して上限電圧ＶＨよりも高くなると、分周信号ＣＫ１のパルス幅に対応するパルス幅を持つ第１判定信号Ｖhighを出力し、第１制御電圧ＶPPが下降して上限電圧ＶＨよりも低くなると、Ｌレベルの第１判定信号Ｖhighを出力する。
【００４６】
レベル検出回路２５は、第１制御電圧ＶPPのレベルが上昇して下限電圧ＶＬよりも高くなると、Ｌレベルの第２判定信号Ｖlow を出力し、第１制御電圧ＶPPのレベルが下降して下限電圧ＶＬよりも低くなると、分周信号ＣＫ１のパルス幅に対応するパルス幅を持つ第２判定信号Ｖlow を出力する。
【００４７】
電荷供給回路２６は、第２判定信号Ｖlow を受け、その第２判定信号Ｖlow のエッジ（立ち上がりエッジ及び立ち下がりエッジ）に応答して活性化し、電荷供給動作を行う。
【００４８】
この電荷供給回路２６の動作により、第１制御電圧ＶPPの電位が上昇する。この第１制御電圧ＶPPの電位は、電荷のリーク量（自然漏れ電流量）に対応して下降する。即ち、電荷供給回路２６は、その動作間隔に基づく電位を持つ第１制御電圧ＶPPを生成する。従って、第１電圧制御回路２２ａは、レベル検出回路２５から出力される第２判定信号Ｖlow に基づく間隔で電荷供給回路２６を動作させ、第１制御電圧ＶPPの電位を所定電位に制御する。
【００４９】
尚、０Ｖより低い電位の第２制御電圧ＶBBを生成する第２電圧制御回路２２ｂでは、電荷供給回路２６は、第１判定信号Ｖhighを受け、その第１判定信号Ｖhighのエッジに応答して活性化し、電荷供給動作を行う。この電荷供給回路２６の動作により、第２制御電圧ＶBBの電位が下降する。この第２制御電圧ＶBBの電位は、電荷のリーク量に対応して上昇する。即ち、その動作間隔に基づく電位を持つ第２制御電圧ＶBBを生成する。従って、第２電圧制御回路２２ｂは、レベル検出回路２５から出力される第１判定信号Ｖhighに基づく間隔で電荷供給回路２６を動作させ、第２制御電圧ＶBBの電位を所定電位に制御する。
【００５０】
尚、０Ｖより高い電位の第３制御電圧ＶPRを生成する第３電圧制御回路２２ｃは、第１電圧制御回路２２ａと同様に動作する。即ち、第３電圧制御回路２２ｃは、レベル検出回路２５から出力される第２判定信号Ｖlow に基づく間隔で電荷供給回路２６を動作させ、第３制御電圧ＶPRの電位を所定電位に制御する。
【００５１】
分周器２４は、発振器２３の発振信号ＣＬＫを分周した分周信号ＣＫ１を生成する機能、第１，第２判定信号Ｖhigh，Ｖlow に基づいて分周比を変更する機能を有する。第１，第２判定信号Ｖhigh，Ｖlow は、第１制御電圧ＶPPのレベルに基づいて出力される。従って、分周器２４は、第１制御電圧ＶPPのレベルに基づいて分周比を変更する。この分周比は、分周信号ＣＫ１の周期、即ちレベル検出回路２５の活性化周期及び電荷供給回路２６の動作周期を決定する。このように、第１，第２判定信号Ｖhigh，Ｖlow に基づいて分周比の設定を変更することは、第１制御電圧ＶPPのレベルに適した周期でレベル検出回路２５及び電荷供給回路２６を活性化し、それにより消費電流を低減する。
【００５２】
このような機能を有する分周器２４の構成を説明する。
分周器２４は、カウンタ回路２７、分周制御回路としてのポインタ回路２８、分周制御回路としてのポインタ制御回路２９を備える。カウンタ回路２７には、発振器２３からの発振信号ＣＬＫが入力される。カウンタ回路２７は所定のビット数を持つアップカウンタであり、発信信号ＣＬＫのパルスが入力される毎にカウント値をカウントアップする。また、カウンタ回路２７には、ポインタ回路２８の分周制御信号ＰｎＡが入力される。カウンタ回路２７は、カウント値のうち、分周制御信号ＰｎＡにより指定されるビット位置の値を持つ信号を、分周信号ＣＫ１として出力する。
【００５３】
１つの例として、４ビットのカウンタ回路２７は、発振信号ＣＬＫのパルスが入力される毎にそのカウント値を(0000),(0001),(0010),(0011),(0100),…とカウントアップする。そして、分周制御信号ＰｎＡは、ビット位置として２ビット目を示している。従って、カウンタ回路２７は、２ビット目の値（0,0,1,1,0,…）に対応するレベルを持つ分周信号ＣＫ１を出力する。
【００５４】
このようにして、カウンタ回路２７は、ポインタ回路２８の分周制御信号ＰｎＡに基づく分周比にて発振信号ＣＬＫを分周した分周信号ＣＫ１を出力する。尚、分周制御信号ＰｎＡが示す１ビット目は２分周に対応し、２ビット目は４分周に対応する。従って、上記の例では、カウンタ回路２７は発振信号ＣＬＫを４分周し、その発振信号ＣＬＫの周期の４倍の周期を持つ分周信号ＣＫ１を出力する。
【００５５】
ポインタ回路２８は、カウンタ回路２７のビット数に対応する数のレジスタを備える。ポインタ回路２８は、各レジスタに保持した値を分周制御信号ＰｎＡとして出力する。ポインタ回路２８には、半導体集積回路装置２０の電源投入時、等にリセット信号ＲＳＴが入力される。ポインタ回路２８は、リセット信号ＲＳＴに応答して各レジスタに、カウンタ回路２７の１ビット目を示すデータをセットし、そのデータに対応する分周制御信号ＰｎＡをカウンタ回路２７に出力する。カウンタ回路２７は、分周制御信号ＰｎＡに応答し、発振信号ＣＬＫを２分周した分周信号ＣＫ１を出力する。これにより、分周器２４は、リセット時に分周比を最小に設定し、その分周比により分周した分周信号ＣＫ１を出力する。
【００５６】
次に、第１，第２判定信号Ｖhigh，Ｖlow に基づいて分周比を変更する動作を説明する。
ポインタ制御回路２９には、レベル検出回路２５から出力される第１，第２判定信号Ｖhigh，Ｖlow が入力される。ポインタ制御回路２９は、第１，第２判定信号Ｖhigh，Ｖlow のパルスが２回以上連続して入力されると、その２つ目のパルス以後に入力されるパルスに応答して各判定信号Ｖhigh，Ｖlow に対応するパルス幅を持つ左，右シフト信号ＳＬ，ＳＲをポインタ回路２８に出力する。尚、ポインタ制御回路２９は３回以上連続するパルスに応答するように構成されても良い。
【００５７】
ポインタ回路２８は、シフト信号ＳＬ，ＳＲに応答してレジスタに記憶したデータを左方向又は右方向にシフトする。ポインタ回路２８は、左シフト信号ＳＬの１つのパルスに応答してデータを左方向に１ビットシフトする。これにより、ポインタ回路２８のデータは、シフト以前のデータに比べて１ビット上位のビット位置を示す。例えば、シフト前に２ビット目を示すデータは、３ビット目を示すデータに置き換えられる。このことは、分周器２３の分周比を大きくし、分周信号ＣＫ１の周期をシフト前のそれに比べて長くする。
【００５８】
また、ポインタ回路２８は、右シフト信号ＳＲの１つのパルスに応答してデータを右方向に１ビットシフトする。これにより、ポインタ回路２８のデータは、シフト以前のデータに比べて１ビット下位のビット位置を示す。例えば、シフト前に１ビット目を示すデータは、２ビット目を示すデータに置き換えられる。このことは、分周器２３の分周比を小さくし、分周信号ＣＫ１の周期をシフト前のそれに比べて短くする。
【００５９】
以上のように構成された第１電圧制御回路２２ａは、発振器２３から入力される発振信号ＣＬＫに基づいて、第１制御電圧ＶPPを生成し、その第１制御電圧ＶPPを第１制御対象１１に供給する。更に、第１電圧制御回路２２ａは、第１制御電圧ＶPPのレベルを検出し、その検出結果に基づいて第１制御電圧ＶPPを所定のレベルに保つように動作する。そして、第１電圧制御回路２２ａは、検出結果に基づいて発振信号ＣＬＫを分周する分周比を設定すると共に、その設定に用いるポインタ回路２８の分周制御信号ＰｎＡを発振器２３に出力する。
【００６０】
同様に、第２，第３電圧制御回路２２ｂ，２２ｃは、発振信号ＣＬＫを分周した分周信号に基づいて第２，第３制御対象１２，１３に供給する第２，第３制御電圧ＶBB，ＶPRのレベルを一定に保つように動作する。更に、第２，第３電圧制御回路２２ｂ、２２ｃは、第２，第３制御電圧ＶBB，ＶPRの検出結果に基づいて発振信号ＣＬＫを分周する分周比を設定すると共に、その設定に用いるポインタ（図示略）の分周制御信号ＰｎＢ，ＰｎＣを発振器２３に出力する。
【００６１】
尚、０Ｖより低い電位の第２制御電圧ＶBBを生成する第２電圧制御回路２２ｂでは、分周器２４は、第１判定信号Ｖhighに応答して発振信号ＣＬＫを分周する分周比を減少させ、第２判定信号Ｖlow に応答して分周比を増加させる。これにより、分周器２４は、第２制御電圧ＶBBの電位に応じた分周比にて発振信号ＣＬＫを分周し、レベル検出回路２５の動作間隔を制御する。
【００６２】
尚、０Ｖより高い電位の第３制御電圧ＶPRを生成する第３電圧制御回路２２ｃは、第１電圧制御回路２２ａと同様に動作する。即ち、第３電圧制御回路２２ｃの分周器２４は、第１判定信号Ｖhighに応答して発振信号ＣＬＫを分周する分周比を増加させ、第２判定信号Ｖlow に応答して分周比を減少させる。これにより、分周器２４は、第３制御電圧ＶPRの電位に応じた分周比にて発振信号ＣＬＫを分周し、レベル検出回路２５の動作間隔を制御する。
【００６３】
次に、発振器２３について説明する。
発振器２３は、発振信号ＣＬＫを生成して各電圧制御回路２２ａ〜２２ｃに供給する機能と、各電圧制御回路２２ａ〜２２ｃから入力される分周制御信号ＰｎＡ〜ＰｎＣに基づいて発振信号ＣＬＫの周波数を変更する機能を備える。各分周制御信号ＰｎＡ〜ＰｎＣは、各電圧制御回路２２ａ〜２２ｃの分周器において発振信号ＣＬＫを分周する分周比に対応している。従って、発振器２３は、各電圧制御回路２２ａ〜２２ｃにおける分周比の値に基づいて発振信号ＣＬＫの発振周波数を変更する。
【００６４】
詳述すれば、全ての電圧制御回路２２ａ〜２２ｃにおける分周比の値が２以上の場合、発振器２３は、発振信号ＣＬＫの周期を現在の値を２倍にする。一方、各電圧制御回路２２ａ〜２２ｃのうちの何れか１つの分周比の値が１の場合、発振器２３は、発振信号ＣＬＫの周期を現在の値を１／２にする。
【００６５】
各電圧制御回路２２ａ〜２２ｃにおける分周比は、各回路２２ａ〜２２ｃのレベル検出回路２５の検出結果に基づく。そして、その検出結果は、各制御対象１１〜１３におけるリーク量に対応する値を持つ。従って、発振器２３は、各電圧制御回路２２ａ〜２２ｃに必要且つ最低限の周波数を持つ発振信号ＣＬＫを生成する。即ち、発振器２３は、各制御対象１１〜１３におけるリーク量に対して発振信号ＣＬＫの周波数を最適化する。これにより、本実施形態の内部電圧発生回路２１は、一定周波数の発振信号を出力する発振器を用いる場合に比べて、発振器２３における消費電流量の最適化及び低減化を図っている。
【００６６】
更に、発振器２３は、電流制御型オシレータであり、常時流れる電流量を絞るために大きな抵抗値を持つ抵抗が設けらる、またはオシレータを構成するＭＯＳトランジスタのチャネル長が他の回路を構成するそれに比べて長く形成される。従って、発振器２３の占有面積は、それと素子数が同じ数の一般的な論理ゲートで構成された回路の面積に比べて大きくなる。このことは、従来のオシレータ１５ａ〜１５ｃにおいても同様である。
【００６７】
一方、分周器２４は、一般的な論理ゲートで構成される。このため、本実施形態の発振器２３と３つの分周器２５の占有面積は、従来の３つのオシレータ１５ａ〜１５ｃの占有面積に比べてかなり小さくなる。これにより、半導体集積回路装置の集積度を高めることができる。
【００６８】
次に、発振器２３の構成を説明する。
発振器２３は、発振制御回路としてのポインタ制御回路３１、発振制御回路としてのポインタ回路３２、オシレータ３３を備える。
【００６９】
ポインタ制御回路３１には、各電圧制御回路２２ａ〜２２ｃのポインタ回路２８から分周制御信号ＰｎＡ，ＰｎＢ，ＰｎＣが入力される。また、ポインタ制御回路３１には、発振信号ＣＬＫが入力される。ポインタ制御回路３１は、分周制御信号ＰｎＡ〜ＰｎＣに基づいて発振信号ＯＳＣの周波数を制御するために、発振信号ＣＬＫのパルス幅と同じパルス幅を持つ制御信号ＤＮ，ＵＰをポインタ回路３２へ出力する。
【００７０】
詳しくは、ポインタ制御回路３１は、分周制御信号ＰｎＡ〜ＰｎＣに基づいて、全ての電圧制御回路２２ａ〜２２ｃにおける分周比（詳しくは分周器２４の分周比）の値が２以上の場合にダウン制御信号ＤＮを出力する。また、ポインタ制御回路３１は、各電圧制御回路２２ａ〜２２ｃのうちの１つにおける分周比が１の場合にアップ制御信号ＵＰを出力する。
【００７１】
ポインタ回路３２は、所定のビット数に対応する数のレジスタと備える。ポインタ回路３２は、各レジスタの活性／非活性状態に応じた発振制御信号ＣＣｎをオシレータ３３へ出力する。ポインタ回路３２は、入力されるリセット信号ＲＳＴに応答して各レジスタを活性化する。これにより、ポインタ回路３２は、全てのビットが「１」の発振制御信号ＣＣｎを出力する。尚、本実施形態では、発振制御信号ＣＣｎは５ビットの信号であり、ｎはビット位置を示す。従って、ポインタ回路３２は、各ビットが（11111）の発振制御信号ＣＣｎを出力する。
【００７２】
ポインタ回路３２は、ダウン制御信号ＤＮに応答して上位ビットに対応するレジスタから順番に非活性化し、アップ制御信号ＵＰに応答して非活性のレジスタを下位ビット側から順番に活性化する。即ち、ポインタ回路３２は、制御信号ＤＮ，ＵＰが入力される数に対応するビット数だけ上位ビットがゼロ（０）の発振制御信号ＣＣｎを出力する。
【００７３】
オシレータ３３は、電流制御型オシレータであり、電流制御回路３４とリングオシレータ３５を備える。電流制御回路３４は、発振制御信号ＣＣｎに基づく値を持つ駆動電流をリングオシレータ３５に供給する。リングオシレータ３５は、駆動電流の電流量に応じた周波数を持つ発振信号ＣＬＫを生成し、その発振信号ＣＬＫを出力する。
【００７４】
このようにして、発振器２３は、各電圧制御回路２２ａ〜２２ｃにおける分周比に基づいて、各電圧制御回路２２ａ〜２２ｃに必要且つ最低限の周波数を持つ発振信号ＣＬＫを出力する。
【００７５】
次に、上記のように構成された内部電圧発生回路２１の動作を、図３のタイミング図に従って説明する。図において、発振器３１から出力される発振信号ＣＬＫの立ち上がりエッジから次の立ち上がりエッジまでを１サイクルとする。
【００７６】
今、内部電圧発生回路２１での分周器２４のカウンタ回路２７は、発振器２３から出力される発振信号ＣＬＫの４サイクルで１回のサイクル出力、すなわち、分周器２４のカウンタ回路２７及びポインタ回路２８の値は、発振信号ＣＬＫを４分周した分周信号ＣＫ１を出力するように設定されている。また、ポインタ制御回路２９は、レベル検出回路２５から出力される判定信号Ｖhigh，Ｖlow がそれぞれ２回連続して同じ判定結果の場合には、分周回数を１つ増減させるようにシフト信号ＳＬ，ＳＲを出力するように設定されている。
【００７７】
第１サイクルにおいて、レベル検出回路２５は、分周器２４から供給される分周信号ＣＫ１の立ち上がりエッジに応答して活性化する。その活性化したレベル検出回路２５は、電荷供給回路２６から第１制御対象１１へ供給される第１制御電圧ＶPPの電位と予め設定された判定のための電位ＶＨ，ＶＬとを比較し、その比較結果に基づいて判定信号Ｖhigh，Ｖlow を電荷供給回路２６とポインタ制御回路２９へ出力する。この第１サイクルにおいて、第１制御電圧ＶPPの電位が下限電圧ＶＬよりも低い、即ち、第１制御電圧ＶPPの電位は、下限電圧ＶＬを越えた低い電位にある。このため、レベル検出回路２５はこれに基づいて分周信号ＣＫ１のパルス幅と同じパルス幅を持つ第２判定信号Ｖlow を出力する。
【００７８】
電荷供給回路２６は、第２判定信号Ｖlow の立ち上がりエッジに応答して活性化し、所定期間動作して第１制御電圧ＶPPの電位を上昇させ、この第１制御電圧ＶPPを第１制御対象１１に供給する。電荷供給回路２６は、分周信号ＣＫ１のエッジから所定時間経過すると、非活性化する。すると、第１制御電圧ＶPPは、第１制御対象１１におけるリーク量に応じてその電位が低下する。
【００７９】
ポインタ制御回路２９は、第２判定信号Ｖlow の入力が１回目、即ち２回連続して入力されていないため、右シフト信号ＳＲを出力しない。これにより、分周器２４は、分周回数を変更しない。
【００８０】
第３サイクルにおいて、分周信号ＣＫ１が立ち下がると、電荷供給回路２６は、この立ち下がりエッジに応答して所定期間動作して第１制御電圧ＶPPの電位を上昇させる。また、この第３サイクルにおいて、第２判定信号Ｖlow は、分周信号ＣＫ１と同様に立ち下がる。
【００８１】
第５サイクルにおいて、第１制御電位ＶPPは、下限電圧ＶＬを越えている。従って、レベル検出回路２５は、第１サイクルと同様に動作し、第２判定信号Ｖlow を電荷供給回路２６とポインタ制御回路２９へ出力する。
【００８２】
電荷供給回路２６は、第１サイクルと同様に動作し、第１制御電圧ＶPPを第１制御対象１１へ供給する。ポインタ制御回路２９は、第２判定信号Ｖlow が連続した２回目であるため、これに基づいて右シフト信号ＳＲをポインタ回路２８へ出力する。ポインタ回路２８は、シフト信号ＳＲに応答して各レジスタのデータを左方向にシフトし、そのデータに対応する分周制御信号ＰｎＡを出力する。この分周制御信号ＰｎＡに基づいて、カウンタ回路２７は、今までより１ビット下のビット位置におけるレベルに対応する分周信号ＣＫ１を出力する。この分周信号ＣＫ１は、発振信号ＣＬＫの２サイクルで１回のサイクル出力、即ち発振信号ＣＬＫを２分周した信号である。このようにして、分周器２４は、第２判定信号Ｖlow に応答して分周回数（分周比）を低くする。
【００８３】
第７サイクルにおいて、第１制御電位ＶPPは、下限電圧ＶＬを越えている。従って、レベル検出回路２５は、第５サイクルと同様に動作し、第２判定信号Ｖlow を電荷供給回路２６とポインタ制御回路２９へ出力する。電荷供給回路２６は、第５サイクルと同様に動作し、第１制御電圧ＶPPを第１制御対象１１へ供給する。
【００８４】
ポインタ制御回路２９は、第５サイクルと同様に動作し、右シフト信号ＳＲをポインタ回路２８へ出力する。これにより、分周器２４は、第５サイクルと同様に、第２判定信号Ｖlow に応答して分周比を低くする。このとき、分周比は「１」となる。従って、分周器２４は、１分周即ち発振信号ＣＬＫと同じサイクルの分周信号ＣＫ１をレベル検出回路２５へ出力する。
【００８５】
第８サイクルにおいて、第１制御電位ＶPPは、下限電圧ＶＬを越えていない。また、第１制御電位ＶPPの電位は、上限電圧ＶＨよりも低い、即ち第１制御電位ＶPPは上限電圧ＶＨを越えていない。従って、レベル検出回路２５は、Ｌレベルの第１，第２判定信号Ｖhigh，Ｖlow を出力する。これにより、電荷供給回路２６は非活性のままとなり、分周器２４は分周比を変更しない。
【００８６】
第９サイクルにおいて、第１制御電位ＶPPは、下限電圧ＶＬを越えている。従って、レベル検出回路２５，電荷供給回路２６，分周器２４は、第７サイクルと同様に動作する。
【００８７】
第１０サイクルにおいて、第１制御電位ＶPPは、上限電圧ＶＨを越えている。従って、レベル検出回路２５は、分周信号ＣＫ１と同じパルス幅を持つ第１判定信号Ｖhighをポインタ制御回路２９へ出力する。ポインタ制御回路２９は、第１判定信号Ｖhighの入力が１回目、即ち、２回連続して入力されていないため、左シフト信号ＳＬを出力しない。これにより、分周器２４は、分周比を変更せず、発振信号ＣＬＫと同じサイクルを持つ分周信号ＣＫ１を出力する。
【００８８】
第１１サイクルにおいて、第１制御電位ＶPPは、上限電圧ＶＨと下限電圧ＶＬのいずれも越えていない。従って、レベル検出回路２５は、第８サイクルと同様に動作する。次の第１２サイクルにおいて、第１制御電位ＶPPは、下限電圧ＶＬを越えている。従って、レベル検出回路２５は第９サイクルと同様に動作し、この動作結果に電荷供給回路２６，ポインタ制御回路２４は応答する。
【００８９】
このようにして、内部電圧発生回路２１の第１電圧制御回路２２ａは、第１制御対象１１に対して第１制御電圧ＶPPを供給する。詳細な説明は省略するが、同様に第２，第３電圧制御回路２２ｂ，２２ｃは、第２，第３制御対象１２，１３に対して第２，第３制御電圧ＶBB，ＶPRをそれぞれ供給する。
【００９０】
以上記述したように、内部電圧発生回路２１は、第１〜第３制御対象１１〜１３における第１〜第３制御電圧ＶPP，ＶBB，ＶPRの実際のリーク量に応じてレベル検出回路２５，電荷供給回路２６を間欠動作させる。この内部電圧発生回路２１は、第１〜第３制御対象１１〜１３に対して共通に発振器２３を持つ。従って、本実施形態の発振器２３における消費電力は、従来の３つのオシレータ１５ａ〜１５ｃにおける消費電力に比べて少ない。また、常に動作する分周器２４の消費電力は、従来のレベル検出回路１７ａ〜１７ｃのそれに比べて少ない。これにより、内部電圧発生回路２１は、消費電力を従来に比べて少なくすることができる。
【００９１】
次に、内部電圧発生回路２１に含まれる各回路の構成を詳述する。
先ず、電荷供給回路２６の構成と動作を説明する。
図４は、電荷供給回路２６の回路図を示す。図５は、電荷供給回路２６の動作タイミング図を示す。
【００９２】
電荷供給回路２６は、制御回路４１、第１，第２パンピング部４２ａ，４２ｂを備える。制御回路４１は、第２判定信号Ｖlow の立ち上がりエッジに応答して第１パンピング部４２ａを動作させるように制御信号を生成し、第２判定信号Ｖlow の立ち下がりエッジに応答して第２パンピング部４２ｂを動作させるように制御信号を生成する。
【００９３】
電荷供給回路２６は、１０個の直列接続されたインバータ回路を備え、１，６，７，９，１０段目のインバータ回路の出力端子に接続されるノードＮ１〜Ｎ５は、第１，第２パンピング部４２ａ，４２ｂに接続される。
【００９４】
第１，第２パンピング部４２ａ，４２ｂは、それぞれキャパシタＣ１ａ，Ｃ１ｂ、キャパシタＣ２ａ，Ｃ２ｂを備える。第１パンピング部４２ａは、制御回路４１のノードＮ１，Ｎ３，Ｎ４の電位を持つ制御信号に応答し、キャパシタＣ１ａ，Ｃ１ｂのカップリング効果により第１制御電圧ＶPPを上昇させる。第２パンピング部４２ｂは、制御回路４１のノードＮ１，Ｎ２，Ｎ５の電位を持つ制御信号に応答し、キャパシタＣ２ａ，Ｃ２ｂのカップリング効果により第１制御電圧ＶPPを上昇させる。
【００９５】
詳述すると、図５に示すように、制御回路４１のインバータ回路は、第２判定信号Ｖlow の立ち上がりエッジで動作する。これにより、ノードＮ１〜Ｎ５のレベルが反転する。第１パンピング部４２ａは、ノードＮ１〜Ｎ５のレベルに応答し、各ノードＮ６ａ〜Ｎ９ａのレベルを変化させる。即ち、ノードＮ１のレベル変化に応答し、ノードＮ７ａのレベルが立ち下がる。そのノードＮ７ａのレベルの立ち下がりを受け、キャパシタＣ１ａのカップリング効果によりノードＮ８ａのレベルが立ち下がる。
【００９６】
一方、ノードＮ４のレベル変化を受け、ノードＮ６ａのレベルが立ち上がる。それと連動してノードＮ８ａのレベルがキャパシタＣ２ａのカップリング効果により高電位電源Ｖccから更に昇圧される。そして、第１パンピング部４２ａは、このノードＮ８ａの電位を、ＰＭＯＳトランジスタＴＰａを介して第１制御電圧ＶPPとして出力する。
【００９７】
第２パンピング部４２ｂは、第２判定信号Ｖlow の立ち下がりに基づく制御回路４１の各ノードＮ１〜Ｎ５の変化に応答して、第１パンピング部４２ａと同様に動作する。即ち、第２パンピング部４２ｂの各ノードＮ６ｂ〜Ｎ９ｂは、第１パンピング部の各ノードＮ６ａ〜Ｎ９ａと同様に変化する。そして、第２パンピング部４２ｂは、キャパシタＣ２ｂのカップリング効果により高電位電源Ｖccから更に昇圧したノードＮ８ｂの電位を、ＰＭＯＳトランジスタＴＰｂを介して第１制御電圧ＶPPとして出力する。
【００９８】
次に、レベル検出回路２５の構成と動作を説明する。
図６は、レベル検出回路２５の回路図を示す。図７は、レベル検出回路２５の動作波形図を示す。
【００９９】
レベル検出回路２５は、インバータ回路４３，４４、電位検出回路４５、活性クロック生成回路４６、上限比較回路４７ａ、下限比較回路４７ｂ、上限設定回路４８ａ、下限設定回路４８ｂを備える。
【０１００】
インバータ回路４３は、入力される分周信号ＣＫ１を反転し、その反転信号を第１クロックＮ１１として出力する。第２インバータ回路４４は、入力される第１クロックＮ１１を反転し、その反転信号を第２クロックＮ１２として出力する。
【０１０１】
上限設定回路４８ａは、第１，第２キャパシタＣ１Ｈ，Ｃ２Ｈを含んで構成される。第１，第２キャパシタＣ１Ｈ，Ｃ２Ｈは、それらの容量比が上限電圧ＶＨに対応して設定されている。上限設定回路４８ａは、Ｈレベルの第１クロックＮ１１、Ｌレベルの第２クロックＮ１２に応答して第１キャパシタＣ１Ｈをチャージし、第２キャパシタＣ２Ｈをディスチャージする。上限設定回路４８ａは、Ｌレベルの第１クロックＮ１１、Ｌレベルの第２クロックＮ１２に応答して第１キャパシタＣ１Ｈの電荷を、第１，第２キャパシタＣ１Ｈ，Ｃ２Ｈによりチャージ・シェアする。これにより、上限設定回路４８ａは、第１，第２キャパシタＣ１Ｈ，Ｃ２Ｈの容量比に対応する電位を持つ上限電圧ＶＨを上限比較回路４７ａに出力する。
【０１０２】
下限設定回路４８ｂは、上限設定回路４８ａと同様に構成されている。即ち、下限設定回路４８ｂは、第１，第２キャパシタＣ１Ｌ，Ｃ２Ｌを含んで構成される。第１，第２キャパシタＣ１Ｌ，Ｃ２Ｌは、それらの容量比が下限電圧ＶＬに対応して設定されている。下限設定回路４８ｂは、第１，第２クロックＮ１１，Ｎ１２に応答して動作し、第１，第２キャパシタＣ１Ｌ，Ｃ２Ｌの容量比に基づく電位を持つ下限電圧ＶＬを下限比較回路４７ｂに出力する。
【０１０３】
尚、上限電圧ＶＨ，下限電圧ＶＬは、分圧抵抗を用いる構成が考えられる。しかし、分圧抵抗は常時電流を流すため、半導体集積回路装置の消費電力が多くなる。しかし、本実施形態の上限，下限設定回路４８ａ，４８ｂは、各第１キャパシタＣ１Ｈ，Ｃ１Ｌをチャージするときだけ電流を消費する、即ち電流を間欠的に流すため、その分平均消費電力が分圧抵抗を用いる場合に比べて少ない。
【０１０４】
電位検出回路４５は、第１，第２クロックＮ１１，Ｎ１２と第１制御電圧ＶPPが入力される。電位検出回路４５は、Ｈレベルの第１クロックＮ１１、Ｌレベルの第２クロックＮ１２に応答して高電位電源Ｖccのレベルを持つ検出信号Ｎ１４を第１，第２比較回路４７ａ，４７ｂへ出力する。電位検出回路４５は、Ｌレベルの第１クロックＮ１１、Ｈレベルの第２クロックＮ１２に応答し、第１制御電圧ＶPPがゲートに印加されたＮチャネルＭＯＳトランジスタＴ１１のしきい値Ｖthだけ第１制御電圧ＶPPから低い検出電位（＝ＶPP−Ｖth）を持つ検出信号Ｎ１４を第１，第２比較回路４７ａ，４７ｂへ出力する。即ち、電位検出回路４５は、第１，第２クロックＮ１１，Ｎ１２（これは分周信号ＣＫ１に対応する）に基づいて、高電位電源Ｖccレベルの検出信号Ｎ１４と、検出電位の検出信号Ｎ１４を交互に出力する。
【０１０５】
活性クロック生成回路４６は、偶数個のインバータ回路を直列接続して構成される。活性クロック生成回路４６は、入力される第２クロックＮ１２を所定時間だけ遅延させ、その遅延信号を活性クロックＮ１３として上限，下限比較回路４７ａ，４７ｂへ出力する。
【０１０６】
上限比較回路４７ａは、Ｈレベルの活性クロックＮ１３に応答して活性化し、検出電位の検出信号Ｎ１４と上限電圧ＶＨを比較し、その比較結果に応じた電位を持つ第１判定信号Ｖhighを出力する。同様に、下限比較回路４７ｂは、Ｈレベルの活性クロックＮ１３に応答して活性化し、検出電位の検出信号Ｎ１４と下限電圧ＶＬを比較し、その比較結果に応じた電位を持つ第２判定信号Ｖlow を出力する。
【０１０７】
尚、活性クロック生成回路４６における所定時間は、第２クロックＮ１２の立ち上がりエッジから検出信号Ｎ１４の電位が高電位電源Ｖccから低下して検出電位になるまでの時間に対応する。即ち、活性クロック生成回路４６は、検出信号Ｎ１４の電位低下して検出電位（＝ＶPP−Ｖth）となるまで、上限，下限比較回路４７ａ，４７ｂの活性化を遅らせる。
【０１０８】
活性クロック生成回路４６は、第２内部クロック信号ＣＫ１２を入力し、そのクロック信号ＣＫ１２に応答して上限比較回路４７ａと下限比較回路４７ｂを活性化させるための活性クロック信号Ｎ１３を生成する。上限比較回路４７ａと下限比較回路４７ｂは、Ｈレベルの活性クロック信号Ｎ１３に応答して活性化し、上記の比較動作を行う。
【０１０９】
上記したレベル検出回路２５の動作を、図７に従って説明する。
今、分周信号ＣＫ１の立ち上がりを受け、第１クロックＮ１１が立ち上がり、第２クロックＮ１２が立ち下がる。
【０１１０】
電位検出回路４５は、第１，第２クロックＮ１１，Ｎ１２の変化を受け、第１制御電圧ＶPPの電位ポテンシャルレベルに比例してＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタで構成されたキャパシタＣｒの容量比によって第１制御電圧ＶPPからＮＭＯＳトランジスタＴ１１のしきい値電圧分だけ低い電位を持つ検出信号Ｎ１３を上限，下限比較回路４７ａ，４７ｂへ出力する。
【０１１１】
上限設定回路４８ａは、第１，第２クロックＮ１１，Ｎ１２を受け、第１，第２キャパシタＣ１Ｈ，Ｃ２Ｈによりチャージ・シェアされた電位を持つ上限電圧ＶＨを出力する。下限設定回路４８ｂは、第１，第２クロックＮ１１，Ｎ１２を受け、第１，第２キャパシタＣ１Ｌ，Ｃ２Ｌによりチャージ・シェアされた電位を持つ下限電圧ＶＬを出力する。
【０１１２】
活性化クロック生成回路４６は、第２クロックＮ１２を受け、所定時間経過後にＨレベルの活性化クロックＮ１３を上限，下限比較回路４７ａ，４７ｂへ出力する。
【０１１３】
上限，下限比較回路４７ａ，４７ｂは、それぞれ活性化クロックＮ１３を受けて活性化し、検出電圧Ｎ１４と上限電圧ＶＨ，下限電圧ＶＬを比較し、その比較結果に基づくレベルを持つ第１，第２判定信号Ｖhigh，Ｖlow を出力する。
【０１１４】
今、図７の時刻ｔ１において、検出電圧Ｎ１４は、上限電圧ＶＨ，下限電圧ＶＬのいずれよりも低い。これにより、上限比較回路４７ａは、ノードＮ１５の電位を下げ、ノードＮ１６の電位をほぼ高電位電源Ｖccレベルとする。このノードＮ１６の電位に基づいて、上限比較回路４７ａは、Ｌレベルの第１判定信号Ｖhighを出力する。上記の比較結果に基づいて、下限比較回路４７ｂは、ノードＮ１７の電位を下げ、ノードＮ１８の電位をほぼ高電位電源Ｖccレベルとする。このノードＮ１７の電位に基づいて、下限比較回路４７ｂは、Ｈレベルの第２判定信号Ｖlow を出力する。
【０１１５】
次に、分周器２４の構成と動作を説明する。
図８は、分周器２４のブロック回路図を示す。
分周器２４は、カウンタ回路２７、ポインタ回路２８、ポインタ制御回路２９を備える。
【０１１６】
図９は、ポインタ制御回路２９の回路図を示す。図１０は、ポインタ制御回路２９の動作波形図を示す。
ポインタ制御回路２９は、第１，第２制御回路５１ａ，５１ｂを備える。第１制御回路５１ａは、２つのラッチ回路５２ａ，５３ａを含んで構成される。第１制御回路５１ａは、第１，第２ラッチ回路５２ａ，５３ａにより、図１０に示すように、第１判定信号Ｖhighのパルスが２回以上連続して入力されると、その２回目以降のパルスに同期したパルスの左シフト信号ＳＬを出力する。詳述すると、第１ラッチ回路５２ａは、第１判定信号Ｖhighの１つ目のパルスに応答してこれをラッチし、そのラッチ信号を第２ラッチ回路５３ａに出力する。そして、第１判定信号Ｖhighの連続して２つめのパルスが入力されると、これを第２ラッチ回路５３ａがラッチし、そのラッチ信号を出力する。これにより、第１制御回路５１ａは、第２ラッチ回路５３ａのラッチ信号と第１判定信号Ｖhighにより、その第１判定信号Ｖhighと同じパルス幅を持つ左シフト信号ＳＬを出力する。
【０１１７】
第１，第２ラッチ回路５２ａ，５３ａは、第２判定信号Ｖlow のパルスが入力されると、そのパルスに応答してリセットする。これにより、第１制御回路５１ａは、次に入力される第１判定信号Ｖhighのパルスを１つ目として扱う。
【０１１８】
第２制御回路５１ｂは、第１制御回路５１ａと同様に動作する。即ち、第２制御回路５１ｂは、２つのラッチ回路５２ｂ，５３ｂを含んで構成され、それらラッチ回路５２ｂ，５３ｂにより、図１０に示すように、第２判定信号Ｖlow のパルスが２回以上連続して入力されると、その２回目以降のパルスに同期したパルスの右シフト信号ＳＲを出力する。
【０１１９】
図８に示すように、ポインタ回路２８は、カウンタ回路２７のビット数に対応する数のレジスタ５５ａ〜５５ｇを備えている。各レジスタ５５ａ〜５５ｇは、図１１に示すように、同じ回路構成を持つ。尚、図１１には、３ビット分のポインタの回路図を示してある。
【０１２０】
各レジスタ５５ａ〜５５ｇは、１ビットのデータをそれぞれ記憶する。各レジスタ５５ａ〜５５ｇは、入力されるシフト信号ＳＲ，ＳＬに応答し、そのレジスタより上位ビットのレジスタの記憶データと、下位ビットのレジスタの記憶データに基づいて、記憶したデータを「０」から「１」へ、又は「１」から「０」へ変更する。各レジスタ５５ａ〜５５ｇは、記憶したデータに対応するレベルを持つ信号ＰｎＡ（ｎはビット数ー１）をカウンタ回路２７へ出力する。
【０１２１】
図８に示すように、カウンタ回路２７はバイナリカウンタ方式のカウンタである。今、ビット数が７の場合について説明すると、カウンタ回路２７は、７個のカウンタ５６ａ〜５６ｇ、インバータ回路５７、ナンド回路５８を備える。各カウンタ５６ａ〜５６ｇは、１ビットのカウンタであり、図１２のように構成されている。尚、図１２には、３ビット分のカウンタ５６ａ〜５６ｃのみを示してある。
【０１２２】
最下位ビットのカウンタ５６ａには、発振信号ＣＬＫと、その発振信号ＣＬＫがインバータ回路５７により反転された信号ＣＬＫｘが入力される。そのカウンタ５６ａは、発振信号ＣＬＫ，ＣＬＫｘをカウントし、そのカウント結果に基づく信号Ｃ０を上位ビットのカウンタ５６ｂに出力する。２ビット目以降のカウンタ５６ｂ〜５６ｆは、下位ビット側のカウンタ５６ａ〜５６ｅから入力される信号Ｃ０〜Ｃ４をカウントし、そのカウント結果に基づく信号Ｃ１〜Ｃ５を、上位ビットのカウンタ５６ｃ〜５６ｇへ出力する。そして、最上位ビットのカウンタ５６ｇは、下位ビットのカウンタ５６ｆから入力される信号Ｃ５をカウントし、そのカウント結果に基づく信号Ｃ６を生成する。
【０１２３】
各カウンタ５６ａ〜５６ｇには、ポインタ回路２８の各レジスタ５５ａ〜５５ｇからの分周制御信号Ｐ０Ａ〜Ｐ６Ａがそれぞれ入力される。各カウンタ５６ａ〜５６ｇは、Ｈレベルの分周制御信号Ｐ０Ａ〜Ｐ６Ａに応答してパルスの信号Ｃ０〜Ｃ６を、Ｌレベルの分周制御信号Ｐ０Ａ〜Ｐ６Ａに応答してＨレベルの信号Ｃ０〜Ｃ６をナンド回路５８へ出力する。ナンド回路５８は、各カウンタ５６ａ〜５６ｇから入力される信号Ｃ０〜Ｃ６を否定論理積演算し、その演算結果を分周信号ＣＫ１として出力する。
【０１２４】
図１３は、カウンタ回路２７とポインタ回路２８の動作波形図を示す。
今、ポインタ回路２８の各レジスタ５５ａ〜５５ｇは、それぞれ記憶されたデータに基づいて、Ｌレベルの分周制御信号Ｐ６Ａ，Ｐ５Ａ、Ｈレベルの分周制御信号Ｐ４Ａ〜Ｐ０Ａを出力する。カウンタ回路２７は、発振信号ＣＬＫのパルスサイクル毎に上位ビットのカウンタ５６ａ〜５６ｇへカウントアップする。これにより、各カウンタ５６ａ〜５６ｇは、そのビット位置に応じて発振信号ＣＬＫを分周した信号Ｃ６〜Ｃ０を生成する。例えば、１ビット目のカウンタ５６ａは、発振信号ＣＬＫを２分周（＝２n ：ｎはビット位置）したパルス信号Ｃ０を出力する。尚、図１３には、４ビット目から６ビット目のカウンタ５６ｄ〜５６ｆにて生成される信号Ｃ３〜Ｃ５と、４ビット目から７ビット目のカウンタ５６ｄ〜５６ｇの出力信号Ｄ３〜Ｄ６を示してある。
【０１２５】
各カウンタ５６ｄ〜５６ｇは、それぞれそのビット位置に応じた信号と、１ビット上位側のカウンタに入力される信号に基づいて、出力信号Ｄ３〜Ｄ６を出力する。例えば、６ビット目のカウンタ５６ｆには、ビット位置に対応する分周制御信号Ｐ５Ａと、１ビット上位側の分周制御信号Ｐ６が入力される。両分周制御信号Ｐ６Ａ，Ｐ５Ａは、共にＬレベルであることから、このカウンタ５６ｅは、Ｈレベルの出力信号Ｄ５を出力する。また、例えば、５ビット目のカウンタ５６ｄは、入力されるＨレベルの分周制御信号Ｐ４ＡとＬレベルの分周制御信号Ｐ５Ａに基づいて、そのビット位置に応じた周期を持つパルスの出力信号Ｄ４を出力する。更にまた、例えば、４ビット目のカウンタ５６ｄは、入力されるＨレベルの分周制御信号Ｐ４Ａ，Ｐ３Ａに基づいて、Ｈレベルの出力信号Ｄ３を出力する。
【０１２６】
そして、カウンタ回路２７は、ナンド回路５８にて各カウンタ５６ａ〜５６ｇの出力信号Ｄ０〜Ｄ６を否定論理積演算し、その演算結果に基づく分周信号ＣＫ１を出力する。上記例の場合、カウンタ２７は、５ビット目のカウンタ５６ｄにて生成されるパルス信号Ｃ４と同じ周期を持つ分周信号ＣＫ１を出力する。このカウンタ５６ｄは、５ビット目、即ち発振信号ＣＬＫを３２分周（＝２5 ）したパルス信号Ｃ４を出力する。従って、カウンタ回路２７は、ポインタ回路２８から入力される分周制御信号ＰｎＡ（Ｐ６Ａ〜Ｐ０Ａ）に基づいて、発振信号ＣＬＫを３２分周した分周信号ＣＫ１を出力する。
【０１２７】
次に、ポインタ回路２８には、図８のポインタ制御回路２９から左シフト信号ＳＬが入力される。ポインタ回路２８を構成する６ビット目のレジスタ５５ｆは、この左シフト信号ＳＬに応答してＨレベルの分周制御信号Ｐ５Ａをカウンタ回路２７に出力する。カウンタ回路２７を構成する６ビット目のカウンタ５６ｆは、このＨレベルの分周制御信号Ｐ５Ａに基づいてパルス信号Ｄ５を出力する。一方、５ビット目のカウンタ５６ｅは、Ｈレベルの分周制御信号Ｐ５Ａに基づいてパルス信号Ｄ４を停止する。この結果、カウンタ回路２７は、６ビット目のカウンタ５６ｆにより発振信号ＣＬＫを６４分周（＝２6 ）した分周信号ＣＫ１を出力する。
【０１２８】
次に、ポインタ回路２８には、図８のポインタ制御回路２９から右シフト信号ＳＲが入力される。ポインタ回路２８を構成する６ビット目のレジスタ５５ｆは、この左シフト信号ＳＬに応答してＬレベルの分周制御信号Ｐ５Ａをカウンタ回路２７に出力する。カウンタ回路２７を構成する６ビット目のカウンタ５６ｆは、このＬレベルの分周制御信号Ｐ５Ａに基づいてパルス信号Ｄ５を停止する。更に、５ビット目のカウンタ５６ｅは、Ｌレベルの分周制御信号Ｐ５Ａに基づいてパルス信号Ｄ４を出力する。この結果、カウンタ回路２７は、５ビット目のカウンタ５６ｅにより発振信号ＣＬＫを３２分周（＝２5 ）した分周信号ＣＫ１を出力する。
【０１２９】
更に次に、ポインタ回路２８には、図８のポインタ制御回路２９から右シフト信号ＳＲが入力される。ポインタ回路２８を構成する５ビット目のレジスタ５５ｅは、この左シフト信号ＳＬに応答してＬレベルの分周制御信号Ｐ４Ａをカウンタ回路２７に出力する。カウンタ回路２７を構成する５ビット目のカウンタ５６ｅは、このＬレベルの分周制御信号Ｐ４Ａに基づいてパルス信号Ｄ４を停止する。更に、４ビット目のカウンタ５６ｄは、Ｌレベルの分周制御信号Ｐ４Ａに基づいてパルス信号Ｄ３を出力する。この結果、カウンタ回路２７は、４ビット目のカウンタ５６ｄにより発振信号ＣＬＫを１６分周（＝２4 ）した分周信号ＣＫ１を出力する。
【０１３０】
このようにして、ポインタ回路２８は、左，右シフト信号ＳＬ，ＳＲに応答して出力するＨレベルの信号の数を変更する。そして、カウンタ回路２７は、ポインタ回路２８の分周制御信号Ｐ６Ａ〜Ｐ０Ａに応答し、Ｈレベルの出力信号のビット位置に応じて発振信号ＣＬＫを分周した分周信号ＣＫ１を出力する。
【０１３１】
次に、発振器２３の構成と動作を説明する。
図１４は、発振器２３のブロック回路図を示す。
発振器２３は、ポインタ制御回路３１、ポインタ３２、オシレータ３３を備える。
【０１３２】
ポインタ制御回路３１には、各電圧制御回路２２ａ，２２ｂ，２２ｃにそれぞれ含まれるポインタ２８の分周制御信号ＰｎＡ，ＰｎＢ，ＰｎＣ（ｎはポインタ２８のビット数）が入力される。また、発振器２３には、発振信号ＣＬＫが入力される。
【０１３３】
図１５は、ポインタ制御回路３１の回路図を示す。
ポインタ制御回路３１は、ナンド回路６１〜６５、ノア回路６６、インバータ回路６７を備える。ナンド回路６１には、各分周制御信号ＰｎＡ〜ＰｎＣの２ビット目の信号、即ち分周制御信号Ｐ１Ａ，Ｐ１Ｂ，Ｐ１Ｃが入力される。ナンド回路６２には、各分周制御信号ＰｎＡ〜ＰｎＣの３ビット目の信号、即ち分周制御信号Ｐ２Ａ，Ｐ２Ｂ，Ｐ２Ｃが入力される。ナンド回路６３には、各分周制御信号ＰｎＡ〜ＰｎＣの４ビット目の信号、即ち分周制御信号Ｐ３Ａ，Ｐ３Ｂ，Ｐ３Ｃが入力される。
【０１３４】
ナンド回路６１の出力端子はナンド回路６４の入力端子に接続され、そのナンド回路６４には発振信号ＣＬＫが入力される。そして、ナンド回路６４は、それら信号に基づいてアップ制御信号ＵＰを出力する。ナンド回路６１は、各分周制御信号Ｐ１Ａ〜Ｐ１Ｃが全てＨレベルの場合にＬレベルの信号を出力する。ナンド回路６４は、ナンド回路６１の出力信号に基づいて、Ｈレベルのアップ信号ＵＰを出力する。
【０１３５】
一方、ナンド回路６１は、各分周制御信号Ｐ１Ａ〜Ｐ１Ｃのうちの少なくとも１つがＬレベルの場合にＨレベルの信号を出力する。従って、ナンド回路６４は、このナンド回路６１の出力信号に基づいて、発振信号ＣＬＫと同じ周期を持つアップ制御信号ＵＰとして出力する。
【０１３６】
各ナンド回路６１〜６３の出力端子はノア回路６６の入力端子に接続され、そのノア回路６６の出力端子はナンド回路６５の入力端子に接続される。そのナンド回路６５には発振信号ＣＬＫが入力され、出力端子はインバータ回路６７の入力端子に接続される。そして、インバータ回路６７はダウン制御信号ＤＮを出力する。
【０１３７】
ノア回路６６は、各ナンド回路６１〜６３のうちの少なくとも１つがＨレベルの信号を出力する場合に、Ｌレベルの信号を出力する。このＬレベルの信号に基づいて、ナンド回路６５はＨレベルの信号を出力する。これにより、インバータ回路６７は、Ｌレベルのダウン制御信号ＤＮを出力する。
【０１３８】
一方、ノア６６は、各ナンド６１〜６３の全てがＬレベルの信号を出力する場合に、Ｈレベルの信号を出力する。このＨレベルの信号に基づいて、ナンド回路６５は、発振信号ＣＬＫと同じ周期を持つ信号を出力する。これにより、インバータ回路６７は、発振信号ＣＬＫと逆相パルス信号のダウン制御信号ＤＮを出力する。
【０１３９】
図１４に示すように、ポインタ回路３２は、分周器２４に含まれるポインタ回路２８（図８，１１参照）と同様に構成されている。即ち、ポインタ回路３２は、複数のレジスタ６９ａ〜６９ｇを備えている。このレジスタ６９ａ〜６９ｇの数は、オシレータ３３の電流制御回路３４の構成に従って設定されている。尚、本実施形態では、ポインタ回路３２は、７個のレジスタ６９ａ〜６９ｇを備えている。１ビット目（第０ビット）〜６ビット目（第５ビット）のレジスタ６９ａ〜６９ｆは、発振制御信号ＣＣ０〜ＣＣ５を、上位ビット側のレジスタ６９ｂ〜６９ｇへ出力する。また、第１ビット〜第５ビット位置のレジスタ６９ｂ〜６９ｆから発振制御信号ＣＣ１〜ＣＣ５が電流制御回路３４に出力される。
【０１４０】
図１６は、オシレータ３３の回路図を示す。
オシレータ３３は、電流制御回路３４、リングオシレータ３５、インバータ回路９１，９２を備える。
【０１４１】
電流制御回路３４は、抵抗Ｒ１〜Ｒ６、ＰＭＯＳトランジスタＴＰ１〜ＴＰ６、ＮＭＯＳトランジスタＴＮ１〜ＴＮ６、スイッチ素子としてのＮＭＯＳトランジスタＴＮ１１〜ＴＮ１５を備える。
【０１４２】
ＰＭＯＳトランジスタＴＰ１のソースは高電位電源Ｖccに接続され、ＮＭＯＳトランジスタＴＮ１のソースは低電位電源Ｖssに接続されている。両トランジスタＴＰ１，ＴＮ１のドレイン間には、抵抗Ｒ１〜Ｒ６が直列接続されている。各抵抗Ｒ１〜Ｒ６間のノードＮ２１〜Ｎ２５にはＮＭＯＳトランジスタＴＮ１１〜ＴＮ１５のドレインがそれぞれ接続され、抵抗Ｒ６とＮＭＯＳトランジスタＴＮ１の間のノードＮ２６の間には、ＮＭＯＳトランジスタＴＮ１１〜ＴＮ１５のソースが接続される。各ＮＭＯＳトランジスタＴＮ１１〜ＴＮ１５のゲートには、発振制御信号ＣＣ５〜ＣＣ１が入力される。
【０１４３】
ＮＭＯＳトランジスタＴＮ１１〜ＴＮ１５は、発振制御信号ＣＣ５〜ＣＣ１に応答してオン／オフする。オンしたＮＭＯＳトランジスタＴＮ１１〜ＴＮ１５は、ソースとドレインが接続されたノード間を短絡する。従って、発振制御信号ＣＣ５〜ＣＣ１により、ＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴＮ１のドレイン間の抵抗値が変更される。
【０１４４】
ＰＭＯＳトランジスタＴＰ１のゲートは該トランジスタＴＰ１のドレインと、ＰＭＯＳトランジスタＴＰ２〜ＴＰ６のゲートに接続される。これにより、ＰＭＯＳトランジスタＴＰ１〜ＴＰ６はカレントミラー回路を構成する。ＮＭＯＳトランジスタＴＮ１のゲートは該トランジスタＴＮ１のドレインと、ＮＭＯＳトランジスタＴＮ２〜ＴＮ６のゲートに接続される。これにより、ＮＭＯＳトランジスタＴＮ１〜ＴＮ６はカレントミラー回路を構成する。
【０１４５】
各ＰＭＯＳトランジスタＴＰ２〜ＴＰ６は、ソースが高電位電源Ｖccに接続され、ドレインがリングオシレータ３５に接続される。各ＮＭＯＳトランジスタＴＮ２〜ＴＮ６は、ソースが低電位電源Ｖssに接続され、ドレインがリングオシレータ３５に接続される。
【０１４６】
このように構成された電流制御回路３４は、発振制御信号ＣＣ５〜ＣＣ１に応じた電流量をリングオシレータ３５に供給する。即ち、電流制御回路３４は、発振制御信号ＣＣ５〜ＣＣ１により変更される抵抗値に応じた電流をＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴＮ１に流す。そして、ＰＭＯＳトランジスタＴＰ２〜ＴＰ６，ＮＭＯＳトランジスタＴＮ２〜ＴＮ６には、それぞれＰＭＯＳトランジスタＴＰ１，ＮＭＯＳトランジスタＴＮ１と同じ量の電流が流れ、その電流がリングオシレータ３５に駆動電流として供給される。
【０１４７】
リングオシレータ３５は、リング状に接続された奇数個（５個）のインバータ回路７１〜７５にて構成される。各インバータ回路７１〜７５は、電流制御回路３４のＰＭＯＳトランジスタＴＰ２〜ＴＰ６とＮＭＯＳトランジスタＴＮ２〜ＴＮ６の間に接続される。
【０１４８】
各インバータ回路７１〜７５は、電流制御回路３４から供給される駆動電流の電流量に応じた速度で動作する。これにより、リングオシレータ３５は、駆動電流の電流量に応じた周波数を持つ発振信号を出力する。インバータ回路３６，３７は、リングオシレータ３５の出力信号を矩形波に波形整形し、その整形後の信号を発振信号ＣＬＫとして出力する。
【０１４９】
図１７は、発振器２３の動作波形図を示す。
今、第１電圧制御回路２２ａのポインタ２８は、Ｌレベルの分周制御信号Ｐ１Ａ，Ｅレベルの分周制御信号Ｐ２Ａ，Ｐ３Ａを、第２，第３電圧制御回路２２ｂ，２２ｃのポインタ２８は、Ｌレベルの分周制御信号Ｐ１Ｂ〜Ｐ３Ｂ，Ｐ１Ｃ〜Ｐ３Ｃを出力している。そして、発振器２３のポインタ３２は、Ｈレベルの発振制御信号ＣＣ１，ＣＣ２、Ｌレベルの発振制御信号ＣＣ３を出力している。尚、図示されていないが、制御信号Ｃ４，Ｃ５はＬレベルである。これにより、図１６のＮＭＯＳトランジスタＮＴ１４，ＴＮ１５がオンする。この結果、電流制御回路３４は、抵抗Ｒ１〜Ｒ４の合成抵抗値に応じた電流量の駆動電流をリングオシレータ３５に供給する。
【０１５０】
時刻ｔ１において、第１電圧制御回路２２ａのポインタ２８がＨレベルの分周制御信号Ｐ１Ａを出力する。これにより、ポインタ２８の分周制御信号ＰｎＡ（図１７においてＰ１Ａ〜Ｐ３Ａ）が全てＨレベルとなる。これに応答して、ポインタ制御回路３１は、パルスのアップ制御信号ＵＰを出力する。ポインタ回路３２は、アップ制御信号ＵＰに応答してＨレベルの発振制御信号ＣＣ３を出力する。これにより、図１６のＮＭＯＳトランジスタＴＮ１３がオンする。その結果、電流制御回路３４は、抵抗Ｒ１〜Ｒ３の合成抵抗値に応じた電流量の駆動電流をリングオシレータ３５に供給する。このときの合成抵抗値は、上記よりも小さくなることから、リングオシレータ３５に供給される駆動電流の値は大きくなる。従って、リングオシレータ３５は発振信号ＣＬＫの周波数を高く（周期を短く）する。
【０１５１】
次に、第１電圧制御回路２２ａのポインタ２８は、時刻ｔ２においてＬレベルの分周制御信号Ｐ１Ａを、時刻ｔ３においてＬレベルの分周制御信号Ｐ２Ａを出力する。更に、時刻ｔ４において、第１電圧制御回路２２ａのポインタ２８は、Ｌレベルの分周制御信号Ｐ３Ａを出力する。これにより、各電圧制御回路２２ａ〜２２ｃのポインタ２８の分周制御信号ＰｎＡ〜ＰｎＣが全てＬレベルとなる。これに応答して、ポインタ制御回路３１は、パルスのダウン制御信号ＤＮを出力する。ポインタ回路３２は、ダウン制御信号ＤＮに応答してＬレベルの発振制御信号ＣＣ３を出力する。これにより、図１６のＮＭＯＳトランジスタＴＮ１３がオフする。その結果、電流制御回路３４は、抵抗Ｒ１〜Ｒ４の合成抵抗値に応じた駆動電流をリングオシレータ３５に供給する。これにより、リングオシレータ３５は、発振信号ＣＬＫの周波数を低く（周期を長く）する。
【０１５２】
このようにして、発振器２３は、各電圧制御回路２２ａ〜２２ｃのポインタ２８から出力される分周制御信号ＰｎＡ〜ＰｎＣに基づく周波数を持つ発振信号ＣＬＫを出力する。
【０１５３】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）内部電圧生成回路の各電圧制御回路２２ａ〜２２ｃは、それぞれ分周器２４、レベル検出回路２５、電荷供給回路２６を備える。分周器２４は、発振信号ＣＬＫを分周した分周信号ＣＫ１を生成する。レベル検出回路２５は、分周信号ＣＫ１に基づいて活性化／非活性化し、活性化時に各制御電圧ＶPP，ＶBB，ＶPRのレベルを検出し、その検出結果に基づく判定信号Ｖhigh，Ｖlow を出力する。電荷供給回路２６は、第２判定信号Ｖlow に基づいて電荷の供給動作を行い、その動作により制御電圧ＶPP，ＶBB，ＶPRを生成する。その結果、各レベル検出回路２５は、分周信号ＣＫ１に応答して間欠的に動作するため、その分消費消費電力を少なくすることができる。
【０１５４】
（２）各電圧制御回路２２ａ〜２２ｃのレベル検出回路２５は、各制御電圧ＶPP，ＶBB，ＶPRが所定範囲の電圧よりも高いときに第１判定信号Ｖhighを、各制御電圧ＶPP，ＶBB，ＶPRが所定範囲の電圧よりも低いときに第２判定信号Ｖlow を出力する。そして、第１，第３電圧制御回路２２ａ，２２ｃの電荷供給回路２６は、第２判定信号Ｖlow に基づいて動作する。その結果、電荷供給回路２６は、第１制御電圧ＶPPが所定範囲よりも低いときのみ動作するため、その分消費電力を少なくすることができる。また、０Ｖより低い制御電圧ＶBBを生成する電圧制御回路２２ｂの電荷供給回路２６は第１判定信号Ｖhighに基づいて動作する。
その結果、電圧制御回路２２ｂの電荷供給回路２６は、第２制御電圧ＶBBが所定範囲よりも高いときのみ動作するため、その分消費電力を少なくすることができる。
【０１５５】
（３）第１，第３電圧制御回路２２ａ，２２ｃの分周器２４は、第１判定信号Ｖhighに基づいて発振信号ＣＬＫを分周するの分周比を増加させ、第２判定信号Ｖhighに基づいて発振信号ＣＬＫを分周する分周比を減少させる。第２電圧制御回路２２ｂの分周器２４は、第１判定信号Ｖhighに基づいて分周比を減少させ、第２判定信号Ｖlow に基づいて分周比を増加させる。これにより、各分周器２４から出力される分周信号ＣＫ１の周波数は、各制御対象１１〜１３における電荷のリーク量（自然漏れ電流量）に対応したものになる。その結果、レベル検出回路２５は、各制御対象１１〜１３における電荷のリーク量に応じた周期で間欠動作するため、消費電力を少なくすることができる。
【０１５６】
（４）発振器２３は、各電圧制御回路２２ａ〜２２ｃに備えられる分周器２４の分周比に基づいて、複数の分周器２４のうちの少なくとも１つの分周器２４の分周比が１以下の場合に発振信号ＣＬＫの周波数を高くし、全ての分周器２４の分周比が２以上の場合に発振信号ＣＬＫの周波数を低くする。従って、発振器２３は、各制御対象１１〜１３におけるリーク量に対して発振信号ＣＬＫの周波数を最適化する。この結果、本実施形態の内部電圧発生回路２１は、一定周波数の発振信号を出力する発振器を用いる場合に比べて、発振器２３における消費電流量が少なくなり、その分消費電力を少なくすることができる。
【０１５７】
尚、前記実施形態は、以下の態様に変更してもよい。
○上記実施形態では、３つの制御対象１１，１２，１３に対してそれぞれ制御電圧ＶPP，ＶBB，ＶPRを供給する内部電圧発生回路に具体化したが、２つ又は４つ以上の制御対象にそれぞれ制御電圧を供給する内部電圧発生回路に具体化して実施しても良い。
【０１５８】
例えば、制御対象を基板（Ｐ型基板領域）とし、その制御対象に供給する制御電圧を基板バイアス電圧とする。この基板バイアス電圧は、トランジスタのしきい値電圧の変動を小さくしたり、ＰＮ接合容量を少なくしてトランジスタの動作の高速化を図る、等の目的に用いられる負電圧である。
【０１５９】
【発明の効果】
以上詳述したように、本発明によれば、レベル検出回路を分周器から出力される分周信号に基づいて間欠的に動作させることで、消費電力を少なくすることができる。
【０１６０】
また、請求項３，５，７乃至９に記載の発明によれば、分周器の分周比をレベル検出回路から出力される判定信号に基づいて変更することで、レベル検出回路を各制御対象におけるリーク量に応じた周期で動作させることができるため、消費電力を少なくすることができる。
【０１６１】
また、請求項１０乃至１５に記載の発明によれば、発振器にて生成する発振信号の周波数を、各分周器の分周比に応じて変更することで、レベル検出回路を各制御対象におけるリーク量に応じた周期で動作させることができるため、消費電力を少なくすることができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図。
【図２】 一実施形態の内部電圧発生回路のブロック回路図。
【図３】 内部電圧発生回路の動作を示すタイミング図。
【図４】 電荷供給回路の回路図。
【図５】 電荷供給回路の動作を示すタイミング図。
【図６】 レベル検出回路の回路図。
【図７】 レベル検出回路の動作を示すタイミング図。
【図８】 分周器のブロック回路図。
【図９】 ポインタ制御回路の回路図。
【図１０】 ポインタ制御回路の動作を示すタイミング図。
【図１１】 ポインタ回路の回路図。
【図１２】 カウンタ回路の回路図。
【図１３】 カウンタ回路及びポインタ回路の動作を示すタイミング図。
【図１４】 発振器のブロック回路図。
【図１５】 ポインタ制御回路の回路図。
【図１６】 電流制御型オシレータの回路図。
【図１７】 発振器の動作を示すタイミング図。
【図１８】 従来の内部電圧発生回路の回路図。
【符号の説明】
１１〜１３ 第１〜第３制御対象
２１ 内部電圧発生回路
２２ａ〜２２ｃ 第１〜第３電圧制御回路
２３ 発振器（オシレータ）
２４ 分周器
２５ レベル検出回路
２６ 電荷供給回路
２７ カウンタ回路
２８ 分周制御回路としてのポインタ回路
２９ 分周制御回路としてのポインタ制御回路
３１ 発振制御回路としてのポインタ制御回路
３２ 発振制御回路としてのポインタ回路
３３ 電流制御型オシレータ
３４ 電流制御回路
３５ リングオシレータ
ＶPP 第１制御電圧
ＶBB 第２制御電圧
ＶPR 第３制御電圧
【発明の属する技術分野】
本発明は半導体集積回路装置に含まれる複数の制御対象に対してそれぞれ対応する制御電圧を供給する内部電圧発生回路に関するものである。
【０００２】
近年の半導体集積回路装置には、その動作のために供給される電源電圧と異なる電位の制御電圧を必要とするものがある。例えば、ＤＲＡＭでは、メモリセルを形成したウェルに供給するウェルバイアス電圧、ワード線に供給する昇圧電圧等を制御電圧として必要とする。これらの制御電圧は、半導体集積回路装置に備えられた内部電圧発生回路から供給される。
【０００３】
近年の半導体集積回路装置は、低消費電力化が強く望まれている。特に、ノート型パーソナルコンピュータ等の携帯機器に用いられる半導体集積回路装置は、消費電力が携帯機器の使用時間に影響を与えるため、その消費電力の低減が図られている。そのため、内部電圧発生回路においても、消費電力の低減が供給されている。
【０００４】
【従来の技術】
図１８は、従来の半導体集積回路装置の一部ブロック回路図を示す。
半導体集積回路装置１０はダイナミックＲＡＭ（ＤＲＡＭ）であり、複数（図１８において３つ）の制御対象１１，１２，１３を含む。各制御対象１１，１２，１３は、該装置１０に供給される電源電圧とそれぞれ異なる電位を持つ制御電圧ＶPP，ＶBB，ＶPRを必要とする。
【０００５】
各制御対象１１〜１３について詳述すれば、第１制御対象１１はワード線であり、外部から供給される電源電圧よりも所定電圧高い電圧の昇圧電源電圧である第１制御電圧ＶPPを必要とする。この第１制御電圧ＶPPは、メモリセルを構成するＮチャネルＭＯＳトランジスタによる電圧低下を補償し、これによりＤＲＡＭの動作速度の低下を防ぐために用いられる。
【０００６】
第２制御対象１２はメモリセルが形成されたウェルであり、負のウェルバイアス電圧である第２制御電圧ＶBBを必要とする。この第２制御電圧ＶBBにより、ウェルに形成されたメモリセルはセル情報を保持する。このウェルバイアス電圧のレベルは、セル情報の保持特性（情報を保持しておく時間）に影響する。
【０００７】
第３制御対象１３はビット線であり、所定電圧のプリチャージ電圧である第３制御電圧ＶPRを必要とする。この第３制御電圧ＶPRは例えばＶcc／２であり、第３制御対象であるビット線を、第３制御電圧（プリチャージ電圧）ＶPRにプリチャージすることによって、セル情報の読み出し時間を短くするために用いられる。
【０００８】
このような半導体集積回路装置１０は、各制御対象１１，１２，１３に対してそれぞれ制御電圧ＶPP，ＶBB，ＶPRを供給するための内部電圧発生回路１４ａ，１４ｂ，１４ｃを備えている。
【０００９】
各内部電圧発生回路１４ａ，１４ｂ，１４ｃは、同様の回路構成であって、オシレータ１５ａ，１５ｂ，１５ｃ、電荷供給回路１６ａ，１６ｂ，１６ｃ、レベル検出回路１７ａ，１７ｂ，１７ｃを含む。レベル検出回路１７ａ〜１７ｃは、各制御対象１１〜１３に供給する制御電圧ＶPP，ＶBB，ＶPRのレベル（電位）を検出し、その検出結果に基づいてオシレータ１５ａ〜１５ｃと電荷供給回路１６ａ〜１６ｃをそれぞれ制御する。
【００１０】
詳述すれば、第１内部電圧発生回路１４ａのレベル検出回路１７ａは、第１制御対象１１に供給する第１制御電圧ＶPPのレベル（電位）を検出し、その検出したレベルが予め設定したレベルの範囲から外れている場合、Ｈレベル（又はＬレベル）の活性化信号Ｓ１ａをオシレータ１５ａと電荷供給回路１６ａに出力する。オシレータ１５ａ，電荷供給回路１６ａは、活性化信号Ｓ１ａに基づいて活性化する。活性化したオシレータ１５ａは、所定の周波数を持つ発振信号ＣＫａを電荷供給回路１６ａに出力する。活性化した電荷供給回路１６ａは、発振信号ＣＫａに基づいて所定電位の第１制御電圧ＶPPを生成し、その第１制御電圧ＶPPを第１制御対象１１に供給する。
【００１１】
第１制御電圧ＶPPのレベルが所定の範囲内にある場合、レベル検出回路１７ａは、Ｌレベル（又はＨレベル）の活性化信号Ｓ１ａをオシレータ１５ａと電荷供給回路１６ａに出力する。オシレータ１５ａ，電荷供給回路１６ａは、その活性化信号Ｓ１ａに応答して非活性化する。
【００１２】
このようにして、第１内部電圧発生回路１４ａは、第１制御電圧ＶPPを生成し、その第１制御電圧ＶPPを第１制御対象１１に供給する。そして、上記のような動作を繰り返すことで、第１内部電圧発生回路１４ａは、第１制御対象１１に供給する第１制御電圧ＶPPを所定の電圧に保つ。
【００１３】
同様に、第２内部電圧発生回路１４ｂ、１４ｃは、レベル検出回路１７ｂ、１７ｃにて第２，第３制御電圧ＶBB，ＶPRのレベルを検出し、その検出結果に基づく活性化信号Ｓ１ｂ，Ｓ１ｃによりオシレータ１６ｂ，１６ｃ、電荷供給回路１７ｂ，１７ｃを活性化／非活性化させる。活性化した電荷供給回路１６ｂ，１６ｃは、それぞれ活性化したオシレータ１５ｂ，１５ｃから受ける発振信号ＣＫｂ，ＣＫｃに基づいて第２，第３制御電圧ＶBB，ＶPRを生成し、それら電圧ＶBB，ＶPRを第２，第３制御対象１２，１３にそれぞれ供給する。
【００１４】
【発明が解決しようとする課題】
ところで、各制御電圧ＶPP，ＶBB，ＶPRは、半導体集積回路装置１０をバッテリにてバックアップしている時にも供給されなければならない。そのため、各内部電圧発生回路１４ａ〜１４ｃは、バッテリバックアップ時にも各制御電圧ＶPP，ＶBB，ＶPRを常時検出・監視している。これら内部電圧発生回路１４ａ〜１４ｃにより、半導体集積回路装置１０のバッテリパックアップ時における消費電力の低減化が図れなかった。
【００１５】
また、各制御電圧ＶPP，ＶBB，ＶPRは、それぞれレベルが異なると共に、許容される範囲が異なるため、各内部電圧発生回路１４ａ〜１４ｃは、それぞれ異なる周期で各制御電圧ＶPP，ＶBB，ＶPRを生成している。即ち、各内部電圧発生回路１４ａ〜１４ｃのオシレータ１５ａ〜１５ｃは、異なる周波数を持つ発振信号ＣＫａ〜ＣＫｃを生成するように構成されている。これらオシレータ１５ａ〜１５ｃは、電流制御型オシレータであり、常時電流が流れる。この電流量を少なくするために、大きな抵抗値を持つ抵抗を設けたりＭＯＳトランジスタのチャネル長を長くする必要がある。このことは、オシレータ１５ａ〜１５ｃの回路規模を電荷供給回路１６ａ〜１６ｃ，レベル検出回路１７ａ〜１７ｃのそれに比べて非常に大きくし、半導体集積回路装置１０の集積度を高める上で問題となっていた。
【００１６】
本発明は上記問題点を解決するためになされたものであって、その目的は消費電力の低減を図ることのできる内部電圧発生回路を提供することにある。
【００１７】
【課題を解決するための手段】
図１は請求項１に記載の発明の原理説明図である。即ち、複数の制御対象１１，１２に対して電圧の異なる複数の制御電圧ＶPP，ＶBBを出力する内部電圧生成回路１００は、複数の制御電圧ＶPP，ＶBBをそれぞれ生成する複数の電圧制御回路２２ａ，２２ｂと、発振信号ＣＬＫを生成する発振器２３を備える。各電圧制御回路２２ａ，２２ｂは、分周器２４、レベル検出回路２５、電荷供給回路２６を備える。分周器２４は、発振信号ＣＬＫを分周した分周信号を生成する。レベル検出回路２５は、分周信号に基づいて活性化／非活性化し、活性化時に制御電圧ＶPP，ＶBBのレベルを検出し、その検出結果に基づく判定信号を出力する。電荷供給回路２６は、判定信号に基づいて電荷の供給動作を行い、その動作により制御電圧ＶPP，ＶBBを生成する。従って、各レベル検出回路２５は、分周信号に応答して間欠的に動作し、各電荷供給回路２６は、判定信号に応答して間欠的に動作するため、その分消費消費電力が少なくなる。
【００１８】
レベル検出回路は、請求項２に記載の発明のように、制御電圧が所定範囲の電圧か否かを検出し、その検出結果に基づいて制御電圧が所定範囲にない場合に判定信号を出力する。従って、電荷供給回路は、制御電圧が所定範囲にない場合にのみ動作するため、その分消費電力が少なくなる。
【００１９】
分周器は、請求項３に記載の発明のように、レベル検出回路から出力される判定信号に基づいて、発振信号を分周する分周比を変更する。判定信号は制御電圧に対応することから、分周器は、制御電圧に応じて分周比を変更することにより、レベル検出回路が制御電圧に応じた周期で活性化する。
【００２０】
レベル検出回路は、請求項４に記載の発明のように、制御電圧が所定範囲の電圧よりも高いときに第１判定信号を、制御電圧が所定範囲の電圧よりも低いときに第２判定信号を出力し、電荷供給回路は、第２判定信号に基づいて動作する。従って、電荷供給回路は、制御電圧が所定範囲よりも低いときのみ動作するため、その分消費電力が少なくなる。
【００２１】
分周器は、請求項５に記載の発明のように、第１判定信号に基づいて発振信号を分周するの分周比を増加させ、第２判定信号に基づいて発振信号を分周する分周比を減少させる。
【００２２】
また、電荷供給回路は、請求項６に記載の発明のように、制御電圧が所定範囲の電圧よりも高いときにレベル検出回路から出力される第１判定信号に基づいて動作する。従って、０Ｖより低い制御電圧を出力する電圧制御回路の電荷供給回路は、制御電圧が所定範囲よりも高いときのみ動作するため、その分消費電力が少なくなる。
【００２３】
また、０Ｖより低い制御電圧を出力する電圧制御回路の分周器は、請求項７に記載の発明のように、第１判定信号に基づいて発振信号を分周するの分周比を減少させ、第２判定信号に基づいて発振信号を分周する分周比を増加させる。
【００２４】
分周器は、請求項８に記載の発明のように、発振信号をカウントし、分周制御信号に基づくビット位置における信号を分周信号として出力するカウンタと、判定信号に基づいて、カウンタのビット位置を変更するための分周制御信号を出力する分周制御回路と、を備える。この構成により、分周信号の周波数が判定信号に基づいて容易に変更される。
【００２５】
分周制御回路は、請求項９に記載の発明のように、判定信号に基づくシフト信号を出力するポインタ制御回路と、カウンタのビット位置のデータを記憶し、シフト信号に基づいてデータをシフトし、該データに基づいて分周制御信号を出力するポインタと、を備える。
【００２６】
発振器は、請求項１０に記載の発明のように、判定信号に基づいて発振信号の周波数を変更する。これにより、各電圧制御回路に供給される発振信号の周波数が各制御電圧に対応するため、各電圧制御回路の動作間隔が各制御電圧に対して最適な間隔となり、それにより消費電力が低減する。
【００２７】
発振器は、請求項１１に記載の発明のように、全ての電圧制御回路における分周制御信号に基づいて発振信号の周波数を変更する。これにより、各電圧制御回路に供給される発振信号の周波数が各制御電圧に対応するため、各電圧制御回路の動作間隔が各制御電圧に対して最適な間隔となり、それにより消費電力が低減する。
【００２８】
発振器は、請求項１２に記載の発明のように、複数の電圧制御回路に備えられる各分周器の分周比に基づいて、複数の分周器のうちの少なくとも１つの分周器の分周比が１以下の場合に発振信号の周波数を高くし、全ての分周器の分周比が２以上の場合に発振信号の周波数を低くする。従って、発振信号の周波数が各電圧制御回路に必要な周波数となる。
【００２９】
発振器は、請求項１３に記載の発明のように、発振信号を生成するオシレータと、各分周器の分周比に基づいてオシレータの発振周期を制御する発振制御信号を出力する発振制御回路と、を備える。この構成により、発振信号の周波数が各分周器の分周比に基づいて容易に変更される。
【００３０】
発振制御回路は、請求項１４に記載の発明のように、各電圧制御回路の分周器における分周比に基づく信号が入力され、各信号に基づいて、複数の分周器のうちの少なくとも１つの分周器の分周比が１以下の場合にアップ制御信号を出力し、全ての分周器の分周比が２以上の場合にダウン制御信号を出力するポインタ制御回路と、発振信号の発振周期のためのデータを記憶し、アップ制御信号，ダウン制御信号に基づいてデータをシフトし、該データに基づいて発振制御信号を出力するポインタと、を備える。
【００３１】
オシレータは、請求項１５に記載の発明のように、電流制御型オシレータであり、発振信号を生成するリングオシレータと、発振制御信号に基づいて、リングオシレータに供給する駆動電流の電流量を制御する電流制御回路と、を備える。これにより、発信制御信号に基づいて発振信号の周波数が容易に変更される。
【００３２】
【発明の実施の形態】
以下、本発明を具体化した一実施形態を図２〜図１７に従って説明する。
尚、本実施形態において、図１８の従来例と同様の構成部材については、従来と同じ符号を付して説明する。
【００３３】
図２は、半導体集積回路装置に備えられた内部電圧発生回路のブロック回路図を示す。半導体集積回路装置２０はダイナミックＲＡＭ（ＤＲＡＭ）であり、３つの制御対象１１，１２，１３と、それらに対して制御電圧ＶPP，ＶBB，ＶPRをそれぞれ供給する内部電圧発生回路２１を備える。
【００３４】
各制御対象１１〜１３について詳述すれば、第１制御対象１１はワード線であり、外部から供給される電源電圧よりも所定電圧高い電圧の昇圧電源電圧である第１制御電圧ＶPPを必要とする。この第１制御電圧ＶPPは、メモリセルを構成するＮチャネルＭＯＳトランジスタによる電圧低下を補償し、これによりＤＲＡＭの動作速度の低下を防ぐために用いられる。
【００３５】
第２制御対象１２はメモリセルが形成されたウェルであり、負のウェルバイアス電圧である第２制御電圧ＶBBを必要とする。この第２制御電圧ＶBBにより、ウェルに形成されたメモリセルはセル情報を保持する。このウェルバイアス電圧のレベルは、セル情報の保持特性（情報を保持しておく時間）に影響する。
【００３６】
第３制御対象１３はビット線であり、所定電圧のプリチャージ電圧である第３制御電圧ＶPRを必要とする。この第３制御電圧ＶPRは例えばＶcc／２であり、第３制御対象であるビット線を、第３制御電圧（プリチャージ電圧）ＶPRにプリチャージすることによって、セル情報の読み出し時間を短くするために用いられる。
【００３７】
内部電圧発生回路２１は、各制御対象１１，１２，１３に対応する３つ電圧制御回路２２ａ，２２ｂ，２２ｃと、各電圧制御回路２２ａ〜２２ｃにて共用される１つの発振器２３を備える。各電圧制御回路２２ａ〜２２ｃは、発振器２３から発振信号ＣＬＫの供給を受ける。
【００３８】
各電圧制御回路２２ａ，２２ｂ，２２ｃは、発振信号ＣＬＫに基づいて、制御電圧ＶPP，ＶBB，ＶPRをそれぞれ生成し、それら制御電圧ＶPP，ＶBB，ＶPRを制御対象１１，１２，１３へ供給する。更に、各電圧制御回路２２ａ，２２ｂ，２２ｃは、各制御電圧ＶPP，ＶBB，ＶPRのレベル（電位）を検出し、それら検出結果に基づいて各制御電圧ＶPP，ＶBB，ＶPRを所定のレベルに保つように動作する。
【００３９】
次に、第１〜第３電圧制御回路２２ａ〜２２ｃの構成を説明する。尚、第１〜第３電圧制御回路２２ａ，２２ｂ，２２ｃは、各制御電圧ＶPP，ＶBB，ＶPRのための電位，タイミング等が異なるが、構成はほぼ同じである。そのため、第１電圧制御回路２２ａについてその構成及び動作を説明し、第２，第３電圧制御回路２２ｂ，２２ｃの構成の図面及び動作説明を省略する。
【００４０】
第１電圧制御回路２２ａは、分周器２４、レベル検出回路２５、電荷供給回路２６を備える。分周器２４には、発振器２３から発振信号ＣＬＫが入力されるとともに、レベル検出回路２５から判定信号Ｖhigh，Ｖlow が入力される。分周器２４は、判定信号Ｖhigh，Ｖlow に基づいて分周比を設定し、その分周比にて発振信号ＣＬＫを分周した分周信号ＣＫ１をレベル検出回路２５に出力する。
【００４１】
レベル検出回路２５は、入力される分周信号ＣＫ１に基づいて間欠動作し、その動作中に第１制御信号ＶPPのレベルを検出する。そして、レベル検出回路２５は、検出結果に基づいて、分周信号ＣＫ１に対応するパルス幅を持つ第１，第２判定信号Ｖhigh，Ｖlow を分周器２４に出力する。また、レベル検出回路２５は、第２判定信号Ｖlow を電荷供給回路２６に出力する。尚、０Ｖ（ゼロボルト）より低い電位の第２制御電圧ＶBBを生成する第２電圧制御回路２２ｂのレベル検出回路２５は、第１判定信号Ｖhighを同電圧制御回路２２ｂの電荷供給回路２６に出力する。
【００４２】
詳述すると、レベル検出回路２５は、Ｈレベルの分周信号ＣＫ１に基づいて活性化し、Ｌレベルの分周信号ＣＫ１に基づいて非活性化する。活性化したレベル検出回路２５は、第１制御電圧ＶPPのレベル検出を行い、その検出結果に基づいて第１，第２判定信号Ｖhigh，Ｖlow を出力する。即ち、レベル検出回路２５は、分周信号ＣＫ１の周期に対応する周期で第１制御電圧ＶPPのレベル検出を行う。そして、非活性化したレベル検出回路２５は、Ｌレベルの第１，第２判定信号Ｖhigh，Ｖlow を出力する。
【００４３】
尚、レベル検出回路２５は、分周信号ＣＫ１の立ち下がりエッジに応答して検出動作を行うように構成しても良い。即ち、レベル検出回路２５は、Ｌレベルの分周信号ＣＫ１に応答して活性化し、Ｈレベルの分周信号ＣＫ１に応答して非活性化する。また、レベル検出回路２５は、分周信号ＣＫ１の立ち上がりエッジと立ち下がりエッジに応答して一定期間活性化する構成としてもよい。このようにして、レベル検出回路２５を間欠動作させることで、その検出回路２５における消費電流が、従来のようにレベル検出回路１７ａ（図１８参照）を常時動作させる場合の消費電流に比べて少なくなる。
【００４４】
レベル検出回路２５は、第１制御電圧ＶPPのレベルに対応して図３に示す上限電圧ＶＨと下限電圧ＶＬを設定する機能を持つ。分周信号ＣＫ１により活性化したレベル検出回路２５は、第１制御電圧ＶPPのレベルと、上限／下限電圧ＶＨ，ＶＬとを比較する。
【００４５】
レベル検出回路２５は、第１制御電圧ＶPPが上昇して上限電圧ＶＨよりも高くなると、分周信号ＣＫ１のパルス幅に対応するパルス幅を持つ第１判定信号Ｖhighを出力し、第１制御電圧ＶPPが下降して上限電圧ＶＨよりも低くなると、Ｌレベルの第１判定信号Ｖhighを出力する。
【００４６】
レベル検出回路２５は、第１制御電圧ＶPPのレベルが上昇して下限電圧ＶＬよりも高くなると、Ｌレベルの第２判定信号Ｖlow を出力し、第１制御電圧ＶPPのレベルが下降して下限電圧ＶＬよりも低くなると、分周信号ＣＫ１のパルス幅に対応するパルス幅を持つ第２判定信号Ｖlow を出力する。
【００４７】
電荷供給回路２６は、第２判定信号Ｖlow を受け、その第２判定信号Ｖlow のエッジ（立ち上がりエッジ及び立ち下がりエッジ）に応答して活性化し、電荷供給動作を行う。
【００４８】
この電荷供給回路２６の動作により、第１制御電圧ＶPPの電位が上昇する。この第１制御電圧ＶPPの電位は、電荷のリーク量（自然漏れ電流量）に対応して下降する。即ち、電荷供給回路２６は、その動作間隔に基づく電位を持つ第１制御電圧ＶPPを生成する。従って、第１電圧制御回路２２ａは、レベル検出回路２５から出力される第２判定信号Ｖlow に基づく間隔で電荷供給回路２６を動作させ、第１制御電圧ＶPPの電位を所定電位に制御する。
【００４９】
尚、０Ｖより低い電位の第２制御電圧ＶBBを生成する第２電圧制御回路２２ｂでは、電荷供給回路２６は、第１判定信号Ｖhighを受け、その第１判定信号Ｖhighのエッジに応答して活性化し、電荷供給動作を行う。この電荷供給回路２６の動作により、第２制御電圧ＶBBの電位が下降する。この第２制御電圧ＶBBの電位は、電荷のリーク量に対応して上昇する。即ち、その動作間隔に基づく電位を持つ第２制御電圧ＶBBを生成する。従って、第２電圧制御回路２２ｂは、レベル検出回路２５から出力される第１判定信号Ｖhighに基づく間隔で電荷供給回路２６を動作させ、第２制御電圧ＶBBの電位を所定電位に制御する。
【００５０】
尚、０Ｖより高い電位の第３制御電圧ＶPRを生成する第３電圧制御回路２２ｃは、第１電圧制御回路２２ａと同様に動作する。即ち、第３電圧制御回路２２ｃは、レベル検出回路２５から出力される第２判定信号Ｖlow に基づく間隔で電荷供給回路２６を動作させ、第３制御電圧ＶPRの電位を所定電位に制御する。
【００５１】
分周器２４は、発振器２３の発振信号ＣＬＫを分周した分周信号ＣＫ１を生成する機能、第１，第２判定信号Ｖhigh，Ｖlow に基づいて分周比を変更する機能を有する。第１，第２判定信号Ｖhigh，Ｖlow は、第１制御電圧ＶPPのレベルに基づいて出力される。従って、分周器２４は、第１制御電圧ＶPPのレベルに基づいて分周比を変更する。この分周比は、分周信号ＣＫ１の周期、即ちレベル検出回路２５の活性化周期及び電荷供給回路２６の動作周期を決定する。このように、第１，第２判定信号Ｖhigh，Ｖlow に基づいて分周比の設定を変更することは、第１制御電圧ＶPPのレベルに適した周期でレベル検出回路２５及び電荷供給回路２６を活性化し、それにより消費電流を低減する。
【００５２】
このような機能を有する分周器２４の構成を説明する。
分周器２４は、カウンタ回路２７、分周制御回路としてのポインタ回路２８、分周制御回路としてのポインタ制御回路２９を備える。カウンタ回路２７には、発振器２３からの発振信号ＣＬＫが入力される。カウンタ回路２７は所定のビット数を持つアップカウンタであり、発信信号ＣＬＫのパルスが入力される毎にカウント値をカウントアップする。また、カウンタ回路２７には、ポインタ回路２８の分周制御信号ＰｎＡが入力される。カウンタ回路２７は、カウント値のうち、分周制御信号ＰｎＡにより指定されるビット位置の値を持つ信号を、分周信号ＣＫ１として出力する。
【００５３】
１つの例として、４ビットのカウンタ回路２７は、発振信号ＣＬＫのパルスが入力される毎にそのカウント値を(0000),(0001),(0010),(0011),(0100),…とカウントアップする。そして、分周制御信号ＰｎＡは、ビット位置として２ビット目を示している。従って、カウンタ回路２７は、２ビット目の値（0,0,1,1,0,…）に対応するレベルを持つ分周信号ＣＫ１を出力する。
【００５４】
このようにして、カウンタ回路２７は、ポインタ回路２８の分周制御信号ＰｎＡに基づく分周比にて発振信号ＣＬＫを分周した分周信号ＣＫ１を出力する。尚、分周制御信号ＰｎＡが示す１ビット目は２分周に対応し、２ビット目は４分周に対応する。従って、上記の例では、カウンタ回路２７は発振信号ＣＬＫを４分周し、その発振信号ＣＬＫの周期の４倍の周期を持つ分周信号ＣＫ１を出力する。
【００５５】
ポインタ回路２８は、カウンタ回路２７のビット数に対応する数のレジスタを備える。ポインタ回路２８は、各レジスタに保持した値を分周制御信号ＰｎＡとして出力する。ポインタ回路２８には、半導体集積回路装置２０の電源投入時、等にリセット信号ＲＳＴが入力される。ポインタ回路２８は、リセット信号ＲＳＴに応答して各レジスタに、カウンタ回路２７の１ビット目を示すデータをセットし、そのデータに対応する分周制御信号ＰｎＡをカウンタ回路２７に出力する。カウンタ回路２７は、分周制御信号ＰｎＡに応答し、発振信号ＣＬＫを２分周した分周信号ＣＫ１を出力する。これにより、分周器２４は、リセット時に分周比を最小に設定し、その分周比により分周した分周信号ＣＫ１を出力する。
【００５６】
次に、第１，第２判定信号Ｖhigh，Ｖlow に基づいて分周比を変更する動作を説明する。
ポインタ制御回路２９には、レベル検出回路２５から出力される第１，第２判定信号Ｖhigh，Ｖlow が入力される。ポインタ制御回路２９は、第１，第２判定信号Ｖhigh，Ｖlow のパルスが２回以上連続して入力されると、その２つ目のパルス以後に入力されるパルスに応答して各判定信号Ｖhigh，Ｖlow に対応するパルス幅を持つ左，右シフト信号ＳＬ，ＳＲをポインタ回路２８に出力する。尚、ポインタ制御回路２９は３回以上連続するパルスに応答するように構成されても良い。
【００５７】
ポインタ回路２８は、シフト信号ＳＬ，ＳＲに応答してレジスタに記憶したデータを左方向又は右方向にシフトする。ポインタ回路２８は、左シフト信号ＳＬの１つのパルスに応答してデータを左方向に１ビットシフトする。これにより、ポインタ回路２８のデータは、シフト以前のデータに比べて１ビット上位のビット位置を示す。例えば、シフト前に２ビット目を示すデータは、３ビット目を示すデータに置き換えられる。このことは、分周器２３の分周比を大きくし、分周信号ＣＫ１の周期をシフト前のそれに比べて長くする。
【００５８】
また、ポインタ回路２８は、右シフト信号ＳＲの１つのパルスに応答してデータを右方向に１ビットシフトする。これにより、ポインタ回路２８のデータは、シフト以前のデータに比べて１ビット下位のビット位置を示す。例えば、シフト前に１ビット目を示すデータは、２ビット目を示すデータに置き換えられる。このことは、分周器２３の分周比を小さくし、分周信号ＣＫ１の周期をシフト前のそれに比べて短くする。
【００５９】
以上のように構成された第１電圧制御回路２２ａは、発振器２３から入力される発振信号ＣＬＫに基づいて、第１制御電圧ＶPPを生成し、その第１制御電圧ＶPPを第１制御対象１１に供給する。更に、第１電圧制御回路２２ａは、第１制御電圧ＶPPのレベルを検出し、その検出結果に基づいて第１制御電圧ＶPPを所定のレベルに保つように動作する。そして、第１電圧制御回路２２ａは、検出結果に基づいて発振信号ＣＬＫを分周する分周比を設定すると共に、その設定に用いるポインタ回路２８の分周制御信号ＰｎＡを発振器２３に出力する。
【００６０】
同様に、第２，第３電圧制御回路２２ｂ，２２ｃは、発振信号ＣＬＫを分周した分周信号に基づいて第２，第３制御対象１２，１３に供給する第２，第３制御電圧ＶBB，ＶPRのレベルを一定に保つように動作する。更に、第２，第３電圧制御回路２２ｂ、２２ｃは、第２，第３制御電圧ＶBB，ＶPRの検出結果に基づいて発振信号ＣＬＫを分周する分周比を設定すると共に、その設定に用いるポインタ（図示略）の分周制御信号ＰｎＢ，ＰｎＣを発振器２３に出力する。
【００６１】
尚、０Ｖより低い電位の第２制御電圧ＶBBを生成する第２電圧制御回路２２ｂでは、分周器２４は、第１判定信号Ｖhighに応答して発振信号ＣＬＫを分周する分周比を減少させ、第２判定信号Ｖlow に応答して分周比を増加させる。これにより、分周器２４は、第２制御電圧ＶBBの電位に応じた分周比にて発振信号ＣＬＫを分周し、レベル検出回路２５の動作間隔を制御する。
【００６２】
尚、０Ｖより高い電位の第３制御電圧ＶPRを生成する第３電圧制御回路２２ｃは、第１電圧制御回路２２ａと同様に動作する。即ち、第３電圧制御回路２２ｃの分周器２４は、第１判定信号Ｖhighに応答して発振信号ＣＬＫを分周する分周比を増加させ、第２判定信号Ｖlow に応答して分周比を減少させる。これにより、分周器２４は、第３制御電圧ＶPRの電位に応じた分周比にて発振信号ＣＬＫを分周し、レベル検出回路２５の動作間隔を制御する。
【００６３】
次に、発振器２３について説明する。
発振器２３は、発振信号ＣＬＫを生成して各電圧制御回路２２ａ〜２２ｃに供給する機能と、各電圧制御回路２２ａ〜２２ｃから入力される分周制御信号ＰｎＡ〜ＰｎＣに基づいて発振信号ＣＬＫの周波数を変更する機能を備える。各分周制御信号ＰｎＡ〜ＰｎＣは、各電圧制御回路２２ａ〜２２ｃの分周器において発振信号ＣＬＫを分周する分周比に対応している。従って、発振器２３は、各電圧制御回路２２ａ〜２２ｃにおける分周比の値に基づいて発振信号ＣＬＫの発振周波数を変更する。
【００６４】
詳述すれば、全ての電圧制御回路２２ａ〜２２ｃにおける分周比の値が２以上の場合、発振器２３は、発振信号ＣＬＫの周期を現在の値を２倍にする。一方、各電圧制御回路２２ａ〜２２ｃのうちの何れか１つの分周比の値が１の場合、発振器２３は、発振信号ＣＬＫの周期を現在の値を１／２にする。
【００６５】
各電圧制御回路２２ａ〜２２ｃにおける分周比は、各回路２２ａ〜２２ｃのレベル検出回路２５の検出結果に基づく。そして、その検出結果は、各制御対象１１〜１３におけるリーク量に対応する値を持つ。従って、発振器２３は、各電圧制御回路２２ａ〜２２ｃに必要且つ最低限の周波数を持つ発振信号ＣＬＫを生成する。即ち、発振器２３は、各制御対象１１〜１３におけるリーク量に対して発振信号ＣＬＫの周波数を最適化する。これにより、本実施形態の内部電圧発生回路２１は、一定周波数の発振信号を出力する発振器を用いる場合に比べて、発振器２３における消費電流量の最適化及び低減化を図っている。
【００６６】
更に、発振器２３は、電流制御型オシレータであり、常時流れる電流量を絞るために大きな抵抗値を持つ抵抗が設けらる、またはオシレータを構成するＭＯＳトランジスタのチャネル長が他の回路を構成するそれに比べて長く形成される。従って、発振器２３の占有面積は、それと素子数が同じ数の一般的な論理ゲートで構成された回路の面積に比べて大きくなる。このことは、従来のオシレータ１５ａ〜１５ｃにおいても同様である。
【００６７】
一方、分周器２４は、一般的な論理ゲートで構成される。このため、本実施形態の発振器２３と３つの分周器２５の占有面積は、従来の３つのオシレータ１５ａ〜１５ｃの占有面積に比べてかなり小さくなる。これにより、半導体集積回路装置の集積度を高めることができる。
【００６８】
次に、発振器２３の構成を説明する。
発振器２３は、発振制御回路としてのポインタ制御回路３１、発振制御回路としてのポインタ回路３２、オシレータ３３を備える。
【００６９】
ポインタ制御回路３１には、各電圧制御回路２２ａ〜２２ｃのポインタ回路２８から分周制御信号ＰｎＡ，ＰｎＢ，ＰｎＣが入力される。また、ポインタ制御回路３１には、発振信号ＣＬＫが入力される。ポインタ制御回路３１は、分周制御信号ＰｎＡ〜ＰｎＣに基づいて発振信号ＯＳＣの周波数を制御するために、発振信号ＣＬＫのパルス幅と同じパルス幅を持つ制御信号ＤＮ，ＵＰをポインタ回路３２へ出力する。
【００７０】
詳しくは、ポインタ制御回路３１は、分周制御信号ＰｎＡ〜ＰｎＣに基づいて、全ての電圧制御回路２２ａ〜２２ｃにおける分周比（詳しくは分周器２４の分周比）の値が２以上の場合にダウン制御信号ＤＮを出力する。また、ポインタ制御回路３１は、各電圧制御回路２２ａ〜２２ｃのうちの１つにおける分周比が１の場合にアップ制御信号ＵＰを出力する。
【００７１】
ポインタ回路３２は、所定のビット数に対応する数のレジスタと備える。ポインタ回路３２は、各レジスタの活性／非活性状態に応じた発振制御信号ＣＣｎをオシレータ３３へ出力する。ポインタ回路３２は、入力されるリセット信号ＲＳＴに応答して各レジスタを活性化する。これにより、ポインタ回路３２は、全てのビットが「１」の発振制御信号ＣＣｎを出力する。尚、本実施形態では、発振制御信号ＣＣｎは５ビットの信号であり、ｎはビット位置を示す。従って、ポインタ回路３２は、各ビットが（11111）の発振制御信号ＣＣｎを出力する。
【００７２】
ポインタ回路３２は、ダウン制御信号ＤＮに応答して上位ビットに対応するレジスタから順番に非活性化し、アップ制御信号ＵＰに応答して非活性のレジスタを下位ビット側から順番に活性化する。即ち、ポインタ回路３２は、制御信号ＤＮ，ＵＰが入力される数に対応するビット数だけ上位ビットがゼロ（０）の発振制御信号ＣＣｎを出力する。
【００７３】
オシレータ３３は、電流制御型オシレータであり、電流制御回路３４とリングオシレータ３５を備える。電流制御回路３４は、発振制御信号ＣＣｎに基づく値を持つ駆動電流をリングオシレータ３５に供給する。リングオシレータ３５は、駆動電流の電流量に応じた周波数を持つ発振信号ＣＬＫを生成し、その発振信号ＣＬＫを出力する。
【００７４】
このようにして、発振器２３は、各電圧制御回路２２ａ〜２２ｃにおける分周比に基づいて、各電圧制御回路２２ａ〜２２ｃに必要且つ最低限の周波数を持つ発振信号ＣＬＫを出力する。
【００７５】
次に、上記のように構成された内部電圧発生回路２１の動作を、図３のタイミング図に従って説明する。図において、発振器３１から出力される発振信号ＣＬＫの立ち上がりエッジから次の立ち上がりエッジまでを１サイクルとする。
【００７６】
今、内部電圧発生回路２１での分周器２４のカウンタ回路２７は、発振器２３から出力される発振信号ＣＬＫの４サイクルで１回のサイクル出力、すなわち、分周器２４のカウンタ回路２７及びポインタ回路２８の値は、発振信号ＣＬＫを４分周した分周信号ＣＫ１を出力するように設定されている。また、ポインタ制御回路２９は、レベル検出回路２５から出力される判定信号Ｖhigh，Ｖlow がそれぞれ２回連続して同じ判定結果の場合には、分周回数を１つ増減させるようにシフト信号ＳＬ，ＳＲを出力するように設定されている。
【００７７】
第１サイクルにおいて、レベル検出回路２５は、分周器２４から供給される分周信号ＣＫ１の立ち上がりエッジに応答して活性化する。その活性化したレベル検出回路２５は、電荷供給回路２６から第１制御対象１１へ供給される第１制御電圧ＶPPの電位と予め設定された判定のための電位ＶＨ，ＶＬとを比較し、その比較結果に基づいて判定信号Ｖhigh，Ｖlow を電荷供給回路２６とポインタ制御回路２９へ出力する。この第１サイクルにおいて、第１制御電圧ＶPPの電位が下限電圧ＶＬよりも低い、即ち、第１制御電圧ＶPPの電位は、下限電圧ＶＬを越えた低い電位にある。このため、レベル検出回路２５はこれに基づいて分周信号ＣＫ１のパルス幅と同じパルス幅を持つ第２判定信号Ｖlow を出力する。
【００７８】
電荷供給回路２６は、第２判定信号Ｖlow の立ち上がりエッジに応答して活性化し、所定期間動作して第１制御電圧ＶPPの電位を上昇させ、この第１制御電圧ＶPPを第１制御対象１１に供給する。電荷供給回路２６は、分周信号ＣＫ１のエッジから所定時間経過すると、非活性化する。すると、第１制御電圧ＶPPは、第１制御対象１１におけるリーク量に応じてその電位が低下する。
【００７９】
ポインタ制御回路２９は、第２判定信号Ｖlow の入力が１回目、即ち２回連続して入力されていないため、右シフト信号ＳＲを出力しない。これにより、分周器２４は、分周回数を変更しない。
【００８０】
第３サイクルにおいて、分周信号ＣＫ１が立ち下がると、電荷供給回路２６は、この立ち下がりエッジに応答して所定期間動作して第１制御電圧ＶPPの電位を上昇させる。また、この第３サイクルにおいて、第２判定信号Ｖlow は、分周信号ＣＫ１と同様に立ち下がる。
【００８１】
第５サイクルにおいて、第１制御電位ＶPPは、下限電圧ＶＬを越えている。従って、レベル検出回路２５は、第１サイクルと同様に動作し、第２判定信号Ｖlow を電荷供給回路２６とポインタ制御回路２９へ出力する。
【００８２】
電荷供給回路２６は、第１サイクルと同様に動作し、第１制御電圧ＶPPを第１制御対象１１へ供給する。ポインタ制御回路２９は、第２判定信号Ｖlow が連続した２回目であるため、これに基づいて右シフト信号ＳＲをポインタ回路２８へ出力する。ポインタ回路２８は、シフト信号ＳＲに応答して各レジスタのデータを左方向にシフトし、そのデータに対応する分周制御信号ＰｎＡを出力する。この分周制御信号ＰｎＡに基づいて、カウンタ回路２７は、今までより１ビット下のビット位置におけるレベルに対応する分周信号ＣＫ１を出力する。この分周信号ＣＫ１は、発振信号ＣＬＫの２サイクルで１回のサイクル出力、即ち発振信号ＣＬＫを２分周した信号である。このようにして、分周器２４は、第２判定信号Ｖlow に応答して分周回数（分周比）を低くする。
【００８３】
第７サイクルにおいて、第１制御電位ＶPPは、下限電圧ＶＬを越えている。従って、レベル検出回路２５は、第５サイクルと同様に動作し、第２判定信号Ｖlow を電荷供給回路２６とポインタ制御回路２９へ出力する。電荷供給回路２６は、第５サイクルと同様に動作し、第１制御電圧ＶPPを第１制御対象１１へ供給する。
【００８４】
ポインタ制御回路２９は、第５サイクルと同様に動作し、右シフト信号ＳＲをポインタ回路２８へ出力する。これにより、分周器２４は、第５サイクルと同様に、第２判定信号Ｖlow に応答して分周比を低くする。このとき、分周比は「１」となる。従って、分周器２４は、１分周即ち発振信号ＣＬＫと同じサイクルの分周信号ＣＫ１をレベル検出回路２５へ出力する。
【００８５】
第８サイクルにおいて、第１制御電位ＶPPは、下限電圧ＶＬを越えていない。また、第１制御電位ＶPPの電位は、上限電圧ＶＨよりも低い、即ち第１制御電位ＶPPは上限電圧ＶＨを越えていない。従って、レベル検出回路２５は、Ｌレベルの第１，第２判定信号Ｖhigh，Ｖlow を出力する。これにより、電荷供給回路２６は非活性のままとなり、分周器２４は分周比を変更しない。
【００８６】
第９サイクルにおいて、第１制御電位ＶPPは、下限電圧ＶＬを越えている。従って、レベル検出回路２５，電荷供給回路２６，分周器２４は、第７サイクルと同様に動作する。
【００８７】
第１０サイクルにおいて、第１制御電位ＶPPは、上限電圧ＶＨを越えている。従って、レベル検出回路２５は、分周信号ＣＫ１と同じパルス幅を持つ第１判定信号Ｖhighをポインタ制御回路２９へ出力する。ポインタ制御回路２９は、第１判定信号Ｖhighの入力が１回目、即ち、２回連続して入力されていないため、左シフト信号ＳＬを出力しない。これにより、分周器２４は、分周比を変更せず、発振信号ＣＬＫと同じサイクルを持つ分周信号ＣＫ１を出力する。
【００８８】
第１１サイクルにおいて、第１制御電位ＶPPは、上限電圧ＶＨと下限電圧ＶＬのいずれも越えていない。従って、レベル検出回路２５は、第８サイクルと同様に動作する。次の第１２サイクルにおいて、第１制御電位ＶPPは、下限電圧ＶＬを越えている。従って、レベル検出回路２５は第９サイクルと同様に動作し、この動作結果に電荷供給回路２６，ポインタ制御回路２４は応答する。
【００８９】
このようにして、内部電圧発生回路２１の第１電圧制御回路２２ａは、第１制御対象１１に対して第１制御電圧ＶPPを供給する。詳細な説明は省略するが、同様に第２，第３電圧制御回路２２ｂ，２２ｃは、第２，第３制御対象１２，１３に対して第２，第３制御電圧ＶBB，ＶPRをそれぞれ供給する。
【００９０】
以上記述したように、内部電圧発生回路２１は、第１〜第３制御対象１１〜１３における第１〜第３制御電圧ＶPP，ＶBB，ＶPRの実際のリーク量に応じてレベル検出回路２５，電荷供給回路２６を間欠動作させる。この内部電圧発生回路２１は、第１〜第３制御対象１１〜１３に対して共通に発振器２３を持つ。従って、本実施形態の発振器２３における消費電力は、従来の３つのオシレータ１５ａ〜１５ｃにおける消費電力に比べて少ない。また、常に動作する分周器２４の消費電力は、従来のレベル検出回路１７ａ〜１７ｃのそれに比べて少ない。これにより、内部電圧発生回路２１は、消費電力を従来に比べて少なくすることができる。
【００９１】
次に、内部電圧発生回路２１に含まれる各回路の構成を詳述する。
先ず、電荷供給回路２６の構成と動作を説明する。
図４は、電荷供給回路２６の回路図を示す。図５は、電荷供給回路２６の動作タイミング図を示す。
【００９２】
電荷供給回路２６は、制御回路４１、第１，第２パンピング部４２ａ，４２ｂを備える。制御回路４１は、第２判定信号Ｖlow の立ち上がりエッジに応答して第１パンピング部４２ａを動作させるように制御信号を生成し、第２判定信号Ｖlow の立ち下がりエッジに応答して第２パンピング部４２ｂを動作させるように制御信号を生成する。
【００９３】
電荷供給回路２６は、１０個の直列接続されたインバータ回路を備え、１，６，７，９，１０段目のインバータ回路の出力端子に接続されるノードＮ１〜Ｎ５は、第１，第２パンピング部４２ａ，４２ｂに接続される。
【００９４】
第１，第２パンピング部４２ａ，４２ｂは、それぞれキャパシタＣ１ａ，Ｃ１ｂ、キャパシタＣ２ａ，Ｃ２ｂを備える。第１パンピング部４２ａは、制御回路４１のノードＮ１，Ｎ３，Ｎ４の電位を持つ制御信号に応答し、キャパシタＣ１ａ，Ｃ１ｂのカップリング効果により第１制御電圧ＶPPを上昇させる。第２パンピング部４２ｂは、制御回路４１のノードＮ１，Ｎ２，Ｎ５の電位を持つ制御信号に応答し、キャパシタＣ２ａ，Ｃ２ｂのカップリング効果により第１制御電圧ＶPPを上昇させる。
【００９５】
詳述すると、図５に示すように、制御回路４１のインバータ回路は、第２判定信号Ｖlow の立ち上がりエッジで動作する。これにより、ノードＮ１〜Ｎ５のレベルが反転する。第１パンピング部４２ａは、ノードＮ１〜Ｎ５のレベルに応答し、各ノードＮ６ａ〜Ｎ９ａのレベルを変化させる。即ち、ノードＮ１のレベル変化に応答し、ノードＮ７ａのレベルが立ち下がる。そのノードＮ７ａのレベルの立ち下がりを受け、キャパシタＣ１ａのカップリング効果によりノードＮ８ａのレベルが立ち下がる。
【００９６】
一方、ノードＮ４のレベル変化を受け、ノードＮ６ａのレベルが立ち上がる。それと連動してノードＮ８ａのレベルがキャパシタＣ２ａのカップリング効果により高電位電源Ｖccから更に昇圧される。そして、第１パンピング部４２ａは、このノードＮ８ａの電位を、ＰＭＯＳトランジスタＴＰａを介して第１制御電圧ＶPPとして出力する。
【００９７】
第２パンピング部４２ｂは、第２判定信号Ｖlow の立ち下がりに基づく制御回路４１の各ノードＮ１〜Ｎ５の変化に応答して、第１パンピング部４２ａと同様に動作する。即ち、第２パンピング部４２ｂの各ノードＮ６ｂ〜Ｎ９ｂは、第１パンピング部の各ノードＮ６ａ〜Ｎ９ａと同様に変化する。そして、第２パンピング部４２ｂは、キャパシタＣ２ｂのカップリング効果により高電位電源Ｖccから更に昇圧したノードＮ８ｂの電位を、ＰＭＯＳトランジスタＴＰｂを介して第１制御電圧ＶPPとして出力する。
【００９８】
次に、レベル検出回路２５の構成と動作を説明する。
図６は、レベル検出回路２５の回路図を示す。図７は、レベル検出回路２５の動作波形図を示す。
【００９９】
レベル検出回路２５は、インバータ回路４３，４４、電位検出回路４５、活性クロック生成回路４６、上限比較回路４７ａ、下限比較回路４７ｂ、上限設定回路４８ａ、下限設定回路４８ｂを備える。
【０１００】
インバータ回路４３は、入力される分周信号ＣＫ１を反転し、その反転信号を第１クロックＮ１１として出力する。第２インバータ回路４４は、入力される第１クロックＮ１１を反転し、その反転信号を第２クロックＮ１２として出力する。
【０１０１】
上限設定回路４８ａは、第１，第２キャパシタＣ１Ｈ，Ｃ２Ｈを含んで構成される。第１，第２キャパシタＣ１Ｈ，Ｃ２Ｈは、それらの容量比が上限電圧ＶＨに対応して設定されている。上限設定回路４８ａは、Ｈレベルの第１クロックＮ１１、Ｌレベルの第２クロックＮ１２に応答して第１キャパシタＣ１Ｈをチャージし、第２キャパシタＣ２Ｈをディスチャージする。上限設定回路４８ａは、Ｌレベルの第１クロックＮ１１、Ｌレベルの第２クロックＮ１２に応答して第１キャパシタＣ１Ｈの電荷を、第１，第２キャパシタＣ１Ｈ，Ｃ２Ｈによりチャージ・シェアする。これにより、上限設定回路４８ａは、第１，第２キャパシタＣ１Ｈ，Ｃ２Ｈの容量比に対応する電位を持つ上限電圧ＶＨを上限比較回路４７ａに出力する。
【０１０２】
下限設定回路４８ｂは、上限設定回路４８ａと同様に構成されている。即ち、下限設定回路４８ｂは、第１，第２キャパシタＣ１Ｌ，Ｃ２Ｌを含んで構成される。第１，第２キャパシタＣ１Ｌ，Ｃ２Ｌは、それらの容量比が下限電圧ＶＬに対応して設定されている。下限設定回路４８ｂは、第１，第２クロックＮ１１，Ｎ１２に応答して動作し、第１，第２キャパシタＣ１Ｌ，Ｃ２Ｌの容量比に基づく電位を持つ下限電圧ＶＬを下限比較回路４７ｂに出力する。
【０１０３】
尚、上限電圧ＶＨ，下限電圧ＶＬは、分圧抵抗を用いる構成が考えられる。しかし、分圧抵抗は常時電流を流すため、半導体集積回路装置の消費電力が多くなる。しかし、本実施形態の上限，下限設定回路４８ａ，４８ｂは、各第１キャパシタＣ１Ｈ，Ｃ１Ｌをチャージするときだけ電流を消費する、即ち電流を間欠的に流すため、その分平均消費電力が分圧抵抗を用いる場合に比べて少ない。
【０１０４】
電位検出回路４５は、第１，第２クロックＮ１１，Ｎ１２と第１制御電圧ＶPPが入力される。電位検出回路４５は、Ｈレベルの第１クロックＮ１１、Ｌレベルの第２クロックＮ１２に応答して高電位電源Ｖccのレベルを持つ検出信号Ｎ１４を第１，第２比較回路４７ａ，４７ｂへ出力する。電位検出回路４５は、Ｌレベルの第１クロックＮ１１、Ｈレベルの第２クロックＮ１２に応答し、第１制御電圧ＶPPがゲートに印加されたＮチャネルＭＯＳトランジスタＴ１１のしきい値Ｖthだけ第１制御電圧ＶPPから低い検出電位（＝ＶPP−Ｖth）を持つ検出信号Ｎ１４を第１，第２比較回路４７ａ，４７ｂへ出力する。即ち、電位検出回路４５は、第１，第２クロックＮ１１，Ｎ１２（これは分周信号ＣＫ１に対応する）に基づいて、高電位電源Ｖccレベルの検出信号Ｎ１４と、検出電位の検出信号Ｎ１４を交互に出力する。
【０１０５】
活性クロック生成回路４６は、偶数個のインバータ回路を直列接続して構成される。活性クロック生成回路４６は、入力される第２クロックＮ１２を所定時間だけ遅延させ、その遅延信号を活性クロックＮ１３として上限，下限比較回路４７ａ，４７ｂへ出力する。
【０１０６】
上限比較回路４７ａは、Ｈレベルの活性クロックＮ１３に応答して活性化し、検出電位の検出信号Ｎ１４と上限電圧ＶＨを比較し、その比較結果に応じた電位を持つ第１判定信号Ｖhighを出力する。同様に、下限比較回路４７ｂは、Ｈレベルの活性クロックＮ１３に応答して活性化し、検出電位の検出信号Ｎ１４と下限電圧ＶＬを比較し、その比較結果に応じた電位を持つ第２判定信号Ｖlow を出力する。
【０１０７】
尚、活性クロック生成回路４６における所定時間は、第２クロックＮ１２の立ち上がりエッジから検出信号Ｎ１４の電位が高電位電源Ｖccから低下して検出電位になるまでの時間に対応する。即ち、活性クロック生成回路４６は、検出信号Ｎ１４の電位低下して検出電位（＝ＶPP−Ｖth）となるまで、上限，下限比較回路４７ａ，４７ｂの活性化を遅らせる。
【０１０８】
活性クロック生成回路４６は、第２内部クロック信号ＣＫ１２を入力し、そのクロック信号ＣＫ１２に応答して上限比較回路４７ａと下限比較回路４７ｂを活性化させるための活性クロック信号Ｎ１３を生成する。上限比較回路４７ａと下限比較回路４７ｂは、Ｈレベルの活性クロック信号Ｎ１３に応答して活性化し、上記の比較動作を行う。
【０１０９】
上記したレベル検出回路２５の動作を、図７に従って説明する。
今、分周信号ＣＫ１の立ち上がりを受け、第１クロックＮ１１が立ち上がり、第２クロックＮ１２が立ち下がる。
【０１１０】
電位検出回路４５は、第１，第２クロックＮ１１，Ｎ１２の変化を受け、第１制御電圧ＶPPの電位ポテンシャルレベルに比例してＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタで構成されたキャパシタＣｒの容量比によって第１制御電圧ＶPPからＮＭＯＳトランジスタＴ１１のしきい値電圧分だけ低い電位を持つ検出信号Ｎ１３を上限，下限比較回路４７ａ，４７ｂへ出力する。
【０１１１】
上限設定回路４８ａは、第１，第２クロックＮ１１，Ｎ１２を受け、第１，第２キャパシタＣ１Ｈ，Ｃ２Ｈによりチャージ・シェアされた電位を持つ上限電圧ＶＨを出力する。下限設定回路４８ｂは、第１，第２クロックＮ１１，Ｎ１２を受け、第１，第２キャパシタＣ１Ｌ，Ｃ２Ｌによりチャージ・シェアされた電位を持つ下限電圧ＶＬを出力する。
【０１１２】
活性化クロック生成回路４６は、第２クロックＮ１２を受け、所定時間経過後にＨレベルの活性化クロックＮ１３を上限，下限比較回路４７ａ，４７ｂへ出力する。
【０１１３】
上限，下限比較回路４７ａ，４７ｂは、それぞれ活性化クロックＮ１３を受けて活性化し、検出電圧Ｎ１４と上限電圧ＶＨ，下限電圧ＶＬを比較し、その比較結果に基づくレベルを持つ第１，第２判定信号Ｖhigh，Ｖlow を出力する。
【０１１４】
今、図７の時刻ｔ１において、検出電圧Ｎ１４は、上限電圧ＶＨ，下限電圧ＶＬのいずれよりも低い。これにより、上限比較回路４７ａは、ノードＮ１５の電位を下げ、ノードＮ１６の電位をほぼ高電位電源Ｖccレベルとする。このノードＮ１６の電位に基づいて、上限比較回路４７ａは、Ｌレベルの第１判定信号Ｖhighを出力する。上記の比較結果に基づいて、下限比較回路４７ｂは、ノードＮ１７の電位を下げ、ノードＮ１８の電位をほぼ高電位電源Ｖccレベルとする。このノードＮ１７の電位に基づいて、下限比較回路４７ｂは、Ｈレベルの第２判定信号Ｖlow を出力する。
【０１１５】
次に、分周器２４の構成と動作を説明する。
図８は、分周器２４のブロック回路図を示す。
分周器２４は、カウンタ回路２７、ポインタ回路２８、ポインタ制御回路２９を備える。
【０１１６】
図９は、ポインタ制御回路２９の回路図を示す。図１０は、ポインタ制御回路２９の動作波形図を示す。
ポインタ制御回路２９は、第１，第２制御回路５１ａ，５１ｂを備える。第１制御回路５１ａは、２つのラッチ回路５２ａ，５３ａを含んで構成される。第１制御回路５１ａは、第１，第２ラッチ回路５２ａ，５３ａにより、図１０に示すように、第１判定信号Ｖhighのパルスが２回以上連続して入力されると、その２回目以降のパルスに同期したパルスの左シフト信号ＳＬを出力する。詳述すると、第１ラッチ回路５２ａは、第１判定信号Ｖhighの１つ目のパルスに応答してこれをラッチし、そのラッチ信号を第２ラッチ回路５３ａに出力する。そして、第１判定信号Ｖhighの連続して２つめのパルスが入力されると、これを第２ラッチ回路５３ａがラッチし、そのラッチ信号を出力する。これにより、第１制御回路５１ａは、第２ラッチ回路５３ａのラッチ信号と第１判定信号Ｖhighにより、その第１判定信号Ｖhighと同じパルス幅を持つ左シフト信号ＳＬを出力する。
【０１１７】
第１，第２ラッチ回路５２ａ，５３ａは、第２判定信号Ｖlow のパルスが入力されると、そのパルスに応答してリセットする。これにより、第１制御回路５１ａは、次に入力される第１判定信号Ｖhighのパルスを１つ目として扱う。
【０１１８】
第２制御回路５１ｂは、第１制御回路５１ａと同様に動作する。即ち、第２制御回路５１ｂは、２つのラッチ回路５２ｂ，５３ｂを含んで構成され、それらラッチ回路５２ｂ，５３ｂにより、図１０に示すように、第２判定信号Ｖlow のパルスが２回以上連続して入力されると、その２回目以降のパルスに同期したパルスの右シフト信号ＳＲを出力する。
【０１１９】
図８に示すように、ポインタ回路２８は、カウンタ回路２７のビット数に対応する数のレジスタ５５ａ〜５５ｇを備えている。各レジスタ５５ａ〜５５ｇは、図１１に示すように、同じ回路構成を持つ。尚、図１１には、３ビット分のポインタの回路図を示してある。
【０１２０】
各レジスタ５５ａ〜５５ｇは、１ビットのデータをそれぞれ記憶する。各レジスタ５５ａ〜５５ｇは、入力されるシフト信号ＳＲ，ＳＬに応答し、そのレジスタより上位ビットのレジスタの記憶データと、下位ビットのレジスタの記憶データに基づいて、記憶したデータを「０」から「１」へ、又は「１」から「０」へ変更する。各レジスタ５５ａ〜５５ｇは、記憶したデータに対応するレベルを持つ信号ＰｎＡ（ｎはビット数ー１）をカウンタ回路２７へ出力する。
【０１２１】
図８に示すように、カウンタ回路２７はバイナリカウンタ方式のカウンタである。今、ビット数が７の場合について説明すると、カウンタ回路２７は、７個のカウンタ５６ａ〜５６ｇ、インバータ回路５７、ナンド回路５８を備える。各カウンタ５６ａ〜５６ｇは、１ビットのカウンタであり、図１２のように構成されている。尚、図１２には、３ビット分のカウンタ５６ａ〜５６ｃのみを示してある。
【０１２２】
最下位ビットのカウンタ５６ａには、発振信号ＣＬＫと、その発振信号ＣＬＫがインバータ回路５７により反転された信号ＣＬＫｘが入力される。そのカウンタ５６ａは、発振信号ＣＬＫ，ＣＬＫｘをカウントし、そのカウント結果に基づく信号Ｃ０を上位ビットのカウンタ５６ｂに出力する。２ビット目以降のカウンタ５６ｂ〜５６ｆは、下位ビット側のカウンタ５６ａ〜５６ｅから入力される信号Ｃ０〜Ｃ４をカウントし、そのカウント結果に基づく信号Ｃ１〜Ｃ５を、上位ビットのカウンタ５６ｃ〜５６ｇへ出力する。そして、最上位ビットのカウンタ５６ｇは、下位ビットのカウンタ５６ｆから入力される信号Ｃ５をカウントし、そのカウント結果に基づく信号Ｃ６を生成する。
【０１２３】
各カウンタ５６ａ〜５６ｇには、ポインタ回路２８の各レジスタ５５ａ〜５５ｇからの分周制御信号Ｐ０Ａ〜Ｐ６Ａがそれぞれ入力される。各カウンタ５６ａ〜５６ｇは、Ｈレベルの分周制御信号Ｐ０Ａ〜Ｐ６Ａに応答してパルスの信号Ｃ０〜Ｃ６を、Ｌレベルの分周制御信号Ｐ０Ａ〜Ｐ６Ａに応答してＨレベルの信号Ｃ０〜Ｃ６をナンド回路５８へ出力する。ナンド回路５８は、各カウンタ５６ａ〜５６ｇから入力される信号Ｃ０〜Ｃ６を否定論理積演算し、その演算結果を分周信号ＣＫ１として出力する。
【０１２４】
図１３は、カウンタ回路２７とポインタ回路２８の動作波形図を示す。
今、ポインタ回路２８の各レジスタ５５ａ〜５５ｇは、それぞれ記憶されたデータに基づいて、Ｌレベルの分周制御信号Ｐ６Ａ，Ｐ５Ａ、Ｈレベルの分周制御信号Ｐ４Ａ〜Ｐ０Ａを出力する。カウンタ回路２７は、発振信号ＣＬＫのパルスサイクル毎に上位ビットのカウンタ５６ａ〜５６ｇへカウントアップする。これにより、各カウンタ５６ａ〜５６ｇは、そのビット位置に応じて発振信号ＣＬＫを分周した信号Ｃ６〜Ｃ０を生成する。例えば、１ビット目のカウンタ５６ａは、発振信号ＣＬＫを２分周（＝２n ：ｎはビット位置）したパルス信号Ｃ０を出力する。尚、図１３には、４ビット目から６ビット目のカウンタ５６ｄ〜５６ｆにて生成される信号Ｃ３〜Ｃ５と、４ビット目から７ビット目のカウンタ５６ｄ〜５６ｇの出力信号Ｄ３〜Ｄ６を示してある。
【０１２５】
各カウンタ５６ｄ〜５６ｇは、それぞれそのビット位置に応じた信号と、１ビット上位側のカウンタに入力される信号に基づいて、出力信号Ｄ３〜Ｄ６を出力する。例えば、６ビット目のカウンタ５６ｆには、ビット位置に対応する分周制御信号Ｐ５Ａと、１ビット上位側の分周制御信号Ｐ６が入力される。両分周制御信号Ｐ６Ａ，Ｐ５Ａは、共にＬレベルであることから、このカウンタ５６ｅは、Ｈレベルの出力信号Ｄ５を出力する。また、例えば、５ビット目のカウンタ５６ｄは、入力されるＨレベルの分周制御信号Ｐ４ＡとＬレベルの分周制御信号Ｐ５Ａに基づいて、そのビット位置に応じた周期を持つパルスの出力信号Ｄ４を出力する。更にまた、例えば、４ビット目のカウンタ５６ｄは、入力されるＨレベルの分周制御信号Ｐ４Ａ，Ｐ３Ａに基づいて、Ｈレベルの出力信号Ｄ３を出力する。
【０１２６】
そして、カウンタ回路２７は、ナンド回路５８にて各カウンタ５６ａ〜５６ｇの出力信号Ｄ０〜Ｄ６を否定論理積演算し、その演算結果に基づく分周信号ＣＫ１を出力する。上記例の場合、カウンタ２７は、５ビット目のカウンタ５６ｄにて生成されるパルス信号Ｃ４と同じ周期を持つ分周信号ＣＫ１を出力する。このカウンタ５６ｄは、５ビット目、即ち発振信号ＣＬＫを３２分周（＝２5 ）したパルス信号Ｃ４を出力する。従って、カウンタ回路２７は、ポインタ回路２８から入力される分周制御信号ＰｎＡ（Ｐ６Ａ〜Ｐ０Ａ）に基づいて、発振信号ＣＬＫを３２分周した分周信号ＣＫ１を出力する。
【０１２７】
次に、ポインタ回路２８には、図８のポインタ制御回路２９から左シフト信号ＳＬが入力される。ポインタ回路２８を構成する６ビット目のレジスタ５５ｆは、この左シフト信号ＳＬに応答してＨレベルの分周制御信号Ｐ５Ａをカウンタ回路２７に出力する。カウンタ回路２７を構成する６ビット目のカウンタ５６ｆは、このＨレベルの分周制御信号Ｐ５Ａに基づいてパルス信号Ｄ５を出力する。一方、５ビット目のカウンタ５６ｅは、Ｈレベルの分周制御信号Ｐ５Ａに基づいてパルス信号Ｄ４を停止する。この結果、カウンタ回路２７は、６ビット目のカウンタ５６ｆにより発振信号ＣＬＫを６４分周（＝２6 ）した分周信号ＣＫ１を出力する。
【０１２８】
次に、ポインタ回路２８には、図８のポインタ制御回路２９から右シフト信号ＳＲが入力される。ポインタ回路２８を構成する６ビット目のレジスタ５５ｆは、この左シフト信号ＳＬに応答してＬレベルの分周制御信号Ｐ５Ａをカウンタ回路２７に出力する。カウンタ回路２７を構成する６ビット目のカウンタ５６ｆは、このＬレベルの分周制御信号Ｐ５Ａに基づいてパルス信号Ｄ５を停止する。更に、５ビット目のカウンタ５６ｅは、Ｌレベルの分周制御信号Ｐ５Ａに基づいてパルス信号Ｄ４を出力する。この結果、カウンタ回路２７は、５ビット目のカウンタ５６ｅにより発振信号ＣＬＫを３２分周（＝２5 ）した分周信号ＣＫ１を出力する。
【０１２９】
更に次に、ポインタ回路２８には、図８のポインタ制御回路２９から右シフト信号ＳＲが入力される。ポインタ回路２８を構成する５ビット目のレジスタ５５ｅは、この左シフト信号ＳＬに応答してＬレベルの分周制御信号Ｐ４Ａをカウンタ回路２７に出力する。カウンタ回路２７を構成する５ビット目のカウンタ５６ｅは、このＬレベルの分周制御信号Ｐ４Ａに基づいてパルス信号Ｄ４を停止する。更に、４ビット目のカウンタ５６ｄは、Ｌレベルの分周制御信号Ｐ４Ａに基づいてパルス信号Ｄ３を出力する。この結果、カウンタ回路２７は、４ビット目のカウンタ５６ｄにより発振信号ＣＬＫを１６分周（＝２4 ）した分周信号ＣＫ１を出力する。
【０１３０】
このようにして、ポインタ回路２８は、左，右シフト信号ＳＬ，ＳＲに応答して出力するＨレベルの信号の数を変更する。そして、カウンタ回路２７は、ポインタ回路２８の分周制御信号Ｐ６Ａ〜Ｐ０Ａに応答し、Ｈレベルの出力信号のビット位置に応じて発振信号ＣＬＫを分周した分周信号ＣＫ１を出力する。
【０１３１】
次に、発振器２３の構成と動作を説明する。
図１４は、発振器２３のブロック回路図を示す。
発振器２３は、ポインタ制御回路３１、ポインタ３２、オシレータ３３を備える。
【０１３２】
ポインタ制御回路３１には、各電圧制御回路２２ａ，２２ｂ，２２ｃにそれぞれ含まれるポインタ２８の分周制御信号ＰｎＡ，ＰｎＢ，ＰｎＣ（ｎはポインタ２８のビット数）が入力される。また、発振器２３には、発振信号ＣＬＫが入力される。
【０１３３】
図１５は、ポインタ制御回路３１の回路図を示す。
ポインタ制御回路３１は、ナンド回路６１〜６５、ノア回路６６、インバータ回路６７を備える。ナンド回路６１には、各分周制御信号ＰｎＡ〜ＰｎＣの２ビット目の信号、即ち分周制御信号Ｐ１Ａ，Ｐ１Ｂ，Ｐ１Ｃが入力される。ナンド回路６２には、各分周制御信号ＰｎＡ〜ＰｎＣの３ビット目の信号、即ち分周制御信号Ｐ２Ａ，Ｐ２Ｂ，Ｐ２Ｃが入力される。ナンド回路６３には、各分周制御信号ＰｎＡ〜ＰｎＣの４ビット目の信号、即ち分周制御信号Ｐ３Ａ，Ｐ３Ｂ，Ｐ３Ｃが入力される。
【０１３４】
ナンド回路６１の出力端子はナンド回路６４の入力端子に接続され、そのナンド回路６４には発振信号ＣＬＫが入力される。そして、ナンド回路６４は、それら信号に基づいてアップ制御信号ＵＰを出力する。ナンド回路６１は、各分周制御信号Ｐ１Ａ〜Ｐ１Ｃが全てＨレベルの場合にＬレベルの信号を出力する。ナンド回路６４は、ナンド回路６１の出力信号に基づいて、Ｈレベルのアップ信号ＵＰを出力する。
【０１３５】
一方、ナンド回路６１は、各分周制御信号Ｐ１Ａ〜Ｐ１Ｃのうちの少なくとも１つがＬレベルの場合にＨレベルの信号を出力する。従って、ナンド回路６４は、このナンド回路６１の出力信号に基づいて、発振信号ＣＬＫと同じ周期を持つアップ制御信号ＵＰとして出力する。
【０１３６】
各ナンド回路６１〜６３の出力端子はノア回路６６の入力端子に接続され、そのノア回路６６の出力端子はナンド回路６５の入力端子に接続される。そのナンド回路６５には発振信号ＣＬＫが入力され、出力端子はインバータ回路６７の入力端子に接続される。そして、インバータ回路６７はダウン制御信号ＤＮを出力する。
【０１３７】
ノア回路６６は、各ナンド回路６１〜６３のうちの少なくとも１つがＨレベルの信号を出力する場合に、Ｌレベルの信号を出力する。このＬレベルの信号に基づいて、ナンド回路６５はＨレベルの信号を出力する。これにより、インバータ回路６７は、Ｌレベルのダウン制御信号ＤＮを出力する。
【０１３８】
一方、ノア６６は、各ナンド６１〜６３の全てがＬレベルの信号を出力する場合に、Ｈレベルの信号を出力する。このＨレベルの信号に基づいて、ナンド回路６５は、発振信号ＣＬＫと同じ周期を持つ信号を出力する。これにより、インバータ回路６７は、発振信号ＣＬＫと逆相パルス信号のダウン制御信号ＤＮを出力する。
【０１３９】
図１４に示すように、ポインタ回路３２は、分周器２４に含まれるポインタ回路２８（図８，１１参照）と同様に構成されている。即ち、ポインタ回路３２は、複数のレジスタ６９ａ〜６９ｇを備えている。このレジスタ６９ａ〜６９ｇの数は、オシレータ３３の電流制御回路３４の構成に従って設定されている。尚、本実施形態では、ポインタ回路３２は、７個のレジスタ６９ａ〜６９ｇを備えている。１ビット目（第０ビット）〜６ビット目（第５ビット）のレジスタ６９ａ〜６９ｆは、発振制御信号ＣＣ０〜ＣＣ５を、上位ビット側のレジスタ６９ｂ〜６９ｇへ出力する。また、第１ビット〜第５ビット位置のレジスタ６９ｂ〜６９ｆから発振制御信号ＣＣ１〜ＣＣ５が電流制御回路３４に出力される。
【０１４０】
図１６は、オシレータ３３の回路図を示す。
オシレータ３３は、電流制御回路３４、リングオシレータ３５、インバータ回路９１，９２を備える。
【０１４１】
電流制御回路３４は、抵抗Ｒ１〜Ｒ６、ＰＭＯＳトランジスタＴＰ１〜ＴＰ６、ＮＭＯＳトランジスタＴＮ１〜ＴＮ６、スイッチ素子としてのＮＭＯＳトランジスタＴＮ１１〜ＴＮ１５を備える。
【０１４２】
ＰＭＯＳトランジスタＴＰ１のソースは高電位電源Ｖccに接続され、ＮＭＯＳトランジスタＴＮ１のソースは低電位電源Ｖssに接続されている。両トランジスタＴＰ１，ＴＮ１のドレイン間には、抵抗Ｒ１〜Ｒ６が直列接続されている。各抵抗Ｒ１〜Ｒ６間のノードＮ２１〜Ｎ２５にはＮＭＯＳトランジスタＴＮ１１〜ＴＮ１５のドレインがそれぞれ接続され、抵抗Ｒ６とＮＭＯＳトランジスタＴＮ１の間のノードＮ２６の間には、ＮＭＯＳトランジスタＴＮ１１〜ＴＮ１５のソースが接続される。各ＮＭＯＳトランジスタＴＮ１１〜ＴＮ１５のゲートには、発振制御信号ＣＣ５〜ＣＣ１が入力される。
【０１４３】
ＮＭＯＳトランジスタＴＮ１１〜ＴＮ１５は、発振制御信号ＣＣ５〜ＣＣ１に応答してオン／オフする。オンしたＮＭＯＳトランジスタＴＮ１１〜ＴＮ１５は、ソースとドレインが接続されたノード間を短絡する。従って、発振制御信号ＣＣ５〜ＣＣ１により、ＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴＮ１のドレイン間の抵抗値が変更される。
【０１４４】
ＰＭＯＳトランジスタＴＰ１のゲートは該トランジスタＴＰ１のドレインと、ＰＭＯＳトランジスタＴＰ２〜ＴＰ６のゲートに接続される。これにより、ＰＭＯＳトランジスタＴＰ１〜ＴＰ６はカレントミラー回路を構成する。ＮＭＯＳトランジスタＴＮ１のゲートは該トランジスタＴＮ１のドレインと、ＮＭＯＳトランジスタＴＮ２〜ＴＮ６のゲートに接続される。これにより、ＮＭＯＳトランジスタＴＮ１〜ＴＮ６はカレントミラー回路を構成する。
【０１４５】
各ＰＭＯＳトランジスタＴＰ２〜ＴＰ６は、ソースが高電位電源Ｖccに接続され、ドレインがリングオシレータ３５に接続される。各ＮＭＯＳトランジスタＴＮ２〜ＴＮ６は、ソースが低電位電源Ｖssに接続され、ドレインがリングオシレータ３５に接続される。
【０１４６】
このように構成された電流制御回路３４は、発振制御信号ＣＣ５〜ＣＣ１に応じた電流量をリングオシレータ３５に供給する。即ち、電流制御回路３４は、発振制御信号ＣＣ５〜ＣＣ１により変更される抵抗値に応じた電流をＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴＮ１に流す。そして、ＰＭＯＳトランジスタＴＰ２〜ＴＰ６，ＮＭＯＳトランジスタＴＮ２〜ＴＮ６には、それぞれＰＭＯＳトランジスタＴＰ１，ＮＭＯＳトランジスタＴＮ１と同じ量の電流が流れ、その電流がリングオシレータ３５に駆動電流として供給される。
【０１４７】
リングオシレータ３５は、リング状に接続された奇数個（５個）のインバータ回路７１〜７５にて構成される。各インバータ回路７１〜７５は、電流制御回路３４のＰＭＯＳトランジスタＴＰ２〜ＴＰ６とＮＭＯＳトランジスタＴＮ２〜ＴＮ６の間に接続される。
【０１４８】
各インバータ回路７１〜７５は、電流制御回路３４から供給される駆動電流の電流量に応じた速度で動作する。これにより、リングオシレータ３５は、駆動電流の電流量に応じた周波数を持つ発振信号を出力する。インバータ回路３６，３７は、リングオシレータ３５の出力信号を矩形波に波形整形し、その整形後の信号を発振信号ＣＬＫとして出力する。
【０１４９】
図１７は、発振器２３の動作波形図を示す。
今、第１電圧制御回路２２ａのポインタ２８は、Ｌレベルの分周制御信号Ｐ１Ａ，Ｅレベルの分周制御信号Ｐ２Ａ，Ｐ３Ａを、第２，第３電圧制御回路２２ｂ，２２ｃのポインタ２８は、Ｌレベルの分周制御信号Ｐ１Ｂ〜Ｐ３Ｂ，Ｐ１Ｃ〜Ｐ３Ｃを出力している。そして、発振器２３のポインタ３２は、Ｈレベルの発振制御信号ＣＣ１，ＣＣ２、Ｌレベルの発振制御信号ＣＣ３を出力している。尚、図示されていないが、制御信号Ｃ４，Ｃ５はＬレベルである。これにより、図１６のＮＭＯＳトランジスタＮＴ１４，ＴＮ１５がオンする。この結果、電流制御回路３４は、抵抗Ｒ１〜Ｒ４の合成抵抗値に応じた電流量の駆動電流をリングオシレータ３５に供給する。
【０１５０】
時刻ｔ１において、第１電圧制御回路２２ａのポインタ２８がＨレベルの分周制御信号Ｐ１Ａを出力する。これにより、ポインタ２８の分周制御信号ＰｎＡ（図１７においてＰ１Ａ〜Ｐ３Ａ）が全てＨレベルとなる。これに応答して、ポインタ制御回路３１は、パルスのアップ制御信号ＵＰを出力する。ポインタ回路３２は、アップ制御信号ＵＰに応答してＨレベルの発振制御信号ＣＣ３を出力する。これにより、図１６のＮＭＯＳトランジスタＴＮ１３がオンする。その結果、電流制御回路３４は、抵抗Ｒ１〜Ｒ３の合成抵抗値に応じた電流量の駆動電流をリングオシレータ３５に供給する。このときの合成抵抗値は、上記よりも小さくなることから、リングオシレータ３５に供給される駆動電流の値は大きくなる。従って、リングオシレータ３５は発振信号ＣＬＫの周波数を高く（周期を短く）する。
【０１５１】
次に、第１電圧制御回路２２ａのポインタ２８は、時刻ｔ２においてＬレベルの分周制御信号Ｐ１Ａを、時刻ｔ３においてＬレベルの分周制御信号Ｐ２Ａを出力する。更に、時刻ｔ４において、第１電圧制御回路２２ａのポインタ２８は、Ｌレベルの分周制御信号Ｐ３Ａを出力する。これにより、各電圧制御回路２２ａ〜２２ｃのポインタ２８の分周制御信号ＰｎＡ〜ＰｎＣが全てＬレベルとなる。これに応答して、ポインタ制御回路３１は、パルスのダウン制御信号ＤＮを出力する。ポインタ回路３２は、ダウン制御信号ＤＮに応答してＬレベルの発振制御信号ＣＣ３を出力する。これにより、図１６のＮＭＯＳトランジスタＴＮ１３がオフする。その結果、電流制御回路３４は、抵抗Ｒ１〜Ｒ４の合成抵抗値に応じた駆動電流をリングオシレータ３５に供給する。これにより、リングオシレータ３５は、発振信号ＣＬＫの周波数を低く（周期を長く）する。
【０１５２】
このようにして、発振器２３は、各電圧制御回路２２ａ〜２２ｃのポインタ２８から出力される分周制御信号ＰｎＡ〜ＰｎＣに基づく周波数を持つ発振信号ＣＬＫを出力する。
【０１５３】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）内部電圧生成回路の各電圧制御回路２２ａ〜２２ｃは、それぞれ分周器２４、レベル検出回路２５、電荷供給回路２６を備える。分周器２４は、発振信号ＣＬＫを分周した分周信号ＣＫ１を生成する。レベル検出回路２５は、分周信号ＣＫ１に基づいて活性化／非活性化し、活性化時に各制御電圧ＶPP，ＶBB，ＶPRのレベルを検出し、その検出結果に基づく判定信号Ｖhigh，Ｖlow を出力する。電荷供給回路２６は、第２判定信号Ｖlow に基づいて電荷の供給動作を行い、その動作により制御電圧ＶPP，ＶBB，ＶPRを生成する。その結果、各レベル検出回路２５は、分周信号ＣＫ１に応答して間欠的に動作するため、その分消費消費電力を少なくすることができる。
【０１５４】
（２）各電圧制御回路２２ａ〜２２ｃのレベル検出回路２５は、各制御電圧ＶPP，ＶBB，ＶPRが所定範囲の電圧よりも高いときに第１判定信号Ｖhighを、各制御電圧ＶPP，ＶBB，ＶPRが所定範囲の電圧よりも低いときに第２判定信号Ｖlow を出力する。そして、第１，第３電圧制御回路２２ａ，２２ｃの電荷供給回路２６は、第２判定信号Ｖlow に基づいて動作する。その結果、電荷供給回路２６は、第１制御電圧ＶPPが所定範囲よりも低いときのみ動作するため、その分消費電力を少なくすることができる。また、０Ｖより低い制御電圧ＶBBを生成する電圧制御回路２２ｂの電荷供給回路２６は第１判定信号Ｖhighに基づいて動作する。
その結果、電圧制御回路２２ｂの電荷供給回路２６は、第２制御電圧ＶBBが所定範囲よりも高いときのみ動作するため、その分消費電力を少なくすることができる。
【０１５５】
（３）第１，第３電圧制御回路２２ａ，２２ｃの分周器２４は、第１判定信号Ｖhighに基づいて発振信号ＣＬＫを分周するの分周比を増加させ、第２判定信号Ｖhighに基づいて発振信号ＣＬＫを分周する分周比を減少させる。第２電圧制御回路２２ｂの分周器２４は、第１判定信号Ｖhighに基づいて分周比を減少させ、第２判定信号Ｖlow に基づいて分周比を増加させる。これにより、各分周器２４から出力される分周信号ＣＫ１の周波数は、各制御対象１１〜１３における電荷のリーク量（自然漏れ電流量）に対応したものになる。その結果、レベル検出回路２５は、各制御対象１１〜１３における電荷のリーク量に応じた周期で間欠動作するため、消費電力を少なくすることができる。
【０１５６】
（４）発振器２３は、各電圧制御回路２２ａ〜２２ｃに備えられる分周器２４の分周比に基づいて、複数の分周器２４のうちの少なくとも１つの分周器２４の分周比が１以下の場合に発振信号ＣＬＫの周波数を高くし、全ての分周器２４の分周比が２以上の場合に発振信号ＣＬＫの周波数を低くする。従って、発振器２３は、各制御対象１１〜１３におけるリーク量に対して発振信号ＣＬＫの周波数を最適化する。この結果、本実施形態の内部電圧発生回路２１は、一定周波数の発振信号を出力する発振器を用いる場合に比べて、発振器２３における消費電流量が少なくなり、その分消費電力を少なくすることができる。
【０１５７】
尚、前記実施形態は、以下の態様に変更してもよい。
○上記実施形態では、３つの制御対象１１，１２，１３に対してそれぞれ制御電圧ＶPP，ＶBB，ＶPRを供給する内部電圧発生回路に具体化したが、２つ又は４つ以上の制御対象にそれぞれ制御電圧を供給する内部電圧発生回路に具体化して実施しても良い。
【０１５８】
例えば、制御対象を基板（Ｐ型基板領域）とし、その制御対象に供給する制御電圧を基板バイアス電圧とする。この基板バイアス電圧は、トランジスタのしきい値電圧の変動を小さくしたり、ＰＮ接合容量を少なくしてトランジスタの動作の高速化を図る、等の目的に用いられる負電圧である。
【０１５９】
【発明の効果】
以上詳述したように、本発明によれば、レベル検出回路を分周器から出力される分周信号に基づいて間欠的に動作させることで、消費電力を少なくすることができる。
【０１６０】
また、請求項３，５，７乃至９に記載の発明によれば、分周器の分周比をレベル検出回路から出力される判定信号に基づいて変更することで、レベル検出回路を各制御対象におけるリーク量に応じた周期で動作させることができるため、消費電力を少なくすることができる。
【０１６１】
また、請求項１０乃至１５に記載の発明によれば、発振器にて生成する発振信号の周波数を、各分周器の分周比に応じて変更することで、レベル検出回路を各制御対象におけるリーク量に応じた周期で動作させることができるため、消費電力を少なくすることができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図。
【図２】 一実施形態の内部電圧発生回路のブロック回路図。
【図３】 内部電圧発生回路の動作を示すタイミング図。
【図４】 電荷供給回路の回路図。
【図５】 電荷供給回路の動作を示すタイミング図。
【図６】 レベル検出回路の回路図。
【図７】 レベル検出回路の動作を示すタイミング図。
【図８】 分周器のブロック回路図。
【図９】 ポインタ制御回路の回路図。
【図１０】 ポインタ制御回路の動作を示すタイミング図。
【図１１】 ポインタ回路の回路図。
【図１２】 カウンタ回路の回路図。
【図１３】 カウンタ回路及びポインタ回路の動作を示すタイミング図。
【図１４】 発振器のブロック回路図。
【図１５】 ポインタ制御回路の回路図。
【図１６】 電流制御型オシレータの回路図。
【図１７】 発振器の動作を示すタイミング図。
【図１８】 従来の内部電圧発生回路の回路図。
【符号の説明】
１１〜１３ 第１〜第３制御対象
２１ 内部電圧発生回路
２２ａ〜２２ｃ 第１〜第３電圧制御回路
２３ 発振器（オシレータ）
２４ 分周器
２５ レベル検出回路
２６ 電荷供給回路
２７ カウンタ回路
２８ 分周制御回路としてのポインタ回路
２９ 分周制御回路としてのポインタ制御回路
３１ 発振制御回路としてのポインタ制御回路
３２ 発振制御回路としてのポインタ回路
３３ 電流制御型オシレータ
３４ 電流制御回路
３５ リングオシレータ
ＶPP 第１制御電圧
ＶBB 第２制御電圧
ＶPR 第３制御電圧
Claims (15)
- 電圧の異なる複数の制御電圧を生成する内部電圧生成回路であって、
発振信号を生成する発振器と、
前記発振信号に基づいて複数の制御電圧をそれぞれ生成する複数の電圧制御回路と、を備え、
前記各電圧制御回路は、
前記発振信号を分周した分周信号を生成する分周器と、
前記分周信号に基づいて活性化／非活性化し、活性化時に前記制御電圧のレベルを検出し、その検出結果に応じた判定信号を出力するレベル検出回路と、
前記判定信号に基づいて電荷の供給動作を行い、その動作により前記制御電圧を生成する電荷供給回路と、
を備えたことを特徴とする内部電圧生成回路。 - 請求項１に記載の内部電圧生成回路において、
前記レベル検出回路は、前記制御電圧が所定範囲の電圧か否かを検出し、その検出結果に基づいて前記制御電圧が所定範囲にない場合に前記判定信号を出力することを特徴とする内部電圧生成回路。 - 請求項１に記載の内部電圧生成回路において、
前記分周器は、前記レベル検出回路から出力される判定信号に基づいて、前記発振信号を分周する分周比を変更することを特徴とする内部電圧生成回路。 - 請求項１に記載の内部電圧生成回路において、
前記レベル検出回路は、前記制御電圧が所定範囲の電圧よりも高いときに第１判定信号を、前記制御電圧が所定範囲の電圧よりも低いときに第２判定信号を出力し、
前記電荷供給回路は、前記第２判定信号に基づいて動作することを特徴とする内部電圧生成回路。 - 請求項４に記載の内部電圧生成回路において、
前記分周器は、前記第１判定信号に基づいて前記発振信号を分周する分周比を増加させ、前記第２判定信号に基づいて前記発振信号を分周する分周比を減少させることを特徴とする内部電圧生成回路。 - 請求項１に記載の内部電圧生成回路において、
前記レベル検出回路は、前記制御電圧が所定範囲の電圧よりも高いときに第１判定信号を、前記制御電圧が所定範囲の電圧よりも低いときに第２判定信号を出力し、
前記電荷供給回路は、前記第１判定信号に基づいて動作することを特徴とする内部電圧生成回路。 - 請求項６に記載の内部電圧生成回路において、
前記分周器は、前記第１判定信号に基づいて前記発振信号を分周する分周比を減少させ、前記第２判定信号に基づいて前記発振信号を分周する分周比を増加させることを特徴とする内部電圧生成回路。 - 請求項１乃至７のうちのいずれか１項に記載の内部電圧生成回路において、
前記分周器は、
前記発振信号をカウントし、分周制御信号に基づくビット位置における信号を分周信号として出力するカウンタと、
前記判定信号に基づいて、前記カウンタのビット位置を変更するための前記分周制御信号を出力する分周制御回路と、
を備えたことを特徴とする内部電圧生成回路。 - 請求項８に記載の内部電圧生成回路において、
前記分周制御回路は、
前記判定信号に基づくシフト信号を出力するポインタ制御回路と、
前記カウンタのビット位置のデータを記憶し、前記シフト信号に基づいてデータをシフトし、該データに基づいて前記分周制御信号を出力するポインタと、
を備えたことを特徴とする内部電圧生成回路。 - 請求項１乃至９のうちのいずれか１項に記載の内部電圧生成回路において、
前記発振器は、前記判定信号に基づいて発振信号の周波数を変更することを特徴とする内部電圧生成回路。 - 請求項８又は９に記載の内部電圧生成回路において、
前記発振器は、前記各電圧制御回路の前記分周制御信号に基づいて発振信号の周波数を変更することを特徴とする内部電圧生成回路。 - 請求項１乃至９のうちのいずれか１項に記載の内部電圧生成回路において、
前記発振器は、前記複数の電圧制御回路に備えられる各分周器の分周比に基づいて、複数の分周器のうちの少なくとも１つの分周器の分周比が１以下の場合に発振信号の周波数を高くし、全ての分周器の分周比が２以上の場合に発振信号の周波数を低くすることを特徴とする内部電圧生成回路。 - 請求項１０乃至１２のうちのいずれか１項に記載の内部電圧生成回路において、
前記発振器は、
前記発振信号を生成するオシレータと、
前記各分周器の分周比に基づいて前記オシレータの発振周期を制御する発振制御信号を出力する発振制御回路と、
を備えたことを特徴とする内部電圧生成回路。 - 請求項１３に記載の内部電圧生成回路において、
前記発振制御回路は、
前記各電圧制御回路の分周器における分周比に基づく信号が入力され、各信号に基づいて、複数の分周器のうちの少なくとも１つの分周器の分周比が１以下の場合にアップ制御信号を出力し、前記全ての分周器の分周比が２以上の場合にダウン制御信号を出力するポインタ制御回路と、
前記発振信号の発振周期のためのデータを記憶し、前記アップ制御信号，ダウン制御信号に基づいて前記データをシフトし、該データに基づいて前記発振制御信号を出力するポインタと、
を備えたことを特徴とする内部電圧生成回路。 - 請求項１３又は１４に記載の内部電圧生成回路において、
前記オシレータは電流制御型オシレータであり、
前記発振信号を生成するリングオシレータと、
前記発振制御信号に基づいて、前記リングオシレータに供給する駆動電流の電流量を制御する電流制御回路と、
を備えたことを特徴とする内部電圧生成回路。
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