JP4015900B2 - チップ抵抗体を内蔵した多層プリント配線板の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、チップ抵抗体を内蔵したプリント配線板に関する。
【０００２】
【従来の技術】
最近では、軽薄短小化が進み、特にモバイル製品（携帯電話）などは、小さいスペースに大容量を備えた部品を搭載することで高多層基板を使用するケースが増えている。表面実装部品等で小型なものは、プリント基板の内層にスペースがあいていることもあり、部品を内蔵し、表面実装スペースを上げるケースも多くなっている。
【０００３】
一般に、プリント配線板にチップ抵抗体を内蔵させる場合、コア基板にチップ抵抗体を実装後、絶縁層を積層するが、その際、積層時のプレスの圧力により、チップ抵抗体が割れてしまうため、予め絶縁層に実装されたチップ抵抗体と同等かあるいは少し大きめの開口部を設けてから積層されることが多かった。
【０００４】
しかし、チップ抵抗体は、例えば、ＲＣ１００５の場合は、１mm×０．５mmの小サイズなため、予め絶縁層に上記の如き開口部を設けていても、積層時にチップ抵抗体を実装したコア基板とその上に積層する絶縁層との間で生じるズレにより、結果的にチップ抵抗体が割れてしまうことがあった。
【０００５】
特に、従来チップ抵抗体は、その支持体部をランド側にしてコア基板に実装されていたため、その抵抗体部は積層される絶縁層側に配置される結果、上記の如きズレが生じると当該抵抗体部がガラス基材などの無機物で保護されて数十ミクロンの凸部があることとも相俟って、積層の際のプレスの圧力により割れが生じてしまうのが実状であった。
【０００６】
また、かなり古くから抵抗体素子をスクリーン印刷等で形成し、硬化することでプリント配線板に内蔵するケースが多かったが、抵抗値のバラツキやペーストの硬化後のトリミング等に手間がかかるため、ある程度抵抗値のバラツキを見込める製品にしか使用されず、最近では、チップ抵抗体がサイズも小さく、抵抗値も安定し、値段も安いことから、次第に抵抗体素子を印刷等で形成し、硬化後トリミングをして調整する抵抗体素子が時代のニーズに合わなくなってきている。
【０００７】
【発明が解決しようとする課題】
本発明は、上記記載の問題点に鑑みなされたもので、チップ抵抗体を割ることなく内蔵することができる多層プリント配線板の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、支持体部とその片面に取り付けられた抵抗体部とを備えたチップ抵抗体を、その抵抗体部をランド側にしてコア基板に実装した後、絶縁層及び導体層をプレス積層することを特徴とするチップ抵抗体を内蔵した多層プリント配線板の製造方法により上記目的を達成したものである。
【０００９】
本発明方法において、コア基板のランド間のＺ軸方向に空間を設けてチップ抵抗体を実装すれば、当該空間に抵抗体部が収容された状態となる結果、実装されたチップ抵抗体上に絶縁層を積層する際のプレスの圧力による割れの発生をより防止することができる点で有利である。
【００１０】
また、当該Ｚ軸方向の空間は、コア基板の導体回路の金属めっき厚で調整するのが、通常の工程で容易に、しかも微細な厚みの調整が可能な点で有利である。
【００１１】
【発明の実施の形態】
本発明の実施の形態を図１及び図２を用いて説明する。
【００１２】
図１はチップ抵抗体の実装構造を説明する断面図で、（ａ）は従来の実装構造、（ｂ）は本発明における実装構造を示している。
チップ抵抗体４は、セラミックス基材等からなる支持体部４１、当該支持体部４１上に離間して形成された導体４２、当該離間した導体４２の間を接続するように形成された抵抗体部４３、当該抵抗体部４３を保護するための保護層４４、側面に形成された側面電極４５からなり、通常は図１（ａ）に示すように支持体部４１を抵抗体部４３の下側、すなわちランド側にして、コア基板１の実装ランド２と側面電極４５とはんだ、導電性ペースト等の接続部材３で接続し、当該チップ抵抗体４を実装していた。
【００１３】
本発明においては、図１（ｂ）に示すように、チップ抵抗体４を通常の実装構造とは逆に、すなわち、支持体部４１を上側に位置せしめると共に、抵抗体部４３をランド側にしてコア基板１に実装する。
【００１４】
図２は本発明方法の工程を示す断面説明図である。
まず、図２（ａ）に示すようにコア基板１に実装ランド２を含めた回路形成をエッチングにて行い、実装ランド２以外は、チップ抵抗体４を実装する際の接続部材（はんだ等）３が付着しないように予め保護膜５を形成する。次いで、チップ抵抗体４を前記の如く、その抵抗体部４３をランド側にしてコア基板１の両面に実装する。この実装に際しては、抵抗体部４３が支持体部４１から２０〜３０μｍ程度突出しているため、実装時当該抵抗体部４３を非接触状態に収容し得る空間を、予めコア基板１の実装ランド２間に設け、当該実装ランド２間に導体４２を備えた支持体部４１を横架することにより、当該空間に抵抗体部４３を非接触状態に収容せしめて実装するのが望ましい。尚、この空間の高さは、接着部材３のはんだや導電性接着剤の塗布量によって調整することもできるが、コア基材１を形成するときの銅めっき処理で実装ランド２の高さ（厚み）を調整するのが、通常の工程で容易に、かつより微細な厚みの調整が可能で望ましい。
【００１５】
次に、図２（ｂ）に示すようにチップ抵抗体を実装したコア基板１の上下に絶縁層７及び導体層（銅箔）８をプレス積層し、図２（ｃ）に示すようなチップ抵抗体を内蔵した多層プリント配線板を得る。
【００１６】
尚、回路形成はサブトラクティブ法あるいはアディティブ法の如何を問わず、また表裏の接続及び層間の接続は貫通スルーホールあるいはブラインドバイアホールによるめっきの接続や導電性ペーストによる接続等の如何を問わない。
【００１７】
【実施例】
以下実施例、比較例及び試験例を挙げて本発明を更に説明する。
【００１８】
実施例１
両面銅張積層板にサブトラクティブ法により回路形成を施すと共に、実装ランド間に適宜高さの空間を設け、チップ抵抗体ＲＣ１００５を当該両面銅張積層板に、はんだを介してその抵抗体部を実装ランド間の空間に非接触状態に収容せしめて実装し、リフローにて固定し、その上下に２００μｍのプリプレグを２枚重ね、さらに１８μｍの銅箔を重ねてから２、３、４MPaのプレス圧力で積層してチップ抵抗体を内蔵した多層プリント配線板を得た。
【００１９】
比較例１
チップ抵抗体ＲＣ１００５を、その支持体部をランド側にして実装した以外は実施例１と同様にしてチップ抵抗体を内蔵した多層プリント配線板を得た。
【００２０】
試験例１
実施例１及び比較例１で得た各プリント配線板に、ドリル加工にて貫通穴を形成し、パネルめっきにてスルーホールを含む全面に銅めっきを施し、写真法にて回路形成を行い、内蔵されたチップ抵抗体の検査用端子を形成した。この検査用端子を用いて、実装前の抵抗値を実装後の抵抗値と比較し良品の判定とし、さらに基板を断面カットし、前記測定結果と比べて、チップ抵抗体が割れているかどうかの確認を行った。尚、サンプル数はそれぞれ１００チップとした。その結果は表１の通りであった。
【００２１】
【表１】

【００２２】
【発明の効果】
本発明によれば、チップ抵抗体がその抵抗体部をランド側にして実装されているので、積層プレスの圧力の影響を直接受けず、特に実装ランド間の空間に抵抗体部を非接触状態に実装すれば、抵抗体部の凸部が当該空間で保護されるためどこからも圧力を受けることがなくなる結果、チップ抵抗体が割れることなく内蔵せしめられた多層プリント配線板を効率良く製造することができる。
【図面の簡単な説明】
【図１】（ａ）は従来方法によりコア基板にチップ抵抗体を実装した状態を示す断面説明図、（ｂ）は本発明方法によりコア基板にチップ抵抗体を実装した状態を示す断面説明図。
【図２】本発明方法の工程を示す断面説明図。
【符号の説明】
１：コア基板
２：実装ランド
３：接続部材
４：チップ抵抗体
４１：支持体部
４３：抵抗体部
５：保護膜
６：絶縁層
７：銅箔

Claims (3)

1. 支持体部とその片面に取り付けられた抵抗体部とを備えたチップ抵抗体を、その抵抗体部をランド側にしてコア基板に実装した後、絶縁層及び導体層をプレス積層することを特徴とするチップ抵抗体を内蔵した多層プリント配線板の製造方法。
2. コア基板のランド間の空間に抵抗体部を非接触状態に収容せしめてチップ抵抗体を実装することを特徴とする請求項１記載のチップ抵抗体を内蔵した多層プリント配線板の製造方法。
3. ランド間の空間の高さを、コア基板の導体回路の金属めっき厚で調整することを特徴とする請求項２記載のチップ抵抗体を内蔵した多層プリント配線板の製造方法。

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