JP4006990B2 - 薄膜トランジスタの製造方法,液晶表示装置の製造方法,エレクトロルミネッセンス表示装置の製造方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims description 441
- 238000004519 manufacturing process Methods 0.000 title claims description 101
- 238000005401 electroluminescence Methods 0.000 title claims description 22
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 21
- 239000010408 film Substances 0.000 claims description 305
- 239000004065 semiconductor Substances 0.000 claims description 177
- 239000000758 substrate Substances 0.000 claims description 123
- 238000000137 annealing Methods 0.000 claims description 89
- 238000000034 method Methods 0.000 claims description 77
- 239000001257 hydrogen Substances 0.000 claims description 75
- 229910052739 hydrogen Inorganic materials 0.000 claims description 75
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 70
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 55
- 230000008569 process Effects 0.000 claims description 44
- 239000012298 atmosphere Substances 0.000 claims description 38
- 238000003795 desorption Methods 0.000 claims description 37
- 239000011521 glass Substances 0.000 claims description 31
- 238000005984 hydrogenation reaction Methods 0.000 claims description 27
- 238000002844 melting Methods 0.000 claims description 27
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 22
- 238000010438 heat treatment Methods 0.000 claims description 20
- 230000002265 prevention Effects 0.000 claims description 19
- 238000005229 chemical vapour deposition Methods 0.000 claims description 16
- 238000004544 sputter deposition Methods 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 13
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 9
- 239000001301 oxygen Substances 0.000 claims description 9
- 229910052760 oxygen Inorganic materials 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 7
- 230000008018 melting Effects 0.000 claims description 6
- 239000011261 inert gas Substances 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 81
- 229910052814 silicon oxide Inorganic materials 0.000 description 79
- 238000010586 diagram Methods 0.000 description 56
- 230000007547 defect Effects 0.000 description 48
- 238000012545 processing Methods 0.000 description 38
- 239000011229 interlayer Substances 0.000 description 36
- 239000007789 gas Substances 0.000 description 30
- 239000010410 layer Substances 0.000 description 29
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 25
- 150000002500 ions Chemical class 0.000 description 22
- 238000005468 ion implantation Methods 0.000 description 19
- 238000007254 oxidation reaction Methods 0.000 description 18
- 230000001133 acceleration Effects 0.000 description 17
- 230000003647 oxidation Effects 0.000 description 17
- 230000009467 reduction Effects 0.000 description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 description 13
- 230000015556 catabolic process Effects 0.000 description 11
- 238000000926 separation method Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 230000006872 improvement Effects 0.000 description 9
- 238000005224 laser annealing Methods 0.000 description 9
- 239000011159 matrix material Substances 0.000 description 8
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 8
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical group [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 7
- 238000001994 activation Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 125000004430 oxygen atom Chemical group O* 0.000 description 6
- 229910000077 silane Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 230000004913 activation Effects 0.000 description 5
- 150000002431 hydrogen Chemical class 0.000 description 5
- 230000010365 information processing Effects 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000001678 irradiating effect Effects 0.000 description 4
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 3
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 3
- 230000001413 cellular effect Effects 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 238000000280 densification Methods 0.000 description 3
- 238000001035 drying Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000003449 preventive effect Effects 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 238000011144 upstream manufacturing Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910007264 Si2H6 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000012044 organic layer Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229920001690 polydopamine Polymers 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- Manufacturing & Machinery (AREA)
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Description
【発明の属する技術分野】
本発明は薄膜トランジスタの製造方法に関する。また、これを用いたアクティブマトリクス型の液晶表示装置や、エレクトロルミネッセンス表示装置等の製造方法に関する。
【0002】
【従来の技術】
液晶ディスプレイや有機エレクトロルミネッセンスディスプレイの駆動用素子として開発されている薄膜トランジスタ(TFT)のうち、多結晶シリコンを用いたTFTは、同一基板上に画素アレイと周辺の駆動回路を一体的に形成できること、又高機能な回路をパネルに内蔵することによりいわゆるシステム−オン−パネル化が可能になることなどの理由から注目を集めている。
【0003】
このような多結晶シリコン薄膜トランジスタでは、低コスト化を図るために基板として高価な石英基板の代わりに安価な低融点ガラス基板を用いることが検討されている。しかしながら、低融点ガラス基板を用いた多結晶シリコン薄膜トランジスタでは、低融点ガラス基板の特性上プロセス温度を700℃以下とすることが必須であり、いわゆる低温ポリシリコンプロセスの開発が行われている。
【0004】
このような多結晶シリコン薄膜トランジスタは、半導体薄膜と、酸化膜と、ゲート電極とを含む積層構造を有し、半導体薄膜形成工程と、素子領域形成工程と、酸化膜形成工程とを行うことにより製造される。半導体薄膜形成工程では、絶縁性の基板に多結晶シリコンからなる半導体薄膜を形成する。素子領域形成工程では、半導体薄膜を島状にパタニングして薄膜トランジスタの素子領域を形成する。また、酸化膜形成工程では、半導体薄膜の上にゲート絶縁膜となる酸化膜を形成する。
【0005】
ところで、単結晶シリコンウエハを用いるMOSLSI半導体プロセスでは、シリコンを900℃以上の温度で熱酸化してゲート絶縁膜を形成することが一般的である。熱酸化することにより汚染のない理想的なSi/SiO2界面を形成できることと、緻密な酸化シリコン薄膜が形成できることなどの理由からこのような手法が用いられている。
【0006】
しかしながら、900℃以上のプロセス温度は低融点ガラスの軟化点を遙かに超える温度であるため、上述した低温ポリシリコンプロセスにおいてはこのような熱酸化プロセスは用いることができない。このため、従来は、低温で酸化シリコンの成膜が可能なプラズマCVD法を用いてゲート絶縁膜を形成している。
【0007】
これに対し、特開平11−354515号公報、特開平11−126750号公報、特開平11−330476号公報、特開平11−330477号公報などでは、0.2Mpa〜5Mpa程度の高圧の酸化性雰囲気中で、700℃程度という低融点ガラス基板の耐熱限界内でシリコン薄膜上に熱酸化膜を形成する方法が開示されている。この方法は、常圧下では900℃以上必要な熱酸化工程を高圧下で行うことにより酸化温度を下げ、低融点ガラス基板の軟化点以下の温度でシリコンの熱酸化膜の形成を可能にしたものである。
【0008】
【発明が解決しようとする課題】
しかしながら、このような低温プロセスにおいてはプロセス温度を高くすることができないことから、半導体膜中、絶縁膜中等に存在する欠陥を十分に除去することができない。その結果、半導体薄膜の欠陥準位、ゲート絶縁膜や層間絶縁膜等の欠陥準位に起因する固定電荷により薄膜トランジスタの閾電圧のばらつき、移動度や駆動電流の低減等の問題が生じ、また、ホットキャリアが絶縁膜中に注入されることによる信頼性の低下等が生じてしまうため、薄膜トランジスタの特性が低下してしまうという問題がある。
【0009】
そこで、半導体薄膜中の欠陥準位に対しては、従来、水素を含有するSiNX膜を積層してアニールする水素化処理で膜中欠陥準位を減少させる方法が行われている。しかし、このような水素化処理では欠陥準位の一部のみを消去できるだけであり、十分に欠陥準位を減少させることができない。
【0010】
また、耐ホットキャリア特性を向上させるには酸化シリコン膜等の絶縁膜をアニールして緻密化させることが有効であるが、常圧下のアニールで緻密化の効果を得るためには少なくとも700℃以上のアニール温度が必要であり、低温プロセスにおいては実施不可能である。
【0011】
したがって、欠陥準位が効果的に低減され、閾電圧のばらつき、移動度や駆動電流の低減やホットキャリアが絶縁膜中に注入されることによる信頼性の低下が防止された薄膜トランジスタは未だ実現されていないのが現状である。
【0012】
そこで、本発明は、上述した従来の実情に鑑みて創案されたものであり、移動度やホットキャリア耐性に優れた薄膜トランジスタの製造方法を提供し、以て薄膜トランジスタの高性能化を実現することを目的とする。
【0013】
そして、本発明の他の目的は、この薄膜トランジスタの製造方法を適用して液晶表示装置の製造方法及びエレクトロトルミネッセンス表示装置の製造方法を実現することにある。
【0014】
【課題を解決するための手段】
以上の目的を達成する本発明に係る薄膜トランジスタの製造方法は、半導体薄膜と、ゲート酸化膜と、ゲート電極とを含む積層構造を有する薄膜トランジスタの製造方法であって、低融点ガラスである絶縁性の基板に多結晶シリコンからなる上記半導体薄膜を形成する半導体薄膜形成工程と、CVD法またはスパッタリング法によって、上記半導体薄膜の上に上記ゲート酸化膜を形成するゲート酸化膜形成工程と、上記ゲート酸化膜形成工程後に、加圧雰囲気下における水蒸気中においてアニール処理を行い、上記ゲート酸化膜に水分を吸着させることによって、上記ゲート酸化膜を緻密化すると共に水素を残存させるアニール工程と、上記アニール工程後に、上記ゲート酸化膜上に水素脱離防止膜を成膜する水素脱離防止膜成膜工程と、上記水素脱離防止膜成膜工程後に、熱処理を行うことによって、上記ゲート酸化膜に残存されている水素を前記半導体薄膜に拡散させて水素化する水素化工程とを備える。
【0015】
以上のような本発明に係る薄膜トランジスタの製造方法では、低温プロセスにおいても薄膜トランジスタの酸化膜が確実に緻密化される。さらに、半導体薄膜である多結晶シリコン中に水素が十分且つ確実に拡散され、当該水素により半導体薄膜である多結晶シリコン中に存在する未結合手が確実に終端化、すなわち水素化される。
【0016】
また、以上の目的を達成する本発明に係る液晶表示装置の製造方法は、画素電極と薄膜トランジスタとが配された低融点ガラスである第1の基板と、上記画素電極に対面する電極が配された第2の基板とが所定の間隙をおいて対向配置されるとともに、上記間隔に液晶が保持されてなる表示パネルを有し、上記薄膜トランジスタが半導体薄膜とゲート酸化膜とゲート電極とを含む積層構造を有する液晶表示装置の製造方法であって、上記第1の基板に多結晶シリコンからなる上記半導体薄膜を形成する半導体薄膜形成工程と、CVD法またはスパッタリング法によって、上記半導体薄膜の上に上記ゲート酸化膜を形成するゲート酸化膜形成工程と、上記ゲート酸化膜形成工程後に、加圧雰囲気下における水蒸気中においてアニール処理を行い、上記ゲート酸化膜に水分を吸着させることによって、上記ゲート酸化膜を緻密化すると共に水素を残存させるアニール工程と、上記アニール工程後に、上記ゲート酸化膜上に水素脱離防止膜を成膜する水素脱離防止膜成膜工程と、上記水素脱離防止膜成膜工程後に、熱処理を行うことによって、上記ゲート酸化膜に残存されている水素を前記半導体薄膜に拡散させて水素化する水素化工程とを備える。
【0017】
以上のような本発明に係る液晶表示装置の製造方法では、薄膜トランジスタを製造する際に、低温プロセスにおいても薄膜トランジスタの酸化膜が確実に緻密化される。さらに、半導体薄膜である多結晶シリコン中に水素が十分且つ確実に拡散され、当該水素により半導体薄膜である多結晶シリコン中に存在する未結合手が確実に終端化、すなわち水素化される。
【0018】
また、以上の目的を達成する本発明に係るエレクトロルミネッセンス表示装置の製造方法は、低融点ガラスである絶縁性の基板にエレクトロルミネッセンス素子と薄膜トランジスタが配され、当該薄膜トランジスタが半導体薄膜とゲート酸化膜とゲート電極とを含む積層構造を有するエレクトロルミネッセンス表示装置の製造方法であって、絶縁性の基板に多結晶シリコンからなる上記半導体薄膜を形成する半導体薄膜形成工程と、CVD法またはスパッタリング法によって、上記半導体薄膜の上に上記ゲート酸化膜を形成するゲート酸化膜形成工程と、上記ゲート酸化膜形成工程後に、加圧雰囲気下における水蒸気中においてアニール処理を行い、上記ゲート酸化膜に水分を吸着させることによって、上記ゲート酸化膜を緻密化すると共に水素を残存させるアニール工程と、上記アニール工程後に、上記ゲート酸化膜上に水素脱離防止膜を成膜する水素脱離防止膜成膜工程と、上記水素脱離防止膜成膜工程後に、熱処理を行うことによって、上記ゲート酸化膜に残存されている水素を前記半導体薄膜に拡散させて水素化する水素化工程とを備える。
【0019】
以上のような本発明に係るエレクトロルミネッセンス表示装置の製造方法では、薄膜トランジスタを製造する際に、低温プロセスにおいても薄膜トランジスタの酸化膜が確実に緻密化される。さらに、半導体薄膜である多結晶シリコン中に水素が十分且つ確実に拡散され、当該水素により半導体薄膜である多結晶シリコン中に存在する未結合手が確実に終端化、すなわち水素化される。
【0026】
【発明の実施の形態】
以下、図面を参照しながら本発明に係る薄膜トランジスタ及びその製造方法、液晶表示装置及びその製造方法、エレクトロルミネッセンス表示装置及びその製造方法について詳細に説明する。まず、薄膜トランジスタ及びその製造方法について説明する。なお、本発明は、以下の記述に限定されるものではなく、本発明の主旨を逸脱しない範囲において適宜変更可能である。
【0027】
図1は、本発明を適用して製造した薄膜トランジスタであって、半導体薄膜3と、ゲート酸化膜4と、ゲート電極5とを含む積層構造を有する薄膜トランジスタの断面図である。図1においては、低融点ガラスからなる絶縁基板1上に窒化シリコンからなるバッファ層2a及び酸化シリコンからなるバッファ層2bが積層され、当該バッファ層2b上にpチャンネル型薄膜トランジスタ(以下、pch−TFTと呼ぶことがある。)6及びnチャンネル型薄膜トランジスタ(以下、nch−TFTと呼ぶことがある。)7が形成されている。また、pch−TFT6及びnch−TFT7は、多結晶シリコンからなる半導体薄膜3を覆うように酸化シリコンからなりゲート絶縁膜の役割を果たすゲート酸化膜4が形成され、当該ゲート酸化膜4上にゲート電極5が形成されて構成されている。
【0028】
このpch−TFT6及びnch−TFT7では、酸化シリコンからなるゲート酸化膜4が緻密化されて形成されている。これにより、このpch−TFT6及びnch−TFT7では、ゲート酸化膜4の膜中固定電荷及び欠陥準位が低減されており、また、半導体薄膜3/ゲート酸化膜4界面の欠陥準位が低減されており、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上が実現され、低融点ガラスからなる絶縁基板1上に高品質なゲート酸化膜4が形成されている。
【0029】
また、このpch−TFT6及びnch−TFT7では、半導体薄膜3である多結晶シリコン中に水素が十分且つ確実に拡散され、当該水素により半導体薄膜3中、すなわち多結晶シリコン薄膜中に存在するシリコンの未結合手が確実に終端化、すなわち水素化されている。
【0030】
これにより、半導体薄膜3中の欠陥が十分に低減されているため、半導体薄膜の欠陥準位に起因する薄膜トランジスタの閾電圧のばらつきの低減、移動度の向上や駆動電流の増大が実現されており、高品質な半導体薄膜3が形成されている。
【0031】
上述した効果により、このpch−TFT6及びnch−TFT7においては、ホットキャリア耐圧の向上、閾電圧のばらつきの低減、移動度の向上や駆動電流の増大が実現された高品質な薄膜トランジスタが実現されている。
【0032】
以上のような優れた特性を備えた本発明に係る薄膜トランジスタは、以下のようにして製造することができる。
【0033】
まず、図2に示すように、低融点ガラスからなる絶縁基板1上に、窒化シリコンからなるバッファ層2a及び酸化シリコンからなるバッファ層2bを順に成膜する。各バッファ層の膜厚は例えば100nm〜200nm程度である。続いて、バッファ層2bの上に非晶質シリコンからなる半導体薄膜3を成膜する。半導体薄膜3の膜厚は、例えば30nm〜80nm程度である。以上の成膜は、プラズマCVD法やLPCVD法などを用いて連続的に行うことができる。なお、絶縁基板1としては、例えば旭硝子社製のAN635やANl00を用いることができる。ここで、AN635の歪点は635℃であり、ANl00の歪点は670℃である。あるいは、コーニング社製のCode1737を用いることができる。Code1737の歪点は667℃である。バッファ層2bを構成するSiO2膜は、SiH4、Si2H6などの無機系のシランガスと、O2、N2Oガス等とを分解して成膜することが好ましい。また、TEOS等の有機系シランガスと、O2、N2Oガス等とを分解して生成しても良い。あるいは、スパッタリング法や蒸着法によってSiO2膜を形成しても良い。また、非晶質シリコンからなる半導体薄膜3の成膜にプラズマCVD法を用いた場合は、膜中の水素を脱離する為に、窒素雰囲気中で略400℃〜450℃の温度で1時間程度のアニールを行う。
【0034】
次いで、必要であれば、薄膜トランジスタの閾電圧Vthを制御する目的で、例えばB+イオンを5×1011/cm2〜4×1012/cm2程度のドーズ量でイオン注入する。この際の加速電圧は例えば20keV〜200keV程度である。
【0035】
次に、図3に示すように、半導体薄膜3に波長が略200nm〜400nmのエキシマレーザ光を照射してエキシマレーザアニール(ELA)を行い、半導体薄膜3の非晶質シリコンを多結晶シリコンに転換する。エキシマレーザアニールは、レーザ光をパルス状に半導体薄膜3に照射して加熱溶融し、冷却過程で再結晶化を図るものであり、従来の固相成長に比ベスループット良く半導体薄膜3を結晶化できる。また、半導体薄膜3の非晶質シリコンの多結晶シリコンへの転換は、エキシマレーザアニールに限定されるものではなく、固体レーザ、またはフラッシュランプ等を用いてアニールを施し、非晶質シリコンを多結晶シリコンに転換しても良い。
【0036】
続いて、図4に示すように、多結晶シリコンからなる半導体薄膜3をエッチングして島状にパタニングする。
【0037】
次いで、図5に示すように、例えばプラズマCVD法により、ゲート酸化膜4として酸化シリコン薄膜を例えば10nm〜400nmの膜厚に成膜する。ここで、酸化シリコン薄膜の成膜方法は、プラズマCVD法に限定されるものではなく、例えば、減圧CVD法、常圧CVD法、ECR−CVD(Electron Cyclotron Resonance−CVD)、スパッタリング法など、従来公知の方法を用いることが可能である。
【0038】
次に、図6に示すように、ゲート酸化膜4の上に、A1,Ti,Mo,W,Cu,Ag,ドープト多結晶シリコン等、あるいはこれらの合金を例えば200nm〜800nmの膜厚で成膜し、パタニングすることによりゲート電極5を作製する。そして、図7に示すようにP+イオンを例えば質量分離イオン注入法で半導体薄膜3に注入し、LDD構造を作製する為のLDDイオン注入を絶縁基板1の全面に行う。このときのドーズ量は、例えば6×1012/cm2〜5×1013/cm2程度であり、加速電圧は例えば20keV〜200keV程度である。LDDイオン注入の結果、ゲート電極1の下方にはチャネル領域chが残され、その他の部分はLDDイオン注入の対象となっている。
【0039】
続いて、図8に示すように、LDDイオン注入後、nチャネル型の薄膜トランジスタを形成する為のレジスト8,9を形成し、図9に示すように質量分離型または非質量分離型のイオンシャワードーピング装置でP+イオンを半導体薄膜3に注入する。このときのドーズ量は、例えば1×1014/cm2〜1×1015/cm2程度であり、加速電圧は例えば20keV〜200keV程度である。これにより、nチャネル型の薄膜トランジスタのソース領域S及びドレイン領域Dを形成する。なお、ソース領域Sとチャネル領域chとの間、及びドレイン領域Dとチャネル領域chとの間にはLDD領域が残される。以上によりnチャネル型の薄膜トランジスタが形成される。
【0040】
次に、図10に示すように、pチャネル型の薄膜トランジスタを形成する為のレジスト10を形成し、図11に示すように質量分離型または非質量分離型のイオンシャワードーピング装置でB+イオンを半導体薄膜3に注入する。このときのドーズ量は、例えば1/cm2〜3×1015/cm2程度であり、加速電圧は例えば加速電圧10keV〜100keV程度である。これにより、pチャネル型の薄膜トランジスタのソース領域S及びドレイン領域Dが形成され、pチャネル型の薄膜トランジスタが形成される。
【0041】
次に、レジスト10を剥離し、図12に示すように、SiO2を例えば600nmの厚みで成膜し、層間絶縁膜24とする。ここで、半導体薄膜3に注入したドーパントの活性化処理を行う。活性化処理は、レーザアニール、ランプアニール(RTA:Rapid Thermal Annealing)、炉アニールの何れを用いても良い。レーザアニールには、例えばエキシマレーザを用いることができる。
【0042】
次に、アニール工程として酸素原子を含有する気体の加圧雰囲気下で熱処理を行うアニール処理を施し、ゲート酸化膜4である酸化シリコン薄膜を緻密化する。このようなアニール処理としては、例えば高圧の水蒸気によるアニール(以下、高圧水蒸気アニールと呼ぶ場合がある。)が好適である。ここでアニール処理条件としては、アニール温度は、例えば200℃〜600℃程度であり、圧力は例えば0.2Mpa〜5Mpa、処理時間は例えば1時間程度である。
【0043】
次に、図13に示すように、水素脱離防止膜25として例えばプラズマCVD法によりSiNX膜を例えば200nm〜400nm程度の厚みで成膜する。そして、窒素雰囲気中において例えば350℃〜400℃の温度で水素化工程である熱処理、すなわち水素化アニールを2時間程度行う。
【0044】
ここで、上述したような低温プロセスにおいてはプロセス温度を高くすることができないことから、半導体膜中、絶縁膜中等に存在する欠陥を十分に除去することができない。その結果、半導体薄膜の欠陥準位、ゲート絶縁膜や層間絶縁膜等の欠陥準位に起因する固定電荷により薄膜トランジスタの閾電圧のばらつき、移動度や駆動電流の低減等の問題が生じ、また、ホットキャリアが絶縁膜中に注入されることによる信頼性の低下等が生じてしまうため、薄膜トランジスタの特性が低下してしまうという問題がある。
【0045】
そこで本発明では、例えば島状に分離した多結晶シリコンからなる半導体薄膜3の素子領域上に、例えばプラズマCVD法によりゲート酸化膜4及び層間絶縁膜24、すなわち酸化シリコン薄膜を成膜し、当該酸化シリコン薄膜が形成された状態で当該酸化シリコン薄膜と多結晶シリコンからなる半導体薄膜3に対して酸素原子を含有する気体の加圧雰囲気下で熱処理を施す。すなわち、上述したアニール処理を施す。これにより、酸化シリコン薄膜の確実な緻密化を図っている。
【0046】
薄膜トランジスタの製造工程において、パッシベーション膜である層間絶縁膜を形成後に、酸化能力のある気体を含む雰囲気、例えば水蒸気中において0.2MPa〜5MPa、400℃〜600℃の条件でアニールを行うと、層間絶縁膜が酸化シリコン薄膜からなる場合には、バッファド弗酸による酸化シリコン薄膜のエッチングレートがアニールをしない場合と比較して低下する。例えばプラズマCVD法により成膜してAsを注入した酸化シリコン薄膜を水蒸気中において圧力1MPa、アニール温度350℃、アニール時間1時間の条件でアニールした場合のエッチグレートは、略120nm/minとなる。一方、プラズマCVD法により成膜してAsを注入した酸化シリコン薄膜に対して高圧水蒸気アニールを行った後に上記と同条件においてアニールを行った場合のエッチグンレートは、略80nm/minに低下する。すなわち、高圧水蒸気アニールを行うことにより、エッチングレートの良好な高品質な酸化シリコン薄膜が実現されている。これは、高圧の水蒸気により、350℃程度の低温でも酸化シリコンが緻密化したことによる。そして、上述したいわゆる緻密化アニールにより、酸化シリコン薄膜における膜中固定電荷及び欠陥準位が低減し、また、半導体薄膜/酸化シリコン薄膜界面の欠陥準位が低減し、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上が実現された高品質な酸化シリコン薄膜を実現することが可能となり、薄膜トランジスタの性能向上を図ることが可能となる。
【0047】
そして、このようないわゆる緻密化アニールの具体的な手法としては、高圧水蒸気アニールが好適である。すなわち、例えばプラズマCVD法により、無機系のシランガスであるSiH4と、N2Oガスとを分解してゲート酸化膜4である酸化シリコン薄膜や層間絶縁膜24である酸化シリコン薄膜を成膜する場合、SiO2以外に欠陥であるSiOXが生成され、当該SiOXに起因にして薄膜トランジスタの種々の特性が低下してしまう。そこで、酸素原子を含有する気体の加圧雰囲気下でのアニールである高圧水蒸気アニールを行う。高圧水蒸気アニールを行うことにより、水蒸気中のO2がSiOXと反応してSiO2になるため、欠陥であるSiOXが低減する。
【0048】
また、高圧水蒸気アニールを行うことにより酸化シリコン薄膜と多結晶シリコンとの界面が熱酸化されて熱酸化膜が生成され、酸化シリコン薄膜と多結晶シリコンとの界面状態が良好になる。すなわち、ゲート酸化膜4である酸化シリコン薄膜と半導体薄膜3である多結晶シリコン薄膜との界面に極薄くではあるが熱酸化膜を導入できるため、Si/SiO2界面における欠陥も減少できるという利点がある。
【0049】
したがって、高圧水蒸気アニールを行うことによりゲート酸化膜4及び層間絶縁膜24における膜中固定電荷及び欠陥準位が低減し、また、半導体薄膜3/ゲート酸化膜4界面の欠陥準位が低減し、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上を実現することができ、低融点ガラスからなる絶縁基板1上に高品質な酸化シリコン薄膜を形成することができる。
【0050】
以上のように本発明においては、CVD法等による酸化シリコン薄膜の成膜と高圧水蒸気による熱酸化膜である酸化シリコンの生成とを組み合わせて、効率よく高品質なゲート酸化膜4を形成することができる。すなわち、高圧水蒸気による熱酸化に比べCVD法は成膜レートが高い為、スループットが良くなる。しかし、CVD法で成膜した酸化シリコンは欠陥を多く含んでいる。そこで、CVD法で酸化シリコン薄膜を成膜した後に高圧水蒸気アニールを行うことで、酸化シリコン薄膜中の欠陥を修復し、ゲート酸化膜4である酸化シリコン薄膜を緻密化している。すなわち、高圧水蒸気アニールを行うことにより、シリコン酸化物中で未結合となっているシリコン原子の結合手に酸素原子を導入することで、酸化シリコン薄膜の緻密化が可能になる。
【0051】
また、CVD法等による酸化シリコン薄膜の成膜と高圧水蒸気アニールとを組み合わせて、効率良く高品質な層間絶縁膜24を形成することができる。CVD法で成膜した酸化シリコンは欠陥を多く含んでいる。そこで、CVD法で酸化シリコン薄膜を成膜した後に高圧水蒸気アニールを行うことで、酸化シリコン薄膜中の欠陥を修復し、層間絶縁膜24である酸化シリコン薄膜を緻密化している。すなわち、高圧水蒸気アニールを行うことにより、シリコン酸化物中で未結合となっているシリコン原子の結合手に酸素原子を導入することで、酸化シリコン薄膜の緻密化が可能になる。
【0052】
そして、ゲート酸化膜4及び層間絶縁膜24である酸化シリコン薄膜を緻密化することにより、ゲート酸化膜4及び層間絶縁膜24における膜中固定電荷及び欠陥準位が低減し、また、半導体薄膜3/ゲート酸化膜4界面の欠陥準位が低減し、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上がなされた高品質な薄膜トランジスタを実現している。
【0053】
さらに、本発明においては、高圧水蒸気アニールにより緻密化した酸化シリコン薄膜上、すなわち層間絶縁膜24上に水素脱離防止膜25を形成し、さらに例えば乾燥酸素雰囲気中で熱処理を行って半導体薄膜3である多結晶シリコン薄膜を水素化させる。すなわち、上述した水素化アニールを行う。上述した高圧水蒸気アニールは、酸化シリコン薄膜に多量の水分を吸着させる。そして、その水分のうちの酸素が上述したように酸化シリコン薄膜中のSiOXと反応してSiO2になるため、酸化シリコン薄膜中には水素が多量に残存している。そこで、酸化シリコン薄膜上に水素脱離防止膜を設けた状態で水素化アニールを施すことにより、酸化シリコン薄膜中に残存する水素を十分且つ確実に半導体薄膜3である多結晶シリコン薄膜中に拡散させることができる。そして、当該水素により半導体薄膜3である多結晶シリコン中に存在するシリコンの未結合手を確実に終端化、すなわち水素化することが可能となる。その結果、半導体薄膜3中の欠陥準位に起因した閾電圧のばらつきの発生、移動度や駆動電流の低減を防止することが可能となる。すなわち、半導体薄膜3を確実に水素化することにより、半導体薄膜3中の欠陥準位が低減し、その結果、薄膜トランジスタの閾電圧のばらつきの低減、移動度や駆動電流の向上を実現することが可能となる。
【0054】
また、水素化アニールにおいては、絶縁基板1内に存在する水分が乾燥されるため、絶縁基板1内に存在する水分が他に悪影響を及ぼすことを防止することができるという利点もある。
【0055】
ここで、水素化アニールを行う際の雰囲気は乾燥酸素雰囲気に限定されるものではなく、乾燥雰囲気であれば良く、大気雰囲気、不活性ガス雰囲気でも良く、不活性ガスとしては例えば窒素が好適である。そして、本発明においては、上述した乾燥雰囲気には、真空状態も含まれる。また、乾燥熱処理条件としては、熱処理温度は例えば350℃〜400℃、圧力は例えば1Mpa〜2Mpa、処理時間は例えば1時間程度である。
【0056】
したがって、本発明においては、上述したようなプロセスを行うことにより、薄膜トランジスタの性能向上を実現する高品質の酸化シリコン薄膜4及び高品質の半導体薄膜3を形成することが可能とされる。
【0057】
また、上述した高圧水蒸気アニールには、例えば高圧水蒸気酸化処理装置を用いることができる。図14は、高圧水蒸気アニールに用いて好適な高圧水蒸気酸化処理装置の一構成例を示す概略構成図である。図14に示す高圧水蒸気酸化処理装置101は、気密にシールされた圧力容器102と、当該圧力容器102内で気密にシールされて収納された反応容器103とを備えている。外側に配された圧力容器102は例えばステンレスチールで構成されており、内側に配された反応容器103は例えば石英ガラスで構成されている。そして、反応容器103の内部が処理室104とされており、処理室104は反応容器103により試料に金属粉末等の不純物が混入することが防止される。また、圧力容器102と反応容器103との間には、反応容器103の周囲を囲むようにヒータ105が配されており、当該ヒータ105により処理室104内の温度を300℃〜700℃に加熱、維持できるようになっている。そして、圧力容器102には昇圧ライン106及び減圧ライン107が接続されている。また、処理室104には、処理ガス供給ライン108及び処理ガス排気ライン109が接続されている。ここで、処理ガスとは、水蒸気を主成分とする雰囲気又は窒素など不活性な気体の雰囲気を生成するガスを意味する。
【0058】
昇圧ライン106は空気源110、減圧弁(RV)111、フローメータ112、バルブ(V)113を有し、バルブ(V)113の開閉により圧力容器102内に空気を供給して、圧力容器102の内圧を0.1Mpa〜5Mpaまで昇圧できるようになっている。減圧ライン107は、バルブ(V)114を備え、当該バルブ(V)114の開閉により圧力容器102内の空気を排気し、圧力容器102内を減圧できるようになっている。
【0059】
処理ガス供給ライン108は、窒素、乾燥酸素、不活性ガス等を供給する第1の供給ライン115と水を供給する第2の供給ライン116とに分枝している上流部、及び処理室104内に処理ガスを放出する為の下流部を備えて構成されている。下流部には、処理ガスを予め処理室104内と同等の温度に加熱するヒータ117が配置されている。上流部の第1の供給ライン115は、供給源118、減圧弁(RV)119、フローメータ120、バルブ(V)121を有し、バルブ(V)121の開閉により処理室104内に処理ガスを供給し、処理室104を所定の処理ガス雰囲気にするとともに、処理室104を0.1Mpa〜5Mpaまで昇圧できるようになっている。水を供給する第2の供給ライン116は、ポンプ(P)123、バルブ(V)124を有し、ポンプ(P)123により水源122から水を汲み上げ、バルブ(V)124の開閉によりヒータ117に水を供給し、当該ヒータ117で水を蒸発させて水蒸気を処理室104内に供給している。
【0060】
処理ガス排気ライン109は、バルブ(V)125を備え、当該バルブ(V)125の開閉により処理室104内の処理ガスを排気できるようになっている。
【0061】
また、処理室104の中央には、基板ステージ126が配されており、当該基板ステージ126上に処理対象となるガラス基板やシリコン基板などを配置する。以上のように構成された高圧水蒸気酸化処理装置により、上述した高圧水蒸気アニールを行うことができる。
【0062】
また、この高圧水蒸気酸化処理装置101は、処理室104への水蒸気の供給を止め、処理室104内の雰囲気を例えば乾燥酸素のみとすることにより、上述した乾燥熱処理を行うことが可能とされている。以上のように構成された高圧水蒸気酸化処理装置101により、本発明における高圧水蒸気アニール及び乾燥熱処理を行うことができる。
【0063】
以上により、閾電圧のばらつきの低減、移動度や駆動電流の向上、そしてホットキャリア耐性の向上が実現された高品質なpch−TFT6及びnch−TFT7を製造することができる。
【0064】
また、上記においては、多結晶シリコンからなる半導体薄膜3をエッチングすることによりパタニングし、素子領域を形成した後にゲート酸化膜4である酸化シリコン薄膜を形成する場合について説明したが、本発明においては、パタニング、すなわち素子領域の形成は、必ずしもゲート酸化膜4の形成前に行う必要はなく、ゲート酸化膜4の形成後に行っても良い。
【0065】
また、上記においては、トップゲート構造の薄膜トランジスタを例に説明したが、本発明はこれに限定されるものではなく、例えばボトムゲート構造の薄膜トランジスタに適用することも可能である。
【0066】
次に、図面を参照しながら本発明の具体的な実施の形態について説明する。図15は、本発明に係る薄膜トランジスタの第1の実施の形態であり、本発明を適用して形成した薄膜トランジスタ基板の構成例を示す断面図である。
【0067】
第1の実施の形態では、トップゲート構造の薄膜トランジスタを低融点ガラスからなる絶縁基板11上に形成している。本実施の形態はアクティブマトリクス型表示装置の駆動基板に用いられるものであり、絶縁基板11上には画素スイッチング用の薄膜トランジスタ(以下、画素トランジスタと呼ぶ。)と、周辺回路を構成する薄膜トランジスタ(以下、駆動回路用トランジスタと呼ぶ。)とを形成している。画素トランジスタはダブルゲート構造のnチャネル型薄膜トランジスタ(nch−TFT)18であり、駆動回路用トランジスタはCMOSとし、pチャネル型薄膜トランジスタ(pch−TFT)16及びnチャネル型トランジスタ(nch−TFT)17を含んでいる。
【0068】
また、この薄膜トランジスタ基板においては、低融点ガラスからなる縁基板11上に窒化シリコンからなるバッファ層12a及び酸化シリコンからなるバッファ層12bが積層され、当該バッファ層12b上にpch−TFT16、nch−TFT17及びnch−TFT18が形成されている。また、それぞれのトランジスタは、多結晶シリコンからなる半導体薄膜13を覆うように酸化シリコンからなるゲート酸化膜14が形成され、当該ゲート酸化膜14上にゲート電極15が形成されている。
【0069】
このpch−TFT16、nch−TFT17及びnch−TFT18では、酸化シリコンからなるゲート酸化膜14及び層間絶縁膜24が緻密化されて形成されている。これにより、このpch−TFT16、nch−TFT17及びnch−TFT18では、ゲート酸化膜14及び層間絶縁膜24における膜中固定電荷及び欠陥準位が低減され、また、半導体薄膜13/ゲート酸化膜14界面の欠陥準位が低減されており、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上が実現することが実現されており、低融点ガラスからなる絶縁基板1上に高品質なゲート酸化膜14及び層間絶縁膜24が形成されている。
【0070】
また、このpch−TFT16、nch−TFT17及びnch−TFT18では、半導体薄膜13が、薄膜トランジスタとして機能する上で適当な状態に十分且つ確実に水素化されている。これにより半導体薄膜13中の欠陥準位に起因した閾電圧のばらつきの発生、移動度や駆動電流の低減が防止されている。すなわち、半導体薄膜13を確実に水素化されていることにより、半導体薄膜13中の欠陥準位が低減されており、その結果、薄膜トランジスタの閾電圧のばらつきの低減、移動度や駆動電流の向上が実現されている。
【0071】
したがって、図15に示す薄膜トランジスタ基板においては、閾電圧のばらつきの低減、移動度や駆動電流の向上、そしてホットキャリア耐性の向上が実現された高品質な薄膜トランジスタが実現されている。
【0072】
以下、この薄膜トランジスタ基板の製造方法について説明する。まず、図16に示すように、低融点ガラスからなる絶縁基板11上に、窒化シリコンからなるバッファ層12a及び酸化シリコンからなるバッファ層12bを順に成膜する。各バッファ層の膜厚は例えば100nm〜200nmとする。続いて、バッファ層12bの上に非晶質シリコンからなる半導体薄膜13を成膜する。半導体薄膜3の膜厚は、例えば30nm〜80nmとする。以上の成膜は、プラズマCVD法により連続的に行う。ここで、絶縁基板11としては、歪点が635℃である旭硝子社製のAN635を用いる。また、バッファ層2bを構成するSiO2膜は、無機系のシランガスであるSiH4と、O2ガスとを分解して成膜する。そして、窒素雰囲気中で略400℃〜450℃の温度で1時間程度のアニールを行って半導体薄膜13中の水素を脱離する。
【0073】
次いで、図17に示すように薄膜トランジスタの閾電圧Vthを制御する目的で、B+イオンを例えば5×1011/cm2〜4×1012/cm2のドーズ量でイオン注入する。この際の加速電圧は例えば10keVである。
【0074】
次に、図18に示すように、半導体薄膜13に波長が略200nm〜400nmのエキシマレーザ光を照射してエキシマレーザアニール(ELA)を行い、半導体薄膜13の非晶質シリコンを多結晶シリコンに転換する。
【0075】
続いて、図19に示すように、多結晶シリコンからなる半導体薄膜13をエッチングして島状にパタニングする。
【0076】
次いで、図20に示すように、プラズマCVD法により、ゲート酸化膜14として酸化シリコン薄膜を例えば100nmの膜厚に成膜する。
【0077】
次に、図21に示すように、ゲート酸化膜14の上に、A1を200nm〜800nm程度の膜厚で成膜し、パタニングすることによりゲート電極15を作製する。そして、図22に示すようにP+イオンを質量分離イオン注入法で半導体薄膜13に注入し、LDD構造を作製する為のLDDイオン注入を絶縁基板11の全面に行う。このときのドーズ量は、例えば6×1012/cm2〜5×1013/cm2であり、加速電圧は例えば90keVである。LDDイオン注入の結果、ゲート電極11の下方にはチャネル領域chが残され、その他の部分はLDDイオン注入の対象となっている。
【0078】
続いて、図23に示すように、LDDイオン注入後、nチャネル型の薄膜トランジスタを形成する為のレジスト19,20,21,22を形成し、図24に示すように質量分離型または非質量分離型のイオンシャワードーピング装置でP+イオンを半導体薄膜13に注入する。このときのドーズ量は、例えば1×1015/cm2であり、加速電圧は90keVである。これにより、nチャネル型の薄膜トランジスタのソース領域S及びドレイン領域Dを形成する。なお、ソース領域Sとチャネル領域chとの間、及びドレイン領域Dとチャネル領域chとの間にはLDD領域が残される。以上によりnチャネル型の薄膜トランジスタが形成される。
【0079】
次に、レジスト19,20,21,22を剥離し、図25に示すように、CMOS回路を形成する為のpチャネル型の薄膜トランジスタ用レジスト23を形成し、図26に示すように非質量分離型のイオンシャワードーピング装置でB+イオンを半導体薄膜13に注入する。このときのドーズ量は、例えば1/cm2〜3×1015/cm2であり、加速電圧は例えば30keVである。これにより、pチャネル型の薄膜トランジスタのソース領域S及びドレイン領域Dが形成され、pチャネル型の薄膜トランジスタが形成される。なお、レジスト23でカバーされた部分には、先の工程で駆動回路用トランジスタ(nch−TFT)17と、画素トランジスタであるダブルゲート構造のnch−TFT18が形成されている。
【0080】
次に、レジスト23を剥離し、図27に示すように、SiO2をプラズマCVD法により略600nmの厚みで成膜し、層間絶縁膜24とする。ここで、例えばレーザアールにより半導体薄膜13に注入したドーパントの活性化処理を行う。
【0081】
次に、高圧水蒸気アニール処理を施し、ゲート酸化膜14である酸化シリコン薄膜及び層間絶縁膜24である酸化シリコン薄膜を緻密化する。ここで、高圧水蒸気アニールは、図14に示す高圧水蒸気酸化処理装置101を用いて行うことができる。また、アニール処理条件としては、アニール温度は、例えば350℃であり、圧力は1Mpa、処理時間は1時間である。また、アニール処理雰囲気は、水蒸気と酸素との混合雰囲気とする。
【0082】
次に、図28に示すように、水素脱離防止膜25として例えばプラズマCVD法によりSiNX膜を200nm〜400nm程度の厚みで成膜する。そして、窒素雰囲気中において例えば350℃の温度で水素化アニールを1時間行う。
【0083】
最後に、層間絶縁膜24及び水素脱離防止膜25にコンタクトホールを開口し、A1−Siなどの金属をスパッタした後パタニングして配線電極26に加工する。次いで、アクリル系の有機樹脂を略1μm塗布して平坦化膜27とする。そして、平坦化膜27に画素電極とのコンタクトを取るコンタクトホールを開口した後、ITO,IXOなどの透明導電膜をスパッタで成膜し、パタニングして画素電極28に加工する。この透明導電膜を窒素雰囲気中において略220℃の温度で30分間アニールして、図15に示すようなアクティブマトリクス型の表示装置用基板が完成する。
【0084】
次に、本発明に係る薄膜トランジスタの第2の実施の形態について説明する。第2の実施の形態では、ゲート酸化膜を形成した後にパタニング、すなわち素子形成を行い、図29に示すアクティブマトリクス型の表示装置用基板を製造する方法について説明する。なお、図29に示す表示装置用基板が第1の実施の形態の図15と異なる点は、各薄膜トランジスタの外縁部にゲート酸化膜が形成されていないことのみであり、第1の実施の形態に対応する部分には同じ符号を付することで理解を容易にしている。
【0085】
まず、図30に示すように、低融点ガラスからなる絶縁基板11上に、窒化シリコンからなるバッファ層12a及び酸化シリコンからなるバッファ層12bを順に成膜する。各バッファ層の膜厚は例えば100nm〜200nmとする。続いて、バッファ層12bの上に非晶質シリコンからなる半導体薄膜13を成膜する。半導体薄膜3の膜厚は、例えば30nm〜80nmとする。以上の成膜は、プラズマCVD法により連続的に行う。ここで、絶縁基板11としては、歪点が635℃である旭硝子社製のAN635を用いる。また、バッファ層2bを構成するSiO2膜は、無機系のシランガスであるSiH4と、O2ガスとを分解して成膜する。そして、窒素雰囲気中で略400℃〜450℃の温度で1時間程度のアニールを行って半導体薄膜13中の水素を脱離する。
【0086】
次いで、図31に示すように薄膜トランジスタの閾電圧Vthを制御する目的で、B+イオンを例えば5×1011/cm2〜4×1012/cm2のドーズ量でイオン注入する。この際の加速電圧は例えば10keVである。
【0087】
次に、図32に示すように、半導体薄膜13に波長が略200nm〜400nmのエキシマレーザ光を照射してエキシマレーザアニール(ELA)を行い、半導体薄膜13の非晶質シリコンを多結晶シリコンに転換する。
【0088】
次いで、図33に示すように、プラズマCVD法により、ゲート酸化膜14として酸化シリコン薄膜を例えば100nmの膜厚に成膜する。
【0089】
次に、図34に示すように、ゲート酸化膜14の上に、A1を200nm〜800nm程度の膜厚で成膜し、パタニングすることによりゲート電極15を作製する。そして、図35に示すようにP+イオンを質量分離イオン注入法で半導体薄膜13に注入し、LDD構造を作製する為のLDDイオン注入を絶縁基板11の全面に行う。このときのドーズ量は、例えば6×1012/cm2〜5×1013/cm2であり、加速電圧は例えば90keVである。LDDイオン注入の結果、ゲート電極11の下方にはチャネル領域chが残され、その他の部分はLDDイオン注入の対象となっている。
【0090】
続いて、図36に示すように、LDDイオン注入後、nチャネル型の薄膜トランジスタを形成する為のレジスト19,20,21,22を形成し、図37に示すように非質量分離型のイオンシャワードーピング装置でP+イオンを半導体薄膜13に注入する。このときのドーズ量は、例えば1×1015/cm2であり、加速電圧は90keVである。これにより、nチャネル型の薄膜トランジスタのソース領域S及びドレイン領域Dを形成する。なお、ソース領域Sとチャネル領域chとの間、及びドレイン領域D(n+領域)とチャネル領域chとの間にはLDD領域が残される。
【0091】
次に、レジスト19,20,21,22を剥離し、図38に示すように、CMOS回路を形成する為のpチャネル型の薄膜トランジスタ用レジスト23を形成し、図39に示すように非質量分離型のイオンシャワードーピング装置でB+イオンを半導体薄膜13に注入する。このときのドーズ量は、例えば1/cm2〜3×1015/cm2であり、加速電圧は例えば30keVである。これにより、pチャネル型の薄膜トランジスタのソース領域S(p+領域)及びドレイン領域Dが形成される。
【0092】
ここで、レジスト23を剥離し、半導体薄膜13及びゲート酸化膜14を同一のパタンでパタニングして、図40に示すように駆動回路用トランジスタであるnチャネル型の薄膜トランジスタ(nch−TFT)16、pチャネル型の薄膜トランジスタ(pch−TFT)17、及び画素トランジスタであるダブルゲート構造のnチャネル型の薄膜トランジスタ(nch−TFT)18を形成する。
【0093】
次に、図41に示すように、SiO2を略600nmの厚みで成膜し、層間絶縁膜24とする。ここで、例えばレーザアールにより半導体薄膜13に注入したドーパントの活性化処理を行う。
【0094】
次に、高圧水蒸気アニール処理を施し、ゲート酸化膜14である酸化シリコン薄膜及び層間絶縁膜24である酸化シリコン薄膜を緻密化する。ここで、高圧水蒸気アニールは、図14に示す高圧水蒸気酸化処理装置101を用いて行うことができる。また、アニール処理条件としては、アニール温度は、例えば350℃であり、圧力は1Mpa、処理時間は1時間である。また、アニール処理雰囲気は、水蒸気と酸素との混合雰囲気とする。
【0095】
次に、図42に示すように、水素脱離防止膜25として例えばプラズマCVD法によりSiNX膜を200nm〜400nm程度の厚みで成膜する。そして、窒素雰囲気中において例えば350℃の温度で水素化アニールを2時間行う。
【0096】
最後に、層間絶縁膜24及び水素脱離防止膜25にコンタクトホールを開口し、A1−Siなどの金属をスパッタした後パタニングして配線電極26に加工する。次いで、アクリル系の有機樹脂を略1μm塗布して平坦化膜27とする。そして、平坦化膜27に画素電極とのコンタクトを取るコンタクトホールを開口した後、ITO,IXOなどの透明導電膜をスパッタで成膜し、パタニングして画素電極28に加工する。この透明導電膜を窒素雰囲気中において略220℃の温度で30分間アニールして、図29に示すようなアクティブマトリクス型の表示装置用基板が完成する。
【0097】
このようなプロセスにより作製した場合においても、ゲート酸化膜14及び層間絶縁膜24における膜中固定電荷及び欠陥準位が低減され、また、半導体薄膜13/ゲート酸化膜14界面の欠陥準位が低減されており、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上が実現することが実現されており、低融点ガラスからなる絶縁基板1上に高品質なゲート酸化膜14及び層間絶縁膜24が形成されている。
【0098】
また、このようなプロセスにより作製した場合においても、pch−TFT16、nch−TFT17及びnch−TFT18では、半導体薄膜13が薄膜トランジスタとして機能する上で適当な状態に十分且つ確実に水素化されている。これにより半導体薄膜13中の欠陥準位に起因した閾電圧のばらつきの発生、移動度や駆動電流の低減が防止されている。すなわち、半導体薄膜13を確実に水素化されていることにより、半導体薄膜13中の欠陥準位が低減されており、その結果、薄膜トランジスタの閾電圧のばらつきの低減、移動度や駆動電流の向上が実現されている。
【0099】
次に、本発明に係る薄膜トランジスタの第3の実施の形態について説明する。第3の実施の形態では、第1の実施の形態及び第2の実施の形態と異なり、ボトムゲート構造の薄膜トランジスタを作製する場合について説明する。なお、第1の実施の形態に対応する部分には同じ符号を付することで理解を容易にしている。
【0100】
まず、図43に示すように、絶縁基板1の上に、Al、Ta、Mo、W、Cr、Cu又はこれらの合金を例えば100nm〜300nm、特に好ましくは90nm〜250nmの厚みで形成し、パタニングすることによりゲート電極15に加工する。
【0101】
続いて、図44に示すように、プラズマCVD法、常圧CVD法、減圧CVD法などの手法で、SiNXを例えば50nm、次いでSiOXを例えば100nm連続で形成し、それぞれゲート窒化膜12a、ゲート絶縁膜12bとする。更にこの上に、連続的に非晶質シリコンからなる半導体薄膜13を例えば30nm〜80nmの厚みで成膜する。ここで、プラズマCVD法を用いた場合は、膜中の水素を脱離させる為に、窒素雰囲気中で400℃〜450℃、1時間〜2時間程度のアニールを行う。この後、波長200nm〜400nmのエキシマレーザ光を照射して、非晶質シリコンを多結晶シリコンに転換する。
【0102】
次いで、薄膜トランジスタの閾電圧Vthを制御する目的で、例えばB+イオンを例えば5×1011/cm2〜4×1012/cm2程度のドーズ量でイオン注入する。この際の加速電圧は例えば10keV程度である。
【0103】
次に、図45に示すように、例えばプラズマCVD法、減圧CVD法、常圧CVD法、スパッタ法などにより、ゲート酸化膜14として酸化シリコン薄膜を例えば20nm〜300nmの膜厚に成膜する。
【0104】
次いで、図46に示すように、裏面露光技術によりゲート酸化膜14の上にレジスト31,32,33,34を形成する。ここで質量分離したP+イオンを絶縁基板1全面に注入し、LDD領域を作製する。このときのドーズ量は例えば5×1012/cm2〜1×1013/cm2、加速電圧は例えば10keVである。
【0105】
次いで、図47に示すように、LDDイオン注入後、nチャネルの薄膜トランジスタ用のレジスト35,36,37,38を形成し、水素希釈したPH3ガスを用いて、P+イオンを非質量分離型のイオンビームを用いたイオンシャワードーピングでドープし、nチャネル型の薄膜トランジスタのソース領域S及びドレイン領域Dを形成する。このときのドーズ量は例えば1×1015/cm2であり、加速電圧は例えば10keVである。
【0106】
次に、レジスト35,36,37,38を剥離し、図48に示すようにpチャネル型の薄膜トランジスタを形成する為、レジスト39及びレジスト40を設ける。レジスト39及びレジスト40をマスクとして、水素希釈のB2H6ガスを用い、B+イオンをやはり非質量分離型のイオンドーピングで注入し、駆動回路用のpch−TFT16を形成する。このときのドーズ量は例えば1×1015であり、加速電圧は例えば10keVである。なお、レジスト40で覆われた部分には、先の工程で駆動回路用のnch−TFT17と、画素スイッチング用のダブルゲート構造のnch−TFT18とが形成されている。
【0107】
次いで、レジスト39及びレジスト40を剥離し、半導体薄膜13に注入したドーパントの活性化処理を行う。活性化処理は、例えばレーザアニールを用いて行う。そして、活性化処理後、図49に示すように半導体薄膜13及びゲート酸化膜14を同一のパタンでパタニングして、各薄膜トランジスタの素子領域に合わせたアイランド状に加工する。この上に、図50に示すように、プラズマCVD法によりSiO2を例えば100nm〜400nmの厚みで成膜し、層間絶縁膜24とする。
【0108】
次に、高圧水蒸気アニール処理を施し、ゲート酸化膜14である酸化シリコン薄膜及び層間絶縁膜24である酸化シリコン薄膜を緻密化する。ここで、高圧水蒸気アニールは、図14に示す高圧水蒸気酸化処理装置101を用いて行うことができる。また、アニール処理条件としては、アニール温度は、例えば350℃であり、圧力は1Mpa、処理時間は1時間である。また、アニール処理雰囲気は、水蒸気と酸素との混合雰囲気とする。
【0109】
次に、図50に示すように、水素脱離防止膜25として例えばプラズマCVD法によりSiNX膜を100nm〜300nm程度の厚みで成膜する。そして、窒素雰囲気中において例えば350℃の温度で水素化アニールを2時間行う。
【0110】
最後に、図51に示すように、層間絶縁膜24及び水素脱離防止膜25に対してコンタクトホールを開口した後、A1−Siなどの金属をスパッタし且つパタニングして配線電極26に加工する。次いでアクリル系有機樹脂を略1μm塗布し平坦化膜27とする。この平坦化膜27にコンタクトホールを開けた後、ITO、IXOなどの透明導電膜をスパッタリングで成膜し、所定の形状にパタニングして画素電極28に加工する。この透明導電膜を窒素雰囲気中において略220℃の温度で30分間アニールして、図51に示すようなアクティブマトリクス型の表示装置用基板が完成する。
【0111】
このようなプロセスにより作製された図51に示すアクティブマトリクス型の表示装置用基板においては、pch−TFT16、nch−TFT17及びnch−TFT18では、酸化シリコンからなるゲート酸化膜14及び層間絶縁膜24が緻密化されて形成されている。これにより、このpch−TFT16、nch−TFT17及びnch−TFT18では、ゲート酸化膜14及び層間絶縁膜24における膜中固定電荷及び欠陥準位が低減され、また、半導体薄膜13/ゲート酸化膜14界面の欠陥準位が低減されており、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上が実現することが実現されており、低融点ガラスからなる絶縁基板1上に高品質なゲート酸化膜14及び層間絶縁膜24が形成されている。
【0112】
また、pch−TFT16、nch−TFT17及びnch−TFT18では、半導体薄膜13が薄膜トランジスタとして機能する上で適当な状態に十分且つ確実に水素化されている。これにより半導体薄膜13中の欠陥準位に起因した閾電圧のばらつきの発生、移動度や駆動電流の低減が防止されている。すなわち、半導体薄膜13を確実に水素化されていることにより、半導体薄膜13中の欠陥準位が低減されており、その結果、薄膜トランジスタの閾電圧のばらつきの低減、移動度や駆動電流の向上が実現されている。
【0113】
なお、上述した実施の形態では、多結晶シリコンからなる半導体薄膜13とプラズマCVD法等により成膜された酸化シリコン薄膜であるゲート酸化膜14及び層間絶縁膜24とを緻密化する際に、水蒸気と酸素原子との混合雰囲気とした高圧水蒸気アニールを用いているが、本発明はこれらに限定されるものではなく、酸素ガスあるいは酸素ガスと水素ガスとの混合物等も用いることができる。このようにして得られた緻密化されたゲート酸化膜14は高品質であり、ボトムゲート構造のTFTのバックゲート側(上側)において、チャンネル領域との界面を良好に維持することができる。
【0114】
次に、本発明に係る薄膜トランジスタの第4の実施の形態について説明する。なお、第1の実施の形態に対応する部分には同じ符号を付することで理解を容易にしている。
【0115】
まず、図52に示すように、低融点ガラスからなる絶縁基板11上に、窒化シリコンからなるバッファ層12a及び酸化シリコンからなるバッファ層12bを順に成膜する。各バッファ層の膜厚は例えば100nm〜200nmとする。続いて、バッファ層12bの上に非晶質シリコンからなる半導体薄膜13を成膜する。半導体薄膜3の膜厚は、例えば30nm〜80nmとする。以上の成膜は、プラズマCVD法により連続的に行う。ここで、絶縁基板11としては、歪点が635℃である旭硝子社製のAN635を用いる。また、バッファ層2bを構成するSiO2膜は、無機系のシランガスであるSiH4と、O2ガスとを分解して成膜する。そして、窒素雰囲気中で略400℃〜450℃の温度で1時間程度のアニールを行って半導体薄膜13中の水素を脱離する。
【0116】
次いで、図53に示すように薄膜トランジスタの閾電圧Vthを制御する目的で、B+イオンを例えば5×1011/cm2〜4×1012/cm2のドーズ量でイオン注入する。この際の加速電圧は例えば10keVである。
【0117】
次に、図54に示すように、半導体薄膜13に波長が略200nm〜400nmのエキシマレーザ光を照射してエキシマレーザアニール(ELA)を行い、半導体薄膜13の非晶質シリコンを多結晶シリコンに転換する。
【0118】
次に、図55に示すように、多結晶シリコンの表面に例えばプラズマCVD法、減圧CVD法、常圧CVD法、スパッタ法などで、酸化シリコンからなる犠牲膜41を例えば5nm〜20nmの膜厚で成膜する。
【0119】
続いて、図56に示すように犠牲膜41越しに多結晶シリコンからなる半導体薄膜13をエッチングし、薄膜トランジスタの素子領域の形状に合わせて島状にパタニングする。パタニング後、島状の半導体薄膜13の上に残された犠牲膜41を例えば弗酸などによりエッチングして除去する。これにより、半導体薄膜13のエッチングに用いたレジストに含まれている不純物が、半導体薄膜13に侵入することを防止することが可能となる。
【0120】
次いで図57に示すように、清浄な表面が露出した半導体薄膜13の上に、例えばプラズマCVD法により、ゲート酸化膜14として酸化シリコン薄膜を例えば100nmの膜厚に成膜する。以下、第1の実施の形態と同様のプロセスにより図15に示す薄膜トランジスタが完成する。
【0121】
このようなプロセスにより作製した場合も、pch−TFT16、nch−TFT17及びnch−TFT18では、酸化シリコンからなるゲート酸化膜14及び層間絶縁膜24が緻密化されて形成されている。これにより、このpch−TFT16、nch−TFT17及びnch−TFT18では、ゲート酸化膜14及び層間絶縁膜24における膜中固定電荷及び欠陥準位が低減され、また、半導体薄膜13/ゲート酸化膜14界面の欠陥準位が低減されており、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上が実現することが実現されており、低融点ガラスからなる絶縁基板1上に高品質なゲート酸化膜14及び層間絶縁膜24が形成されている。
【0122】
また、このようなプロセスにより作製した場合も、pch−TFT16、nch−TFT17及びnch−TFT18では、半導体薄膜13が薄膜トランジスタとして機能する上で適当な状態に十分且つ確実に水素化されている。これにより半導体薄膜13中の欠陥準位に起因した閾電圧のばらつきの発生、移動度や駆動電流の低減が防止されている。すなわち、半導体薄膜13を確実に水素化されていることにより、半導体薄膜13中の欠陥準位が低減されており、その結果、薄膜トランジスタの閾電圧のばらつきの低減、移動度や駆動電流の向上が実現されている。
【0123】
図58は、本発明を適用して作製された駆動基板を用いて組み立てられたアクティブマトリクス型液晶表示装置の一例を示す模式的な斜視図である。図示するように、本表示装置は、一対の絶縁基板201,202と、両者の間に保持された電気光学物質203とを備えたパネル構造を有する。電気光学物質203としては、液晶材料を用いる。下側の絶縁基板201には、画素アレイ部204と駆動回路部とが集積形成されている。駆動回路部は、垂直駆動回路205と水平駆動回路206とに分かれている。また、絶縁基板201の周辺部上端には、外部接続用の端子部207が形成されている。端子部207は、配線208を介して垂直駆動回路205及び水平駆動回路206に接続している。画素アレイ部204には、行状のゲート配線209と、列状の信号配線210が形成されている。両配線の交差部には画素電極211と、これを駆動する薄膜トランジスタTFTが形成されている。薄膜トランジスタTFTのゲート電極は対応するゲート配線109に接続され、ドレイン領域は対応する画素電極211に接続され、ソース領域は対応する信号配線210に接続している。ゲート配線109が垂直駆動回路205に接続する一方、信号配線210は水平駆動回路206に接続している。
【0124】
画素電極211をスイッチング駆動する薄膜トランジスタTFT及び垂直駆動回路205と水平駆動回路206に含まれる薄膜トランジスタTFTは、本発明を適用して作製されたものである。すなわち、半導体薄膜と、酸化膜と、ゲート電極とを含む積層構造を有する薄膜トランジスタを製造する際に、絶縁性の基板に多結晶シリコンからなる半導体薄膜を形成する半導体薄膜形成工程と、半導体薄膜の上に酸化膜を形成する酸化膜形成工程と、酸化膜形成工程後に酸素原子を含有する気体の加圧雰囲気下で熱処理を行うアニール工程と、アニール工程後に酸化膜上に水素脱離防止膜を成膜する水素脱離防止膜成膜工程と、水素脱離防止膜成膜工程後に熱処理を行う水素化工程とを行って作製されている。
【0125】
すなわち、以上のようにして作製された画素電極211をスイッチング駆動する薄膜トランジスタTFT及び垂直駆動回路205と水平駆動回路206に含まれる薄膜トランジスタTFTは、酸化シリコンからなるゲート酸化膜及び酸化シリコンからなる層間絶縁膜が緻密化されている。これにより、画素電極211をスイッチング駆動する薄膜トランジスタTFT及び垂直駆動回路205と水平駆動回路206に含まれる薄膜トランジスタTFTでは、ゲート酸化膜14の膜中固定電荷及び欠陥準位が低減されており、また、半導体薄膜3/ゲート酸化膜4界面の欠陥準位が低減されており、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上が実現された高品質なゲート酸化膜が形成されている。
【0126】
また、画素電極211をスイッチング駆動する薄膜トランジスタTFT及び垂直駆動回路205と水平駆動回路206に含まれる薄膜トランジスタTFTでは、半導体薄膜13である多結晶シリコン中に水素が十分且つ確実に拡散され、当該水素により半導体薄膜13中、すなわち多結晶シリコン薄膜中に存在するシリコンの未結合手が確実に終端化、すなわち水素化されている。これにより、半導体薄膜13中の欠陥が十分に低減されているため、半導体薄膜13の欠陥準位に起因する薄膜トランジスタの閾電圧のばらつきの低減、移動度の向上や駆動電流の増大が実現された、高品質な半導体薄膜が形成されている。
【0127】
したがって、画素電極211をスイッチング駆動する薄膜トランジスタTFT及び垂直駆動回路205と水平駆動回路206に含まれる薄膜トランジスタTFTにおいては、閾電圧のばらつきの低減、移動度や駆動電流の向上、そしてホットキャリア耐性の向上が実現された高品質な薄膜トランジスタが実現されている。
【0128】
図59は、本発明を適用して作製された薄膜トランジスタを集積形成した、エレクトロルミネッセンス表示装置の一例を示す模式的な断面図である。このエレクトロルミネッセンス表示装置では、画素として有機エレクトロルミネッセンス素子OLED301を用いている。OLED301は陽極302、有機層303及び陰極306を順に重ねたものである。陽極302は画素毎に分離しており、例えばクロムからなり基本的に光反射性である。陰極306は画素間で共通接続されており、例えば極薄の金属層304と透明導電層305の積層構造であり、基本的に光透過性である。係る構成を有するOLED301の陽極302/陰極306間に順方向の電圧(10V程度)を印加すると、電子や正孔などキャリアの注入が起こり、発光が観測される。OLEDの動作は、陽極302から注入された正孔と陰極306から注入された電子により形成された励起子による発光と考えられる。
【0129】
一方、OLEDを駆動する薄膜トランジスタTFTは、ガラスなどからなる基板11の上に形成されたゲート電極15と、その上面に重ねられたゲート絶縁膜312と、このゲート絶縁膜312を介してゲート電極15の上方に重ねられた半導体薄膜13とからなる。薄膜トランジスタTFT311はOLED301に供給される電流の通路となるソース領域S、チャネル領域Ch及びドレイン領域Dを備えている。チャネル領域chは丁度ゲート電極15の直上に位置する。このボトムゲート構造を有する薄膜トランジスタTFT311は層間絶縁膜24により被覆されており、その上には配線電極26及びドレイン電極313が形成されている。これらの上には別の層間絶縁膜25を介して前述したOLED301が成膜されている。このOLED301の陽極302はドレイン電極313を介して薄膜トランジスタTFT311に電気接続されている。
【0130】
上記において、薄膜トランジスタTFT311は、本発明を適用して作製されているため酸化シリコンからなるゲート酸化膜が緻密化されて形成されている。これにより、薄膜トランジスタTFT311では、ゲート酸化膜14の膜中固定電荷及び欠陥準位が低減されており、また、半導体薄膜13/ゲート酸化膜14界面の欠陥準位が低減されており、その結果、閾電圧のばらつきの低減、ホットキャリア耐圧の向上が実現された高品質なゲート酸化膜が形成されている。
【0131】
また、薄膜トランジスタTFT311では、半導体薄膜13である多結晶シリコン中に水素が十分且つ確実に拡散され、当該水素により半導体薄膜13中、すなわち多結晶シリコン薄膜中に存在するシリコンの未結合手が確実に終端化、すなわち水素化されている。これにより、半導体薄膜13中の欠陥が十分に低減されているため、半導体薄膜13の欠陥準位に起因する薄膜トランジスタの閾電圧のばらつきの低減、移動度の向上や駆動電流の増大が実現された、高品質な半導体薄膜が形成されている。
【0132】
したがって、薄膜トランジスタTFT311においては、閾電圧のばらつきの低減、移動度や駆動電流の向上、そしてホットキャリア耐性の向上が実現された高品質な薄膜トランジスタが実現されている。
【0133】
図60は、図58又は図59に示した表示装置を組み込んだ携帯情報端末装置の一例を示す模式的な斜視図である。携帯情報端末装置(PDA)401は、情報処理部410と表示部420とに分かれている。情報処理部410は、通信部、音声処理部、操作部、制御部及び記憶部などのPDAとしての基本機能を備えている。これらの機能を、制御部が制御することで、電話機能、メール機能、パソコン機能、パソコン通信機能、個人情報管理機能などが実現される。更に、情報処理部410は、操作部411を備えており、この操作部411を操作することにより、各種機能を選択できる。情報処理部410は、実行する処理内容に応じて画像情報を生成する。表示部420は、情報処理部410が生成した画像情報を表示パネルに表示する。この表示パネルは、本発明を適用して作製した図58に示した液晶パネルあるいは図59に示したエレクトロルミネッセンスパネルである。このような携帯情報端末装置においては、携帯性を向上する為製品の小型化が特に推進されている。PDAは、パーソナルコンピュータの様に必ずしもキーボードを必要としない為、非常に小さくすることができる。このように小型化が図られた電子機器では、画像情報の処理結果を表示する表示部として、図58や図59に示した高性能で高精細なディスプレイパネルが好適である。
【0134】
図61は、本発明を適用して作製されたディスプレイを組み込んだ携帯電話装置の一例を示す模式的な平面図である。図示するように、携帯電話装置501は、無線送受信用のアンテナ502、受話器(スピーカ)503及び送話器(マイクロホン)504を備えるとともに、ダイヤルキーなどの操作キー505とディスプレイパネル506とを備える。そして、このディスプレイパネル506は、本発明を適用して作製した図58に示した液晶パネルあるいは図59に示したエレクトロルミネッセンスパネルである。この携帯電話装置501は、個人名と電話番号などの電話帳情報をディスプレイ506に表示することができる。また、受信した電子メールを、ディスプレイ506に表示することも可能とされている。携帯電話装置は、PDAと同様に携帯性を向上する為製品の小型化が特に推進されている。そして、このように小型化が図られた携帯電話装置では、文字情報や画像情報の処理結果を表示する表示部として、図58や図59に示した高性能で高精細なディスプレイパネルが好適である。
【0135】
【発明の効果】
本発明に係る薄膜トランジスタの製造方法は、半導体薄膜と、ゲート酸化膜と、ゲート電極とを含む積層構造を有する薄膜トランジスタの製造方法であって、低融点ガラスである絶縁性の基板に多結晶シリコンからなる上記半導体薄膜を形成する半導体薄膜形成工程と、CVD法またはスパッタリング法によって、上記半導体薄膜の上に上記ゲート酸化膜を形成するゲート酸化膜形成工程と、上記ゲート酸化膜形成工程後に、加圧雰囲気下における水蒸気中においてアニール処理を行い、上記ゲート酸化膜に水分を吸着させることによって、上記ゲート酸化膜を緻密化すると共に水素を残存させるアニール工程と、上記アニール工程後に、上記ゲート酸化膜上に水素脱離防止膜を成膜する水素脱離防止膜成膜工程と、上記水素脱離防止膜成膜工程後に、熱処理を行うことによって、上記ゲート酸化膜に残存されている水素を前記半導体薄膜に拡散させて水素化する水素化工程とを備える。
【0136】
以上のような本発明に係る薄膜トランジスタの製造方法では、低温プロセスにおいても薄膜トランジスタの酸化膜を確実に緻密化することが可能とされ、さらに、半導体薄膜である多結晶シリコンを十分且つ確実に水素化することができる。したがって、本発明に係る薄膜トランジスタの製造方法においては、高品質の酸化膜及び半導体薄膜を形成することが可能とされ、移動度やホットキャリア耐性に優れた高性能な薄膜トランジスタを提供することが可能とされる。
【0137】
また、本発明に係る液晶表示装置の製造方法は、画素電極と薄膜トランジスタとが配された低融点ガラスである第1の基板と、上記画素電極に対面する電極が配された第2の基板とが所定の間隙をおいて対向配置されるとともに、上記間隔に液晶が保持されてなる表示パネルを有し、上記薄膜トランジスタが半導体薄膜とゲート酸化膜とゲート電極とを含む積層構造を有する液晶表示装置の製造方法であって、上記第1の基板に多結晶シリコンからなる上記半導体薄膜を形成する半導体薄膜形成工程と、CVD法またはスパッタリング法によって、上記半導体薄膜の上に上記ゲート酸化膜を形成するゲート酸化膜形成工程と、上記ゲート酸化膜形成工程後に、加圧雰囲気下における水蒸気中においてアニール処理を行い、上記ゲート酸化膜に水分を吸着させることによって、上記ゲート酸化膜を緻密化すると共に水素を残存させるアニール工程と、上記アニール工程後に、上記ゲート酸化膜上に水素脱離防止膜を成膜する水素脱離防止膜成膜工程と、上記水素脱離防止膜成膜工程後に、熱処理を行うことによって、上記ゲート酸化膜に残存されている水素を前記半導体薄膜に拡散させて水素化する水素化工程とを備える。
【0138】
以上のような本発明に係る液晶表示装置の製造方法では、薄膜トランジスタを製造する際に、低温プロセスにおいても薄膜トランジスタの酸化膜を確実に緻密化することが可能とされ、さらに、半導体薄膜である多結晶シリコンを十分且つ確実に水素化することができる。したがって、本発明に係る液晶表示装置の製造方法においては、高品質の酸化膜及び半導体薄膜を有し移動度やホットキャリア耐性に優れた薄膜トランジスタを備えた高性能な液晶表示装置を提供することが可能とされる。
【0139】
また、本発明に係るエレクトロルミネッセンス表示装置の製造方法は、低融点ガラスである絶縁性の基板にエレクトロルミネッセンス素子と薄膜トランジスタが配され、当該薄膜トランジスタが半導体薄膜とゲート酸化膜とゲート電極とを含む積層構造を有するエレクトロルミネッセンス表示装置の製造方法であって、絶縁性の基板に多結晶シリコンからなる上記半導体薄膜を形成する半導体薄膜形成工程と、CVD法またはスパッタリング法によって、上記半導体薄膜の上に上記ゲート酸化膜を形成するゲート酸化膜形成工程と、
上記ゲート酸化膜形成工程後に、加圧雰囲気下における水蒸気中においてアニール処理を行い、上記ゲート酸化膜に水分を吸着させることによって、上記ゲート酸化膜を緻密化すると共に水素を残存させるアニール工程と、上記アニール工程後に、上記ゲート酸化膜上に水素脱離防止膜を成膜する水素脱離防止膜成膜工程と、上記水素脱離防止膜成膜工程後に、熱処理を行うことによって、上記ゲート酸化膜に残存されている水素を前記半導体薄膜に拡散させて水素化する水素化工程とを備える。
【0140】
以上のような本発明に係るエレクトロルミネッセンス表示装置の製造方法では、薄膜トランジスタを製造する際に、低温プロセスにおいても薄膜トランジスタの酸化膜を確実に緻密化することが可能とされ、さらに、半導体薄膜である多結晶シリコンを十分且つ確実に水素化することができる。したがって、本発明に係るエレクトロルミネッセンス表示装置の製造方法においては、高品質の酸化膜及び半導体薄膜を有し移動度やホットキャリア耐性に優れた薄膜トランジスタを備えた高性能なエレクトロルミネッセンス表示装置を提供することが可能とされる。
【0147】
以上、本発明により、大面積のガラス基板上に高性能な薄膜トランジスタの形成が可能となるため、ディスプレイパネル上に高機能回路を集積化する、いわゆるシテスムディスプレイの実現に大きく寄与できる。
【図面の簡単な説明】
【図1】本発明に係る薄膜トランジスタを示す断面図である。
【図2】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図3】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図4】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図5】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図6】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図7】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図8】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図9】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図10】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図11】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図12】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図13】本発明に係る薄膜トランジスタの製造工程を説明する図である。
【図14】高圧水蒸気酸化処理装置の一例を示す模式図である。
【図15】第1の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図16】第1の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図17】第1の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図18】第1の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図19】第1の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図20】第1の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図21】第1の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図22】第1の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図23】第1の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図24】第1の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図25】第1の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図26】第1の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図27】第1の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図28】第1の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図29】第2の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図30】第2の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図31】第2の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図32】第2の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図33】第2の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図34】第2の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図35】第2の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図36】第2の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図37】第2の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図38】第2の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図39】第2の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図40】第2の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図41】第2の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図42】第2の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図43】第3の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図44】第3の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図45】第3の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図46】第3の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図47】第3の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図48】第3の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図49】第3の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図50】第3の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図51】第3の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図52】第4の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図53】第4の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図54】第4の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図55】第4の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図56】第4の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図57】第4の実施の形態に係る薄膜トランジスタ基板の製造工程を説明する図である。
【図58】本発明を適用して製造された薄膜トランジスタを用いた液晶表示装置の一例を示す模式的な斜視図である。
【図59】本発明を適用して製造された薄膜トランジスタを組み込んだエレクトロルミネッセンス表示装置の一例を示す部分断面図である。
【図60】本発明に係る表示装置を組み込んだ携帯情報端末装置の一例を示す模式的な斜視図である。
【図61】本発明に係る表示装置を組み込んだ携帯電話装置の一例を示す模式的な平面図である。
【符号の説明】
1 絶縁基板
2a、2b バッファ層(ゲート窒化膜、ゲート酸化膜)
3 半導体薄膜
4 ゲート酸化膜
5 ゲート電極
6 pch−TFT
7 nch−TFT
Claims (6)
- 半導体薄膜と、ゲート酸化膜と、ゲート電極とを含む積層構造を有する薄膜トランジスタの製造方法であって、
低融点ガラスである絶縁性の基板に多結晶シリコンからなる上記半導体薄膜を形成する半導体薄膜形成工程と、
CVD法またはスパッタリング法によって、上記半導体薄膜の上に上記ゲート酸化膜を形成するゲート酸化膜形成工程と、
上記ゲート酸化膜形成工程後に、加圧雰囲気下における水蒸気中においてアニール処理を行い、上記ゲート酸化膜に水分を吸着させることによって、上記ゲート酸化膜を緻密化すると共に水素を残存させるアニール工程と、
上記アニール工程後に、上記ゲート酸化膜上に水素脱離防止膜を成膜する水素脱離防止膜成膜工程と、
上記水素脱離防止膜成膜工程後に、熱処理を行うことによって、上記ゲート酸化膜に残存されている水素を前記半導体薄膜に拡散させて水素化する水素化工程と
を備える、薄膜トランジスタの製造方法。 - 上記半導体薄膜をパタニングして薄膜トランジスタの素子領域を形成する素子領域形成工程
を備え、
上記素子領域形成工程を上記ゲート酸化膜形成工程の前に行う、
請求項1記載の薄膜トランジスタの製造方法。 - 上記水素化工程における熱処理を乾燥雰囲気下で行う、
請求項1記載の薄膜トランジスタの製造方法。 - 上記乾燥雰囲気は、酸素雰囲気、大気雰囲気、窒素雰囲気、不活性ガス雰囲気、真空雰囲気のいずれかである、
請求項3記載の薄膜トランジスタの製造方法。 - 画素電極と薄膜トランジスタとが配された低融点ガラスである第1の基板と、上記画素電極に対面する電極が配された第2の基板とが所定の間隙をおいて対向配置されるとともに、上記間隔に液晶が保持されてなる表示パネルを有し、上記薄膜トランジスタが半導体薄膜とゲート酸化膜とゲート電極とを含む積層構造を有する液晶表示装置の製造方法であって、
上記第1の基板に多結晶シリコンからなる上記半導体薄膜を形成する半導体薄膜形成工程と、
CVD法またはスパッタリング法によって、上記半導体薄膜の上に上記ゲート酸化膜を形成するゲート酸化膜形成工程と、
上記ゲート酸化膜形成工程後に、加圧雰囲気下における水蒸気中においてアニール処理を行い、上記ゲート酸化膜に水分を吸着させることによって、上記ゲート酸化膜を緻密化すると共に水素を残存させるアニール工程と、
上記アニール工程後に、上記ゲート酸化膜上に水素脱離防止膜を成膜する水素脱離防止膜成膜工程と、
上記水素脱離防止膜成膜工程後に、熱処理を行うことによって、上記ゲート酸化膜に残存されている水素を前記半導体薄膜に拡散させて水素化する水素化工程と
を備える、
液晶表示装置の製造方法。 - 低融点ガラスである絶縁性の基板にエレクトロルミネッセンス素子と薄膜トランジスタが配され、当該薄膜トランジスタが半導体薄膜とゲート酸化膜とゲート電極とを含む積層構造を有するエレクトロルミネッセンス表示装置の製造方法であって、
絶縁性の基板に多結晶シリコンからなる上記半導体薄膜を形成する半導体薄膜形成工程と、
CVD法またはスパッタリング法によって、上記半導体薄膜の上に上記ゲート酸化膜を形成するゲート酸化膜形成工程と、
上記ゲート酸化膜形成工程後に、加圧雰囲気下における水蒸気中においてアニール処理を行い、上記ゲート酸化膜に水分を吸着させることによって、上記ゲート酸化膜を緻密化すると共に水素を残存させるアニール工程と、
上記アニール工程後に、上記ゲート酸化膜上に水素脱離防止膜を成膜する水素脱離防止膜成膜工程と、
上記水素脱離防止膜成膜工程後に、熱処理を行うことによって、上記ゲート酸化膜に残存されている水素を前記半導体薄膜に拡散させて水素化する水素化工程と
を備える、
エレクトロルミネッセンス表示装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001380770A JP4006990B2 (ja) | 2001-12-13 | 2001-12-13 | 薄膜トランジスタの製造方法,液晶表示装置の製造方法,エレクトロルミネッセンス表示装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001380770A JP4006990B2 (ja) | 2001-12-13 | 2001-12-13 | 薄膜トランジスタの製造方法,液晶表示装置の製造方法,エレクトロルミネッセンス表示装置の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003188181A JP2003188181A (ja) | 2003-07-04 |
JP2003188181A5 JP2003188181A5 (ja) | 2006-06-15 |
JP4006990B2 true JP4006990B2 (ja) | 2007-11-14 |
Family
ID=27591665
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001380770A Expired - Fee Related JP4006990B2 (ja) | 2001-12-13 | 2001-12-13 | 薄膜トランジスタの製造方法,液晶表示装置の製造方法,エレクトロルミネッセンス表示装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4006990B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006024087A (ja) * | 2004-07-09 | 2006-01-26 | Nec Corp | 無線デバイス、その製造方法、その検査方法及び検査装置並びに無線装置及びその製造方法 |
JP4590556B2 (ja) * | 2005-03-11 | 2010-12-01 | 国立大学法人 奈良先端科学技術大学院大学 | 半導体装置の製造方法 |
JP2007013091A (ja) * | 2005-05-31 | 2007-01-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
TWI626744B (zh) | 2008-07-31 | 2018-06-11 | 半導體能源研究所股份有限公司 | 半導體裝置及半導體裝置的製造方法 |
-
2001
- 2001-12-13 JP JP2001380770A patent/JP4006990B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003188181A (ja) | 2003-07-04 |
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RD02 | Notification of acceptance of power of attorney |
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A621 | Written request for application examination |
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RD04 | Notification of resignation of power of attorney |
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A521 | Written amendment |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061226 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070109 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070312 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070515 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070717 |
|
TRDD | Decision of grant or rejection written | ||
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