JP4003886B2 - デジタルプリジストータ方式による歪補償型増幅器 - Google Patents

Description

本発明はデジタルプリジストータ方式により歪補償を行う歪補償型増幅器に関する。

無線送信器等では送信信号等を増幅するために増幅器が使用される。増幅器は増幅される信号の帯域等に依存する歪が発生する。歪信号が主信号に混入すると通信品質が劣化するため、歪除去回路により歪補償される。歪補償には、例えば、デジタルプリジストータ方式がある。

図７はデジタルプリジストータ方式による歪補償型増幅器の構成図である。図７に示すように、歪補償型増幅器は、加算器２、デバイザ４、遅延回路６、及び比較器８から構成されるＬＳＩ１０、基準クロック発生器１２、Ｄ／Ａ変換器１４、局発信号発生器１６、ミキサ１８、アンプ２０、カプラ２２、アンプ２４、局発信号発生器２６、ミキサ２８及びＡ／Ｄ変換器３０から構成される。加算器２は、入力信号Ｓ２（例えば、３０．７２ＭＨｚで１２ビット）と比較器８の補正信号Ｓ４を加算して、信号Ｓ６を出力する。基準クロック発生器１２は、例えば、１２２．８８ＭＨｚの基準クロック信号ＣＬＫ０を出力する。デバイザ４は基準クロック信号ＣＫ０を２つの基準クロックＣＬＫ１，ＣＬＫ２に分岐する。

Ｄ／Ａ変換器１４は、基準クロックＣＬＫ１をＤ／Ａクロックとして、例えば、クロックＣＬＫ１の立ち上がりのタイミングで信号Ｓ６をサンプリングして、アナログ信号Ｓ８に変換する。局発信号発生器１６は、ベースバンドから中間周波数帯域（例えば、２．１Ｇ）に周波数変換のための局発信号を生成する。ミキサ１８はアナログ信号Ｓ８を局発信号に基づいて中間周波数帯域に周波数変換を行って、信号Ｓ９を出力する。アンプ２０は、ミキサ１８の出力信号Ｓ９を一定利得で増幅して、信号Ｓ１０を出力する。信号Ｓ１０には主信号Ｓ１１に加えて歪信号Ｓ１２が含まれる。カプラ２２はアンプ２０の出力信号Ｓ１０を２つに分岐して、一部の信号を外部に出力すると共に残りの信号Ｓ１３をアンプ２４に出力する。

アンプ２４は、入力信号Ｓ１３の主信号レベルがアンプ２０への入力信号Ｓ９のレベルに等しいものとするために入力信号Ｓ１３を所定利得で増幅して、信号Ｓ１４を出力する。局発信号発生器２６はミキサ１８の入力周波数帯域（ベースバンド）に変換するための局発信号を出力する。ミキサ２８は、アンプ２４の出力信号Ｓ１４を局発信号に基づいて、ミキサ１８の入力周波数帯域に変換するための周波数変換を行って信号Ｓ１５を出力する。Ａ／Ｄ変換器３０は、基準クロックＣＬＫ２をＡ／Ｄクロックとして、例えば、クロックＣＬＫ２の立ち上がりのタイミングでミキサ２８の出力信号Ｓ１５をサンプリングして、デジタル信号Ｓ１６に変換する。

遅延回路６は、比較器８に入力されるＡ／Ｄ変換器３０の出力信号に該当する入力信号に一致させるべく、入力信号Ｓ２を、その一部が加算器２、Ｄ／Ａ変換器１４、ミキサ１８、アンプ２０、カプラ２２、アンプ２４、ミキサ２８、Ａ／Ｄ変換器２８を経由して、比較器８にフィードバックされるまでの遅延時間だけ遅延させて信号Ｓ１７を出力する。比較器８は、遅延回路６の出力信号Ｓ１７からＡ／Ｄ変換器３０の出力信号Ｓ１６を減算して、逆歪成分である補正信号Ｓ４を出力する。

加算器２は補正信号Ｓ４と入力信号Ｓ２を加算して、信号Ｓ６を出力する。信号Ｓ６はＤ／Ａ変換器１４によりアナログ信号に変換されて、ミキサ１８で周波数変換された後、アンプ２０で増幅される。このとき、アンプ２０により主信号Ｓ９の歪成分が出力されるが、この歪成分は歪成分Ｓ１２に近似するものであることから、歪成分の逆歪成分Ｓ４と合波されることにより歪補償される。

しかしながら、従来のデジタルプリジストータ方式による歪補償型増幅器には以下の問題点があった。

図８は従来の問題点を示す図である。図８に示すように、Ｄ／Ａ変換器１４によりＤ／ＡクロックＣＬＫ１の立ち上がりで入力信号Ｓ２がサンプリングされて変換されたアナログ信号Ｓ８は、ミキサ１８、アンプ２０、カプラ２２、アンプ２４及びミキサ２８を経由してＴ時間後にＡ／Ｄ変換器３０に入力される。Ａ／Ｄ変換器３０はＡ／ＤクロックＣＬＫ２の立ち上がりで信号Ｓ１５をサンプリングして、デジタル信号Ｓ１６に変換するが、基準クロックＣＬＫ１，２はデバイザ４により基準クロックＣＬＫ０を２分岐したものであり、同時に立ち上がることから、Ｄ／Ａ変換器１４及びＡ／Ｄ変換器３０は同時にアナログ／デジタル変換することになる。

一方、Ａ／Ｄ変換器３０にはＤ／Ａ変換器１８に入力された信号がＤ／Ａ変換器３０に入力されてからＴ時間後に対応する信号が入力されることになる。これは、現時点のクロックに対して、図８中の実線と破線の間隔であるＴ時間クロックが位相回転したジッタ分ずれたクロックで信号をサンプリングしたことに相当する。このクロックジッタにより、Ａ／Ｄ変換されたデジタル信号Ｓ１６はＤ／Ａ変換されたデジタル信号Ｓ６とはタイミング的にずれたものとなり、歪補償を精度良く行うことが困難であった。

本発明の目的は、Ｄ／Ａ変換とＡ／Ｄ変換を同じタイミングで行うことにより、安定的に歪補償を行うことにより品質の向上するデジタルプリジストータ方式による歪補償型増幅器を提供することである。

本発明の一側面によれば、デジタルプリジストータ方式による歪補償型増幅器であって、第１デジタル信号と補正信号を加算する加算器と、第１クロックに基づいて前記加算器の出力信号を第１アナログ信号に変換するデジタル／アナログ変換器と、前記第１アナログ信号に基づいて第１利得で増幅する第１アンプと、前記第１アンプの出力信号に基づく入力信号を前記第１アンプの入力信号の入力レベルに一致するよう増幅する第２アンプと、第２クロックに基づいて前記第２アンプの出力信号に基づく信号を第２デジタル信号に変換するアナログ／デジタル変換器と、前記デジタル／アナログ変換器に信号が入力されてから第１アンプ及び第２アンプを経由して前記アナログ／デジタル変換器にフィードバックされるまでの時間だけ前記第１クロックを遅延させて、前記第２クロックを出力する可変遅延回路としての第１遅延回路と、前記第１デジタル信号を遅延させて第３デジタル信号を出力する第２遅延回路と、前記第２デジタル信号と前記第３デジタル信号との差分信号を前記補正信号として出力する比較器と、前記差分信号に基づいて前記第１遅延回路の遅延量を制御する遅延量制御部とを具備し、前記遅延量制御部は、前記差分信号のレベルを検出する検出器を具備し、前記検出器より検出された検出信号のレベルの大きい順に、第１動作、第２動作及び第３動作に分類されたそのいずれの動作に該当するかを前記検出信号のレベルに基づいて判断し、前記第１又は第３動作であると判断される場合は、前記第１遅延回路の遅延量を維持するとともに、前記比較器の出力を前記加算器に前記補正信号として出力し、前記第２動作であると判断される場合は、前記第１遅延回路の遅延量を変化させるとともに、前記比較器から出力される信号とは異なる信号を前記加算器に補正信号として出力することを特徴とするデジタルプリジストータ方式による歪補償型増幅器が提供される。

好ましくは、前記遅延量制御部は、前記第２動作であると判断された場合は、前記第１遅延回路の遅延量を可変に制御する制御部と、前記第２動作であると判断された場合は、前記比較器から出力される信号とは異なる信号を前記加算器に補正信号として出力し、前記第１又は第３動作であると判断された場合は、前記比較器から出力される信号を前記加算器に補正信号として出力する保持部とを具備して構成する。

本発明によれば、Ｄ／Ａ変換とＡ／Ｄ変換を同じタイミングで行いクロックジッタを無視できるようにしたので、歪補償の精度が上がる。基準クロックが飛んだ場合やクロックがくずれた場合でも、Ｄ／Ａ変換とＡ／Ｄ変換を同じタイミングで行うので、障害が出にくい。更に、温度や経年変化により変化した遅延時間に応じた可変に制御するようにしたので、歪補償が安定的に効果的に行われる。

図１は本発明の原理図である。図１に示すように、デジタルプリジストータ方式による歪補償型増幅器は、第１遅延回路５０、比較器５２、加算器５４、Ｄ／Ａ変換器５６、第１アンプ５８、カプラ６０、第２アンプ６２、Ａ／Ｄ変換器６４及び第２遅延回路６６を有する。加算器５４は、デジタル信号Ｓ２０と比較器５２の出力信号Ｓ２２を加算して、信号Ｓ２４を出力する。Ｄ／Ａ変換器５６は、第１基準クロックＣＬＫ１をＤ／Ａクロックとして、例えば、クロックＣＬＫ１の立ち上がりのタイミングで、信号Ｓ２４をサンプリングして、アナログ信号Ｓ２６に変換する。

第１アンプ５８は、アナログ信号Ｓ２６を増幅して、信号Ｓ２８を出力する。信号Ｓ２８には主信号Ｓ３０に歪信号Ｓ３２が加わる。カプラ６０は、信号Ｓ２８の一部の信号Ｓ３４を第２アンプ６２に出力する。第２アンプ６２は、信号Ｓ３４の主信号Ｓ３６のレベルがアナログ信号Ｓ２６のレベルに一致するよう増幅して、信号Ｓ４０を出力する。信号Ｓ４０は、該当する信号Ｓ２４がＤ／Ａ変換器５６に入力されてからＴ時間後にＡ／Ｄ変換器６４に入力される。第２遅延回路６８は、第１基準クロックＣＬＫ１をＤ／Ａ変換器５６に信号Ｓ２４が入力されてからＡ／Ｄ変換器６４に入力されるまでに要する、Ｔ時間遅延させて、第２基準クロックＣＬＫ２を出力する。Ａ／Ｄ変換器６４は、第２基準クロックＣＬＫ２をＡ／Ｄクロックとして、例えば、クロックＣＬＫ２の立ち上がりで信号Ｓ４０をサンプリングして、デジタル信号Ｓ４６に変換する。

図２は本発明のＤ／Ａ変換とＡ／Ｄ変換のタイムチャートである。Ｄ／ＡクロックＣＬＫ１の立ち上がりのタイミングでサンプリングされた信号Ｓ２４をデータＤ１とする。データＤ１はＤ／Ａ変換器５６に入力されてからＴ時間後にＡ／Ｄ変換器６４にデータＤ１’として入力される。一方、Ａ／ＤクロックＣＬＫ２はＤ／ＡクロックＣＬＫ１よりもＴ時間遅延されているので、Ａ／ＤクロックＣＬＫ２が立ち上がったタイミングでデータＤ１に対応するデータＤ１’がＡ／Ｄ変換器６４に入力されることになり、データＤ１’がデジタル信号に変換される。よって、Ａ／Ｄ変換器６４によりＡ／Ｄ変換されたデータはＤ／Ａ変換器５６によりＤ／Ａ変換されたデータに対応し、同一データを同じタイミングで変換したこととなり、クロックジッタを無視することができる。

一方、第１遅延回路５０はデジタル信号Ｓ２０が入力されてから比較器５２にデジタル信号Ｓ４６として入力されるまでの時間遅延して、信号Ｓ２１を比較器５２に出力する。比較器５２は信号Ｓ２１と信号Ｓ４６との差分信号を補正信号Ｓ２２として出力する。このとき、信号Ｓ４６のクロックジッタが無視できるものであるので、補正信号２２は第１アンプ５６により発生した歪信号Ｓ３２の逆相のクロックジッタが無視されるデジタル信号である。加算器５４は、デジタル信号Ｓ２０と補正信号Ｓ２２を加算して、信号Ｓ２４を出力する。

信号Ｓ２４は、Ｄ／Ａ変換器５４よりＤ／ＡクロックＣＬＫ１に同期してアナログ信号Ｓ２６に変換され、第１アンプ５６で信号Ｓ２8に増幅される。このとき、第１アンプ５６では歪信号が発生するが、歪信号の逆相信号が入力されていること、逆相信号がクロックジッタの無視できるものであることから、良好な歪補償がなされてアンプの品質が向上する。

図３は本発明の実施形態によるデジタルプリジストータ方式による歪補償型増幅器の構成図であり、図７中の構成要素と実質的に同一の構成要素には同一の符号を附している。図３に示すデジタルプリジストータ方式による歪補償型増幅器は、(i)基準クロックＣＬＫ１を信号がＤ／Ａ変換器１４に入力されてからＡ／Ｄ変換器３０にフィードバック入力されるまでに要する遅延時間Ｔだけ遅延させること、(ii)遅延時間Ｔが温度変化やアンプ２０，２４の経年変化により変動することがあることから遅延時間Ｔを可変に制御することが従来の歪補償型増幅器と異なる。

このためには、正しい遅延時間Ｔを検出する必要があるが、パイロット信号をＤ／Ａ変換器１４に入力してからＡ／Ｄ変換器３０にパイロット信号がフィードバック入力されるまで時間を測定することは装置が複雑化すること等により、比較器８から出力される補正信号のレベルを検出することにより正しい遅延時間Ｔで基準クロックＣＬＫ１が遅延させているか否かを検出し、正しい遅延時間で基準クックＣＬＫ１を遅延させるように遅延量を変化させる。補正信号は符号付きデジタル信号であることから、誤差レベルは補正信号が示す絶対値とする。また、誤差レベルは現在時刻から一定時間内の移動平均値（積分値）であっても良いし、瞬時レベルであっても良い。比較器８の出力レベル（誤差レベル）により遅延時間Ｔが変動していることが検出されるのは以下の理由による。

（i） 基準クロックが正しい遅延時間で遅延されているとき
歪補償が安定して行われているとき、クロックジッタが無視できるものであることから比較器８の出力の誤差レベルが一定レベル範囲となると考えられる。

(ii) 基準クロックが正しい遅延時間で遅延されていないとき
クロックジッタが無視できないものとなり、歪補償が安定的に行われることがなく、比較器８の出力の誤差レベルが一定レベル範囲を越えるものと考えられる。

図３に示すようにデジタルプリジストータ方式による歪補償型増幅器は、加算器２、デバイザ４、遅延回路６、比較器８及び保持部９８から構成されるＬＳＩ１００、基準クロック発生器１２、Ｄ／Ａ変換器１４、局発信号発生器１６、ミキサ１８、第１アンプ２０、カプラ２２、第２アンプ２４、局発信号発生器２６、ミキサ２８、Ａ／Ｄ変換器３０、検出器１０２、制御部１０４及びτ補正器１０６を有する。図４は図３中のτ補正に関わる部分を示す図である。検出器１０２は、次の機能を有する。初期起動時であるか（初期起動動作）、遅延時間Ｔが正しく設定されており、歪補償が良好に行われている（通常制御動作）、遅延時間が正しく設定されておらず、歪補償が良好に行われていない（ＡＭＰ系の温度及び経年変化に対する制御動作）のいずれであるかを示す検出信号を保持部９８及び制御部１０４に出力する。ＡＭＰ２０，２４が温度変化や経年変化により
遅延時間Ｔがτ補正器１０６に正しく設定されているか否かは誤差レベル検出テーブルに信号の誤差と動作状態の関係を記憶しておき、それを参照することにより行う。

図５は、誤差レベル検出テーブルを示す図である。図５に示すように、誤差レベルに応じて、通常制御動作、ＡＭＰ系の温度及び経年変化に対する制御動作、及び初期起動動作の各動作状態を分類している。通常制御動作では、遅延時間Ｔが正しく設定されており、良好に歪補償がされていると考えられることから誤差レベルが一定レベル以下であると考えられることから、例えば、０〜２の範囲であるときとする。ＡＭＰ系の温度及び経年変化に対する制御動作では、遅延時間が正しく設定されておらず、クロックジッタにより歪補償が良好に行われていないものと考えられることから、通常制御動作時の誤差レベルよりも大きく、例えば、３〜５の範囲であるときとする。また、初期起動動作では、未だ歪補償が収束した状態でないことから、誤差レベルが他の動作よりも大きく、例えば、６〜１０の範囲であるときとする。各動作は次の通りである。

(i) 初期起動時では、比較器８からの出力信号Ｓ７４が保持部９８をスルーして加算器２に供給されて制御部１０４が制御する遅延量は維持される。誤差信号レベルが０〜３レベル範囲内になるまで実施する。初期起動時では、運用開始前に測定された正確な遅延量がτ補正器１０６に設定されるため、運用を開始してから一定時間経過すると補償が収束して通常制御動作になる。

(ii) 通常制御動作では、比較器８からの出力信号Ｓ７４が保持部９８をスルーして加算器２に供給されて制御部１０２が制御する遅延量は維持される。

(iii) ＡＭＰ系の温度及び経年変化に対する制御動作では、加算器２への補償信号Ｓ７６は、それより少し前の通常制御動作での一定値とし、制御部１０４にて、τ補正器１０６をコントロールし比較器８での比較結果か０に近づく値をサーチし、誤差信号レベルが０〜３の範囲で最も誤差レベルが小さくなる最適値を見つけて、その値をτ補正器１０６に設定する。その後、比較器８から加算器２への補正信号Ｓ７４の保持を解除し、通常制御動作に戻る。

保持部９８は、次の機能を有する。(i)検出器１０２より出力される検出信号Ｓ７０が、初期起動動作又は通常制御動作であることを示すとき、比較器８の出力Ｓ７４をそのまま出力すると共に前に保持していた値を捨てて現在の値を保持する。(ii)検出信号Ｓ７０がＡＭＰ系の温度及び経年変化に対する制御動作であることを示すとき、保持していた値を加算器２に出力する。このように、検出信号Ｓ７０をスルーして加算器２に出力しないのは、ＡＭＰ系の温度及び経年変化に対する制御動作ではτ補正器１０６に設定される遅延時間が正しいものであるとはいえず、比較器８の出力Ｓ７４は正確な逆歪信号であるとはいえないことから直前の通常制御動作での補正信号Ｓ７６を使用するためである。

制御部１０４は、以下の機能を有する。(i)初期起動動作では、運用開始前に実測又は計算により算出された遅延時間に該当する制御信号Ｓ６８をτ補正器１０６に出力する。(ii)通常制御動作では、現在制御している遅延時間に該当する制御信号Ｓ６８を継続してτ補正器１０６に出力する。(iii)ＡＭＰ系の温度及び経年変化に対する制御動作では、遅延時間を少しずつ増加又は減少させて、比較器８の出力信号Ｓ７４の誤差レベルが０に収束するようにτ補正器１０６に遅延時間に該当する制御信号Ｓ６８を出力する。τ補正器１０６は、制御部１０４より出力される制御信号Ｓ６８に従って該当する遅延量だけ遅延させる、例えば、プログラマブルデレイチップである。

図６はτ補正のフローチャートである。

（ａ） 初期起動時
初期起動時では、運用開始前に遅延時間が正確に測定されており、ステップｓｔ１６において、制御部１０４はそれに該当する制御信号Ｓ６８を出力して、ステップｓｔ１８において、τ補正器１０６は、制御信号Ｓ６８に該当する遅延時間だけ基準クロックＣＬＫ１を遅延させて、Ａ／ＤクロックＣＬＫ２を出力する。ステップｓｔ２において、デジタル信号Ｓ５０が入力される。ステップｓｔ４において、加算器２はデジタル信号Ｓ５０と保持部９８から出力される補正信号Ｓ７６を加算して、信号Ｓ５２を出力する。ステップｓｔ６において、Ｄ／Ａ変換器１４は、Ｄ／ＡクロックＣＬＫ１に同期して、信号Ｓ５２をアナログ信号Ｓ５４に変換する。

ミキサ１８はアナログ信号Ｓ５４を周波数変換して信号Ｓ５６を出力する。第１アンプ２０は信号Ｓ５６を増幅する。カプラ２２は信号Ｓ５８を分岐して、一部の信号Ｓ６０を第２アンプ２４に出力する。第２アンプ２４は信号Ｓ６０を増幅する。ステップｓｔ８において、Ａ／Ｄ変換器３０はＡ／ＤクロックＣＬＫ２に同期にて、信号Ｓ６４をサンプリングして、デジタル信号Ｓ６６を出力する。このとき、初期起動時では、正確な遅延時間が測定され、その遅延時間だけクロックＣＬＫ１が遅延されているので、クロックジッタが無視できるものとなる。

ステップｓｔ１０において、遅延回路６は信号Ｓ５０を一定時間遅延させて信号Ｓ７２を出力する。比較器６は信号Ｓ６６と信号Ｓ７６の差分信号Ｓ７４を保持部９８に出力する。保持部９８は、初期起動動作時では、信号Ｓ７４をスルーして加算器２に出力する共に保持する。ステップｓｔ２〜ｓｔ１２，ｓｔ２０が繰り返される。ステップｓｔ１４において、検出器１０２は比較器６から出力される信号Ｓ７４の誤差レベルが一定以下であることを検出し、通常制御動作であることを示す信号Ｓ７０を出力する。

（ｂ） 通常制御動作
通常制御動作では、制御部１０４は、ステップｓｔ１６において、現在の遅延時間に該当する制御信号Ｓ６６を継続してτ補正器１０６に出力する。保持部９８は比較器８の出力信号Ｓ７４を補正信号Ｓ７６として出力すると共に保持する。このように、通常制御動作では、τ補正器１０６で遅延時間が変更されることなくクロックＣＬＫ１が遅延される。

（ｃ） ＡＭＰ系の温度及び経年変化に対する制御動作
遅延時間はＡＭＰ系の温度変化や経年変化等により変化することから、制御部１０４より出力される制御信号Ｓ６８は正しい遅延量に該当するものでなくなり、比較器８の出力Ｓ７４の誤差レベルが一定値を超えるようになる。ステップｓｔ１４において、検出器１０２は信号Ｓ７４の誤差レベルが一定値を超えたことを検出して、ＡＭＰ系の温度及び経年変化に対する制御動作に行うように、保持部９８及び制御部１０４に通知する。ステップｓｔ１６において、制御部１０４は、τ補正器１０６を制御して、信号Ｓ７４が０に収束するように遅延時間を徐々に変更する。

ステップｓｔ１８において、τ補正器１０６は制御信号Ｓ６６に該当する遅延量でクロックＣＬＫ１を遅延する。ステップｓｔ２０において、保持部９８は保持されていた信号を補正信号Ｓ７６として出力する。ステップｓｔ１４において、検出器１０２は通常制御動作に入ったことを検出すると検出信号Ｓ７０を保持部９８及び制御部１０４に通知する。ステップｓｔ１６において、制御部１０４は、現在制御している遅延時間に該当する制御信号Ｓ６８を継続してτ補正器１０６に出力する。ステップｓｔ２０において、保持部９８は信号Ｓ７４を出力すると共に保持する。

以上説明したように本発明によれば、Ｄ／Ａ変換とＡ／Ｄ変換を同じタイミングで行いクロックジッタを無視できるようにしたので、歪補償の精度が上がる。基準クロックが飛んだ場合やクロックがくずれた場合でも、Ｄ／Ａ変換とＡ／Ｄ変換を同じタイミングで行うので、障害が出にくい。更に、温度や経年変化により変化した遅延時間に応じた可変に制御するようにしたので、歪補償が安定的に効果的に行われる。

図１は本発明の原理図である。 図２は図１の効果説明図である。 図３は本発明の実施形態によるデジタルプリジストータ方式の歪補償型増幅器の構成例を示す図である。 図４は図３中のτ補正に関わるブロック図である。 図５は誤差レベル検出テーブルを示す図である。 図６はフローチャートである。 図７は従来のデジタルプリジストータ方式による歪補償型増幅器の構成例を示す図である。 図８は従来の問題点を示す図である。

Claims (2)

1. デジタルプリジストータ方式による歪補償型増幅器であって、
   第１デジタル信号と補正信号を加算する加算器と、
   第１クロックに基づいて前記加算器の出力信号を第１アナログ信号に変換するデジタル／アナログ変換器と、
   前記第１アナログ信号に基づいて第１利得で増幅する第１アンプと、
   前記第１アンプの出力信号に基づく入力信号を前記第１アンプの入力信号の入力レベルに一致するよう増幅する第２アンプと、
   第２クロックに基づいて前記第２アンプの出力信号に基づく信号を第２デジタル信号に変換するアナログ／デジタル変換器と、
   前記デジタル／アナログ変換器に信号が入力されてから第１アンプ及び第２アンプを経由して前記アナログ／デジタル変換器にフィードバックされるまでの時間だけ前記第１クロックを遅延させて、前記第２クロックを出力する可変遅延回路としての第１遅延回路と、
   前記第１デジタル信号を遅延させて第３デジタル信号を出力する第２遅延回路と、
   前記第２デジタル信号と前記第３デジタル信号との差分信号を前記補正信号として出力する比較器と、
   前記差分信号に基づいて前記第１遅延回路の遅延量を制御する遅延量制御部とを具備し、
   前記遅延量制御部は、前記差分信号のレベルを検出する検出器を具備し、前記検出器より検出された検出信号のレベルの大きい順に、第１動作、第２動作及び第３動作に分類されたそのいずれの動作に該当するかを前記検出信号のレベルに基づいて判断し、前記第１又は第３動作であると判断される場合は、前記第１遅延回路の遅延量を維持するとともに、前記比較器の出力を前記加算器に前記補正信号として出力し、前記第２動作であると判断される場合は、前記第１遅延回路の遅延量を変化させるとともに、前記比較器から出力される信号とは異なる信号を前記加算器に補正信号として出力することを特徴とするデジタルプリジストータ方式による歪補償型増幅器。
2. 前記遅延量制御部は、前記第２動作であると判断された場合は、前記第１遅延回路の遅延量を可変に制御する制御部と、前記第２動作であると判断された場合は、前記比較器から出力される信号とは異なる信号を前記加算器に補正信号として出力し、前記第１又は第３動作であると判断された場合は、前記比較器から出力される信号を前記加算器に補正信号として出力する保持部とを具備したことを特徴とする請求項１記載のデジタルプリジストータ方式による歪補償型増幅器。

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