JP3993293B2 - 半導体素子の製造方法 - Google Patents
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【０００１】
【発明の属する技術分野】
この発明は半導体素子の製造方法に関し，特にモノリシック集積回路に使用されるトランジスターのＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）形成において，トランジスターと素子分離領域の間に結晶欠陥が発生しても接合リークを防止できる半導体素子の製造方法に関する。
【０００２】
【従来の技術】
酸素をほとんど通さないシリコン窒化膜（Ｓｉ3Ｎ4膜）を選択マスクとして使用し，シリコン基板表面を部分的に酸化することにより，素子分離領域にフィールド酸化膜を形成するＬＯＣＯＳ構造はＬＳＩに広く利用されている。この構造で問題となるのは，酸化によって体積膨張したフィールド酸化膜端部が鳥のくちばしのような形状（バーズビークと呼ばれる）となり，シリコン基板表面に成膜されたシリコン窒化膜のエッジ下部近傍に応力が集中して結晶欠陥（転位）が発生することである。そして，こうして発生した結晶欠陥はリーク電流の流れやすい経路を作りだし，消費電力の低減化の妨げとなる。
【０００３】
特に最近の半導体素子の高集積化は，拡散層のシャロー化（浅い接合）を益々要求しており，それに伴い，拡散層形成以降の製造温度が低下し，一度結晶欠陥が発生するとその後の工程で結晶欠陥をなくすことができない温度領域で半導体素子を製造するようになってきている。このため，結晶欠陥の発生に伴う接合リークに益々敏感になっている。
【０００４】
そこで従来，特開平６−１５１５７９号では，ＬＯＣＯＳ法により形成された分離領域を有するＬＤＤ構造のｎ型ＭＯＳＦＥＴにおいて，ソース／ドレイン領域となる高濃度不純物拡散層が分離端で重ならないように分断層を設ける手段が開示されている。即ち，この特開平６−１５１５７９号の発明では，素子分離形成時にバーズビークに伴って結晶欠陥を発生する領域とソース／ドレイン領域形成時に発生するイオン注入欠陥領域の間に分断層を形成することによって，接合リーク電流が流れやすい経路を絶ち，結晶欠陥に起因するリーク電流の防止をはかっている。
【０００５】
【発明が解決しようとする課題】
しかしながら，この特開平６−１５１５７９号の発明では，次のような問題がある。即ち先ず，ソース／ドレイン領域を形成するための高濃度不純物イオンの注入において，リソグラフィによるレジストパターンをマスクとして分断層を形成しているが，レジスト寸法の再現性及び下地との合せ，レジスト形状，ディストーションなどによって分断層の再現性が悪く，最悪の場合，分断層が十分に形成されない場合がある。また，分断層を形成した分，実際の素子形成領域（アクティブ領域）の面積が小さくなるため，ソース／ドレイン領域とコンタクトをとるリソグラフィにおいて，合せずれやディストーション，寸法ハズレなどが発生しやすく，分断層を経由して基板とリークし，良品歩留りが期待できなくなる。このように，特開平６−１５１５７９号の発明では，素子形成領域の面積の縮小化などの問題により，サブミクロン等の高集積化されたデバイスの製造には実際には適用できがたい。
【０００６】
従って本発明の目的は，素子形成領域を減少させることなく，バーズビークに伴うリーク電流の発生を容易かつ確実に防止できる半導体素子の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
この目的を達成するために，シリコン基板の表面に酸化膜を介して成膜されたシリコン窒化膜を選択マスクとしてシリコン基板表面を熱酸化することにより形成される素子分離領域を備える半導体素子において，前記シリコン窒化膜のエッジ近傍のシリコン基板表面に，不純物の拡散によって形成されたプレ不純物拡散部が設けられている。この半導体素子にあっては，バーズビークに伴ってシリコン基板に発生した結晶欠陥をプレ不純物拡散部で包み込むことによって，リーク電流の発生を防止する。
【０００８】
本発明は，シリコン基板の表面に酸化膜を介して成膜されたシリコン窒化膜をフォーカシングがでる条件で選択的にエッチングして素子分離領域をパターニングし，少なくともパターニングされたシリコン窒化膜のエッジ直下においてシリコン基板の表面を露出させる工程と，この露出した箇所においてシリコン基板の表面に不純物を拡散させることにより，シリコン窒化膜のエッジ下部近傍にプレ不純物拡散部を形成する工程と，パターニングされたシリコン窒化膜を選択マスクとしてシリコン基板表面にチャネルストッパを形成する工程と，パターニングされたシリコン窒化膜を選択マスクとしてシリコン基板表面を酸化することにより，素子分離領域にフィールド酸化膜を形成する工程を備えることを特徴とする半導体素子の製造方法である。この製造方法において，前記フォーカシングがでる条件は，マイクロ波を用いたエッチャを使用し，ガス流量をＳＦ６／Ｈｅ＝４０／２０ｓｃｃｍ，圧力を３．０ｍＴｏｒｒ（高真空），μ波パワーを４００Ｗ，ＲＦパワーを５０Ｗ，ウェハ温度を０℃の条件とすることができる。本発明の製造方法により，半導体素子を容易に製造することができる。
【０００９】
【発明の実施の形態】
以下，本発明の好ましい実施の形態にかかる半導体素子の構造を，その製造方法に従って説明する。図１（ａ）〜（ｅ）は，本発明の第１の実施の形態にかかる半導体素子として，ゲート長が約０．３５μｍ程度のｎ型ＭＯＳＦＥＴを製造する場合の集積回路の素子分離工程を示した断面図である。以下，順に説明する。
【００１０】
先ず図１（ａ）に示すように，例えばＰ型（１００），比抵抗５〜１０Ωｃｍのシリコン基板１の表面に，応力緩和膜としての熱酸化膜２を，厚さ約２５０オングストローム成膜し，更に，例えばＣＶＤ法によって，シリコン窒化膜３を厚さ約１５００〜２０００オングストローム成膜する。
【００１１】
次に図１（ｂ）に示すように，リソグラフィ技術を用いて，素子形成領域（アクティブ領域）４にレジスト５を厚さ約９０００オングストロームでパターニングする。このレジスト５をマスクとしてシリコン窒化膜３をフォーカシングがでる条件で選択的にドライエッチングし，素子分離領域（フィールド領域）６をパターニングする。フォーカシングがでるエッチング条件とは，アクティブエッチングでフォーカシングがでる条件であり，具体的な数値は次のような条件が考えられる。即ち，ＥＣＲ（電子サイクロトロン共鳴）エッチャ等のマイクロ波を用いたエッチャを使用し，ガス流量をＳＦ６／Ｈｅ＝４０／２０ｓｃｃｍ，圧力を３．０ｍＴｏｒｒ（高真空），μ波パワーを４００Ｗ，ＲＦパワーを５０Ｗ，ウェハ温度を０℃の条件でエッチングする。シリコン窒化膜３をこのようなフォーカシングがでる条件でエッチングすると，素子分離領域６の端にあたるシリコン窒化膜のエッジ３'下部において，熱酸化膜２が極端にエッチングされ，シリコン基板１の表面が露出した状態となる。その後，レジスト５を除去する。
【００１２】
次に図１（ｃ）に示すように，熱酸化膜２が極端にエッチングされたことによってシリコン基板１の表面が露出した箇所において，熱拡散及びドライブインを利用して不純物としてのリンを，例えば深さ約０．２μｍ，濃度約５×１０19［ヶ／ｃｍ3］になるように拡散させる。これにより，シリコン窒化膜３のエッジ３'下部近傍において，シリコン基板１にリンが拡散したプレ不純物拡散部７が形成される。
【００１３】
次に図１（ｄ）に示すように，パターニングされたシリコン窒化膜３を選択マスクとして，シリコン基板１の表面にＢＦ2をエネルギー約３０ＫｅＶ，ドーズ量約１×１０13［ヶ／ｃｍ2］でインプラする。これにより，シリコン基板１の素子分離領域６には，ＢＦ2が注入されたチャネルストッパ８が形成される。
【００１４】
次に，図１（ｅ）に示すように，パターニングされたシリコン窒化膜３を選択マスクとして，素子分離領域６においてシリコン基板１の表面を膜厚約４０００オングストロームとなるように熱酸化すると，フィールド酸化膜９が形成される。この時，酸化によって体積膨張したフィールド酸化膜９の端部９'が鳥のくちばしのような形状（バーズビーク）となり，シリコン基板１の表面に成膜されたシリコン窒化膜３のエッジ３'の下部近傍に応力が集中し，シリコン基板１に結晶欠陥（転位）が発生する心配が生じる。もしも，結晶欠陥が発生すると，リーク電流の流れやすい経路を造りだし，消費電力の低減化の妨げとなってしまう。
【００１５】
しかるに，この第１の実施の形態にかかる半導体素子にあっては，バーズビークに伴ってシリコン基板１に結晶欠陥が発生する領域をプレ不純物拡散部７で包み込むことにより，リーク電流の発生を防止することが可能である。また，チャネルストッパ８は，フィールド酸化膜９の下に形成されることとなる。こうして，ＰＮ接合界面１０はフィールド酸化膜９の下に形成され，バーズビークに伴って結晶欠陥を発生する心配のある領域から十分に深いため，結晶欠陥に起因するリーク電流を防止することができるようになる。
【００１６】
こうして図１（ａ）〜（ｅ）に示した工程を経た後，シリコン窒化膜３，熱酸化膜２を順に除去すれば，第１の実施の形態にかかる素子分離ができるようになる。この第１の実施の形態によって製造される半導体素子は，バーズビークに伴って結晶欠陥が発生しても，接合リークには影響しないＬＯＣＯＳ形成が可能になり，ＤＲＡＭであれば，スタンバイ時の消費電力の減少及びポーズリフレッシュタイムの改善をはかることができ，また，Ｌｏｇｉｃであれば，スタンバイ時の消費電力減少が可能となる。更に，この第１の実施の形態で示した方法は，半導体素子の製造において，高温が使用できる段階で，前もって拡散層つまりＰＮ接合界面を深く形成することによって，結晶欠陥の影響が製造上最も大きいバーズビークの影響から解放している。なお，コントロールゲート回りの拡散層は，プレ不純物拡散部７で形成しないのでトランジスター特性に影響しない。
【００１７】
次に図２（ａ）〜（ｅ）は，本発明の第２の実施の形態にかかる半導体素子として，第１の実施の形態と同様の，ゲート長が約０．３５μｍ程度のｎ型ＭＯＳＦＥＴを製造する場合の集積回路の素子分離工程を示した断面図である。以下，順に説明する。
【００１８】
先ず第１の実施の形態と同様に，図２（ａ）に示すように，例えばＰ型（１００），比抵抗５〜１０Ωｃｍのシリコン基板１１の表面に，応力緩和膜としての熱酸化膜１２を，厚さ約２５０オングストローム成膜し，更に，例えばＣＶＤ法によって，シリコン窒化膜１３を厚さ約１５００〜２０００オングストローム成膜する。
【００１９】
次に図２（ｂ）に示すように，リソグラフィ技術を用いて，素子形成領域（アクティブ領域）１４にレジスト１５を厚さ約９０００オングストロームでパターニングする。このレジスト１５をマスクとしてシリコン窒化膜１３を選択的にドライエッチングし，素子分離領域（フィールド領域）１６をパターニングする。
【００２０】
次に図２（ｃ）に示すように，レジスト１５を選択マスクとして素子分離領域１６において，不純物としてのリンをシリコン基板１１の表面に，エネルギー約７０ＫｅＶ，ドーズ量約０．５×１０13［ヶ／ｃｍ2］でインプラし，素子分離領域１６の全体にプレ不純物拡散部１７を形成する。その後，レジスト１５を，無機酸・酸素プラズマ等で除去する。これは，プレ不純物拡散部１７を前もって形成することにより，後述するフィールド酸化膜２０の形成時に，バーズビークに伴って結晶欠陥を発生し易い領域をプレ不純物拡散部１７で包み込むためである。
【００２１】
次に，全面にＣＶＤ−ＮＳＧ（Ｎｏｎ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を３０００〜５０００オングストローム生成した後，全面をドライエッチング（エッチバック）することにより，図２（ｄ）に示すように，素子分離領域１６において，シリコン窒化膜１３のエッジ側面にＮＳＧサイドウォール１８を付着形成させる。更に，パターニングされたシリコン窒化膜１３及びＮＳＧサイドウォール１８を選択マスクとして，シリコン基板１１の表面にＢＦ2をエネルギー約３０ＫｅＶ，ドーズ量約１×１０13［ヶ／ｃｍ2］でインプラする。これにより，素子分離領域１６において，ＮＳＧサイドウォール１８に保護されたシリコン窒化膜１３のエッジ下部近傍にプレ不純物拡散部１７をそのまま残した状態で，チャネルストッパ１９が形成される。このように，素子分離領域１６において，シリコン窒化膜１３のエッジ下部近傍にＮＳＧサイドウォール１８が残っているので，シリコン窒化膜１３のエッジ下部近傍にはＢＦ2がインプラされないため，この部分が実質的にプレ不純物拡散部１７になる。
【００２２】
次に，ＮＳＧサイドウォール１８を除去した後，図２（ｅ）に示すように，パターニングされたシリコン窒化膜１３を選択マスクとして，素子分離領域１６においてシリコン基板１１の表面を膜厚約４０００オングストロームとなるように熱酸化すると，フィールド酸化膜２０が形成される。この時，酸化によって体積膨張したフィールド酸化膜２０の端部２０'が鳥のくちばしのような形状（バーズビーク）となり，シリコン基板１１の表面に成膜されたシリコン窒化膜１３のエッジ１３'の下部近傍に応力が集中し，シリコン基板１１に結晶欠陥（転位）が発生する心配が生じる。しかし，この第２の実施の形態にかかる半導体素子にあっては，バーズビークに伴ってシリコン基板１１に結晶欠陥が発生する領域をプレ不純物拡散部１７で包み込むことが可能である。また，チャネルストッパ１９は，フィールド酸化膜２０の下に形成されることとなる。これによって，ＰＮ接合界面２１がフィールド酸化膜２０の下に形成され，バーズビークに伴って結晶欠陥を発生する心配のある領域から十分に深いため，結晶欠陥に起因するリーク電流を防止することができるようになる。
【００２３】
こうして図２（ａ）〜（ｅ）に示した工程を経た後，シリコン窒化膜１３，熱酸化膜１２を順に除去すれば，第２の実施の形態にかかる素子分離ができるようになる。
【００２４】
従って，この第２の実施の形態によっても同様に，バーズビークに伴って結晶欠陥が発生しても，接合リークには影響しないＬＯＣＯＳ形成が可能になり，ＤＲＡＭであれば，スタンバイ時の消費電力の減少及びポーズリフレッシュタイムの改善をはかることができ，また，Ｌｏｇｉｃであれば，スタンバイ時の消費電力減少が可能となる。更に，半導体素子の製造において，高温が使用できる段階で，前もって拡散層つまりＰＮ接合界面を深く形成することによって，結晶欠陥の影響が製造上最も大きいバーズビークの影響から解放される。なお同様に，コントロールゲート回りの拡散層は，プレ不純物拡散部１７で形成しないのでトランジスター特性に影響しない。
【００２５】
【発明の効果】
本発明によれば，半導体素子の素子形成領域を減少させることなく，バーズビークに伴って半導体基板に発生する結晶欠陥によるＰＮ接合のリークを防止できるようになる。また本発明によれば，半導体素子製造のソース／ドレイン拡散層のインプラリソグラフィ工程やコンタクトリソグラフィ工程において特別な高精度を要求する必要が無く，製造コストも安く押さえることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる半導体素子を製造する場合の集積回路の素子分離工程を示した断面図である。
【図２】本発明の第２の実施の形態にかかる半導体素子を製造する場合の集積回路の素子分離工程を示した断面図である。
【符号の説明】
１，１１ シリコン基板
２，１２ 熱酸化膜
３，１３ シリコン窒化膜
３'，１３' エッジ
４，１４ 素子形成領域
５，１５ レジスト
６，１６ 素子分離領域
７，１７ プレ不純物拡散部
８，１９ チャネルストッパ
９，２０ フィールド酸化膜
１８ サイドウォール
【発明の属する技術分野】
この発明は半導体素子の製造方法に関し，特にモノリシック集積回路に使用されるトランジスターのＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）形成において，トランジスターと素子分離領域の間に結晶欠陥が発生しても接合リークを防止できる半導体素子の製造方法に関する。
【０００２】
【従来の技術】
酸素をほとんど通さないシリコン窒化膜（Ｓｉ3Ｎ4膜）を選択マスクとして使用し，シリコン基板表面を部分的に酸化することにより，素子分離領域にフィールド酸化膜を形成するＬＯＣＯＳ構造はＬＳＩに広く利用されている。この構造で問題となるのは，酸化によって体積膨張したフィールド酸化膜端部が鳥のくちばしのような形状（バーズビークと呼ばれる）となり，シリコン基板表面に成膜されたシリコン窒化膜のエッジ下部近傍に応力が集中して結晶欠陥（転位）が発生することである。そして，こうして発生した結晶欠陥はリーク電流の流れやすい経路を作りだし，消費電力の低減化の妨げとなる。
【０００３】
特に最近の半導体素子の高集積化は，拡散層のシャロー化（浅い接合）を益々要求しており，それに伴い，拡散層形成以降の製造温度が低下し，一度結晶欠陥が発生するとその後の工程で結晶欠陥をなくすことができない温度領域で半導体素子を製造するようになってきている。このため，結晶欠陥の発生に伴う接合リークに益々敏感になっている。
【０００４】
そこで従来，特開平６−１５１５７９号では，ＬＯＣＯＳ法により形成された分離領域を有するＬＤＤ構造のｎ型ＭＯＳＦＥＴにおいて，ソース／ドレイン領域となる高濃度不純物拡散層が分離端で重ならないように分断層を設ける手段が開示されている。即ち，この特開平６−１５１５７９号の発明では，素子分離形成時にバーズビークに伴って結晶欠陥を発生する領域とソース／ドレイン領域形成時に発生するイオン注入欠陥領域の間に分断層を形成することによって，接合リーク電流が流れやすい経路を絶ち，結晶欠陥に起因するリーク電流の防止をはかっている。
【０００５】
【発明が解決しようとする課題】
しかしながら，この特開平６−１５１５７９号の発明では，次のような問題がある。即ち先ず，ソース／ドレイン領域を形成するための高濃度不純物イオンの注入において，リソグラフィによるレジストパターンをマスクとして分断層を形成しているが，レジスト寸法の再現性及び下地との合せ，レジスト形状，ディストーションなどによって分断層の再現性が悪く，最悪の場合，分断層が十分に形成されない場合がある。また，分断層を形成した分，実際の素子形成領域（アクティブ領域）の面積が小さくなるため，ソース／ドレイン領域とコンタクトをとるリソグラフィにおいて，合せずれやディストーション，寸法ハズレなどが発生しやすく，分断層を経由して基板とリークし，良品歩留りが期待できなくなる。このように，特開平６−１５１５７９号の発明では，素子形成領域の面積の縮小化などの問題により，サブミクロン等の高集積化されたデバイスの製造には実際には適用できがたい。
【０００６】
従って本発明の目的は，素子形成領域を減少させることなく，バーズビークに伴うリーク電流の発生を容易かつ確実に防止できる半導体素子の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
この目的を達成するために，シリコン基板の表面に酸化膜を介して成膜されたシリコン窒化膜を選択マスクとしてシリコン基板表面を熱酸化することにより形成される素子分離領域を備える半導体素子において，前記シリコン窒化膜のエッジ近傍のシリコン基板表面に，不純物の拡散によって形成されたプレ不純物拡散部が設けられている。この半導体素子にあっては，バーズビークに伴ってシリコン基板に発生した結晶欠陥をプレ不純物拡散部で包み込むことによって，リーク電流の発生を防止する。
【０００８】
本発明は，シリコン基板の表面に酸化膜を介して成膜されたシリコン窒化膜をフォーカシングがでる条件で選択的にエッチングして素子分離領域をパターニングし，少なくともパターニングされたシリコン窒化膜のエッジ直下においてシリコン基板の表面を露出させる工程と，この露出した箇所においてシリコン基板の表面に不純物を拡散させることにより，シリコン窒化膜のエッジ下部近傍にプレ不純物拡散部を形成する工程と，パターニングされたシリコン窒化膜を選択マスクとしてシリコン基板表面にチャネルストッパを形成する工程と，パターニングされたシリコン窒化膜を選択マスクとしてシリコン基板表面を酸化することにより，素子分離領域にフィールド酸化膜を形成する工程を備えることを特徴とする半導体素子の製造方法である。この製造方法において，前記フォーカシングがでる条件は，マイクロ波を用いたエッチャを使用し，ガス流量をＳＦ６／Ｈｅ＝４０／２０ｓｃｃｍ，圧力を３．０ｍＴｏｒｒ（高真空），μ波パワーを４００Ｗ，ＲＦパワーを５０Ｗ，ウェハ温度を０℃の条件とすることができる。本発明の製造方法により，半導体素子を容易に製造することができる。
【０００９】
【発明の実施の形態】
以下，本発明の好ましい実施の形態にかかる半導体素子の構造を，その製造方法に従って説明する。図１（ａ）〜（ｅ）は，本発明の第１の実施の形態にかかる半導体素子として，ゲート長が約０．３５μｍ程度のｎ型ＭＯＳＦＥＴを製造する場合の集積回路の素子分離工程を示した断面図である。以下，順に説明する。
【００１０】
先ず図１（ａ）に示すように，例えばＰ型（１００），比抵抗５〜１０Ωｃｍのシリコン基板１の表面に，応力緩和膜としての熱酸化膜２を，厚さ約２５０オングストローム成膜し，更に，例えばＣＶＤ法によって，シリコン窒化膜３を厚さ約１５００〜２０００オングストローム成膜する。
【００１１】
次に図１（ｂ）に示すように，リソグラフィ技術を用いて，素子形成領域（アクティブ領域）４にレジスト５を厚さ約９０００オングストロームでパターニングする。このレジスト５をマスクとしてシリコン窒化膜３をフォーカシングがでる条件で選択的にドライエッチングし，素子分離領域（フィールド領域）６をパターニングする。フォーカシングがでるエッチング条件とは，アクティブエッチングでフォーカシングがでる条件であり，具体的な数値は次のような条件が考えられる。即ち，ＥＣＲ（電子サイクロトロン共鳴）エッチャ等のマイクロ波を用いたエッチャを使用し，ガス流量をＳＦ６／Ｈｅ＝４０／２０ｓｃｃｍ，圧力を３．０ｍＴｏｒｒ（高真空），μ波パワーを４００Ｗ，ＲＦパワーを５０Ｗ，ウェハ温度を０℃の条件でエッチングする。シリコン窒化膜３をこのようなフォーカシングがでる条件でエッチングすると，素子分離領域６の端にあたるシリコン窒化膜のエッジ３'下部において，熱酸化膜２が極端にエッチングされ，シリコン基板１の表面が露出した状態となる。その後，レジスト５を除去する。
【００１２】
次に図１（ｃ）に示すように，熱酸化膜２が極端にエッチングされたことによってシリコン基板１の表面が露出した箇所において，熱拡散及びドライブインを利用して不純物としてのリンを，例えば深さ約０．２μｍ，濃度約５×１０19［ヶ／ｃｍ3］になるように拡散させる。これにより，シリコン窒化膜３のエッジ３'下部近傍において，シリコン基板１にリンが拡散したプレ不純物拡散部７が形成される。
【００１３】
次に図１（ｄ）に示すように，パターニングされたシリコン窒化膜３を選択マスクとして，シリコン基板１の表面にＢＦ2をエネルギー約３０ＫｅＶ，ドーズ量約１×１０13［ヶ／ｃｍ2］でインプラする。これにより，シリコン基板１の素子分離領域６には，ＢＦ2が注入されたチャネルストッパ８が形成される。
【００１４】
次に，図１（ｅ）に示すように，パターニングされたシリコン窒化膜３を選択マスクとして，素子分離領域６においてシリコン基板１の表面を膜厚約４０００オングストロームとなるように熱酸化すると，フィールド酸化膜９が形成される。この時，酸化によって体積膨張したフィールド酸化膜９の端部９'が鳥のくちばしのような形状（バーズビーク）となり，シリコン基板１の表面に成膜されたシリコン窒化膜３のエッジ３'の下部近傍に応力が集中し，シリコン基板１に結晶欠陥（転位）が発生する心配が生じる。もしも，結晶欠陥が発生すると，リーク電流の流れやすい経路を造りだし，消費電力の低減化の妨げとなってしまう。
【００１５】
しかるに，この第１の実施の形態にかかる半導体素子にあっては，バーズビークに伴ってシリコン基板１に結晶欠陥が発生する領域をプレ不純物拡散部７で包み込むことにより，リーク電流の発生を防止することが可能である。また，チャネルストッパ８は，フィールド酸化膜９の下に形成されることとなる。こうして，ＰＮ接合界面１０はフィールド酸化膜９の下に形成され，バーズビークに伴って結晶欠陥を発生する心配のある領域から十分に深いため，結晶欠陥に起因するリーク電流を防止することができるようになる。
【００１６】
こうして図１（ａ）〜（ｅ）に示した工程を経た後，シリコン窒化膜３，熱酸化膜２を順に除去すれば，第１の実施の形態にかかる素子分離ができるようになる。この第１の実施の形態によって製造される半導体素子は，バーズビークに伴って結晶欠陥が発生しても，接合リークには影響しないＬＯＣＯＳ形成が可能になり，ＤＲＡＭであれば，スタンバイ時の消費電力の減少及びポーズリフレッシュタイムの改善をはかることができ，また，Ｌｏｇｉｃであれば，スタンバイ時の消費電力減少が可能となる。更に，この第１の実施の形態で示した方法は，半導体素子の製造において，高温が使用できる段階で，前もって拡散層つまりＰＮ接合界面を深く形成することによって，結晶欠陥の影響が製造上最も大きいバーズビークの影響から解放している。なお，コントロールゲート回りの拡散層は，プレ不純物拡散部７で形成しないのでトランジスター特性に影響しない。
【００１７】
次に図２（ａ）〜（ｅ）は，本発明の第２の実施の形態にかかる半導体素子として，第１の実施の形態と同様の，ゲート長が約０．３５μｍ程度のｎ型ＭＯＳＦＥＴを製造する場合の集積回路の素子分離工程を示した断面図である。以下，順に説明する。
【００１８】
先ず第１の実施の形態と同様に，図２（ａ）に示すように，例えばＰ型（１００），比抵抗５〜１０Ωｃｍのシリコン基板１１の表面に，応力緩和膜としての熱酸化膜１２を，厚さ約２５０オングストローム成膜し，更に，例えばＣＶＤ法によって，シリコン窒化膜１３を厚さ約１５００〜２０００オングストローム成膜する。
【００１９】
次に図２（ｂ）に示すように，リソグラフィ技術を用いて，素子形成領域（アクティブ領域）１４にレジスト１５を厚さ約９０００オングストロームでパターニングする。このレジスト１５をマスクとしてシリコン窒化膜１３を選択的にドライエッチングし，素子分離領域（フィールド領域）１６をパターニングする。
【００２０】
次に図２（ｃ）に示すように，レジスト１５を選択マスクとして素子分離領域１６において，不純物としてのリンをシリコン基板１１の表面に，エネルギー約７０ＫｅＶ，ドーズ量約０．５×１０13［ヶ／ｃｍ2］でインプラし，素子分離領域１６の全体にプレ不純物拡散部１７を形成する。その後，レジスト１５を，無機酸・酸素プラズマ等で除去する。これは，プレ不純物拡散部１７を前もって形成することにより，後述するフィールド酸化膜２０の形成時に，バーズビークに伴って結晶欠陥を発生し易い領域をプレ不純物拡散部１７で包み込むためである。
【００２１】
次に，全面にＣＶＤ−ＮＳＧ（Ｎｏｎ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を３０００〜５０００オングストローム生成した後，全面をドライエッチング（エッチバック）することにより，図２（ｄ）に示すように，素子分離領域１６において，シリコン窒化膜１３のエッジ側面にＮＳＧサイドウォール１８を付着形成させる。更に，パターニングされたシリコン窒化膜１３及びＮＳＧサイドウォール１８を選択マスクとして，シリコン基板１１の表面にＢＦ2をエネルギー約３０ＫｅＶ，ドーズ量約１×１０13［ヶ／ｃｍ2］でインプラする。これにより，素子分離領域１６において，ＮＳＧサイドウォール１８に保護されたシリコン窒化膜１３のエッジ下部近傍にプレ不純物拡散部１７をそのまま残した状態で，チャネルストッパ１９が形成される。このように，素子分離領域１６において，シリコン窒化膜１３のエッジ下部近傍にＮＳＧサイドウォール１８が残っているので，シリコン窒化膜１３のエッジ下部近傍にはＢＦ2がインプラされないため，この部分が実質的にプレ不純物拡散部１７になる。
【００２２】
次に，ＮＳＧサイドウォール１８を除去した後，図２（ｅ）に示すように，パターニングされたシリコン窒化膜１３を選択マスクとして，素子分離領域１６においてシリコン基板１１の表面を膜厚約４０００オングストロームとなるように熱酸化すると，フィールド酸化膜２０が形成される。この時，酸化によって体積膨張したフィールド酸化膜２０の端部２０'が鳥のくちばしのような形状（バーズビーク）となり，シリコン基板１１の表面に成膜されたシリコン窒化膜１３のエッジ１３'の下部近傍に応力が集中し，シリコン基板１１に結晶欠陥（転位）が発生する心配が生じる。しかし，この第２の実施の形態にかかる半導体素子にあっては，バーズビークに伴ってシリコン基板１１に結晶欠陥が発生する領域をプレ不純物拡散部１７で包み込むことが可能である。また，チャネルストッパ１９は，フィールド酸化膜２０の下に形成されることとなる。これによって，ＰＮ接合界面２１がフィールド酸化膜２０の下に形成され，バーズビークに伴って結晶欠陥を発生する心配のある領域から十分に深いため，結晶欠陥に起因するリーク電流を防止することができるようになる。
【００２３】
こうして図２（ａ）〜（ｅ）に示した工程を経た後，シリコン窒化膜１３，熱酸化膜１２を順に除去すれば，第２の実施の形態にかかる素子分離ができるようになる。
【００２４】
従って，この第２の実施の形態によっても同様に，バーズビークに伴って結晶欠陥が発生しても，接合リークには影響しないＬＯＣＯＳ形成が可能になり，ＤＲＡＭであれば，スタンバイ時の消費電力の減少及びポーズリフレッシュタイムの改善をはかることができ，また，Ｌｏｇｉｃであれば，スタンバイ時の消費電力減少が可能となる。更に，半導体素子の製造において，高温が使用できる段階で，前もって拡散層つまりＰＮ接合界面を深く形成することによって，結晶欠陥の影響が製造上最も大きいバーズビークの影響から解放される。なお同様に，コントロールゲート回りの拡散層は，プレ不純物拡散部１７で形成しないのでトランジスター特性に影響しない。
【００２５】
【発明の効果】
本発明によれば，半導体素子の素子形成領域を減少させることなく，バーズビークに伴って半導体基板に発生する結晶欠陥によるＰＮ接合のリークを防止できるようになる。また本発明によれば，半導体素子製造のソース／ドレイン拡散層のインプラリソグラフィ工程やコンタクトリソグラフィ工程において特別な高精度を要求する必要が無く，製造コストも安く押さえることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる半導体素子を製造する場合の集積回路の素子分離工程を示した断面図である。
【図２】本発明の第２の実施の形態にかかる半導体素子を製造する場合の集積回路の素子分離工程を示した断面図である。
【符号の説明】
１，１１ シリコン基板
２，１２ 熱酸化膜
３，１３ シリコン窒化膜
３'，１３' エッジ
４，１４ 素子形成領域
５，１５ レジスト
６，１６ 素子分離領域
７，１７ プレ不純物拡散部
８，１９ チャネルストッパ
９，２０ フィールド酸化膜
１８ サイドウォール
Claims (2)
- シリコン基板の表面に酸化膜を介して成膜されたシリコン窒化膜をフォーカシングがでる条件で選択的にエッチングして素子分離領域をパターニングし，少なくともパターニングされたシリコン窒化膜のエッジ下部においてシリコン基板の表面を露出させる工程と，
この露出した箇所においてシリコン基板の表面に不純物を拡散させることにより，シリコン窒化膜のエッジ下部近傍にプレ不純物拡散部を形成する工程と，
パターニングされたシリコン窒化膜を選択マスクとしてシリコン基板表面にチャネルストッパを形成する工程と，
パターニングされたシリコン窒化膜を選択マスクとしてシリコン基板表面を酸化することにより，素子分離領域にフィールド酸化膜を形成する工程を備えることを特徴とする半導体素子の製造方法。 - 前記フォーカシングがでる条件が，マイクロ波を用いたエッチャを使用し，ガス流量をＳＦ６／Ｈｅ＝４０／２０ｓｃｃｍ，圧力を３．０ｍＴｏｒｒ（高真空），μ波パワーを４００Ｗ，ＲＦパワーを５０Ｗ，ウェハ温度を０℃の条件であることを特徴とする請求項１に記載の半導体素子の製造方法。
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