JP3984647B2 - 電圧比調整システム - Google Patents
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Description
【発明の属する技術分野】
本発明はフラットパネルディスプレイ画面の分野に関する。より詳細には、本発明はフラットパネル電界放出ディスプレイ(FED)デバイスの分野に関する。本発明の1実施形態には、フラットパネルディスプレイ画面のスペーサ電極用の電圧比調整回路が開示されている。
【0002】
【従来の技術】
FEDデバイス(「薄型CRT」デバイスとも呼ばれる)は、電子が蛍光体層に当たるとそれに反応して平坦な観測表面上に画像を描写する薄型のフラットディスプレイデバイスである。FEDデバイス内では、電子は一般的には電界放出によって放出される。FEDデバイスは一般的には、周辺壁又は外壁によって一体に接続されたフェースプレート(フロントプレート又は「陽極」とも呼ばれる)の構造体とバックプレート(ベースプレート又は「陰極」とも呼ばれる)の構造体を含んでいる。電子がバックプレートから放出されている間は、この蛍光体層はフェースプレートと結合している。結果として得られるエンクロージャは高度の真空状態に保たれる。周辺空気圧による外力によって薄型プロフィールディスプレイが崩壊するのを防止するために、1つ以上のスペーサ構造体を外壁の内側のフェースプレートとバックプレートの間に置く。
【0003】
図1に先行技術によるFEDデバイス5の断面図を示す。FEDデバイス5はフェースプレート構造体20、バックプレート構造体46、スペーサ構造体30及び、フェースプレート構造体20とバックプレート構造体46に接続された高電圧源56を含んでいる。1つのみのスペーサ30を図示しているが、FEDデバイス5は類似のスペーサ(図示せず)をさらに含むことがあり得ることが理解されよう。
【0004】
フェースプレート構造体20は、絶縁性フェースプレート層10(一般的にはガラス材料)とフェースプレート20の内部表面に形成された発光構造体12(一般的には蛍光体)とを含んでいる。発光構造体12は一般的には、電子の衝撃によって活性化される発光材料、例えばFEDディスプレイ5の活性領域を画定する蛍光体を含んでいる。発光構造体12はまた、電源56の正電圧(例えば、高電圧)側に接続されている陽極コンタクト(図示せず)を含んでいる。
【0005】
図1のバックプレートと構造体46は、絶縁性バックプレート42とバックプレート46の内部表面上にある電子放出構造体44を含んでいる。電子放出構造体44は選択的に電力供給される複数の電子放出素子50a〜50dを含んでいるが、これらの素子は選択的に励起されて電子を開放し、この電子はフェースプレート構造体20に向けて加速される。電子放出構造体44は、陰極コンタクトを介して電源56の低電圧側に接続されている。発光構造体12は電子放出構造体44に対して比較的高い正電圧(例えば0.4〜10kV)に保たれているため、電子放出素子50a〜50dによって開放された電子は、発光構造体12上の対応する発光素子に向かって加速され、これによって、発光素子(例えばピクセル)が光を放出し、これがフェースプレート20の外側表面(例えば平坦観測表面)で観察者によって知覚される。
【0006】
【発明が解決しようとする課題】
スペーサ30が、基部30aと頂部30bによって、発光構造体12の実質的に平面状の下方表面と電子放出構造体44の実質的に平面状の上方表面間に接続されている。スペーサ30は図示するように高さHを有している。スペーサ30が一定の抵抗率を有する均一な材料製である場合、スペーサ30に沿った電圧分布は電子放出構造体44と発光構造体12間の自由空間中の電圧分布にほぼ等しい。しかしながら、現実には、温度勾配がスペーサ30に沿ってその基部30aとその頂部30b間に発生し、このため、スペーサ30の抵抗率が変化する。具体的には、衝突してくる電子又は環境から発光構造体12が吸収するエネルギーは、スペーサ30の頂部30bをその基部30aより暖める働きをする。スペーサ30の頂部30bと底部30a間では通常のFED動作において摂氏で数度もの温度差が発生することがある。
【0007】
スペーサ30として用いられる材料は、一般的には抵抗率の温度係数(TCR)は非ゼロである。したがって、スペーサ30の抵抗率は自身の温度によって変化する。例えば、スペーサ30は、より温度が高くなるに連れて抵抗率が下がり、このため、導電性が高くなることがある。この例は負のTCRを有するスペーサに相当し;正のTCRを有するスペーサの抵抗率は温度と共に増加する。その結果、この例では、ディスプレイが動作している間は、スペーサ30の頂部30bはその底部30aより導電性が少し増加し、このため、抵抗勾配(図2Aを参照)がスペーサ30の高さに沿って発生する。したがって、理想的な条件下にある場合より高い正電圧がスペーサ30に沿って発生する。スペーサ30に沿ったこのより高い正電圧は、近傍を通過する電子をコースから外す傾向があり、よってこの電子を、誇張された例示の電子系路34で示すようにスペーサ30に向かって偏向する。電子放出構造体50aは各々が発光層12内の特定の蛍光体スポットと対を成しているため、意図された(直線状の)経路から電子を外すことによって、電子が自身の指定の目標から外れるため画質が劣化する。多くの電子に対するこの偏向の正味の効果は、スペーサ近傍のピクセルの白色度の中心を移動させることである。これはユーザーにとっては、スペーサの位置におけるピクセルの行が暗くなったり明るくなったり見える。
【0008】
図2A、2B及び2Cに、スペーサ30に沿って形成された温度勾配と抵抗勾配さらにそれがスペーサの電圧に及ぼす影響を示す。図2Aは、基部30a(陰極)から頂部30b(フェースプレート20のところで高度H)までスペーサ30の高さに沿った抵抗勾配を示す直線62を有するグラフ60を示す。抵抗勾配62が示すように、スペーサ30はその頂部30bに近づくに連れて抵抗が下がる。グラフ60はまた、フェースプレート20の近傍で基部30a(例えば位置0)から頂部30b(例えば高さH)までのスペーサ30の高さに沿った温度勾配64を示している。
【0009】
図2Bに、位置0(基部30aのところ)から位置H(頂部30bのところ)までのスペーサ30の高さに沿った電圧レベルのグラフ70を示す。直線74は、温度勾配のない均一なスペーサと仮定したスペーサ30の高さに沿った理想的な電圧を表している。直線72は誇張された表現であり、温度勾配64を考慮に入れたスペーサ30に沿った実際の電圧レベルを表している(図2A)。図示するように、直線72の中間点76のところで理想的な電圧直線74からの変位が最大となっている。中間点76はスペーサ30の高さに沿ったH/2のところにおける電圧点を表している。
【0010】
図2Cは、スペーサ30の高さに沿った実際の電圧直線72と理想的な電圧直線74(図2B)との間の電圧誤差の表示82を示すグラフ80である。グラフ80は形状が非常に放物線に似ている。最大の誤差点88は中間点(H/2)にあるが、これは、電圧源56がこれらの点のところでスペーサ30と接触した結果、スペーサ30の頂部30bと基部30aが周知の電圧レベルに保持されるからである。したがって、スペーサ30に沿った温度勾配は、スペーサ30の中間点(H/2)のところで最大の正電圧誤差を発生するように働く。
【0011】
したがって、スペーサ30に向かう好ましくない電子偏向が最小化及び/又は解消され得るように、スペーサ30の高さに沿って観察される正電圧誤差(図2C)を減少させるのが望ましい。そうすることによって、FEDデバイスの全体的な画質を向上させることができる。スペーサ30の温度勾配と以下の述べる他の原因によるスペーサ30の高さに沿った正電圧誤差に対して部分的に補償されたFEDデバイスを提供することが望ましい。本発明はこのような利点をもたらす。上記では具体的に述べなかった本発明のこれら及び他の利点は本書に記載する本発明の説明から明らかになるであろう。
【0012】
【課題を解決するための手段】
フラットパネルディスプレイ画面のスペーサ電極用の電圧比調整回路をここに説明する。電界放出ディスプレイ(FED)デバイスの1つの実施例内で、高電圧(Vh)フェースプレート構造体とバックプレート構造体間に薄いスペーサ壁を挿入して、その間に真空状態が形成されて、これらの構造体が固定される。フェースプレート構造体上の蛍光体層が、分離した電子放出領域からバックプレート(陰極)に沿って選択的に放出された電子を受け取る。しかしながら、蛍光体層に衝突する電子が開放するエネルギーのためにフェースプレート構造体はバックプレート構造体より暖まり、これによってスペーサ壁の高さに沿って温度勾配が発生する。この温度上昇はまた、環境条件、例えばフェースプレートに対する日照などによっても発生することがある。負のTCRを有するスペーサの場合、各スペーサ壁の頂部部分は温度上昇と共に導電性が増し、このため、フェースプレート構造体に向かって放出された電子を引き付ける働きをする。正のTCRを有するスペーサの場合、反対の現象が発生して電子が弾かれる。
【0013】
スペーサ壁に沿った温度勾配による電子の引きつけに対向するために、スペーサ電極が各スペーサ壁に沿ったバックプレート構造体の上のある高さdのところに置かれ、電圧Veに保たれる。1つの実施形態では、dはフェースプレート構造体とバックプレート構造体間の距離の約1/4である。全てのスペーサ壁の電極は一緒に接続されている。Veにあるスペーサ電極と高電圧源Vhにあるスペーサ電極は共に、分圧器を用いて電圧比(Ve/Vh)を維持する電圧比調整回路、演算増幅器制御式電流シンク及び他の回路に接続されている。1つの実施形態では、この比(Ve/Vh)は約1/4である。本発明によるこの電圧比調整回路及びシステムは、電圧源の性能の変動を補償するものである。この電圧比調整回路の時定数は、スペーサ壁の固有の抵抗値と容量値による時定数よりわずかに速く調整されている。本発明はスペーサ壁の近傍にあるピクセルの電子経路の精度を向上させるものである。
【0014】
具体的には、本発明の実施形態は:距離Hだけ分離しているフェースプレートとバックプレート間に接続された高電圧電源と;スペーサに沿った温度勾配による電子偏向を補償する、また、他の発生源による電子偏向を補償するスペーサ電極が配置されている、フェースプレートとバックプレート間に接続されたスペーサと;この高電圧源からの高電圧を受け取るように接続され、また、スペーサ電極と基準電圧に接続された電圧調整回路であり、スペーサ電極の電圧と高電圧との電圧比を高電圧源の電圧変動に反応して維持する前記電圧調整回路と;を含む電界放出ディスプレイデバイス用の電圧調整システムを備える。これらの実施形態は上記の構成部品を含み、また、電圧比は約1/4であり、スペーサ電極は、ベースプレートの上約H/4の高さのところでスペーサ上に位置していることを特徴とする。
【0015】
本発明の実施形態は上記の構成部品を含み、また、電圧調整回路は:高電圧電源空の高電圧を受け取るように接続された、第1の分圧を演算増幅器回路の第1の入力部に出力する第1の分圧回路と;スペーサ電極からの電圧を受け取るように接続された、第2の分圧を演算増幅器回路の第2の入力部に出力する第2の分圧回路と;高電圧電源の高電圧が増加するとこれに反応して演算増幅器の第2の入力部の電圧を増加させる第1の出力状態と、高電圧電源の高電圧が減少するとこれに反応して演算増幅器の第2の入力部の電圧を減少させる第2の出力状態を発生することによって、スペーサ電極の電圧と高電圧の電圧比を維持する演算増幅回路と;を含むことを特徴とする。
【0016】
熱勾配に含まれた電圧誤差を補正することに加えて、本発明は、スペーサ電圧誤差の他の発生源を補正することができる。壁が存在すること自体が、壁の端と厳密には整合しない陰極とフェースプレートの複雑な構造による電子ビームの偏向をもたらす。本発明はこれを補正することができる。加えて、壁は、自身に当たるフェースプレートからのラザフォード散乱電子によって帯電する。この帯電によって電圧誤差が生じ、これがまた電子を偏向させる。本発明は、壁の内のいずれかの近傍にあるピクセルがどれも点灯していない時間にこれらの壁を迅速に帯電させることによってこの誤差を減少させることができる。
【0017】
【発明の実施の形態】
本発明の以下の詳細な説明において、FEDデバイス内の温度により引き起こされた電子の偏向を補正するため、および他の発生源によって引起こされた電子の偏向を補正するために用いられるスペーサ電極の電圧を調整する電圧比調整回路及びその多数の具体的な詳細が本発明の完全な理解を与えるために説明される。しかしながら、これらの具体的な詳細又はその等価物無しでも本発明は実行できることが当業者に理解されよう。他の例では、本発明の態様を不必要に不明瞭にしないために、周知の方法、手順、構成部品及び回路は詳細に説明されていない。
【0018】
図3には、本発明の1つの実施形態によるFEDデバイスの実施例の断面図が示される。FEDデバイス100は、フェースプレート構造体120(「フェースプレート」)、バックプレート構造体164(「バックプレート」)、スペーサ構造体150a〜150b、及びフェースプレート構造体120とバックプレート構造体164に接続した高電圧源250を含んでいる。2つのスペーサ構造体(「スペーサ」)150a〜150bが示されるが、本発明の実施形態は追加のスペーサ(図示せず)を含むことができる。フェースプレート構造体120とベースプレート構造体164は距離Hだけ離れている。フェースプレート120は、本発明の譲受人に譲渡された米国特許第5,477,105号の中に説明されている。
【0019】
フェースプレート構造体120は、絶縁性フェースプレート層110(一般的にはガラス材料)とフェースプレート120の内部表面に形成された発光構造体112(一般的には蛍光体)とを含んでいる。発光構造体112は一般的には発光材料、例えばFEDディスプレイ100の活性領域を画定する蛍光体を含んでいる。発光構造体112はまた、電源250の正電圧(例えば、高電圧)側に接続されている陽極コンタクト(図示せず)を含んでいる。
【0020】
図3のバックプレート構造体164は、絶縁性バックプレート162とその内部表面上にある電子放出構造体160とを含んでいる。バックプレート164は、共有された米国特許出願第08/081,913号の中に説明されている。電子放出構造体160は選択的に電力供給される複数の電子放出素子170a〜170dを含んでいるが、これらの素子は選択的に励起されて電子を開放し、この電子はフェースプレート構造体120に向けて加速される。電子放出構造体160は、陰極コンタクトを介して電源250の低電圧側に接続されている。発光構造体112は電子放出構造体160に対して比較的高い正電圧(例えば0.4〜10.0kV)に保たれているため、電子放出素子170a〜170dによって開放された電子は、発光構造体112上の対応する発光素子に向かって加速され、これによって、発光素子(例えばピクセル)が光を放出し、これがフェースプレート210の外側表面(例えば平坦観測表面)で観察者によって知覚される。
【0021】
スペーサ150aは、金属化ポリイミド電子フォーカス構造体145と、一般的にはグラファイト、ポリイミド又は金属材料製の層124との間に配置されたスペーサ壁130aを含んでいる。スペーサ壁は、共有された米国特許出願第08/414,408号、及び第08/505,841号に中に説明されている。層124のどちらの側にも、両方とも絶縁性フェースプレート層110に固定された支持グリッパー又はロケータ122及び126がある。(例えば導電性の)金属層が、支持グリッパー又はロケータ及び発光構造体上に配置される。金属コンタクト144がスペーサ壁130aの頂部に配置されて、横たわる金属層と接触する。層124はまたフェースプレート構造体120と電気的に接触する。別の金属コンタクト142がスペーサ壁130aの底部に配置されて、陰極と接続するフォーカス金属145に接触する。この構成では、高電圧源250の正の端部がフェースプレート120に接続しているので、スペーサ壁130aの頂部の端は高電圧レベル(例えば、400〜1,000ボルト)に保たれる。また高電圧源250の接地はバックプレート164に接続しているので、スペーサ壁130aの底部の端は(例えば、接地に近いが電子ビーム収束素子により必要とされる±50V間で変化する)基準電圧に保たれる。バックプレート164は、この構成においては「陰極」と呼ばれる。グリッパー又はロケータ122及び126はスペーサ壁130aの頂部を固定又は位置決めし、また1つの実施例においてはそれらはポリイミド材料でできている。スペーサ壁130aは1つの実施形態ではセラミック材料を用いて生産され、また1010〜1013Ω/m2の電気抵抗を有する。
【0022】
図3のスペーサ壁130aに用いられる材料の抵抗率の温度係数(TCR)は非ゼロである。したがって、スペーサ壁130aの抵抗率は自身の温度によって変化し、特にTCRが負である場合には、温度が上昇すればするほどスペーサ壁130aの抵抗率はより小さくなり、したがって導電率はより増大する。ディスプレイの動作中、発光構造体112による電子エネルギーの吸収のために、又は環境的な影響のために、スペーサ壁130aの頂部端は、(フォーカス素子145近傍の)底部端よりも高温になる。その結果、スペーサ壁130aの頂部端はその底部端よりもわずかに導電性が高くなり、したがっていかなる温度勾配が存在しない場合よりも高い正の電圧がスペーサ壁130aに沿って発生する。スペーサ壁130aに沿ったこのより高い正の電圧は、近傍を通過する電子をコースから外す傾向があり、それらをスペーサ壁130aに向かって不正に偏向させる。
【0023】
したがって本発明は、スペーサ壁130aの上にスペーサ電極140aを含んでいる。スペーサ電極140aはスペーサ壁の長さに沿って配置され、図3では断面だけが示されている。スペーサ電極140aは、バックプレート構造体164の上方約H/4の距離に位置する。1つの実施例においては、スペーサ電極140aは約40ミクロンの幅を有し、また理にかなった製造プロセスによってスペーサ壁130aの頂部にあることが可能なくらい細く生産されることが望ましい。温度勾配が存在しない場合、スペーサ壁130aに沿ったしかるべき場所にある電圧にスペーサ電極140aを保持するために、スペーサ電極140aは電圧源に接続される。すなわち、スペーサ壁130aに沿った温度勾配が存在しない場合は、スペーサ壁130aの高さに沿った電圧分布は線形となる。したがって、スペーサ電極140aがバックプレート164の上方約H/4の位置にある場合、スペーサ電極140aの高さにおける電圧は(電圧源250から出ている)高電圧量の約1/4となる。
【0024】
一般的に言えば、スペーサ電極140aがバックプレート構造体164の上方H/Nの距離に位置する場合、1以上のNに対して本発明のスペーサ電極140aの電圧は高電圧量の1/Nである。スペーサ壁130aに沿った温度勾配が無ければ存在するであろう電圧レベルにスペーサ電極140aを保持することによって、スペーサ壁130aに沿った温度誘発性抵抗勾配に起因する電圧の誤差を本発明は部分的に補正する。さらに他のいかなる電圧の摂動のメカニズムによる影響も、この電極配置及び関連する回路によって緩和できる。本発明のスペーサ電極140aが温度勾配と抵抗勾配の存在に起因する電圧誤差を補正できる量については以下により詳細に説明される。
【0025】
本発明に従って用いることができるスペーサの代りの実施形態が、「フラットパネルディスプレイにおける三次元収束構造体用スペーサロケータの設計」という名称で1996年7月17日に提出され本発明の譲受人に譲渡された係属中の米国特許出願第08/684,270号の中に説明されている。スペーサのさらに別の代りの実施形態がまた、「外側に区画されたフェース電極内にスペーサを有するフラットパネルディスプレイの構造及び製造」という名称で1998年3月31に提出され本発明の譲受人に譲渡された係属中の米国特許出願第09/053,247号の中に説明されている。上に参照した両特許出願を参考文献としてここに組み込む。
【0026】
図4は本発明によるFEDデバイスの斜視切取図を表す。この実施形態では、斜視図の中に5つの平行に並んだスペーサ壁130a〜130eが見られる。図4の素子は一定の比に拡大縮小して描かれてはいない。5つのスペーサ壁130a〜130eは数の上だけでの例である。本発明の実施形態は、5個より多い又は5個より少ないスペーサ壁を持つFEDデバイスを有する応用例にも同様に適している。透視のためにフェースプレート平面120の切取図が表されている。バックプレート構造体164(明瞭にするために図4には図示せず)がスペーサ壁130a〜130eの下に位置する。
【0027】
スペーサ壁130aと対応するスペーサ電極140aの側面図が障害物無しに表されている。スペーサ壁130b〜130eに対するスペーサ電極140b〜140eは隠れた状態でしか図示されていないが、それらは形状と構造においてスペーサ電極140aに類似している。スペーサ電極140aはスペーサ壁130aの長さに沿ってH/4の高さに配置され、上方に送られて共通のノードワイヤボンド又はコンタクト190aに達する。他のスペーサ壁130b〜130eのそれぞれのスペーサ電極140b〜140eについても同様であり、これらのスペーサ電極140b〜140eは、ワイヤボンド190b〜190eにそれぞれ接続する。全てのワイヤボンド190a〜190eは、全てのスペーサ電極140a〜140eに対する共通の電気的ノードを形成するフェースプレート120の平面内を走行する共通のワイヤ又は電極ライン192を介して接続されている。本発明によれば、スペーサ電極140a〜140eが維持される電圧はライン(「ノード」)192に接続されて、スペーサ壁130a〜130eの全てに分配される。
【0028】
図5は、スペーサ電極140a〜140eを用いる本発明による電圧比調整システム230の電気図である。図3に関連して説明した高電圧源250は、フェースプレート構造体120に接続し、バックプレート構造体164は接地(±50V)に接続する。図5の高電圧源250はまた、任意の抵抗R9を通ってノード254に接続する。ノード254は本発明の電圧比調整回路300に接続するが、その回路300はノード192に接続し、また接地260にも接続する。高電圧源250はまたフェースプレート構造体120にも接続して、それに高電圧を供給する。図4に関連して説明したように、また図5に示したように、ノード192はスペーサ壁130a〜130eのスペーサ電極140a〜140eのそれぞれに接続する。図5に示す素子130a〜130eは、スペーサ電極を含むi個のスペーサ壁の電気的等価物(例えば、抵抗及び容量)である。スペーサ壁の他端は、バックプレート構造体164に電気的に接続する。従って各スペーサ壁は、(1)高電圧源250、(2)(ノード192による)電圧調整回路、及び(3)接地(±50V)に接続する。
【0029】
商業的製造プロセスにおける変動のため、及び高電圧源ユニットに用いられる構成部品における変動のため、高電圧源250によって発生した高電圧レベルはユニットからユニットへ10%程度変動しかねず、また同じユニット250内でも時間の経過につれて変動しかねない。主にそれは負荷、例えばディスプレイの白色度を伴って変動する。高電圧源250によって発生した高電圧レベルの変動は、それが補正されないまま放置されれば、スペーサ電極140a〜140eの理想的な電圧を変え、それによって電子の偏向を引き起こす。この理由のために、本発明の実施形態は電圧比調整回路300を含んでいる。
【0030】
本発明に従えば、図5の電圧比調整回路300の目的は、ノード192での電圧をノード254での電圧で割った値が一定の比率になるように、ノード192での電圧を維持することである。従って回路300はスペーサ電極の電圧を、電源電圧とスペーサ電極の平衡電圧から独立して、これらの電圧が通常変動する範囲にわたって正確に一定した比率に保持する。具体的な比率は、バックプレート構造体164上のスペーサ電極140a〜140eの高さによって決まる。例えばスペーサ電極140a〜140eの高さがバックプレート構造体164の上方約H/Nの距離にあれば、電圧比調整回路300によって維持される電圧の比は約1/N(ここで、Nは1に等しいか又はそれより大きい)である。好ましい実施形態では、スペーサ電極140a〜140eはバックプレート構造体164の上方H/4の距離に位置しており、従って回路300は、ノード192での電圧をノード254での電圧で割った比率を1/4に維持する。例えばノード254での高電圧が5,000ボルトであれば、電圧比調整回路300がスペーサ電極140a〜140eに印加する電圧は1,250ボルトとなる。
【0031】
図6Aは、本発明の第1の実施形態による電圧比調整回路300の素子の回路図である。回路300は2つの分圧器と、演算増幅器制御の電流シンク(例えば、トランジスタ)を含み、また分圧器の電圧を等しく保つために用いられる能動的フィードバック回路とを含んでいる。
【0032】
図6Aの破線のボックス130a〜130eは、i個のスペーサ壁130a〜130eのための抵抗と容量を表す電気的特性RW1とRW2(及びCW1とCW2)を表す。1つの実施形態では、RW1+RW2の和は500と600メガオームの間にある。図示されるようにスペーサ壁130a〜130eはノード254(「高電圧ノード」)での高電圧レベルに接続し、また接地にも接続しており、それらのスペーサ電極140a〜140eはスペーサ電極ノード192(「スペーサ電極ノード」)に接続している。スペーサ壁130a〜130eの材料は、1010〜1013Ω/m2の抵抗を有する。さらに高電圧源250が回路300に接続している。電圧源250は電圧源252と、ノード254に接続する任意的リミッタ抵抗R9(約1MΩ)に直列に接続する実効抵抗256(約3MΩ)とを含んでいる。抵抗R9は任意的であり、アークを防ぐために用いられる。
【0033】
電圧比調整回路300は、抵抗R1と抵抗R2に接続する抵抗R10から成る第1の分圧回路を含んでいる。抵抗R2はチューニングのために任意的に調整可能である。R2は電圧比を調整する。それは壁近傍のピクセルの白色度重心をセンタリングするために用いられて、多くのタイプの製造変数、例えば電極の高さを補正する。抵抗R1とR2は、1つの抵抗に結合することができる。抵抗R10は、接地に接続するR2に直列に接続する抵抗R1に直列に接続するノード254に接続する。抵抗R2に接続していない抵抗R1のノードは、ノード350において演算増幅回路310の第1入力に接続する。1つの実施形態では、抵抗R1は演算増幅回路310の負の入力に接続する。電圧比調整回路300はまた、抵抗R3に直列に接続する抵抗R11から成る第2の分圧回路を含んでいる。抵抗R11はノード192に接続し、また接地に接続する抵抗R3に直列に接続する。コンデンサC3は抵抗R3と並列に接続する。接地に接続していない抵抗R3のノードは、ノード352において演算増幅回路310の第2の入力に接続する。1つの実施形態では、抵抗R3は演算増幅回路310の正の入力に接続する。
【0034】
図6Aのノード254はまた、接地に接続するコンデンサC4に直列に接続する抵抗R4に接続する。コンデンサC4はノード192に接続する。任意的コンデンサC2は抵抗R4と並列に接続し、またノード192においてコンデンサC4に接続する。ノード192は、互いに直列に接続する任意的ツェナーダイオード320aと320bに直列に接続する抵抗R5に接続する。能動的フィードバック回路は素子R4、C4、C2、及びR5を含んでいる。任意的ダイオード320bは抵抗R7に直列に接続するトランジスタ312に接続し、また抵抗R7は接地に接続する。直列に接続された選択的ツェナーダイオード325a〜325bは、トランジスタ312のソースとドレーンに並列に接続し、またいくつかのトランジスタパッケージに組み込まれる。ツェナーダイオード325aと325bは、トランジスタ312を過度のドレーン−ソース電圧から保護するために用いられる。トランジスタ312のゲートは演算増幅器310の出力によって制御される。コンデンサC1は、演算増幅器310の負の入力350と演算増幅器310の出力との間に接続する。
【0035】
1つの実施形態では図6Aのトランジスタ312は電界効果トランジスタ(FET)であるが、代りにバイポーラNPNトランジスタであってもよい。多くの異なった演算増幅回路を用いることが可能であるが、本発明の1つの実施例では増幅回路310はFET入力(例えば、AD549、AD820)を含んでいる。さらに1つの実施例では、ダイオード320a〜320bとダイオード325a〜325bに対して200vのツェナーダイオードが用いられる。トランジスタ312の動作範囲はゼロから450vであり、トランジスタ312をその動作範囲の中央に置くためにR4とR5及び複数のツェナーダイオード320a〜320bを選択するのが望ましい。
【0036】
分圧回路内に配置された抵抗の値は、スペーサ電極ノード192と高電圧ノード254との間の望ましい電圧比によって設定される。所望の比を1/Nと仮定すれば、これらの値(与えられたR10とR11は等しい)を決定するために次の表現が用いられる:
【0037】
【数1】
【0038】
ここで(1/N)はやはり、バックプレート構造体164の上方の距離を測定したように、スペーサ電極140aが置かれたスペーサ壁130aに沿った高さHの比を表す。また、R2=0.1R1となって、10パーセントの調整を与える。
【0039】
より一般的な場合には、次の表現が用いられる:
【0040】
【数2】
【0041】
ここで、Vhvは高電圧、Veはスペーサ電極の電圧である。従って維持されるべき比は:
【0042】
【数3】
【0043】
となる。
【0044】
回路300内のR3の値は、演算増幅器310への入力をその動作範囲(「共通モード」範囲)の中心の近傍に適切に設定するように選択される。さらに、R7が、演算増幅器310の出力電圧を適切に、また、トランジスタ312のゲート・ソース間電圧が約1.0ボルトとなるように設定するように選択される。R4とR5の値は、トランジスタ312のソースとドレーン間の電圧が約200ボルトとなるように設定される。1つの実施形態では、和R4+R5が250〜500Mオームの範囲にあり、また、この和は、電力を維持するためには、スペーサの抵抗(RW1とRW2)に近い値又は幾分これより大きい値であるべきである。最適なツエナーダイオード320a〜320bを必要に応じて追加すれば、トランジスタ312の上記のソース・ドレーン間電圧を達成することができる。
【0045】
時定数(R3×C3)は、スペーサ壁ノード192がサンプリングされる時間を設定する。時定数(R1×C1)は演算増幅器310の速度を設定する。さらに、(R1×C1)という時定数は、約1msであるべきである(R3×C3)という時定数に類似しているべきである。1つの実施形態では、スペーサ壁130aの自然時定数は約1〜10msであり、従って、トランジスタ312はフェースプレート電圧が急速に変化する際に飽和するので、演算増幅器310とトランジスタ312の反応はスペーサ壁310a〜310eの反応時間よりはるかに速くなければならず、上記の時定数を選択される。C2とC4は任意的であることが理解されよう。
【0046】
最後に、コンデンサスペースC2とC4は、所望の電圧比に基づいて次式が成り立つように選択される:
【0047】
【数4】
【0048】
(1/N)という比が0.25である特定の構成では、トランジスタ312が450vFETデバイス、R1が575Kオーム、R2が25Kオーム、R3が1Mオームであり、R4が175Mオーム、R5が200Mオーム、R7が350Kオーム、R10が1Gオーム、R11が1Gオームである。壁(CW1とCW2)の容量を含めると、上記の式は次にようになる:
【0049】
【数5】
【0050】
スペーサ自身の容量はその形状による正しい比を有する。C2とC4は、接続用リード線などのあらゆる寄生容量を補正し、また、上記の要領の平衡を取るために用いられる。
【0051】
回路300は、電流のシンクがトランジスタ312と抵抗R7を含むようにする演算増幅器制御式の電流シンクを実現している。動作中は、回路300はスペーサ電極ノード192と高電圧ノード254の選択された電圧比(例えば0.25)を維持するように動作する。ノード350と352の電圧はほぼ等しくなるように保たれている。ノード350(負の入力部)の電圧が(例えば、高電圧源250が過大電圧を出力するため)あまり高くなりすぎると、演算増幅器310は出力電圧が降下して、これではトランジスタ312は部分的にしかオフしない。これは抵抗R5(及びトランジスタ312)を流れる電流が減少するように作用し、このためスペーサ電極ノード192の電圧が上がる。これがノード352に印加される電圧を適切な値だけ上昇させてノード350における電圧上昇を補償する。逆に、ノード350(負の入力部)における電圧が(例えば、高電圧源250がほとんど電圧を出力しないため)ノード352における電圧に対して減少すると、演算増幅器310の出力電圧が増し、これがトランジスタ312をより強くオンする働きをする。これが抵抗R5(及びトランジスタ312)を流れる電流を増し、これがスペーサ電極ノード192における電圧を減少させる。これがノード352に印加される電圧を適当な値だけ現象させて、ノード350における電圧降下を補償する。
【0052】
図6Bに本発明の電圧調整回路の第2の実施形態300’を示す。
【0053】
図7に、高電圧レベルのほぼ1/4に等しい電圧に保たれているスペーサ電極を適用した図3のスペーサ壁130aの高さに(陰極すなわちバックプレート構造体164からフェースプレート構造体120)沿った電圧のグラフを示す。この実施例では、スペーサ電極140aは、バックプレート構造体164の上から、スペーサ壁130aの高さHのほぼ1/4の位置にある。この位置は点420で示されている。直線410は、ゼロボルト(陰極)からフェースプレート120における高電圧電源250の高電圧源までのスペーサ壁130aの全長にわたる理想的な電圧を表している。
【0054】
曲線414は、熱勾配が存在する場合に、電圧比調整回路300によってバックプレート構造体164から高電圧の値の1/4に保たれているスペーサ電極140aの位置までのスペーサ壁130aに沿った電圧分布を表している。曲線412は、スペーサ電極140aから電圧比調整回路300によって高電圧レベルに維持されているフェースプレート構造体120(熱勾配が存在する場合)までスペーサ壁130aに沿った電圧分布を表している。曲線414と412は点420で分離されている。図7に示すように、曲線414と412は双方が、スペーサ壁130aに沿った温度勾配によって理想的な電圧曲線410より正の電圧となっている。
【0055】
図8にバックプレート構造体164からフェースプレート構造体120までのスペーサ壁130aの全長にわたる電圧誤差曲線464と462を示す。曲線464と462は双方共が双極線形状をしている。曲線464は曲線414の理想的な直線410から見た電圧誤差を表している。曲線462は曲線412の理想的な直線410から見た電圧誤差を表している。曲線464と462の下の領域は、補正電圧を持つスペーサ電極130a無しの場合の電圧誤差分布グラフの下の領域より小さい。
【0056】
本発明によると、スペーサ電極無しのスペーサ壁の場合と比較して合計電圧誤差が減少するだけでなく、電子がほとんどの時間にわたって存在する領域内にほとんど存在する電圧誤差がかなり減少する。例えば、バックプレート構造体164から放出された電子は底部から発してフェースプレート構造体120に向かって加速されることが理解されよう。これらの電子は低速で始め、したがってほとんどの時間(例えば半分以上)を費やして長さ472を、例えばバックプレート構造体164からバックプレート構造体164の上1/4Hのところにあるスペーサ電極140aまで走行する。これらの電子は長さ474を、例えばスペーサ電極140aとフェースプレート構造体120の間で自身の飛行の残余を費やして、フェースプレート構造体120の向かって徐々に加速される。
【0057】
したがって、スペーサ電極140aに印加された補正電圧の影響を最大化するために、スペーサ電極140aは、電子がその時間の大半を費やす空間領域内に置かれる。言い換えれば、電子は、スペーサ電極140aがスペーサ壁130aの高さHの下側1/4以内に位置していればそれをより多く「見る」。この理由によって、スペーサ電極130aは、ある好ましい実施形態では、バックプレート構造体164の上から距離Hの1/4のところに置かれる。その結果、図8の曲線462が曲線464上の大きい方の誤差を表している間は、電子はこの空間領域474を非常に迅速に走行する。その場合でも、誤差曲線462の下の領域は、スペーサ電極140aを置かなかった場合の領域よりも小さい。その一方では、電子は領域472とこの領域中では非常に遅く走行し、誤差曲線464の下の領域は、スペーサ電極140aを置かなかった場合の領域よりはるかに小さい。要約すれば、電圧誤差分布472は、電子がその時間のほとんどを費やす領域では最小である。
【0058】
スペーサ電圧調整回路の追加機能
スペーサ壁が存在すると、帯電勾配や熱勾配がなくても近傍の電子ビームが偏向することがある。この偏向はスペーサの物理的端とフェースプレート及び陰極の「実効的な電気的端」との間の不完全な整合のためである。このフェースプレートと陰極は完全な平面ではなく、その構造体(フェースプレート上は蛍光体とポリイミドがあり、電子ビームは陰極上に収束する)によって、デバイスの電界という点から見たその表面の実効的な位置が変化する。しかしながら、スペーサの電気的端は物理的端とほとんど正確に並んでいる。スペーサと表面の電気的端が整合しないとその結果、スペーサ近傍のピクセルが電子ビーム偏向する。これはいくつかの方法で補償できるが、本発明による回路300は、薄型CRTディスプレイデバイスが完全に組み立てられた後で作成できるので非常に便利に調整できる。
【0059】
陰極構造体とフェースプレート構造体の高さ及び形状の製造変動によって、(電気的端の不整合による)内蔵ピクセルの偏向がディスプレイ毎に幾分変化するが、1つのディプレイ内の変化の方が制御しやすい。電極電圧対フェースプレート電圧の比は、スペーサ上の電極の高さ比と公称では同じであるが、各個別の薄型CRTディスプレイデバイスで調整して、スペーサにおける電圧誤差を低く抑え、これで、この特定のデバイスにおける電気的端の不整合を最も良好に補償することができる。適切に調整すると、隣接するピクセル同士の白色度の平均中心を、「ウオールハイド(wall−hide)」制御ノブとして機能する可変抵抗R2の設定を変化させることによって実際に作成される。
【0060】
熱勾配によって引き起こされた電圧誤差の他に、迷走電子の衝撃の結果としてスペーサに電圧誤差が発生する。これらの電子は、陰極からの電子ビームがフェースプレートに当たると発生する二次電子だけでなくフェースプレートからラザフォード発散する陰極からの電子でもある。電子が当たると、スペーサ材料は一般的にいくらかの二次電子を放出する。この放出される電子の数はその表面の材料特性並びにその表面に当たる電子の衝撃角度及びエネルギによって異なる。正味で非ゼロの数の電子がスペーサに与えられたり取り去られたりすると、スペーサは充電する。この帯電によってスペーサに電圧誤差が発生するが、この電圧誤差は一般にスペーサの中心近傍で最大となるが、複雑な帯電プロセスのために熱勾配による誤差が持つ単純な双曲線形態とはならない。熱勾配電圧誤差の場合のように、本発明の回路300は、スペーサ上の電極のところ及びその近傍における電圧誤差を最小化することによって偏向を抑えることができる。
【0061】
熱勾配誤差とは異なって、スペーサの帯電は速い時間尺度(100秒に対して100ミリ秒)で発生する。この理由は、薄型CRTが動作する仕方にある。個々の行のピクセルは、ディスプレイの頂部から始めて順に点灯して底部に移動し、1秒に最大で120回シーケンス60を繰り返す。スペーサは、自身の周りにある数行のピクセルが点灯すると充電され、これらのピクセルがオフされると放電する。電荷は、抵抗性のスペーサが1〜10ミリ秒の時間尺度で導通させることによって除去される。スペーサの抵抗値を減少させてこの電荷をより迅速に除去することはできないが、その理由は、そうするとスペーサの消費電力が増すからである。しかしながら、この回路は、帯電に対するその動的な反応を最適化されれば、壁を迅速に放電させることができる。
【0062】
本発明による回路300は、あらゆる時間尺度において、ある固定されたパーセンテージのフェースプレート電圧値にスペーサ電極を保つのが理想的である。これで、共通電極の近傍にあるスペーサは充電されるのと同じ速度で放電される。これでもなお、ある程度電荷誘導された電極端とスペーサ端があるが、その電荷は非常に少ない。しかしながら、十分に高速の回路を作成することはコスト、サイズ及び消費電力の要件という点から現実的ではない。この現行の回路設計では、反応時間(R1×C1とR3×C3)をあまり速く設定するとその出力段が飽和する。
【0063】
良好な代替例は、電極をコンデンサに接続することによって電極に対して電圧上昇を保つように回路を調整し、また、次のスペーサの周りの行が点灯する前にこのコンデンサを放電するように回路を調整するというものである。このコンデンサは動作にはなんら電力を消費せず、また、設計次第では、スペーサ自身が、外部コンデンサ(C2とC4)が実際にはまったく必要ないように一緒に母線付けすると、十分な真性容量(CW1とCW2)を有することがある。
【0064】
本発明による回路300は、コンデンサを迅速に放電するためには、電荷パルスがこれらのスペーサの内のどれかに当たると電極接続部における急速な電圧変化に対して正確に反応する必要がある。この電荷は、スペーサに当たると、急速な(100ミリ秒)電圧変化をもたらす。電荷は母線付け接続部を通って電荷が当たったスペーサ上の電極から他のスペーサにまで伝達される。これによって、電荷が当たったスペーサ上の電圧上昇が減少し、これによって電極ビームの偏向が抑えられる。しかしながら、他のスペーサには幾分かの電荷が残り、これが次に、電極位置から移行して離れる。ディスプレイ上の次の壁の周りの領域が点灯する前の期間の間、回路は、電極の電圧を正しい(ゼロビーム変位)値にもどすに十分なだけトランジスタ電流を増減させることによってスペーサに対して電荷除去又は電荷付加を実行しなければならない。
【0065】
事実、直前のスペーサに電荷が当たった後で、しかも回路が十分反応する以前に、この回路はこの値を少し越えた値にまで電圧を押し上げて、電極から逃げてスペーサ上に移行した電荷を埋め合わせなければならない。このタイプの反応を実際に遂行するために、回路300のコンポーネントの値は、それが正しい「固有周波数」と「減衰係数」を有するように調整される。これらの値は回路の時定数(R1×C1及びR3×C3)と全体利得によって設定されるが、R7の値で制御すると最も便利である。我々の現行の設計の場合、時定数を0.25に減少させ、利得を2.5に設定するのが最適であることが分かっている。
【0066】
本発明による好ましい実施形態では、FEDデバイスにおける温度誘発された(及び他の)電子偏向を補償するために用いられるスペーサ電極の電圧を調整する電圧比調整回路が以上のように説明されている。本発明を特定の実施形態を参照して説明したが、本発明をこのような実施形態に限られるべきではなく、以下の請求の範囲に従って解釈すべきであることを理解すべきである。
【図面の簡単な説明】
【図1】 スペーサ壁、フェースプレート構造体及びバックプレート構造体を示す先行技術によるFEDデバイスの断面図である。
【図2A】 バックプレート構造体の上で測定された図1のスペーサ壁の高さ(例えば距離)に沿った抵抗勾配と温度勾配を示すグラフである。
【図2B】 バックプレート構造体の上で測定された図1のスペーサ壁の高さ(例えば距離)に沿った実際の電圧と理想的な電圧を示すグラフである。
【図2C】 図2Bの電圧と理想的な電圧間の図1に示すスペーサ壁の高さ(例えば距離)に沿った電圧誤差を示すグラフである。
【図3】 電極が配置されたスペーサ壁を示す本発明の1実施形態によるFEDデバイスの断面図である。
【図4】 本発明のある実施形態による(電極付きの)複数のスペーサ壁を示す斜視裁断図である。
【図5】 フェースプレート構造体の高電圧に対するスペーサ電極に沿った電圧比を調整する本発明による電圧比調整システムの論理的ブロック図である。
【図6A】 本発明の第1の実施形態による電圧比調整システムの電圧比調整回路の概略回路図である。
【図6B】 本発明の第2の実施形態による電圧比調整システムの電圧比調整回路の概略回路図である。
【図7】 本発明による図3のスペーサ壁の高さに沿った実際の電圧と理想的な電圧を示すグラフである。
【図8】 本発明による図3のスペーサ壁の高さに沿った実際の電圧と理想的な電圧間の電圧誤差を示すグラフである。
Claims (17)
- 高電圧電源からの高電圧を受け取るように接続された第1の分圧回路であり、第1の分圧を演算増幅回路の第1の入力に出力する、前記第1の分圧回路と;
ディスプレイユニット内のスペーサのスペーサ電極の電圧を受け取るように接続された第2の分圧回路であり、第2の分圧を前記演算増幅回路の第2の入力に出力する、前記第2の分圧回路と;
前記高電圧電源の前記高電圧の上昇に反応して前記演算増幅器の前記第2の入力の電圧を上昇させるための第1の出力状態を発生することと、前記高電圧電源の前記高電圧の減少に反応して前記演算増幅器の前記第2の入力の電圧を減少させるための第2の出力状態を発生させることによって、前記スペーサ電極と前記高電圧との電圧比を維持する前記演算増幅回路と;
を備える電圧比調整回路。 - 前記電圧比が約0.25である、請求項1に記載の電圧比調整回路。
- 前記高電圧が約400〜約10,000ボルトの範囲にある、請求項1に記載の電圧比調整回路。
- 前記演算増幅回路の出力によって制御されるトランジスタ回路であり、前記トランジスタ回路は第1の抵抗を介して接地に接続されており、また、前記スペーサ電極の前記電圧に第2の抵抗を介して接続されており、前記トランジスタは、前記第1と前記第2の抵抗を介して、接地に流れる電流を前記第1の出力状態に反応して制限し、また、前記第1と前記第2の抵抗を介して接地に流れる電流を前記第2の出力状態に反応して減衰させる前記トランジスタ回路をさらに備える、請求項1に記載の電圧比調整回路。
- 前記第1の分圧回路が、前記演算増幅器の前記第1の入力と接地間に接続された第1の抵抗と第2の抵抗を備え、また、前記第2の分圧回路が、前記演算増幅回路の前記第2の入力と接地間に接続された第3の抵抗を備える、請求項1に記載の電圧比調整回路。
- フェースプレートとベースプレート間に接続された高電圧電源であり、前記フェースプレートと前記ベースプレートが距離Hだけ分離している、前記高電圧電源と;
前記フェースプレートと前記ベースプレート間に接続されたスペーサであり、前記スペーサには、前記スペーサに沿った温度勾配によって引き起こされた電子偏向を補償するスペーサ電極が配置されている、前記スペーサと;
前記高電圧電源からの高電圧を受け取るように接続され、また、前記スペーサ電極と基準電圧に接続された電圧調整回路であり、前記電圧調整回路は、前記高電圧電源の電圧変動に反応して、前記スペーサ電極の電圧と前記高電圧との電圧比を維持する、前記電圧調整回路と;
を備える、電界放出ディスプレイデバイス用の電圧比調整システム。 - 前記電圧比が約0.25であり、また、前記スペーサ電極が、前記ベースプレートの上約H/4の高さにある前記スペーサのところに置かれる、請求項6に記載の電圧比調整システム。
- 前記スペーサ電極が前記ベースプレートの上H/Nの高さに配置され;
前記電圧調整回路が、基準電圧としての接地に接続されており、前記電圧調整回路が、前記高電圧電源の前記電圧変動に反応して、前記スペーサ電極の前記電圧と前記高電圧の電圧比1/Nを維持する;
請求項6に記載の電圧比調整システム。 - 前記値Nが4である、請求項8に記載の電圧比調整システム。
- 前記電圧調整回路が:
前記高電圧電源からの前記高電圧を受け取るように接続された第1の分圧回路であり、第1の分圧を演算増幅回路の第1の入力に出力する、前記第1の分圧回路と;
前記スペーサ電極からの前記電圧を受け取るように接続された第2の分圧回路であり、第2の分圧を前記演算増幅回路の第2の入力に出力する、前記第2の分圧回路と;
前記高電圧電源の前記高電圧の上昇に反応して前記演算増幅器の前記第2の入力の電圧を増加させるための第1の出力状態を発生することと、前記高電圧電源の前記高電圧の減少に反応して前記演算増幅器の前記第2の入力の電圧を減少させるための第2の出力状態を発生することによって、前記スペーサ電極の前記電圧と前記高電圧の前記電圧比を維持する前記演算増幅回路と;
を備える、請求項6又は9に記載の電圧比調整システム。 - 前記第1の分圧回路が、前記演算増幅器と前記基準電圧間に接続された第1の抵抗と第2の抵抗を備え、また、前記第2の分圧回路が、前記演算増幅回路と前記基準回路間で接続された第3の抵抗を備える、請求項7又は10に記載の電圧比調整システム。
- 前記電圧スペーサ電極と前記高電圧の前記電圧比が[(R1+R2)/R3]に等しい、請求項5又は11に記載の電圧比調整システム。
- 前記演算増幅回路の出力によって制御されるトランジスタ回路であり、前記トランジスタ回路が、第1の抵抗を介して前記基準電圧に接続され、また、第2の抵抗を介して前記スペーサ電極の前記電圧に接続されており、前記トランジスタが、前記第1の出力状態に反応して前記第1と前記第2の抵抗を介して前記基準電圧への電流を制限し、また、前記第2の出力状態に反応して、前記第1と前記第2の抵抗を介して、前記基準電圧への電流を減衰させる、前記トランジスタ回路をさらに備える、請求項10に記載の電圧比調整システム。
- 前記トランジスタ回路が電界効果トランジスタ(FET)である、請求項1又は13に記載の電圧比調整システム。
- 前記トランジスタ回路がバイポーラNPNトランジスタである、請求項1又は13に記載の電圧比調整システム。
- フェースプレートと;
複数の電子エミッタを有する陰極構造体を含むバックプレートと;
電界放出ディスプレイと一緒に配置されたスペーサシステムであり、前記スペーサシステムが複数のスペーサ壁を含む、前記スペーサシステムと;
前記複数のスペーサ壁の内の少なくとも1つに接続されて、前記複数のスペーサ壁の表面に沿った熱勾配と電気的勾配の影響を調整し、これによって、前記電界放出ディスプレイ中の前記スペーサ壁による電子偏向を抑制する電圧調整システムと;
を備える電界放出ディスプレイ。 - 前記電圧調整システムが:
高電圧源からの高電圧を受け取るように接続された第1の分圧回路であり、演算増幅回路の第1の入力に第1の分圧を出力する、前記第1の分圧回路と;
前記少なくとも1つのスペーサのスペーサ電極の電圧を受け取るように接続された第2の分圧回路であり、前記演算増幅回路の第2の入力に第2の分圧を出力する、前記第2の分圧回路と;
前記高電圧電源の前記高電圧の上昇に反応して前記演算増幅器の前記第2の入力の電圧を増加させるための第1の出力状態を発生し、また、前記高電圧電源の前記高電圧の減少に反応して前記演算増幅器の前記第2の入力の電圧を減少させるための第2の出力状態を発生することによって、前記スペーサ電極の前記電圧と前記高電圧との電圧比を維持する前記演算増幅回路と;
を備える、請求項16に記載の電界放出ディスプレイ。
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