KR20010043899A - 전압비 레귤레이터 시스템 - Google Patents

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KR20010043899A
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데이비드 엘. 화이트
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Abstract

평판 표시 스크린의 스페이서 전극(140)용 전압비 레귤레이터 회로(300)를 설명한다. 전계방출 표시(FED)장치(100)의 일 구현에서, 얇은 스페이서 월(130)들은 고전압(Vh) 페이스플레이트(120)와 백플레이트(164) 사이에 삽입되어 있어, 그 사이에 진공이 형성되기 때문에 상기 구조들을 안전하게 보호한다. 페이스플레이트(120)는 인 레이어에 의해 방출된 에너지의 결과로서 백플레이트(164)에 비해 온도가 상승하게 되어, 스페이서 월들(130)의 높이에 따른 온도 구배가 발생한다. 각 스페이서 월(130)의 탑 부분이 온도가 증가함에 따라 더욱 전도성이 커지게 되어, 페이스플레이트(120)를 향해 방출된 전자들을 끌어들인다. 상기 전자 친화를 막기 위해, 백플레이트(164) 위로 높이(d)에서 각 스페이서 월(130)을 따라 스페이서 전극(140)이 배치되고 전압(Ve)으로 유지된다. Ve에서의 스페이서 전극(140)과 Vh에서의 고전압 공급장치(250)는 모두 분압기(R1, R2, R10 및 R11, R13), 연산 증폭기 및 다른 회로를 사용하여 전압비(Ve/Vh)를 유지하는 전압비 레귤레이터 회로에 결합되어 있다. 전압비 레귤레이터(300)는 전압 공급 동작의 변화를 보상한다. 전압비 레귤레이터(300)의 시정수들(R1,C1 및 R3,C3)은 스페이서 월(130)의 고유의 레지스턴스(RW1,RW2) 및 커패시턴스의 시정수(CW1,CW2)보다 약간 더 빠르게 조정된다. 본 발명은 스페이서 월들의 근처에 위치한 화소들에 있어서 전자 경로의 정확성을 증가시킨다.

Description

전압비 레귤레이터 시스템{VOLTAGE RATIO REGULATOR SYSTEM}
FED 장치는 인 레이어(phosphor layer)와 충돌하는 전자들에 대한 반응으로 관측 평면상에 영상을 나타내는 얇은 프로필(profile), 평판 표시장치이다. FED 장치내에서, 전자들은 일반적으로 전계 방출에 의해 방출된다. FED 장치는 일반적으로 외주 또는 외부벽을 통해 함께 접속된 페이스플레이트(faceplate)(프론트 플레이트 또는 "애노드"라고도 함) 구조와 백플레이트(backplate)(베이스 플레이트 또는 "캐소드"라고도 함)를 포함한다. 인 레이어는 페이스플레이트와 관련이 있는 반면, 전자들은 백플레이트로부터 방출된다. 그 결과 둘러싸인 영역은 높은 진공으로 유지된다. 주변의 기압으로부터의 외력들에 의해 얇은 프로필 표시가 붕괴하는 것을 방지하기 위해, 하나 이상의 스페이서 구조들을 외부벽 안쪽의 페이스플레이트와 백플레이트 사이에 위치시킨다.
도1은 종래 FED 장치(5)의 단면도를 나타낸다. FED 장치(5)는 페이스플레이트 구조(20), 백플레이트 구조(46), 스페이서 구조(30) 및 페이스플레이트 구조(20)와 백플레이트 구조(46)에 결합된 고전압 공급장치(56)를 포함한다. 단지 1개의 스페이서(30)를 도시하였지만, FED 장치(5)는 유사한 부가의 스페이서들(도시 안함)을 포함할 수도 있다.
페이스플레이트 구조(20)는 절연 페이스플레이트 레이어(10)(일반적으로 유리재료) 및 페이스플레이트 구조(20)의 내부면에 형성된 광방출 구조(12)(일반적으로 인)를 포함한다. 광방출 구조(12)는 일반적으로 FED 표시장치(5)의 액티브 영역을 지정하는 인과 같은 전자 충격에 의해 활성화되는 광방출 재료를 포함한다. 광방출 구조(12)는 또한 전압 장치(56)의 정(positive)(고전압)의 측에 접속된 애노드 콘택트(도시 안함)를 포함한다.
도1의 백플레이트 구조(46)는 절연 백플레이트(42) 및 백플레이트(46)의 내부 표면에 위치한 전자 방출 구조(44)를 포함한다. 전자 방출 구조(44)는 페이스플레이트 구조(20)를 향해 가속하는 전자들을 방출하기 위해 선택적으로 여기되는, 복수의 선택적으로 통전되는 전자방출 소자(50a-50d)들을 포함한다. 전자방출 구조(44)는 캐소드 콘택트를 통해, 전압 공급장치(56)의 저전압측에 접속된다. 광방출 구조(12)가 전자 방출 구조(44)에 대해 비교적 높은 정의 전압(즉, 0.4-10kV)으로 유지되기 때문에, 전자 방출 소자들(50a-50d)에 의해 방출된 전자들은 광방출 구조(12)의 대응하는 광 방출 소자들 쪽으로 가속된다. 이에 의해, 광방출 소자들(즉, 화소들)은 페이스플레이트(20)의 외부 표면(관측 평면)에서 관측자들에 의해 인지되는 광을 방사한다.
스페이서(30)는, 베이스(30a)와 탑(top)(30b)에 의해, 광방출 구조(12)의 거의 평면인 하부 표면과 전자방출 구조(44)의 거의 평면인 상부 표면 사이에 접속된다. 스페이서(30)는 도시된 바와 같이 높이가 H이다. 스페이서(30)가 일정한 저항율을 갖는 균일한 재료로 만들어지면, 스페이서(30)에 따른 전압분배는 전자방출 구조(44)와 광방출 구조(12) 사이의 빈 공간의 전압 분배가 거의 동일할 것이다. 그러나, 실제로, 그 베이스(30a)와 탑(30b) 사이의 스페이서(30)를 따라서 온도 구배가 발생하기 때문에, 스페이서(30)의 레지스턴스를 변경시킬 수 있다. 특히, 충돌 전자 또는 주변으로부터 광방출 구조(12)에 의해 흡수된 에너지는, 스페이서의 베이스(30a)보다 탑(30b)의 온도를 상승시킨다. 통상의 FED 동작동안 스페이서(30)의 탑(30b)과 바닥(30a) 사이에는 약간의 섭씨(Celsius) 온도차가 있을 것이다.
스페이서(30)에 사용된 재료는 일반적으로 저항율의 열 계수(TCR)가 제로가 아니다. 따라서, 스페이서(30)의 저항율은 그 온도에 따라 변한다. 예컨대, 스페이서(30)의 저항성이 낮고 전도성이 클수록 온도가 상승한다. 상기 예는 부(negative)의 TCR을 갖는 스페이서에 대응하는 것이고, 정의 TCR을 갖는 스페이서는 온도에 따라 증가하는 레지스턴스를 갖는다. 그 결과, 상기 예에서, 표시동작동안, 스페이서(30)의 탑(30b)은 그 바닥(30a)보다 약간 더 전도성이고 레지스턴스 구배(도2a)는 스페이서(30)의 높이에 따라 생성된다. 따라서, 이상적인 조건하에 있는 것보다 더 높은 정의 전압이 생성된다. 스페이서(30)에 따른 상기 높은 정의 전압은 근처를 통과하는 전자들을 이탈시키는 경향이 있고, 예시적이고 과장된 전자 경로(34)로 나타낸 바와 같이, 스페이서(30) 쪽으로 전자들을 굴절시킨다. 각 전자방출 구조(50a)는 광방출 구조(12)내의 특정 인 스폿과 한 쌍이기 때문에, 전자들을 의도된(직선) 경로 밖으로 이탈시키면, 전자가 그 지정된 타겟을 잃기 때문에 화질의 저하가 발생한다. 많은 전자들의 굴절의 네트(net) 효과는 스페이서 근처의 화소들의 밝기의 중심을 이동시키는 것이다. 이는 사용자들에게 스페이서 위치에 있는 명암화소 행(row)들로 나타난다.
도2a, 도2b 및 도2c는 스페이서(30)에 따라 발생된 온도 및 레지스턴스 구배 및 스페이서의 전압에 대한 그 효과를 나타낸다. 도2a는 베이스(30a)(캐소드)로부터 탑(30b)(애노드)까지(높이 H, 페이스플레이트(20)) 스페이서(30)의 높이에 따른 레지스턴스 구배를 나타내는 라인(62)을 갖는 그래프(60)를 나타낸다. 레지스턴스 구배(62)로 나타낸 바와 같이, 스페이서(30)는 그 탑(30b)에 근접할수록 저항성이 작아진다. 그래프(60)는 또한 페이스플레이트(20) 근처의 그 베이스(30a)(위치 0)에서 그 탑(30b)(높이 H)까지 스페이서(30)의 높이에 따른 온도 구배(64)를 나타낸다.
도2b는 위치 0(베이스(30a))에서 위치 H(탑(30b))까지 스페이서(30)의 높이에 따른 전압 레벨의 그래프(70)를 나타낸다. 라인(74)은 온도 구배가 없는 균일한 스페이서를 가정했을 때의 스페이서(30)의 높이에 따른 이상적인 전압을 나타낸다. 라인(72)은 과장되게 묘사었고, 그 온도 구배(64)(도2a)를 고려하여 스페이서(30)에 따른 실제 전압 레벨을 나타낸다. 도시한 바와 같이, 라인(72)의 중간점(76)은 이상적인 전압라인(74)과 가장 큰 전압 편차를 갖는다. 중간점(76)은 H/2의 높이에서 스페이서(30)의 높이에 따른 점을 나타낸다.
도2c는 스페이서(30)의 높이에 따른 실제 전압라인(72)과 이상적인 전압라인(74)(도2b) 사이의 전압의 오차의 표시(82)를 나타낸다. 그래프(80)는 거의 포물선 형상이다. 최대 오차점(88)은, 스페이서(30)의 탑(30b)과 베이스(30a)가 상기 점들에서 스페이서(30)를 포함하는 전압 공급장치(56)의 결과로서 알려진 전압 레벨로 유지되기 때문에 중간점(H/2)에 위치한다. 따라서, 스페이서(30)를 따른 온도 구배는 스페이서(30)의 중간점(H/2)에서 최대의 정의 전압 오차를 생성하도록 동작한다.
따라서, 스페이서(30) 쪽으로의 원하지 않는 전자의 굴절이 최소화 및/또는 제거될 수 있기 위해, 스페이서(30)의 높이에 따라 나타나는 정의 전압 오차(도2c)를 감소시키는 것이 바람직하다. 이로써, FED 장치의 전반적인 화질을 증가시킬 수 있다. 스페이서(30)의 온도 구배 및 이하에 기재된 다른 원인들을 일으키는 스페이서(30)의 높이에 따른 정의 전압 오차들을 부분적으로 보상하는 FED 장치를 제공하는 것이 바람직하다. 상기 언급되지 않은 본 발명의 또 다른 이점들은 이하의 설명에서 명백해질 것이다.
본 발명은 평판 표시 스크린 분야에 관한 것이다. 특히, 본 발명은 평판 전계방출 표시(FED)장치에 관한 것이다. 본 발명의 일 실시예에는, 평판 표시 스크린의 스페이서 전극용 전압비 레귤레이터 회로에 대해 설명한다.
도1은 스페이서 월, 페이스플레이트 구조 및 백플레이트 구조를 나타낸 종래 기술의 FED 장치의 단면을 나타낸다.
도2a는 백플레이트 구조 위로 측정된 도1의 스페이서 월의 높이(즉, 거리)에 따른 레지스턴스 및 온도 구배를 나타낸 그래프이다.
도2b는 백플레이트 구조 위로 측정된 도1의 스페이서 월의 높이(즉, 거리)에 따른 실제 전압 및 이상적인 전압을 나타낸 그래프이다.
도2c는 도2b의 전압과 이상적인 전압 사이의 도1의 스페이서 월의 높이(즉, 거리)에 따른 전압오차를 나타낸 그래프이다.
도3은 그 위에 전극들이 배치된 스페이서 월들을 나타낸 본 발명의 일 실시예들에 따른 FED 장치의 단면도이다.
도4는 본 발명의 실시예에 따른 다수의 스페이서 월들(전극을 갖는)을 나타낸 절단 사시도이다.
도5는 페이스플레이트 구조의 고전압에 대해 스페이서 전극들에 따른 전압비를 조정하는 본 발명에 따른 전압비 레귤레이터 시스템이 논리 블록도이다.
도6a는 본 발명의 제 1 실시예에 따른 전압비 레귤레이터 시스템의 전압비 레귤레이터 회로의 회로도이다.
도6b는 본 발명의 제 2 실시예에 따른 전압비 레귤레이터 시스템의 전압비 레귤레이터 회로의 회로도이다.
도7은 본 발명에 따른 도3의 스페이서 월의 높이에 따른 실제 전압과 이상적인 전압들을 나타낸 그래프이다.
도8은 본 발명에 따른 도3의 스페이서 월의 높이에 따른 실제 전압과 이상적인 전압들 사이의 전압 오차를 나타낸 그래프이다.
이하에, 평판 표시 스크린의 스페이서 전극용 전압비 레귤레이터 회로를 설명한다. 전계방출 표시(FED)장치의 일 구현에서, 얇은 스페이서 월들은 고전압(Vh) 페이스플레이트 구조와 백플레이트 구조 사이에 삽입되어 있어 그 사이에 진공이 형성되기 때문에 상기 구조들을 안전하게 보호한다. 페이스플레이트 구조의 인 레이어는 백플레이트(캐소드) 구조를 따라 불연속적인 전자 방출 영역들로부터 선택적으로 방출된 전자들을 수신하여, 페이스플레이트 구조에 이미지를 형성한다. 그러나, 인 레이어에 충돌하는 전자들에 의해 방출된 에너지의 결과, 백플레이트 구조에 비해 페이스플레이트 구조는 온도가 올라가게 되어, 스페이서 월들의 높이에 따라 온도 구배가 발생한다. 온도 상승은 환경조건, 즉 페이스플레이트에 비춰지는 햇빛에 의해서도 발생할 수 있다. 부의 TCR을 갖는 스페이서에서는, 각 스페이서 월의 탑 부분이 온도가 증가함에 따라 더욱 전도성이 커지게 되고, 따라서 페이스플레이트 구조를 향해 방출된 전자들을 끌어들인다. 정의 TCR을 갖는 스페이서에서는, 반대의 작용이 발생하여 전자들을 밀어낸다.
스페이서 월에 따른 온도 구배에 의해 유도된 전자 친화를 막기 위해, 백플레이트 구조 위로 높이(d)에서 각 스페이서 월을 따라 스페이서 전극이 배치되고 전압(Ve)으로 유지된다. 일 실시예에서, d는 페이스플레이트 구조와 백플레이트 구조 사이의 거리의 약 1/4이다. 모든 스페이서 월들의 전극들은 함께 결합된다. Ve에서의 스페이서 전극과 Vh에서의 고전압 공급장치는, 모두 분압기, 전류 싱크를 제어하는 연산증폭기 및 다른 회로를 사용하여 전압비(Ve/Vh)를 유지하는 전압비 레귤레이터 회로에 결합되어 있다. 일 실시예에서, 상기 비(Ve/Vh)는 약 1/4이다. 본 발명의 전압비 레귤레이터 회로 및 시스템은 전압 공급 동작의 변화를 보상한다. 전압비 레귤레이터 회로의 시정수들은 스페이서 월의 고유의 레지스턴스 및 커패시턴스의 시정수보다 약간 더 빠르게 조정된다. 본 발명은 스페이서 월들의 근처에 위치한 화소들에 있어서 전자 경로의 정확성을 증가시킨다.
특히, 본 발명의 실시예들은, 거리 H로 분리된 페이스플레이트와 베이스플레이트 사이에 결합된 고전압 전원 공급장치; 상기 페이스플레이트와 상기 베이스플레이트 사이에 결합되고, 상기 스페이서에 따른 온도 구배에 의해 유도된 전자 굴절을 보상하고 또한 다른 소스들에 의해 발생된 전자 굴절을 보상하기 위해 스페이서 전극을 배치한 스페이서; 및 상기 고전압 전원 공급장치로부터 고전압을 수신하도록 결합되고, 상기 스페이서 전극에 결합되고, 기준전압에 결합되며, 고전압 전원 공급장치의 전압 변경에 대한 응답으로 상기 스페이서 전극의 전압과 상기 고전압 사이의 전압비를 유지하는 전압 레귤레이터 회로를 포함하는 전계 방출 표시 장치용 전압비 레귤레이터 시스템을 포함한다. 실시예들은 상기한 것을 포함하며, 전압비가 약 0.25이고, 상기 스페이서 전극은 상기 베이스플레이트 위로 약 H/4의 높이에 있는 상기 스페이서에 위치된다.
본 발명의 실시예들은 상기한 것을 포함하며, 상기 전압 레귤레이터 회로는: 상기 고전압 전원 공급장치로부터 상기 고전압을 수신하도록 결합되고, 연산증폭기 회로의 제 1 입력에 제 1 분압을 제공하는 제 1 분압기 회로; 상기 스페이서 전극으로부터 상기 전압을 수신하도록 결합되고, 상기 연산증폭기 회로의 제 2 입력에 제 2 분압을 제공하는 제 2 분압기 회로; 및 상기 고전압 전원 공급장치의 상기 고전압의 증가에 대한 응답으로 상기 연산 증폭기의 상기 제 2 입력에 있는 전압을 증가시키는 제 2 출력 상태를 발생하고, 상기 고전압 전원 공급장치의 상기 고전압의 감소에 대한 응답으로 상기 연산증폭기의 상기 제 2 입력에 있는 전압을 감소시키는 제 2 출력 상태를 발생시킴으로써, 상기 스페이서 전극의 상기 전압과 상기 고전압 사이의 상기 전압비를 유지하는 상기 연산 증폭기 회로를 포함한다.
전압 오차를 포함하는 열 구배를 보정하는 것에 부가하여, 본 발명은 스페이서 전압 오차들의 다른 소스들을 보정할 수 있다. 상기 월의 존재는 상기의 단들과 정확하게 일치하지 않는 캐소드와 페이스플레이트의 상세한 구성에 의해 전자빔의 굴절을 발생시킨다. 본 발명은 이를 보정할 수 있다. 또한, 상기 월은 그와 충돌하는 페이스플레이트로부터 러더포드 산란된 전자들 때문에 충전한다. 이 충전은 전자들을 굴절시키는 전압 오차들을 발생시킨다. 본 발명은 그 근처의 화소들이 빛나지 않는 기간동안 월들을 급속히 방전함으로써 상기 오차를 감소시킬 수 있다.
다음 본 발명의 상세한 설명에서, 전압비 레귤레이터 회로는 FED 장치 내에서 전자의 굴절을 유도하는 온도를 보상하고, 또한 다른 소스에 의해 발생하는 전자 굴절을 보상하기 위해 사용된 스페이서 전극의 전압을 조정하는 것으로, 본 발명을 완전히 이해시키기 위해 많은 특정 상세 내용을 설명한다. 그러나, 본 발명의 당업자들은 이러한 특정 세부 사항들이나 그 등가물 없이도 실용화할 수 있다. 즉, 본 발명을 불필요하게 모호하게 하지 않기 위해, 공지된 방법, 절차, 구성요소 및 회로들을 이하에 상세히 기재하지 않는다.
도3은 본 발명의 일 실시예에 따라 구현된 FED 장치의 단면도를 나타낸다. FED 장치(100)는 페이스플레이트 구조(120)("페이스플레이트"), 백플레이트 구조(164)("백플레이트"), 스페이서 구조(150a-150d) 및 상기 페이스플레이트 구조(120)와 백플레이트 구조(164)에 결합된 고전압 공급장치(250)를 포함한다. 두 개의 스페이서 구조("스페이서들")(150a-150b)가 도시되어 있지만, 본 발명의 실시예들은 부가적인 스페이서들(도시안함)을 포함할 수 있다. 페이스플레이트 구조(120)과 베이스플레이트 구조(164)가 거리 H로 분리되어 있다. 페이스플레이트(120)는 미국 특허 제 5,477,105호에 기재되어 있다.
페이스플레이트 구조(120)는 절연 페이스플레이트층(110)(일반적으로 유리재료)과 페이스플레이트(120)의 내부 표면에 형성된 광방출 구조(112)(일반적으로 인)를 포함한다. 광방출 구조(112)는 일반적으로 광방출 물질 즉, FED 표시장치(100)의 액티브 영역을 나타내는 인을 포함한다. 또한, 광방출 구조(112)는 전압 공급장치(250)의 정측(즉, 고전압)에 접속된 애노드 콘택트(도시 안함)를 포함한다.
도3의 백플레이트 구조(164)는 절연 백플레이트(162) 및 백플레이트(164)의 내부 표면에 위치된 전자 방출 구조(160)를 포함한다. 백플레이트(164)는 미국 특허 공보 제 08/081,913호에 기재되어 있다. 전자 방출 구조(160)는 페이스플레이트 구조(120)를 향해 가속하는 전자들을 방출하기 위해 선택적으로 여기되는, 복수의 선택적으로 전류가 통하는 전자-방출 소자들(170a-170d)을 포함한다. 전자 방출 구조(160)는 캐소드 콘택트를 통해, 전압 공급장치(250)의 저전압측에 접속된다. 광방출 소자(112)는 전자 방출 구조(160)에 대해 상대적으로 높은 정의 전압(즉, 0.4-10.0 kV)으로 유지되기 때문에, 전자-방출 소자들(170a-170d)에 의해 방출된 전자들을 광방출 구조(112)의 대응하는 광방출 소자들 쪽으로 가속시킨다. 이에 의해, 방출 소자들(즉, 화소들)은 페이스플레이트(210)의 외부 표면에서 관측자에 의해 인지된 광을 방출한다.
스페이서(150a)는 금속성 폴리이미드 전자 포커스 구조(145)와 일반적으로 그래파이트, 폴리이미드, 또는 금속 재료의 레이어(124) 사이에 배치된다. 스페이서 월(spacer wall)은 미국 특허 공보 제08/414,408호 및 제08/505,841호에 공통으로 기재되어 있다. 레이어(124)의 다른 쪽에는 모두 절연 페이스플레이트층(110)에 부착된 서포트 그리퍼(support grippers) 또는 로케이터(locators)(122,126)가 있다. 금속(전도성이 있는)층은 서포트 그리퍼 또는 로케이터와 광방출 구조위에 있다. 메탈 콘택트(144)는 스페이서 월(130a)의 탑부에 배치되고, 상기 덮여있는 메탈층과 접촉한다. 레이어(124)는 또한 페이스플레이트(120)와 전기적으로 접촉한다. 또 다른 메탈 콘택트(142)는 스페이서 월(130a)의 바닥에 배치되고 캐소드와 결합된 포커스 메탈(145)과 접촉한다. 상기 구성에서, 스페이서 월(130a)의 상부 단(end)은 고전압 전원장치(250)의 정의 단이 페이스플레이트층(120)에 결합된다. 또한, 스페이서 월(130a)의 저부 단은 기준 전압 레벨(즉, 접지에 근접하지만, 전자 빔 포커싱 소자들에 의해 요구되는 +/- 50V 사이에서 변할 수 있다)로 유지된다. 이는 고전압 전원장치(250)의 그라운드(ground)가 백플레이트(164)에 결합되어 있기 때문이다. 상기 백플레이트(164)는 상기 구성에서 "캐소드"로 칭해진다. 그리퍼 또는 로케이터(122,126)는 스페이서 월(130a)의 탑에 위치 및 부착되고, 일 구현에서는 폴리이미드 재료로 이루어진다. 일 실시예에서, 스페이서 월(130a)은 세라믹 재료를 사용하여 제조되고, 1010-1013Ω/㎟에서 전기적으로 저항성이지만 전기적으로 절연되지 않는다.
도3의 스페이서 월(130a)에 사용된 재료는, 저항율의 열 계수(TCR)가 제로가 아니다. 따라서, 스페이서 월(130a)의 저항율은 그 온도에 따라 변화하고, 특히, 부의 TCR일 경우에는, 스페이서 월(130a)의 저항성이 약해져서 전도성이 강해질수록 온도가 올라간다. 표시 동작시, 광방출 구조(112)에 의한 전자 에너지의 흡수 또는 주변 환경의 영향 때문에, 스페이서 월(130a)의 상부 단은 그 저부 단(포터스 소자(145))보다 온도가 상승한다. 그 결과, 스페이서 월(130a)의 상부 단은 그 저부 단보다 전도성이 약간 강하고, 이에 의해 온도 구배가 없는 경우보다 스페이서 월(130a)을 따라 더 높은 정의 전압이 발생한다. 상기 스페이서 월(130a)에 따른 높은 정의 전압은 근처를 통과하는 전자들의 경로를 이탈시키고 전자들을 스페이서 월(130a) 쪽으로 부정확하게 굴절시킨다.
따라서, 본 발명은 스페이서 월(130a)에 스페이서 전극을 포함한다. 스페이서 전극(140a)은 스페이서 월의 길이를 따라 배치되고 도3에 단면이 도시되어 있다. 스페이서 전극(140a)은 백플레이트 구조(164) 위로 약 H/4 거리에 위치해 있다. 일 구현에서, 스페이서 전극(140a)의 폭은 약 40미크론이고, 스페이서 월(130a)의 탑에 적당한 제조 프로세스를 행할 수 있을 만큼 얇게 제조되는 것이 바람직하다. 스페이서 전극(140a)은, 온도 구배가 존재하지 않는다면, 스페이서 월(130a)을 따라, 그 전극(140a)을 그 위치의 전압으로 하기 위해 전압 공급장치에 결합한다. 이에 의해, 스페이서 전극(140a)의 높이의 전압은, 그 스페이서 전극(140a)이 백플레이트(164) 위로 약 H/4에 위치하는 경우, 고전압량 (공급장치(250)으로부터 생성)의 약 1/4이 된다.
일반적으로, 스페이서 전극(140a)이 백플레이트 구조(164) 위로 H/N의 거리에 위치하고 있으면, 본 발명의 스페이서 전극(140a)의 전압은 1 이상의 N에 대해 고전압량의 1/N이 될 것이다. 스페이서 전극(140a)을 스페이서 월(130a)을 따라 나타나는 온도 구배없이 존재하는 전압레벨로 함으로써, 본 발명은, 스페이서 월(130a)에 따른 레지스턴스 구배를 유도하는 온도가 존재하는 것에 의해 발생하는 전압 오차를 부분적으로 보상할 수 있다. 또한, 다른 전압 변동 메카니즘은 이 전극 배치 및 관련 회로에 의해 완화된 효과를 얻을 수 있다. 본 발명의 스페이서 전극(140a)이, 온도 및 레지스턴스 구배가 존재함으로써 발생되는 전압 오차를 보상하는 양을 이하에 더 상세히 설명한다.
본 발명에 의해 사용될 수 있는 다른 스페이서 실시예들은 1996년 7월 17일에 출원된 미국 특허 공보 제08/684,270호의 "평판 표시장치의 3-D 포커싱 구조의 스페이서 로케이터 구조"에 기재되어 있다. 또한, 다른 스페이서 실시예들인 1998년 3월 31일에 출원된 미국 특허 공보 제09/053,247호에 기재된 "대향 전극이 측면으로 분할된 스페이서를 갖는 평판 표시장치의 구조 및 제조"가 설명된다. 상기 언급된 특허 공보들은 이하에 설명된다.
도4는 본 발명에 따른 FED 표시장치(100)의 절단 사시도를 나타낸다. 상기 실시예에, 투시도에 나타낸 5개의 평행히 배열된 스페이서 월(130a-130e)이 있다. 도4의 소자들은 일정한 비율로 그려지지 않았다. 5개의 스페이서 월(130a-130e)은 단지 숫자상으로 예시적이다. 본 발명의 실시예들은 5개 이상의 스페이서 월을 갖거나 5개 미만의 스페이서 월을 갖는 FED 장치에 적합한 응용이다. 페이스플레이트 평면(120)의 절단면이 투시적으로 보인다. 백플레이트 구조(164)(도4에 도시 안함)가 스페이서 월(130a-130e) 아래에 위치해 있다.
스페이서 월(130a)의 측면도와 그에 대응하는 스페이서 전극(140a)이 도시되어 있다. 스페이서 월(130b-130e)에 대한 스페이서 전극(140b-140e)들은 가려져 있지만 스페이서 전극(140a)과 형상과 구조가 유사하다. 스페이서 전극(140a)은 H/4 높이에 스페이서 월(130a)의 길이를 따라 배치되어 있고 공통 노드 와이어 본드 또는 콘택트(190a)의 위쪽으로 통해 있다. 각각의 다른 스페이서 월들(130b-130e)의 스페이서 전극들(140b-140e)이 동일하게 적용되고, 상기 스페이서 전극(144b-144e)은 와이어 본드들(wire bonds)(190b-190e)에 각각 결합되어 있다. 와이어 본드(190a-190e)는 공통 와이어 또는 모든 스페이서 전극(140a-140e)에 공통된 전기적 노드를 형성하는 페이스플레이트의 평면내에 흐르는 전극 라인(192)을 통해 모두 함께 결합되어 있다. 본 발명에 따라, 스페이서 전극(140a-140e)을 유지하는 전압은, 모든 스페이서 월(130a-130e)을 분배하기 위한 라인("노드")(192)과 결합되어 있다.
도5는 스페이서 전극(140a-140e)을 이용하는 본 발명에 따라 전압비 조정 시스템(230)의 전기적 도면을 나타낸다. 도3에 대해 설명한 바와 같이, 고전압 공급장치(250)는 페이스플레이트 구조(120)에 결합되어 있고, 백플레이트 구조(164)는 그라운드(+/-50v)와 결합되어 있다. 도5의 고전압 공급장치(250)는 선택 저항(R9)을 통해 노드(254)에도 결합된다. 노드(254)는 노드(192)에도 결합된 본 발명의 전압비 레귤레이터 회로(300)에 결합되고, 회로(300)는 그라운드(260)에도 결합된다. 고전압 소스(250)는 또한 고전압을 제공하기 위해 페이스플레이트 구조(120)에 결합되어 있다. 도4에 대해 설명하고 도5에 나타낸 바와 같이, 노드(192)는 스페이서 월(130a-130e)의 각각의 스페이서 전극들(140a-140e)에 결합되어 있다. 도5에 나타낸 소자들(130a-130e)은 스페이서 전극들을 포함하는 i 넘버의 스페이서 월들의 전기적 등가물들(즉, 레지스턴스 및 커패시턴스)이다. 스페이서 월들의 다른 단들은 백플레이트 구조(164)에 전기적으로 결합된다. 따라서, 각 스페이서 월은 (1)고전압 소스(250), (2)전압 레귤레이터 회로(노드(192)에 의해) 및 (3)접지(+/-50v)에 결합되어 있다.
상업적 제조 프로세스 내에서의 변동 및 고전압 전원 공급장치에 사용된 소자들 내에서의 변동 때문에, 고전압 공급장치(250)에 의해 발생된 고전압 레벨은 유닛마다 10%정도 변동할 수 있고, 또한 동일한 유닛(250)에서 시간에 따라 변동할 수 있다. 주로, 이는 부하, 즉 표시 밝기에 따라 변동한다. 고전압 전원 공급장치(250)에 의해 발생된 고전압 레벨 내에서의 변동은, 그것이 보정되지 않으면, 스페이서 전극들(140a-140e)의 이상적인 전압을 변경시킬 수 있기 때문에 전자 굴절을 발생시킨다. 이 때문에, 본 발명의 실시예는 전압비 레귤레이터 회로(300)를 포함하고 있다.
본 발명에 따르면, 도5의 전압비 레귤레이터 회로의 목적은, 노드(254)에서의 전압에 의해 분할된 노드(192)에서의 전압이 고정비가 되도록 노드(192)에서의 전압을 유지시키는 것이다. 이에 의해, 회로(300)는 이러한 전압들이 통상 변할 수 있는 범위에, 전원 공급 전압 및 스페이서 전극의 등가전압과 무관한 고전압의 정밀하게 고정된 부분(fraction)의 스페이서 전극 전압을 유지한다. 특정 비는 백플레이트 구조(164) 위의 스페이서 전극(140a-140e)의 높이에 의존한다. 예컨대, 스페이서 전극(140a-140e)의 높이가 대략 백플레이트 구조(164) 위로 H/N에 위치하고 있으면, 전압비 레귤레이터 회로(300)에 의해 유지된 전압들의 비는 거의 1/N(N은 1 이상이다)이 될 것이다. 바람직한 실시예에서, 스페이서 전극(140a-140e)는 백플레이트 구조(164) 위로 H/4에 위치되기 때문에 회로(300)는 노드(254)의 전압으로 나누어진 노드(192)의 전압의 비가 1/4이 되도록 유지한다. 예컨대, 노드(254)의 고전압이 5,000 볼트이면, 전압회로(300)는 스페이서 전극(140a-140e)에 1,250 볼트를 인가한다.
도6a는 본 발명의 제 1 실시예에 따른 전압비 레귤레이터 회로(300)의 소자들의 회로도이다. 회로(300)는 2개의 분압기 및 연산증폭기에 의해 제어되는 전류 싱크(sink)(즉, 트랜지스터)를 포함하고 분압기들의 전압과 동일한 전압을 유지하도록 사용되는 액티브 피드백 회로를 포함한다.
도6a의 점선 박스(130a-130e)는 스페이서 월(130a-130e)의 i 넘버에 대한 레지스턴스와 커패시턴스를 나타낸 전기적 특성(RW1,RW2)(CW1,CW2)을 나타낸다. 일 실시예에서, 합(RW1+RW2)은 500과 600M ohms 사이에 있다. 도시한 바와 같이, 스페이서 월들(130a-130e)은 노드(254)의 고전압 레벨("고전압 노드")에 결합되어 있고, 또한 접지에 결합되며, 그 스페이서 전극들(140a-140e)은 스페이서 전극 노드(192)("스페이서 전극 노드)에 결합되어 있다. 스페이서 월(130a-130e)들의 재료는 1010-1013Ω/㎟의 레지스턴스를 갖는다. 또한, 고전압 전원 공급장치(250)는 회로(300)에 결합되어 있다. 공급장치(250)는 전압소스(252), 노드(254)에 결합된 임의의 리미터 저항(R9)(약 1M ohm)과 직렬로 결합된 유효 레지스턴스(256)(약 3M ohm)를 포함한다. 저항(R9)은 임의의 것이고 아크(arcing)를 방지하는 데 사용된다.
전압비 레귤레이터 회로(300)는 저항(R1) 및 저항(R2)와 결합된 저항(R10)을 포함하는 제 1 분압기 회로를 포함한다. 저항(R2)은 튜닝(tuning)을 위해 임의로 조정가능하다. R2는 전압비를 조정한다. 이는 월(wall) 근처의 화소들의 휘도 중심을 중앙에 두어, 각종 형태의 제조변화, 즉 전극 높이를 보상하기 위해 사용될 수 있다. 저항(R1,R2)은 1개의 저항으로 합쳐질 수 있다. 저항(R10)은 노드(254)에 결합되고, 그라운드와 결합된 R2와 직렬로 결합되어 있는 저항(R1)과 직렬로 결합되어 있다. 저항(R2)과 결합되지 않은 저항(R1)의 노드는, 노드(350)에서, 연산 증폭 회로(310)의 제 1 입력에 결합된다. 일 실시예에서, 저항(R1)은 연산 증폭 회로(310)의 부의 입력에 결합된다. 전압비 레귤레이터 회로(300)는 또한 저항(R3)과 직렬로 결합된 저항(R11)을 포함하는 제 2 분압기 회로를 포함한다. 저항(R11)은 노드(192)에 결합되고, 그라운드에 결합된 저항(R3)과 직렬로 결합된다. 커패시터(C3)는 저항(R3)과 평행하게 결합된다. 그라운드에 결합되지 않은 저항(R3)의 노드는, 노드(352)에서, 연산 증폭 회로(310)의 제 2 입력에 결합된다. 일 실시예에서, 저항(R3)은 연산 증폭회로(310)의 정의 입력에 결합되어 있다.
도6a의 노드(254)는 그라운드에 결합되어 있는 커패시터(C4)와 직렬로 결합된 저항(R4)과도 결합되어 있다. 커패시터(C4)는 노드(192)와 결합되어 있다. 임의의 커패시터(C2)는 저항(R4)과 평행하게 결합되고 노드(192)에서 커패시터(C4)와 결합된다. 노드(192)는 서로 직렬로 결합된 임의의 제너 다이오드(320a,320b)에 직렬로 결합된 저항(R5)과 결합되어 있다. 액티브 피드백 회로는 소자(R4,C4,C2,R5)들을 포함한다. 임의의 다이오드(320b)는 저항(R7)과 직렬로 결합된 트랜지스터(312)와 결합되고 저항(R7)은 그라운드에 결합된다. 임의로 직렬 결합된 제너 다이오드(325a-325b)들은 트랜지스터(312)의 소스와 드레인에 평행하게 결합되고 몇 개의 트랜지스터 팩키지들로 만들어질 수 있다. 제너 다이오드(325a,325b)는 트랜지스터(312)를 과도한 드레인-소스 전압으로부터 보호하는 데 사용된다. 트랜지스터(312)의 게이트는 연산 증폭기(310)의 출력에 의해 제어된다. 커패시터(C1)는 연산 증폭기(310)의 부의 입력(350)과 연산증폭기(310)의 출력 사이에 결합된다.
일 구현에서, 도6a의 트랜지스터(312)는 전계효과 트랜지스터(FET)이지만 바이폴라 NPN 트랜지스터일 수도 있다. 다수의 상이한 연산 증폭기 회로들이 사용될 수 있지만, 본 발명의 일 구현에서는, 증폭회로(310)는 FET 입력들(즉, AD549,AD820)을 포함한다. 또한, 일 구현에서, 200v 제너 다이오드는 다이오드(320a-320b) 및 다이오드(325a-325b)에 사용된다. 트랜지스터(312)의 동작 범위는 대략 제로에서 250v까지이고 R4와 R5 및 제너 다이오드(320a-320b)의 수의 선택은 그 동작 범위의 중간에 트랜지스터(312)를 위치시키도록 행해지는 것이 바람직하다.
분압회로 내에 있는 저항들의 값은 스페이서 전극 노드(192)와 고전압 노드(254) 사이의 원하는 전압들의 비에 따라 설정된다. 원하는 비가 1/N이라고 가정하면, 상기 값들(R10과 R11이 같다고 가정함)을 결정하기 위해 다음 식이 사용된다:
(1/N)={(R1+R2)/R3}
이 때, (1/N)은 백플레이트 구조(164) 위로 측정할 때, 스페이서 전극(140a)이 놓여지는 스페이스 월(130a)에 따른 높이(H)의 일부를 나타낸다. 또한, 10 퍼센트 조정을 제공하기 위해, R2=R1이다.
보다 일반적인 경우, 다음 식이 사용될 수 있다:
이 때, Vhv는 고전압이고 Ve는 스페이서 전극 전압이다. 다음과 같은 비율이 성립된다:
회로(300)내의 R3의 값은, 연산 증폭기(310)로의 입력을 그 동작 범위("공통 모드" 범위)의 중앙 근처에 적절히 설정하도록 선택된다. 또한, 일 구현에서, 연산 증폭기(310)에 적절한 출력 전압을 설정하기 위해 R7을 선택하고 또한 트랜지스터(312)의 게이트-소스 전압은 약 1.0볼트이다. R4와 R5의 값은, 트랜지스터(312)의 소스와 드레인 사이의 전압이 약 200볼트가 되도록 설정된다. 일 실시예에서, 합(R4+R5)은 250-500M ohms의 범위에 있고, 상기 합은 전력을 보존하기 위해 스페이서 월들의 레지스턴스(RW1,RW2)의 근처이거나 그보다 다소 커야 한다. 필요하다면, 트랜지스터(312)의 소스-드레인 전압에 도달하기 위해, 임의의 제너 다이오드(320a-320b)가 부가될 수 있다.
시정수(R3×C3)는 스페이서 전극 노드(192)가 샘플링되는 시간을 설정한다. 시정수(R1×C1)는 연산 증폭기(310)의 속도를 설정한다. 또한, 시정수(R1×C1)는 약 1ms인 시정수(R3×C3)와 유사하다. 일 실시예에서, 스페이서 월(130a)의 원래 시정수는 약 1-10ms이다. 따라서, 트랜지스터(312)는 페이스플레이트 전압이 급속하게 변하는 동안 포화되므로, 연산 증폭기(310)와 트랜지스터(312)의 응답이 스페이서 월(130a-130e)의 응답 시간보다 더 빨라서는 안되기 때문에, 상기 시정수들이 선택된다.
마지막으로, 원하는 전압비에 근거하여 다음 식을 만족시키도록 커패시터 스페이스(C2,C4)를 선택한다.
(1/N)의 비가 0.25인 구성에서, 트랜지스터(312)는 450v FET 장치이고, R1은 575K ohms, R2는 25K ohms, R3은 1M ohms, R4는 175M ohms, R5는 200M ohms, R7은 350M ohms, R10은 1G ohms이며 R11은 1G ohms이다. 또한, C2+C4는 100과 50 pF 사이에 있다. 상기 월들의 커패시턴스(CW1.CW2)를 포함하여, 상기 식은 다음과 같이 된다:
스페이서들 자체의 커패시턴스는 그 기하학(geometry)에 따른 보정비를 가질 수 있다. C2와 C4는 접속 리드등의 기생 커패시턴스에 대하여 보정을 하고, 특정 커패시턴스의 밸런스를 유지하는 데 사용된다.
회로(300)는 연산 증폭기로 제어되는, 트랜지스터(312) 및 저항(R7)을 포함하고 있는 전류 싱크를 구현한다. 동작중, 회로(300)는 스페이서 전극 노드(192)와 고전압 노드(254) 사이의 상기 선택된 전압비(즉, 0.25)를 유지하도록 작용한다. 노드(350,352)에서의 전압은 동일하게 유지된다. 노드(350)에서의 전압이 심하게 증가하면(고전압 전원장치(250)가 아주 많은 전압을 공급한 결과), 연산 증폭기(310)는 부분적으로 트랜지스터(312)를 OFF시키도록 작용하는 출력 전압을 감소시킨다. 이에 의해, 스페이서 전극 노드(192)의 전압을 증가시키도록 작용하는, 저항(R5)(트랜지스터(312)를 통해)을 통해 흐르는 전류가 감소된다. 이는 노드(352)에서의 전압을 노드(350)에서의 전압 증가를 보상할 수 있는 적절한 양으로 증가시키도록 작용한다. 이와 반대로, 노드(350)(부의 입력)의 전압이 노드(352)의 전압에 비해 감소하면(고전압 공급장치(250)의 아주 적은 전압을 공급한 결과), 연산증폭기(310)는 트랜지스터(312) ON시키도록 작용하는 출력 전압을 증가시킨다. 이에 의해, 스페이서 전극 노드(192)의 전압을 감소시키도록 작용하는, 저항(R5)(트랜지스터(312)를 통해)을 통해 흐르는 전류가 감소된다. 또한, 노드(350)에서의 전압 감소를 보상할 수 있는 적절한 양으로 노드(352)에서의 전압을 감소시킨다.
도6b는 본 발명의 전압 레귤레이터 회로(300')의 제 2 실시예를 나타낸다.
도7은 고전압 레벨의 약 1/4인 전압으로 유지되는 스페이서 전극(140a)을 적용한, 도3의 스페이서 월(130a)의 높이(캐소드 또는 백플레이트 구조(164)로부터 페이스플레이트 구조(120)까지)에 따른 그래프를 나타낸다. 상기 구현에서, 스페이서 전극(140a)은 백플레이트 구조(164) 위로 스페이서 월(130a)의 높이(H)의 약 1/4에 위치한다. 이 위치는 점(420)으로 표시되어 있다. 라인(410)은 제로 볼트(캐소드)에서 페이스플레이트(120)의 고전압 전원 공급장치(250)의 고전압 레벨까지, 스페이서 월(130a)의 길이에 대한 이상적인 전압을 나타낸다.
곡선(414)은 백플레이트 구조(164)로부터, 온도 구배가 존재할 경우에 전압비 레귤레이터 회로(300)에 의해 고전압량의 1/4 전압으로 유지되는 스페이서 전극(140a)의 위치까지, 스페이서 월(130a)에 따른 전압 분배를 나타낸다. 곡선(412)은 스페이서 전극(140a)으로부터 전압비 레귤레이터 회로(300)에 의해 고전압 레벨로 유지되는 페이스플레이트 구조(120)(열 구배가 존재하는 경우)까지 스페이서 월(130a)에 따른 전압 구배를 나타낸다. 곡선(414,412)은 점(420)으로 분리된다. 도7에 나타낸 바와 같이, 곡선(414,412) 모두는 스페이서 월(130a)에 따른 온도 구배에 의해, 이상적인 전압 라인(410)의 전압보다 정인 전압을 갖는다.
도8은 백플레이트 구조(164)로부터 페이스플레이트 구조(120)까지 스페이서 월(130a)의 길이에 대한 전압 오차 곡선(464,462)을 나타낸다. 곡선(464,462)은 모두 포물선 형상이다. 곡선(464)은 이상적인 라인(410)으로부터의 곡선(414)의 전압 오차를 나타낸다. 곡선(462)은 이상적인 라인(410)으로부터의 곡선(412)의 전압 오차를 나타낸다. 곡선(464,462) 아래의 면적은 스페이서 전극(130a)을 보정 전압으로 배치하지 않고 존재하는 전압 오차 분배 그래프 아래의 면적보다 작다.
총전압 오차는 스페이서 전극이 없는 스페이서 월과 비교하여 감소될 뿐만 아니라, 본 발명은 전자들이 대부분의 시간을 소비하는 영역내에서 전압 오차를 가장 많이 감소시킬 수 있다. 예컨대, 백플레이트 구조(164)로부터 방출된 전자들은 저면에서 시작하여 페이스플레이트를 향해 가속한다. 이 전자들은 느린 속도로 출발하여 대부분의 시간을, 길이(472), 즉 백플레이트 구조(164)로부터 백플레이트 구조(164) 위로 1/4 H에 위치한 스페이서 전극(140a)까지 이동하는 데 보낸다. 전자들은 길이(474), 즉 스페이서 전극(140a)과 페이스플레이트 구조(120) 사이를 통해 그들의 이동 밸런스를 잃고, 페이스플레이트 구조(120)를 향해 점차 가속된다.
따라서, 스페이서 전극(140a)에 인가된 보정 전압의 최대 영향을 제공하기 위해, 스페이서 전극(140a)은 전자들이 그들의 시간중 많은 퍼센트를 소비하는 공간적 영역내에 위치한다. 즉, 전자들은, 스페이서 전극(140a)이 스페이서 월(130a)의 높이(H)의 하부 1/4내에 위치되면, 스페이서 전극(140a)을 더욱 잘 볼("see") 수 있다. 이 때문에, 바람직한 실시예에서, 스페이서 전극(130a)은 백플레이트 구조(164) 위로 거리(H)의 1/4 위치에 놓여진다. 그 결과, 도8의 곡선(462)이 곡선(464)에 비해 큰 오차를 나타내는 반면, 전자들은 이 공간적 영역(474)을 통해 아주 급속하게 이동한다. 따라서, 스페이서 전극(140a)의 배치가 없다면 오차 곡선(462) 아래의 영역이 보다 작아진다. 반면, 전자들은 영역(472) 내에서와 상기 영역을 통해서는 아주 느리게 이동하기 때문에, 스페이서 전극(140a)의 배치가 없다면 오차 곡선(462) 아래의 영역이 매우 작아진다. 요약하면, 전압 오차 분배(472)는 전자들이 대부분의 시간을 소비하는 영역에서 가장 작다.
스페이서 전압 레귤레이터 회로들의 부가적인 기능들
스페이서 월들이 있으면, 충전 또는 열 구배가 없더라도, 근처의 전자 빔 굴절이 발생한다. 굴절은 스페이서의 물리적인 단(end)들과 페이스플레이트 및 캐소드의 "유효한 전기적 단들" 사이의 불완전한 매치에 의한 것이다. 페이스플레이트와 캐소드는 완전한 평면이 아니고, 그들 구조(페이스플레이트에는 인과 폴리이미드, 캐소드에는 전자빔 포커싱 구조)는 장치의 전계의 관점에서 그들 표면의 유효한 위치를 수정한다. 그러나, 스페이서의 전기적 단들은 물리적인 단들과 거의 정확하게 정렬한다. 스페이서와 표면 전기적 단들이 매치하지 않으면, 스페이서 근처의 전자들의 전자빔 굴절이 발생할 것이다. 이는 각종 방법으로 보상될 수 있지만, 본 발명의 회로(300)는, 얇은 CRT 표시장치가 완전히 조립된 후에 만들어지기 때문에 아주 편리한 조정을 제공할 수 있다.
제조시 캐소드와 페이스플레이트의 높이 및 형상을 변화시킴으로써, 내장된 화소의 굴절이 표시장치마다 다소 변할 수 있지만, 단일 표시장치내의 변화는 잘 제어될 수 있다. 통상 스페이서의 전극의 높이비와 동일한, 페이스플레이트에 대한 전극 전압의 비율은, 특정 장치의 전기적 단의 불일치를 보상하는 스페이서에 작은 전압 오차를 제공하기 위해, 각각의 개별적인 얇은 CRT 표시장치에서 조정될 수 있다. 인접한 화소들의 밝기의 평균 센터가 적절히 조정되면, "월 하이드(wall hide) 제어수단으로서 작용하는 가변 저항(R2)의 세팅을 변경함으로써 실용가능하다.
전압 오차를 유도하는 열 구배 이외에, 전압 오차는 표유(stray) 전자들의 충돌의 결과로서 스페이서에서 발생한다. 이 전자들은, 캐소드로부터의 전자 빔들이 페이스플레이트와 충돌할 때 생성되는 2차 전자들뿐만 아니라 페이스플레이트로부터 러더포드(Rutherford) 산란된 캐소드로부터의 전자들이다. 전자와 충돌하면, 스페이서 물질은 일반적으로 약간의 2차 전자들을 방출할 것이다. 방출된 전자들의 수는 그 표면과 충격각의 특성 및 충돌하는 전자들의 에너지에 의존한다. 그 수가 제로가 아닌 전자들이 스페이서상에 있거나 스페이서로부터 제거되면, 스페이서는 충전을 한다. 충전은 일반적으로 스페이서의 중앙 근처에서 최대인 스페이서상의 전압 오차를 발생시키지만, 복잡한 충전 프로세스 때문에, 오차를 유도하는 열 구배는 단순한 포물선 형태를 갖지 않는다. 열 구배 전압 오차에 따라, 본 발명의 회로(300)는 스페이서 전극과 그 근처의 전압을 최소화함으로써 굴절을 줄일 수 있다.
열 구배 오차와 다르게, 스페이서 충전은 단시간 (100 microsecond vs. 100 seconds) 비율로 발생한다. 이는 얇은 CRT가 동작하는 방식 때문이다. 화소의 각 행들은 표시장치의 탑에서 시작하여 바닥으로 이동하면서 빛나고, 1초당 60에서 120번 상기 시퀀스를 반복한다. 스페이서들은 그들 주변의 화소들의 약간의 빛날 때에만 충전하고 이 화소들이 빛나지 않으면 방전한다. 전하는 1-10msec 시간 비율로 저항성의 스페이서를 통한 도통에 의해 제거된다. 스페이서의 레지스턴스는 스페이서의 전력 소비를 증가시키기 때문에, 상기 전하를 더욱 급속히 제거하기 위해 스페이서의 레지스턴스를 감소시킬 수 없다. 그러나, 충전에 대한 다이나믹 응답이 최적화된다면 회로는 급속히 상기 월을 방전할 수 있다.
바람직하게, 본 발명의 회로(300)는 모든 시간 비율에서, 고정된 퍼센티지의 페이스플레이트 전압으로 스페이서 전극들을 유지해야 한다. 이에 의해, 공통 전극 근처의 스페이서는 충전되는 동일 비율에서 회로에 의해 방전될 것이다. 아직도 전극과 스페이서 단들에 유도된 전하들이 약간 존재할 것이다. 그러나 충분히 빠른 회로를 생산하는 것은, 가격, 사이즈, 및 전력 소비가 요구되기 때문에 실용적이지 못하다. 응답 시간(R1 ×C1,R3 ×C3)이 너무 빠르게 설정되면 전류회로 설계는 그 출력단을 포화(saturate)시킬 것이다.
다른 바람직한 대안은, 전극을 커패시터에 접속하고, 다음 스페이서 주변의 행들이 빛나기 전에 상기 커패시터를 방전하기 위한 회로를 조정함으로써, 전극의 전압상승을 유지시키기 위해 회로를 조정하는 것이다. 커패시터는 동작할 전력이 없고, 설계에 따라, 스페이서들 자체는 외부 커패시터(C2,C4)가 실제로 필요하지 않도록 함께 버스로 연결된 충분한 내부 커패시턴스(CW1,CW2)를 가질 수 있다.
본 발명의 회로(300)가 상기 커패시터(들)를 급속히 방전하기 위해, 전하 펄스가 상기 스페이서들중 하나와 충돌할 때 전극 배선상의 고속 전압변화에 정확하게 반응해야 한다. 상기 전하가 스페이서와 충돌하면, 고속(100 microsecond)전압변화가 발생한다. 전하는 충돌되는 스페이서의 전극에서 다른 스페이서들로 버스(bus) 접속을 통해 전달된다. 이는 충돌된 스페이서상에 전압상승을 감소시켜 전극빔 굴절이 감소한다. 그러나, 상기 스페이서가 다른 스페이서에 약간의 전하를 남기면 그 전하는 전극 위치로부터 이동하기 시작한다. 표시중인 다음 월 주변의 영역이 빛나기 전의 기간동안, 회로는 전극 전압을 정확한(제로 빔 이동) 값으로 되돌리기 위해 트랜지스터를 통하는 전류를 충분히 증가시키거나 감소시킴으로써 스페이서들에 전하를 제거하거나 추가해야 한다.
사실상, 이전의 스페이서가 충돌한 후이지만 회로가 응답할 충분한 시간을 갖기 전에, 전극에서 빠져나가 스페이서들로 이동하기 시작한 전하를 보상하기 위해, 상기 값보다 약간 높은 전압을 인가해야 한다. 실제로 상기 형태의 응답을 실현하기 위해, 회로(300)는 정확한 "고유 주파수(natural frequercy)"와 "댐핑 계수(damping coefficient)"를 갖도록 회로(300)의 소자들의 값이 조정된다. 상기 값들은 회로의 시정수(R1×C1,R3×C3)와 포괄적인 이득에 의해 설정되고, R7의 값에 의해 가장 간편하게 제어된다. 상기 전류 설계에서는, 시정수를 0.25 ms까지 감소시키고 이득을 2.5로 하는 것이 최적이다.
본 발명의 바람직한 실시예, FED 장치내의 전자 굴절을 유도하는 온도를 보상하기 위해 사용된 스페이서 전극의 전압을 조정하는 전압비 레귤레이터 회로에 대해 설명했다. 본 발명은 특정 실시예들로 기술되었지만, 본 발명은 이와 같은 실시예들로 한정하여 해석되지 않고, 이하 특허청구범위에 따라 해석되는 것이 바람직하다.

Claims (17)

  1. 고전압 전원 공급장치로부터 고전압을 수신하도록 결합되고, 연산 증폭기 회로의 제 1 입력에 제 1 분압을 제공하는 제 1 분압기 회로;
    표시 유닛내의 스페이서의 스페이서 전극의 전압을 수신하도록 결합되고, 상기 연산 증폭기 회로의 제 2 입력에 제 2 분압을 제공하는 제 2 분압기 회로; 및
    상기 고전압 전원 공급장치의 상기 고전압의 증가에 대한 응답으로 상기 연산증폭기의 상기 제 2 입력의 전압을 증가시키는 제 1 출력 상태를 발생하고, 상기 고전압 전원 공급장치의 상기 고전압의 감소에 대한 응답으로 상기 연산증폭기의 상기 제 2 입력의 전압을 감소시키는 제 2 출력 상태를 발생함으로써, 상기 스페이서 전극의 상기 전압과 상기 고전압 사이의 전압비를 유지하는 연산증폭기 회로를 포함하는 전압비 레귤레이터 회로 또는 시스템.
  2. 제1항에 있어서, 상기 전압비는 약 0.25인 전압비 레귤레이터 회로.
  3. 제1항에 있어서, 상기 고전압은 약 400 내지 약 10,000볼트의 범위내에 있는 전압비 레귤레이터 회로.
  4. 제1항에 있어서, 상기 연산 증폭기 회로의 출력에 의해 제어되고, 제 1 저항을 통해 그라운드에 결합되고, 제 2 저항을 통해 상기 스페이서 전극의 상기 전압에 결합된 트랜지스터 회로를 더 포함하며, 상기 트랜지스터는 상기 제 1 출력 상태에 대한 반응으로 상기 제 1 및 제 2 저항을 통해, 그라운드로의 전류를 제한하고, 상기 제 2 출력 상태에 대한 반응으로 상기 제 1 및 제 2 저항을 통해, 그라운드에 전류를 보내는 전압비 레귤레이터 회로.
  5. 제1항에 있어서, 상기 제 1 분압기 회로는 상기 연산증폭기의 제 1 입력과 그라운드 사이에 결합된 제 1 저항(R1)과 제 2 저항(R2)을 포함하며, 상기 제 2 분압기 회로는 상기 연산증폭기 회로의 제 2 입력과 그라운드 사이에 결합된 제 3 저항(R3)을 포함하는 전압비 레귤레이터 회로.
  6. 거리 H로 분리된 페이스플레이트와 베이스플레이트 사이에 결합된 고전압 전원 공급장치;
    상기 페이스플레이트와 상기 베이스플레이트 사이에 결합되고, 상기 스페이서에 따른 온도 구배에 의해 유도된 전자 굴절을 보상하기 위해 스페이서 전극을 배치한 스페이서; 및
    상기 고전압 전원 공급장치로부터 고전압을 수신하도록 결합되고, 상기 스페이서 전극에 결합되고, 기준전압에 결합되며, 고전압 전원 공급장치의 전압 변경에 대한 응답으로 상기 스페이서 전극의 전압과 상기 고전압 사이의 전압비를 유지하는 전압 레귤레이터 회로를 포함하는 전계 방출 표시 장치용 전압비 레귤레이터 시스템.
  7. 제6항에 있어서, 상기 전압비는 약 0.25이고, 상기 스페이서 전극은 상기 베이스플레이트 위로 약 H/4의 높이에 있는 상기 스페이서에 위치되어 있는 전압비 레귤레이터 시스템.
  8. 제6항에 있어서, 상기 스페이서 전극은 상기 베이스플레이트 위로 약 H/N의 높이에 배치되고;
    상기 전압비 레귤레이터 회로는 기준 전압으로서, 그라운드에 결합되고, 상기 고전압 전원 공급장치의 전압 변경에 대한 응답으로 상기 스페이서 전극의 상기 전압과 상기 고전압 사이에 1/N의 전압비를 유지하는 전압비 레귤레이터 시스템.
  9. 제8항에 있어서, 상기 값 N은 4인 전압비 레귤레이터 시스템
  10. 제6 또는 9항에 있어서, 상기 전압 레귤레이터 회로는:
    상기 고전압 전원 공급장치로부터 상기 고전압을 수신하도록 결합되고, 연산증폭기 회로의 제 1 입력에 제 1 분압을 제공하는 제 1 분압기 회로;
    상기 스페이서 전극으로부터 상기 전압을 수신하도록 결합되고, 상기 연산증폭기 회로의 제 2 입력에 제 2 분압을 제공하는 제 2 분압기 회로; 및
    상기 고전압 전원 공급장치의 상기 고전압의 증가에 대한 응답으로, 상기 연산 증폭기의 상기 제 2 입력에 있는 전압을 증가시키는 제 2 출력 상태를 발생하고, 상기 고전압 전원 공급장치의 상기 고전압의 감소에 대한 응답으로, 상기 연산증폭기의 상기 제 2 입력에 있는 전압을 감소시키는 제 2 출력 상태를 발생시킴으로써, 상기 스페이서 전극의 상기 전압과 상기 고전압 사이의 상기 전압비를 유지하는 연산 증폭기 회로를 포함하는 전압비 레귤레이터 시스템.
  11. 제7 또는 10항에 있어서, 상기 제 1 분압기 회로는 상기 연산증폭기의 제 1 입력과 상기 기준 전압 사이에 결합된 제 1 저항(R1)과 제 2 저항(R2)을 포함하고, 상기 제 2 분압기 회로는 상기 연산증폭기 회로의 상기 제 2 입력과 상기 기준 회로 사이에 결합된 제 3 저항(R3)을 포함하는 전압비 레귤레이터 시스템.
  12. 제5 또는 11항에 있어서, 상기 스페이서 전극의 전압과 상기 고전압 사이의 상기 전압비가 [(R1+R2)/R3]인 전압비 레귤레이터 시스템.
  13. 제10항에 있어서, 상기 연산증폭기 회로의 출력에 의해 제어되고, 제 1 저항을 통해 상기 기준 전압에 결합되고, 제 2 저항을 통해 상기 스페이서 전극의 상기 전압에 결합된 트랜지스터 회로를 더 포함하며, 상기 트랜지스터는 상기 제 1 출력 상태에 대한 반응으로, 제 1 및 제 2 저항을 통해, 상기 기준 전압으로의 전류를 제한하고, 상기 제 2 출력 상태에 대한 반응으로, 상기 제 1 및 제 2 저항을 통해, 상기 기준 전압으로 전류를 보내는 전압비 레귤레이터 시스템.
  14. 제1 또는 13항에 있어서, 상기 트랜지스터 회로는 전계효과 트랜지스터(FET)인 전압비 레귤레이터 시스템.
  15. 제1 또는 13항에 있어서, 상기 트랜지스터 회로는 바이폴라 NPN 트랜지스터인 전압비 레귤레이터 시스템.
  16. 페이스플레이트;
    복수의 전자 에미터들을 갖는 캐소드 구조를 포함하는 백플레이트;
    전계방출 표시장치와 배치되고, 복수의 스페이서 월들을 포함하는 스페이서 시스템; 및
    전계방출 표시장치의 스페이서 월들에 의한 전자 굴절을 감소시키는 복수의 스페이서 월들의 표면을 따라 열 및 전기적 구배의 효과를 조정하기 위해 복수의 스페이서 월들중 적어도 하나의 스페이서에 결합된 전압 조정 시스템을 포함하는 전계방출 표시장치.
  17. 제16항에 있어서, 상기 전압 조정 시스템은:
    고전압 공급장치로부터 고전압을 수신하도록 결합되고, 연산증폭기 회로의 제 1 입력에 제 1 분압을 제공하는 제 1 분압기 회로;
    상기 적어도 하나의 스페이서의 스페이서 전극의 전압을 수신하도록 결합되고, 상기 연산증폭기 회로의 제 2 입력에 제 2 분압을 제공하는 제 2 분압기 회로; 및
    상기 고전압 전원 공급장치의 상기 고전압의 증가에 대한 응답으로 상기 연산증폭기의 상기 제 2 입력의 전압을 증가시키는 제 1 출력 상태를 발생시키고, 상기 고전압 전원 공급장치의 상기 고전압의 감소에 대한 응답으로 상기 연산 증폭기의 상기 제 2 입력의 전압을 감소시키는 제 2 출력 상태를 발생시킴으로써, 상기 스페이서 전극의 상기 전압과 상기 고전압 사이의 전압비를 유지시키는 상기 연산증폭기 회로를 포함하는 전계방출 표시장치.
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