JP3984529B2 - 半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、トレンチ分離技術を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体基板にトレンチを形成して素子分離用絶縁膜を形成するＳＴＩ（Shallow Trench Isolation)などの素子分離技術は、ＬＯＣＯＳ（LOcal Oxidation of Silicon)に代わり、頻繁に用いられるようになっている。
【０００３】
このような、トレンチ分離技術を用いた従来の半導体装置の製造方法の一例を図を用いて説明する。
【０００４】
図１０（ａ）〜（ｄ）及び図１１（ａ）〜（ｃ）は、従来のＭＯＳトランジスタの製造方法の一部を示す断面図である。
【０００５】
まず、図１０（ａ）に示す工程で、Ｓｉ（シリコン）などからなる半導体基板１０１を準備する。次に、熱酸化法により半導体基板１０１上に厚さ２０ｎｍのシリコン酸化膜１０２を形成する。続いて、減圧ＣＶＤ法により、シリコン酸化膜１０２上に厚さ５０ｎｍのポリシリコン膜１０３を、ポリシリコン膜１０３上に厚さ１５０ｎｍのシリコン窒化膜１０４を順次成長させる。
【０００６】
次に、図１０（ｂ）に示す工程で、シリコン窒化膜１０４の上に、半導体装置の素子領域となる領域を被覆し、素子分離領域を開口部とするレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとしてプラズマエッチングを行うことにより、シリコン窒化膜１０４，ポリシリコン膜１０３及びシリコン酸化膜１０２を貫通し、半導体基板１０１上に設けられた深さ３００ｎｍのトレンチ１０５を形成する。
【０００７】
次に、図１０（ｃ）に示す工程で、レジスト膜を除去した後、基板を１０５０℃、Ｏ₂雰囲気下でドライ酸化し、半導体基板１０１及びポリシリコン膜１０３のうち、トレンチ１０５の部分に、ＳｉＯ₂からなる厚さ３０ｎｍの被覆酸化膜１０６を成長させる。ここで、高温下で基板のドライ酸化を行うのは、トレンチ１０５のコーナー部を「丸める」ためである。より具体的には、トレンチ１０５のコーナー部を丸めることにより、半導体基板１０１の曲率半径を十分確保して、鋭角化を防ぐためである。これにより、トレンチ１０５のコーナー部においても被覆酸化膜１０６の厚みを均一にできる。また、半導体基板１０１の曲率半径を十分に確保して電界集中を防止しているので、トレンチのコーナー部分でもゲート絶縁膜１０８の絶縁耐圧を確保することができる。また、ドライ酸化には、トレンチ１０５の形成時に損傷を受けた部分を酸化することでリーク電流の低減を図る意味もある。
【０００８】
ここで、本工程でのドライ酸化の条件について説明する。
【０００９】
図１２は、従来のＭＯＳトランジスタの製造方法において、被覆酸化膜の成長条件を示す図である。
【００１０】
まず、基板を加熱炉に入れ、図１２に示すように、２０Ｌ／ｍｉｎ（２×１０⁴ｍＬ／ｍｉｎ）で窒素（Ｎ₂）ガスを供給しながら８００℃で２０分間、基板を処理する。ここで、「基板」とは、半導体基板１０１とその上に設けられた層の全体を意味している。
【００１１】
続く期間Ａでは、窒素の流量を２０Ｌ／ｍｉｎとしたまま４０分かけて、基板温度を１１００℃まで上昇させる。
【００１２】
次に、期間Ｂでは、窒素の供給を停止し、代わりに流量１０Ｌ／ｍｉｎ（１×１０⁴ｍＬ／ｍｉｎ）で酸素（Ｏ₂）ガスを供給し、１１００℃で１０分間基板をドライ酸化する。これにより、トレンチが形成されたポリシリコン膜１０３の露出部と半導体基板１０１の露出部が酸化されるとともに、トレンチコーナー部では、この高温での成長によって被覆酸化膜１０６が粘性流動を起こしてコーナー部における応力を緩和する。この応力緩和によってコーナー部における被覆酸化膜の成長速度の低下を防止でき、半導体基板の角を丸めることができる。
なお、ドライ酸化の温度は、１１００℃に限らず１０５０℃以上あるいは被覆酸化膜１０６（ここではシリコン酸化膜）の粘性流動温度（１０５０℃〜１１００℃程度）以上であればよく、特にシリコン酸化膜の粘性流動温度より１００℃高い温度であれば好ましい。また、酸素と同時に希釈用の窒素やアルゴン（Ａｒ）を供給してもよい。
【００１３】
次に、期間Ｃでは、酸素の供給を停止し、再び流量２０Ｌ／ｍｉｎで窒素を供給しながら８０分間かけて８００℃まで基板温度を下げる。そして、窒素の流量をそのままにして、８００℃で２０分間保持する。
【００１４】
以上のようにしてドライ酸化が行われる。
【００１５】
ドライ酸化に次いで、図１０（ｄ）に示す工程で、ＣＶＤ（Chemical Vapor Deposition)法などにより、基板上に厚さ６００ｎｍ程度のＳｉＯ₂膜１０７を形成する。その後、基板を窒素雰囲気下、１０００℃以上で熱処理し、ＳｉＯ₂膜１０７の応力を十分に緩和する。
【００１６】
次いで、図１１（ａ）に示す工程で、ＣＭＰ（Chemical Mechanical Polishing)によりシリコン窒化膜１０４が露出するまでＳｉＯ₂膜１０７を研磨し、基板上面を平坦化する。これにより、トレンチ１０５を埋め、ＳｉＯ₂からなる素子分離用絶縁膜１０７ａを形成する。
【００１７】
続いて、図１１（ｂ）に示す工程で、リン酸を用いてシリコン窒化膜１０４を除去した後、ＮＨ₄ＯＨ（アンモニア水）／Ｈ₂Ｏ₂（過酸化水素）混合液を用いてポリシリコン膜１０３を除去する。次に、半導体基板１０１の所定の領域に拡散層（図示せず）を形成した後、フッ酸系のエッチング用薬剤を用いてシリコン酸化膜１０２を除去する。
【００１８】
次に、図１１（ｃ）に示す工程で、半導体基板１０１上に熱処理などによりゲート絶縁膜１０８を形成し、ゲート絶縁膜１０８上にトランジスタのゲート電極１０９を形成する。この後、イオン注入やサイドウォールの形成など、種々の工程を経て従来のＭＯＳトランジスタが完成する。
【００１９】
【特許文献１】
特開平０８−３３５６６８号公報
【特許文献２】
特開平２００１−７１９４号公報
【００２０】
【発明が解決しようとする課題】
従来の半導体装置の製造方法によれば、上述のように、隣接する活性領域間を電気的に分離することができる。
【００２１】
ところで、従来の半導体装置の製造方法においては、図１０（ｃ）に示す工程で基板をドライ酸化する際、半導体基板１０１のうちトレンチ１０５のコーナー部にシリコン窒化物からなる窒化層１１０が生じる。この窒化層１１０は、シリコン窒化膜１０４中に微量に残留するアンモニア（ＮＨ₃）が被覆酸化膜１０６の形成時に脱離し、半導体基板１０１と反応することにより生じると考えられる。
【００２２】
窒化層１１０はフッ酸系の薬液に対して耐性を持つので、図１１（ｂ）に示すように、フッ酸系薬液を使用してシリコン酸化膜１０２の除去と同時に窒化層１１０を除去することができない。このため、ゲート絶縁膜１０８は窒化層１１０上に成長することになる。すると、ゲート絶縁膜１０８のうち窒化層１１０の上の部分は膜厚が薄くなるなどして電界印加時の絶縁耐性が低下し、半導体装置の信頼性が低下するという不具合が生じる。
【００２３】
窒化層１１０の形成を阻害する方法として、被覆酸化膜１０６の成長温度を１０００℃以下に抑えることによりシリコン窒化膜１０４からのＮＨ₃の脱離を抑制する方法が考えられる。しかし、この方法によればトレンチ１０５のコーナーの曲率半径が小さくなって鋭角化し、それによってゲート絶縁膜１０８の信頼性は低下してしまう。ゲート絶縁膜１０８の信頼性の低下は、引いては半導体装置の信頼性低下につながる。
【００２４】
以上のように、従来のトレンチ分離技術によれば、十分な信頼性を有する半導体装置が得られない場合があった。
【００２５】
本発明の目的は、半導体基板上に窒化膜など副次的な構成物の形成が防止されたトレンチ分離技術を提供し、以て信頼性を向上させた半導体装置を提供することにある。
【００２６】
【課題を解決するための手段】
本発明の第１の半導体装置の製造方法は、半導体基板上に設けられたシリコン酸化膜の上方にシリコン窒化膜を形成する工程（ａ）と、上記シリコン窒化膜及び上記シリコン酸化膜を貫通し、上記半導体基板内に至るトレンチを形成する工程（ｂ）と、上記半導体基板を熱酸化することにより、上記半導体基板のうち上記トレンチの内壁を酸化し、上記トレンチを囲む被覆酸化膜を形成する工程（ｃ）と、上記工程（ｃ）での熱酸化よりも酸化力の強い雰囲気中で上記半導体基板を熱酸化し、上記被覆酸化膜をさらに成長させる工程（ｄ）と、上記トレンチを絶縁体で埋めてから素子分離用絶縁膜を形成する工程（ｅ）とを含んでいる。
【００２７】
この方法により、工程（ｃ）において半導体基板のトレンチのコーナー部に副次的にシリコン窒化膜が形成される場合でも、より酸化力の強い熱酸化によりシリコン窒化膜が酸化されるので、後の工程で半導体基板上のシリコン酸化膜と同時に除去することが可能になる。その結果、素子分離用絶縁膜の形成後に、半導体基板上に膜厚及び膜質が均一なゲート絶縁膜を形成することが可能になる。つまり、本発明の第１の半導体装置の製造方法によれば、ゲート絶縁膜の信頼性を高め、ひいてはＭＩＳＦＥＴなどのゲート絶縁膜を有する半導体装置の動作の信頼性を向上させることが可能になる。
【００２８】
上記工程（ｃ）での熱酸化は、酸素を含む乾燥雰囲気中で行われるドライ酸化、水蒸気を含む雰囲気中で行われる熱酸化、または酸素とハロゲンガスを含む熱酸化のうちいずれか１つであり、上記半導体基板の温度を１０５０℃以上１２００℃以下にして行なうことにより、副次的に生じた窒化膜を速やかに酸化することができる。また、工程（ｂ）でトレンチの内壁に生じた結晶欠陥を修復すると共に被覆酸化膜の厚みを均一化し、トレンチのコーナー部を丸めることができる。
【００２９】
上記工程（ｄ）での熱酸化は、水素及び酸素を含む雰囲気下で行なうパイロジェニック酸化であることにより、工程（ｃ）においてトレンチのコーナー部に副次的にシリコン窒化物が形成される場合でも、速やかにこのシリコン窒化物を酸化することができる。
【００３０】
上記工程（ｄ）では、雰囲気中にハロゲンガスをさらに含むことにより、被覆酸化膜の成長を進める際に膜厚制御性を向上させることができる。
【００３１】
上記工程（ｄ）の熱酸化は、酸素を含む雰囲気中１×１０⁵Ｐａ以上の圧力下で、上記半導体基板の温度を７００℃以上１０００℃以下として行なうことが好ましい。
【００３２】
上記工程（ｄ）では、酸素及び水素を含む雰囲気中でのランプアニーリングによって熱酸化を行い、上記酸素と上記水素とを上記半導体基板上で反応させることで酸素ラジカルを生じさせることにより、短時間で強力に酸化することができるので、工程（ｃ）で副次的にシリコン窒化物が生じた場合でも速やかに酸化することができる。
【００３３】
上記工程（ｄ）での上記被覆酸化膜の膜厚の増加分は、５ｎｍ以上２０ｎｍ以下であることにより、半導体基板のうちトレンチのコーナー部にシリコン窒化膜が形成される場合にも該シリコン窒化膜を十分に酸化することができる。
【００３４】
本発明の第２の半導体装置の製造方法は、半導体基板上に設けられたシリコン酸化膜の上方にシリコン窒化膜を形成する工程（ａ）と、上記シリコン窒化膜及び上記シリコン酸化膜を貫通し、上記半導体基板内に至るトレンチを形成する工程（ｂ）と、少なくとも酸素及び酸素ラジカルを含む雰囲気下において、上記半導体基板のうち上記トレンチの内壁を酸化し、上記トレンチを囲む被覆酸化膜を形成する工程（ｃ）と、上記トレンチを絶縁体で埋めてから素子分離用絶縁膜を形成する工程（ｄ）とを含んでいる。
【００３５】
この方法により、工程（ｃ）でシリコン窒化膜にＮＨ₃などが残留する場合に、ＮＨ₃の拡散よりも速やかに被覆酸化膜を形成することができるので、トレンチのコーナー部での窒化物の形成を抑制することができる。このため、素子分離用絶縁膜の形成後に半導体基板上に窒化物が残存することがないので、例えば、膜質の良好なゲート絶縁膜を形成することが可能となる。すなわち、本発明の第２の半導体装置の製造方法によれば、ゲート絶縁膜の信頼性の向上を図ることができる。
【００３６】
上記工程（ｃ）では、水素をさらに含む雰囲気中でのランプアニーリングによって熱酸化を行い、上記酸素と上記水素とを上記半導体基板上で反応させることで上記酸素ラジカルを生じさせることにより、短時間のうちに急速に酸化を行うことができるので、トレンチのコーナー部での窒化物の形成を抑制することができる。
【００３７】
上記工程（ｃ）での熱酸化は、オゾンをさらに含む雰囲気中で行なうことによってもトレンチのコーナー部での窒化物の形成を抑制することができる。
【００３８】
上記工程（ｃ）で、上記酸素ラジカルは酸素プラズマによって生じさせてもよい。
【００３９】
上記工程（ｃ）では、上記半導体基板の温度を１０５０℃以上１１５０℃以下にすることにより、半導体基板のうち、トレンチのコーナー部を丸めることができると共に、成長速度の低下がなく、より均一な膜厚の被覆酸化膜を成長させることができる。
【００４０】
本発明の第３の半導体装置の製造方法は、半導体基板上に設けられたシリコン酸化膜の上方にシリコン窒化膜を形成する工程（ａ）と、上記工程（ａ）の後に、Ｎ₂，Ａｒまたは不活性ガスを含む雰囲気中で上記半導体基板の熱処理を行って上記シリコン窒化膜中に残留するＮＨ₃を放出させる工程（ｂ）と、上記シリコン窒化膜及び上記シリコン酸化膜を貫通し、上記半導体基板内に至るトレンチを形成する工程（ｃ）と、上記半導体基板を熱酸化することにより上記半導体基板のうち上記トレンチの内壁を酸化し、上記トレンチを囲む被覆酸化膜を形成する工程（ｄ）と、上記トレンチを絶縁体で埋めてから素子分離用絶縁膜を形成する工程（ｅ）とを含んでいる。
【００４１】
この方法により、工程（ｂ）で窒化層中に残留するＮＨ₃を放出させているので、工程（ｄ）において、トレンチのコーナー部に窒化物が副次的に形成されるのを防ぐことができる。
【００４２】
上記工程（ｂ）では、上記半導体基板を１０００℃以上１２００℃以下で熱処理することが好ましい。
【００４３】
本発明の第１〜第３の半導体装置の製造方法において、上記工程（ａ）は、上記シリコン酸化膜の形成後、上記シリコン窒化膜の形成前に、上記シリコン窒化膜からの応力を緩和するためのバッファ層を上記シリコン酸化膜の上に形成する工程をさらに含み、且つ、上記シリコン窒化膜を上記バッファ層の上に形成することにより、シリコン酸化膜がシリコン窒化膜からの応力の影響を受けるのを防ぐことができる。
【００４４】
また、本発明の第１〜第３の半導体装置の製造方法において、上記バッファ層はポリシリコンまたはアモルファスシリコンから構成されていることが好ましい。
【００４５】
本発明の第４の半導体装置の製造方法は、半導体基板上に設けられたシリコン酸化膜の上方に、リフラクトリー金属からなり、ＮＨ₃の通過を抑制する機能を有する第１のバリア層を形成する工程（ａ）と、上記工程（ａ）の後、上記第１のバリア層の上方にシリコン窒化膜を形成する工程（ｂ）と、上記シリコン窒化膜及び上記シリコン酸化膜を貫通し、上記半導体基板内に至るトレンチを形成する工程（ｃ）と、上記半導体基板を熱酸化することにより上記半導体基板のうち上記トレンチの内壁を酸化し、上記トレンチを囲む被覆酸化膜を形成する工程（ｄ）と、上記工程（ｄ）の後、上記トレンチを絶縁体で埋めてから素子分離用絶縁膜を形成する工程（ｅ）とを含んでいる。
【００４６】
この方法により、窒化層にＮＨ₃が残留する場合でも、第１のバリア層がＮＨ₃の通過を抑制するので、工程（ｃ）において、半導体基板のトレンチのコーナー部に副次的に窒化物が形成するのを防ぐことができる。このため、素子分離用絶縁膜の形成後に半導体基板上に窒化物が残存することがないので、膜質が良好で信頼性の高いゲート絶縁膜を形成することが可能となる。
【００４７】
上記工程（ａ）の前に、上記シリコン酸化膜の上に上記シリコン窒化膜からの応力を緩和するためのバッファ層を形成する工程をさらに含むことにより、シリコン酸化膜がシリコン窒化膜からの応力の影響を受けるのを防ぐことができる。
【００４８】
上記バッファ層はポリシリコンまたはアモルファスシリコンから構成されていることが好ましい。
【００４９】
上記工程（ａ）の前、上記バッファ層の形成後に、上記バッファ層と上記第１のバリア層とが接触するのを防ぐための第２のバリア層を上記バッファ層の上に形成する工程をさらに含むことにより、バッファ層と第１のバリア層が互いに反応するような場合であってもトレンチのコーナー部に窒化物が形成されるのを防ぐことができる。
【００５０】
上記第１のバリア層の材料としてＴｉを用い、上記第２のバリア層としてＴｉＮを用いることが好ましい。
【００５１】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態として、ポリシリコン層をバッファ層としてＳＴＩを設けたＭＯＳトランジスタの製造方法を説明する。
【００５２】
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【００５３】
まず、図１（ａ）に示す工程で、シリコンからなる半導体基板１を準備する。次に、熱酸化法により半導体基板１上に厚さ２０ｎｍのシリコン酸化膜２を形成する。続いて、減圧ＣＶＤ法により、シリコン酸化膜２上に厚さ５０ｎｍのポリシリコン膜３を、ポリシリコン膜３上に厚さ１５０ｎｍのシリコン窒化膜４を順次成長させる。なお、このポリシリコン膜３は、シリコン窒化膜４からの応力を緩和するバッファ層として機能する。
【００５４】
次に、図１（ｂ）に示す工程で、シリコン窒化膜４の上に、半導体装置の素子領域となる領域を被覆し、素子分離領域を開口部とするレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとしてプラズマエッチングを行うことにより、シリコン窒化膜４，ポリシリコン膜３及びシリコン酸化膜２を貫通し、半導体基板１上に設けられた深さ３００ｎｍのトレンチ５を形成する。
【００５５】
次に、図１（ｃ）に示す工程で、レジスト膜を除去した後、基板を加熱炉内にセットする。そして、基板を１０５０℃、あるいはシリコン酸化膜の粘性流動温度（１０５０℃以上１１００℃以下）よりも０〜１００℃程度高い温度に加熱し、Ｏ₂雰囲気下でドライ酸化する。これによって、半導体基板１及びポリシリコン膜３のうち、トレンチ５が設けられた部分に、ＳｉＯ₂からなる厚さ１５ｎｍ以上３５ｎｍ以下の被覆酸化膜６を成長させる。これにより、半導体基板１のうちトレンチ５のコーナー部は丸く加工される。
【００５６】
また、トレンチ５のコーナー部付近では、半導体基板１とシリコン酸化膜２との間にシリコン窒化物からなる窒化層１０が生じる。なお、ドライ酸化はＯ₂雰囲気下で行っているが、窒素やアルゴンでＯ₂を希釈してもよい。
【００５７】
次に、図１（ｄ）に示す工程で、８００〜９５０℃で基板のパイロ酸化を行い、本工程により増加する被覆酸化膜の膜厚が５ｎｍ以上２０ｎｍ以下になるまで追加酸化を行う。なお、本明細書で「パイロ酸化」とは、いわゆるパイロジェニック酸化のことを指す。ここで、パイロ酸化におけるＳｉの酸化速度はドライ酸化での酸化速度に比べて非常に大きいので、窒化層１０は酸化される。そのため、図１（ｄ）には窒化層１０が示されていない。また、シリコン窒化膜４の露出面も同時に参加されるが、酸化膜の膜厚は十分薄い（〜１ｎｍ）ので、図示していない。なお、本工程は、図１（ｃ）に示すドライ酸化と同じ加熱炉内で行われる。
【００５８】
ここで、図１（ｃ）に示すドライ酸化と、図１（ｄ）に示すパイロ酸化の条件について説明する。
【００５９】
図３は、本実施形態のＭＯＳトランジスタの製造方法において、ドライ酸化及びパイロ酸化の条件を示す図である。
【００６０】
まず、基板を加熱炉に入れ、図３に示すように、２０Ｌ／ｍｉｎ（２×１０⁴ｍＬ／ｍｉｎ）の窒素を供給しながら８００℃で２０分間、基板を処理する。
【００６１】
続く期間Ａでは、窒素の流量を２０Ｌ／ｍｉｎとしたまま４０分かけて、基板温度を１１００℃まで上昇させる。
【００６２】
次に、期間Ｂでは、窒素の供給を停止し、代わりに流量１０Ｌ／ｍｉｎ（１×１０⁴ｍＬ／ｍｉｎ）で酸素を供給し、１１００℃で１０分間基板をドライ酸化する。これにより、トレンチが形成されたポリシリコン膜３の露出部と半導体基板１の露出部が酸化されるとともに、トレンチコーナー部では、この高温での成長によって被覆酸化膜６が粘性流動を起こしてコーナー部における応力を緩和する。この応力緩和によりコーナー部における被覆酸化膜６の成長速度の低下を防止でき、半導体基板１の角を丸めることができる。なお、ドライ酸化の温度は、１１００℃に限らず１０５０℃以上、あるいは被覆酸化膜６（ここではシリコン酸化膜）の粘性流動温度（１０５０℃〜１１００℃程度）より約１００℃高い温度で、１２００℃以下であることが好ましい。ここで、ドライ酸化の温度が１０５０℃を下回ると、トレンチのコーナー部に引っ張り応力がかかって薄膜化することがある。また、ＳｉＯ₂の融点が１２５０℃であることから、製造工程における上限温度は１２００℃が好ましい。
【００６３】
また、酸素と同時に希釈用の窒素やアルゴン（Ａｒ）を供給してもよい。また、水蒸気やハロゲンガス（ＨＣｌ、Ｃｌ₂等Ｃｌを含むガス）、またはオゾンなどを加えてもよい。ハロゲンガスを加えることで金属系の不純物が取り除かれるので、膜厚制御性が良好になる。
【００６４】
次に、期間Ｃでは、酸素の供給を停止し、再び流量２０Ｌ／ｍｉｎで窒素を供給しながら８０分間かけて８５０℃まで基板温度を下げる。
【００６５】
次いで、期間Ｄでは、窒素の供給を止め、流量１０Ｌ／ｍｉｎで酸素を、流量２Ｌ／ｍｉｎで水素を加熱炉内にそれぞれ供給する。そして、基板温度を８５０℃のまま１０分間保持し、基板を追加酸化する。これにより、窒化層１０が酸化され、フッ酸系の薬剤で除去可能な状態になる。なお、ここでは追加酸化の温度を８５０℃としているが、７００℃以上１０００℃以下の温度であれば窒化層１０を速やかに酸化できる。なお、１０００℃を上限とするのは、この温度を超えると新たに窒化層が生じてしまうからである。また、ここで、水蒸気、ハロゲンガス、オゾンなどを雰囲気中に添加してもよい。
【００６６】
次に、酸素及び水素の供給を停止するとともに窒素を流量２０Ｌ／ｍｉｎで供給し、１０分かけて８００℃まで基板温度を下げる。続いて、窒素の流量をそのままにして、８００℃で２０分間保持する。
【００６７】
以上のようにして、ドライ酸化及びパイロ酸化が行われる。
【００６８】
次に、図２（ａ）に示す工程で、ＣＶＤ法などにより、基板上に厚さ６００ｎｍ程度、あるいはトレンチ５を埋めるのに十分な膜厚のＳｉＯ₂膜７を形成する。その後、基板を窒素あるいはアルゴン雰囲気下、１０００℃以上で熱処理し、ＳｉＯ₂膜７の応力を十分に緩和する。
【００６９】
次いで、図２（ｂ）に示す工程で、ＣＭＰによりシリコン窒化膜４が露出するまでＳｉＯ₂膜７を研磨し、基板上面を平坦化する。これにより、トレンチ５を埋め、ＳｉＯ₂からなる素子分離用絶縁膜７ａを形成する。
【００７０】
続いて、図２（ｃ）に示す工程で、リン酸を用いてシリコン窒化膜４を除去した後、ＮＨ₄ＯＨ／Ｈ₂Ｏ₂混合液を用いてポリシリコン膜３を除去する。次に、半導体基板１の所定の領域に不純物拡散層（図示せず）を形成した後、フッ酸系のエッチング用薬剤を用いてシリコン酸化膜２及び酸化された窒化層１０（図示せず）を除去する。
【００７１】
次に、図２（ｄ）に示す工程で、半導体基板１上に熱処理などによりゲート絶縁膜８を形成し、ゲート絶縁膜８上にゲート電極９を形成する。この後、イオン注入やサイドウォールの形成など、種々の工程を経て本実施形態のＭＯＳトランジスタが完成する。
【００７２】
本実施形態のＭＯＳトランジスタの製造方法によれば、ドライ酸化とパイロ酸化とを組み合わせることにより、半導体基板１のうちトレンチのコーナー部を丸めることができ、且つ窒化層１０を除去することもできる。
【００７３】
図１（ｃ）に示すドライ酸化工程で一旦は半導体基板１上に窒化層１０が形成される。しかし、続くパイロ酸化により窒化層１０が酸化されるため、図２（ｃ）に示す工程で窒化層１０はシリコン酸化膜２と同時に容易に除去される。そのため、図２（ｄ）に示す工程では厚さの均一なゲート絶縁膜８を形成することができる。この結果、ゲート絶縁膜８のうち素子分離用絶縁膜７ａ付近からの電流のリークを従来に比べて大幅に低減することができるので、半導体装置の信頼性を向上させることができる。
【００７４】
また、本実施形態の半導体装置の製造方法は、ＭＯＳトランジスタに限らずゲート絶縁膜がＳｉＯ₂以外の材料から構成されるＭＩＳＦＥＴの場合にも非常に有効である。これは、他の実施形態についても同様である。
【００７５】
なお、本実施形態のパイロ酸化において、酸素と水素の流量比は５：１となっているが、それ以外の比率であってもよい。
【００７６】
また、本実施形態の半導体装置の製造方法においては、ポリシリコン膜３をバッファ層として用いたが、アモルファスシリコンなど、これ以外の材料をバッファ層の材料として用いることもできる。さらに、バッファ層を設けないような場合でも本実施形態の方法を用いて信頼性の向上した半導体装置を製造することができる。これは以下の実施形態でも同様である。
【００７７】
また、本実施形態の半導体装置の製造方法において、図１（ｄ）に示すパイロ酸化に代えて、１×１０⁵Ｐａ以上の高圧下でドライ酸化を行っても窒化層１０を酸化することができる。
【００７８】
（第２の実施形態）
本発明の第２の実施形態として、被覆酸化膜６の形成をランプ加熱を用いた酸化により行なうＭＯＳトランジスタの製造方法を説明する。
【００７９】
図４（ａ）〜（ｄ）は、本実施形態に係るＭＯＳトランジスタの製造工程の一部を示す断面図である。なお、図１及び図２と共通の部材については同一の符号で示す。
【００８０】
図４（ａ）に示す工程で、シリコンからなる半導体基板１を準備する。次に、熱酸化法により半導体基板１上に厚さ２０ｎｍのシリコン酸化膜２を形成する。続いて、減圧ＣＶＤ法により、シリコン酸化膜２上に厚さ５０ｎｍのポリシリコン膜３を、ポリシリコン膜３上に厚さ１５０ｎｍのシリコン窒化膜４を順次成長させる。
【００８１】
次に、図４（ｂ）に示す工程で、シリコン窒化膜４の上に、半導体装置の素子領域となる領域を被覆し、素子分離領域を開口部とするレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとしてプラズマエッチングを行うことにより、シリコン窒化膜４，ポリシリコン膜３及びシリコン酸化膜２を貫通し、半導体基板１上に設けられた深さ３００ｎｍのトレンチ５を形成する。なお、ここまでの工程は第１の実施形態と同様である。
【００８２】
次に、図４（ｃ）に示す工程で、レジスト膜を除去した後、水素と酸素を供給する条件でＲＴＡ（Rapid Thermal Annealing)を行なう。この際の基板温度は１０５０℃以上１１５０℃以下であることが好ましい。ここで、基板温度が１０５０を下回ると被覆酸化膜６の粘性流動が起こりにくく、コーナー部の丸めが不十分になる。また、基板温度は１１５０℃を超えて１２００℃以下であってもよいが、半導体基板において熱応力による歪みが大きくなるため、結晶欠陥が生じやすくなる。
【００８３】
以上の工程により、被覆酸化膜６が半導体基板１のトレンチ５の内壁部分に形成される。
【００８４】
ここで、本工程におけるＲＴＡの条件について説明する。
【００８５】
図５は、本実施形態のＭＯＳトランジスタの製造方法において、図４（ｃ）に示すＲＴＡの条件を示す図である。
【００８６】
まず、基板をランプ加熱用装置に入れ、流量１０ｍＬ／ｍｉｎで酸素を供給し基板温度を４００℃で３０秒間保持する。
【００８７】
次に、図５に示す期間Ａでは、酸素の流量を１０ｍＬ／ｍｉｎとしたまま９０秒かけて基板温度を１１００℃まで上昇させる。
【００８８】
続いて、期間Ｂでは、酸素の流量を１０ｍＬ／ｍｉｎとしたまま流量５ｍＬ／ｍｉｎで水素を供給し、１１００℃で３００秒間基板の加熱処理を行なう。この時の装置内の圧力は１．３３×１０³Ｐａ以上１．０１×１０⁵Ｐａ以下（１０Torr以上７６０Torr以下）とする。また、温度範囲は１１００℃に限らず、１０５０℃以上１１５０℃以下であればよい。また、水素：酸素の流量比（水素流量／酸素流量）も０．０５以上０．５以下の範囲にあれば、被覆膜厚のウエハ面内での均一性を良好にできるので、好ましい。
【００８９】
ランプ加熱用装置内では加熱炉と違い、基板以外の温度は高温にならないため、供給された酸素と水素は基板の表面に達するまでは反応せず、基板表面で反応して酸素ラジカルを発生する。酸素ラジカルは反応性が非常に高いため、シリコン窒化膜４の露出部、ポリシリコン膜３の露出部、半導体基板１のトレンチ５が設けられた部分などが急速に酸化される。このため、被覆酸化膜６が形成されると同時にトレンチ５のコーナー部が丸められる。
【００９０】
なお、本工程では半導体基板１の酸化速度が十分に速く、且つ加熱時間が短いため、シリコン窒化膜４からのＮＨ₃の脱離が生じにくくなっており、半導体基板１とシリコン酸化膜２の間に窒化膜は生じない。仮に、窒化膜が生じたとしても速やかに酸化される。。
【００９１】
次に、期間Ｃでは、３０秒かけて４００℃まで基板温度を下げる。この際には、酸素及び水素の供給を停止し、窒素を１０ｍＬ／ｍｉｎの流量で供給する。そして、窒素の流量を１０ｍＬ／ｍｉｎ、基板温度４００℃にしたまま３０秒間保持する。
【００９２】
以上のようにして、ＲＴＡによる被覆酸化膜６の形成が行われる。
【００９３】
次に、図４（ｄ）に示すように、基板上にＳｉＯ₂を堆積した後、窒素雰囲気下１０００℃以上で基板の熱処理をする。次いで、ＣＭＰにより基板上面を平坦化してＳｉＯ₂からなる素子分離用絶縁膜７ａを形成する。続いて、リン酸を用いてシリコン窒化膜４を除去した後、ＮＨ₄ＯＨ／Ｈ₂Ｏ₂混合液を用いてポリシリコン膜３を除去する。次に、半導体基板１の所定の領域に不純物拡散層（図示せず）を形成した後、フッ酸系のエッチング用薬剤を用いてシリコン酸化膜２を除去する。次に、半導体基板１上に熱処理などによりゲート絶縁膜８を形成し、ゲート絶縁膜８上にゲート電極９を形成する。
【００９４】
この後、イオン注入やサイドウォールの形成など、種々の工程を経て本実施形態のＭＯＳトランジスタが完成する。なお、図４（ｃ）以降の工程は、第１の実施形態と同様である。
【００９５】
本実施形態のＭＯＳトランジスタの製造方法によれば、被覆酸化膜６の形成時に半導体基板１のうち、トレンチ５のコーナー部付近に窒化膜が生じないので、ゲート絶縁膜８の膜厚を均一にすることができ、電流のリークなどの不具合を抑制することができる。すなわち、本実施形態の製造方法によれば、信頼性の高いＭＯＳトランジスタを製造することができる。
【００９６】
なお、本実施形態ではＭＯＳトランジスタを製造する例を示したが、同様の方法で信頼性の高いＭＩＳトランジスタなどの半導体装置を製造することもできる。
【００９７】
また、本実施形態のＭＯＳトランジスタの製造方法では、図４（ｃ）に示す工程で酸素と水素の反応により酸素ラジカルを発生させたが、高周波放電等の手段により（酸素）プラズマを発生させ、そのプラズマ中に含まれる酸素ラジカルを利用してもよい。
酸素プラズマによって酸素ラジカルを発生させてもよい。また、酸素とオゾンを含む雰囲気中で被覆酸化膜６の形成を行なうこともできる。
【００９８】
なお、本実施形態で説明した、ＲＴＡによって酸素ラジカルを発生させる酸化方法を、第１の実施形態のパイロ酸化の代わりに用いることもできる。また、酸素プラズマ処理や、オゾンと酸素を含む雰囲気中での処理などによってもドライ酸化により生じた窒化膜１０（図１参照）を酸化することができるので、後の工程で窒化膜１０を除去することができる。
【００９９】
（第３の実施形態）
本発明の第３の実施形態として、シリコン窒化膜４の形成後の基板に熱処理を加えるＭＯＳトランジスタの製造方法を説明する。
【０１００】
図６（ａ）〜（ｄ）は、本実施形態に係るＭＯＳトランジスタの製造工程の一部を示す断面図である。
【０１０１】
まず、図６（ａ）に示す工程で、シリコンからなる半導体基板１を準備する。次に、熱酸化法により半導体基板１上に厚さ２０ｎｍのシリコン酸化膜２を形成する。続いて、減圧ＣＶＤ法により、シリコン酸化膜２上に厚さ５０ｎｍのポリシリコン膜３を、ポリシリコン膜３上に厚さ１５０ｎｍのシリコン窒化膜４を順次成長させる。
【０１０２】
次いで、窒素またはアルゴン雰囲気で基板を１１００℃で熱処理し、シリコン窒化膜４中に残留するＮＨ₃を外部に放出させる。この熱処理の条件を以下に説明する。
【０１０３】
図７は、本実施形態のＭＯＳトランジスタの製造方法において、図６（ａ）に示す熱処理の条件を示す図である。
【０１０４】
まず、基板を加熱炉に入れ、流量２０Ｌ／ｍｉｎで窒素を供給し、８００℃で２０分間保持する。なお、窒素の供給量は、熱処理全体を通して２０Ｌ／ｍｉｎを維持する。
【０１０５】
次いで、基板温度を４０分かけて８００℃から１１００℃まで上昇させる。
【０１０６】
続いて、基板温度を１１００℃にしたまま３０分間熱処理を行なう。これにより、シリコン窒化膜４中に残留していたＮＨ₃が脱離が速やかに進む。なお、ここでの基板温度は、１１００℃に限らず１０００℃以上１２００℃以下であればよい。
【０１０７】
次に、８０分かけて基板温度を１１００℃から８００℃まで下げる。その後、基板を８００℃で２０分間処理する。
【０１０８】
以上のようにして、基板の熱処理が行われる。なお、本実施形態のＭＯＳトランジスタの製造方法において、これ以降の工程は従来の方法と同様である。
【０１０９】
すなわち、図６（ｂ）に示す工程で、プラズマエッチングによってシリコン窒化膜４，ポリシリコン膜３及びシリコン酸化膜２を貫通し、半導体基板１上に設けられた深さ３００ｎｍのトレンチ５を形成する。
【０１１０】
次に、図６（ｃ）に示す工程で、基板を加熱炉内にセットし、基板を１０５０℃、あるいはシリコン酸化膜の粘性流動温度よりも約１００℃高い温度に加熱し、Ｏ₂雰囲気下でドライ酸化する。これによって、半導体基板１及びポリシリコン膜３のうち、トレンチ５が設けられた部分に、ＳｉＯ₂からなる厚さ１５ｎｍ〜３５ｎｍの被覆酸化膜６を成長させる。これにより、半導体基板１のうちトレンチ５のコーナー部は丸く加工される。本実施形態においては、図６（ａ）に示す工程でシリコン窒化膜４中のＮＨ₃を脱離させているので、本工程で半導体基板１のトレンチ５のコーナー部に窒化膜を生じることがない。
【０１１１】
次に、図６（ｄ）に示すように、基板上にＳｉＯ₂を堆積した後、窒素雰囲気のもと、１０００℃以上で基板の熱処理をする。次いで、ＣＭＰにより基板上面を平坦化してＳｉＯ₂からなる素子分離用絶縁膜７ａを形成する。続いて、リン酸を用いてシリコン窒化膜４を除去した後、ＮＨ₄ＯＨ／Ｈ₂Ｏ₂混合液を用いてポリシリコン膜３を除去する。次に、半導体基板１の所定の領域に不純物拡散層（図示せず）を形成した後、フッ酸系のエッチング用薬剤を用いてシリコン酸化膜２を除去する。次に、半導体基板１上に熱処理などによりゲート絶縁膜８を形成し、ゲート絶縁膜８上にゲート電極９を形成する。
【０１１２】
この後、イオン注入やサイドウォールの形成など、種々の工程を経て本実施形態のＭＯＳトランジスタが完成する。なお、図６（ｃ）以降の工程は、第１及び第２の実施形態と同様である。
【０１１３】
本実施形態のＭＯＳトランジスタの製造方法によれば、図１（ａ）に示す工程でシリコン窒化膜４中の残留ＮＨ₃を放出させているので、図６（ｃ）に示すドライ酸化の際、トレンチ５のコーナー部での窒化膜の形成が防止されている。このため、膜質が良好で、厚さの均一性が良好なゲート絶縁膜８が形成される。その結果、ゲート絶縁膜８の耐圧性の向上が図られるので、従来に比べより信頼性の高いＭＯＳトランジスタが得られる。ここで言う耐圧性の向上とは、絶縁破壊を起こす際の印加電圧、いわゆる初期耐圧の向上と、電界を印加し続けた場合に絶縁破壊に至るまでの時間の延長、いわゆる信頼性の改善との両方を含んでいる。加えて、ゲート絶縁膜８からの電流リークの低減する効果もある。
【０１１４】
なお、本実施形態ではＭＯＳトランジスタを製造する例を示したが、同様の方法でＭＩＳトランジスタを製造することもできる。
【０１１５】
また、本実施形態の方法を第１または第２の実施形態の方法と組み合わせてより確実に窒化膜の形成を防ぐこともできる。つまり、トレンチ５の形成前に熱処理によってシリコン窒化膜４中のＮＨ₃を放出させた後、第１の実施形態の追加酸化や第２の実施形態のＲＴＡなどを行ってもよい。
【０１１６】
なお、図６（ａ）に示す熱処理はＮ₂またはアルゴン雰囲気下で行ったが、Ｈｅなどの不活性ガス雰囲気で行ってもよい。
【０１１７】
（第４の実施形態）
本発明の第４の実施形態として、シリコン窒化膜４中の下方にＮＨ₃の拡散を防止するためのバリア層を設けるＭＯＳトランジスタの製造方法を説明する。
【０１１８】
図８（ａ）〜（ｄ）及び図９（ａ）〜（ｃ）は、本実施形態に係るＭＯＳトランジスタの製造工程の一部を示す断面図である。
【０１１９】
まず、図８（ａ）に示す工程で、シリコンからなる半導体基板１を準備する。次に、熱酸化法により半導体基板１上に厚さ２０ｎｍのシリコン酸化膜２を形成する。続いて、減圧ＣＶＤ法により、シリコン酸化膜２上に厚さ５０ｎｍのポリシリコン膜３を成長させる。
【０１２０】
続いて、スパッタ法によりポリシリコン膜３の上に厚さが１０ｎｍのＴｉＮ（窒化チタン）膜１１を、ＴｉＮ膜１１上に厚さ１０ｎｍのＴｉ膜１２を順次成長させる。そして、減圧ＣＶＤ法により厚さ１５０ｎｍのシリコン窒化膜４をＴｉ膜１２の上に形成する。ここで、ＴｉＮ膜１１はＴｉ膜１２がポリシリコン膜３と反応してサリサイド化すること防止するバリア層として設けられるが、場合によっては設けられないこともある。またＴｉ膜１２は、シリコン窒化膜４を成長する際にＮＨ₃によってその上面側が窒化されてＴｉＮとなることで、ＮＨ₃に対するバリア層として機能する。そのため、Ｔｉ膜１２の膜厚の範囲は５ｎｍ〜３０ｎｍとする。これは、ＴｉＮ層を除いてＴｉの領域が残存できるだけの膜厚である。
【０１２１】
次に、図８（ｂ）に示す工程で、半導体装置の素子領域となる領域を被覆し、素子分離領域を開口部とするレジスト膜（図示せず）をシリコン窒化膜４の上に形成する。そして、このレジスト膜をマスクとしてプラズマエッチングを行うことにより、シリコン窒化膜４、Ｔｉ膜１２、ＴｉＮ膜１１、ポリシリコン膜３及びシリコン酸化膜２を貫通し、半導体基板１上に設けられた深さ３００ｎｍのトレンチ５を形成する。
【０１２２】
次に、図８（ｃ）に示す工程で、レジスト膜を除去した後、基板を加熱炉内にセットする。そして、基板を１０５０℃、あるいはシリコン酸化膜の粘性流動温度よりも約１００℃高い温度に加熱し、Ｏ₂雰囲気下でドライ酸化する。これによって、半導体基板１及びポリシリコン膜３のうち、トレンチ５の内壁に、ＳｉＯ₂からなる厚さ１５ｎｍ〜３５ｎｍの被覆酸化膜６を成長させる。これにより、半導体基板１のうちトレンチ５のコーナー部は丸く加工される。 なお、ドライ酸化はＯ₂雰囲気下で行っているが、窒素やアルゴンでＯ₂を希釈してもよい。また、被覆酸化膜６の膜厚はトレンチコーナーにおける曲率半径を十分確保できる膜厚であれば１５〜３５ｎｍの範囲外でもよい。
【０１２３】
本実施形態のＭＯＳトランジスタの製造方法によれば、本工程でシリコン窒化膜から脱離したＮＨ₃がＴｉ膜１２と反応することによって捕捉されるので、Ｔｉ膜１２の下方へのＮＨ₃の拡散が抑制されている。従って、半導体基板１とシリコン酸化膜２との間での窒化膜の形成も抑制される。
【０１２４】
次に、図８（ｄ）に示す工程で、ＣＶＤ法などにより、基板上に厚さ６００ｎｍ程度、あるいはトレンチ５を埋めるのに十分な膜厚のＳｉＯ₂膜７を形成する。その後、基板を窒素あるいはアルゴン雰囲気下、１０００℃以上で熱処理し、ＳｉＯ₂膜７の応力を十分に緩和する。
【０１２５】
次いで、図９（ａ）に示す工程で、ＣＭＰによりシリコン窒化膜４が露出するまでＳｉＯ₂膜７を研磨し、基板上面を平坦化する。これにより、トレンチ５を埋め、ＳｉＯ₂からなる素子分離用絶縁膜７ａを形成する。
【０１２６】
続いて、図９（ｂ）に示す工程で、リン酸を用いてシリコン窒化膜４を除去した後、過酸化水素を用いてＴｉ膜１２及びＴｉＮ膜１１を除去する。また、ＮＨ₄ＯＨ／Ｈ₂Ｏ₂混合液を用いてポリシリコン膜３を除去する。次に、半導体基板１の所定の領域に不純物拡散層（図示せず）を形成した後、フッ酸系のエッチング用薬剤を用いてシリコン酸化膜２を除去する。
【０１２７】
次に、図２（ｄ）に示す工程で、半導体基板１上に熱処理などによりゲート絶縁膜８を形成し、ゲート絶縁膜８上にゲート電極９を形成する。この後、イオン注入やサイドウォールの形成など、種々の工程を経て本実施形態のＭＯＳトランジスタが完成する。
【０１２８】
本実施形態のＭＯＳトランジスタの製造方法によれば、上述のように素子分離用絶縁膜７ａ付近の半導体基板１上に窒化膜が形成されないので、均一な膜厚と良好な膜質を有するゲート絶縁膜８を設けることが可能になる。このため、ゲート絶縁膜８からのリーク電流が低減され、動作の信頼性が向上したＭＯＳトランジスタを製造することが可能になる。
【０１２９】
なお、本実施形態のＭＯＳトランジスタの製造方法において、Ｔｉ膜１２に代えてＴｉ以外のリフラクトリー金属を用いてもよい。例えば、Ｔａ（タンタル）、Ｃｏ（コバルト）などのリフラクトリー金属はＮＨ₃と反応して窒化物を形成するため、Ｔｉと同様にＮＨ₃に対するバリア層の材料とすることができる。
【０１３０】
また、本実施形態において、ポリシリコン層３を設けない場合でも従来に比べて信頼性の高いゲート絶縁膜を有する半導体装置を製造することができる。この場合には、Ｔｉ膜１２がシリサイド化されることはないので、ＴｉＮ膜１１の形成を省略することができる。
【０１３１】
また、素子分離用絶縁膜の形成時にＴｉ膜１２及びＴｉＮ膜１１を設ける本実施形態の製造方法を、第１〜第３の実施形態と組み合わせてもよい。
【０１３２】
【発明の効果】
本発明の半導体装置の製造方法では、トレンチを埋める素子分離用絶縁膜を形成する際の被覆酸化膜の形成工程において、基板の処理温度を１０５０℃以上とするドライ酸化と、これに続けて処理温度を８００℃以上９５０℃以下とするパイロ酸化とを行なう。これにより、ドライ酸化時にトレンチのコーナー部に生じた窒化膜がパイロ酸化時に酸化されるので、半導体基板上のシリコン酸化膜と同時に除去可能となる。その結果、膜質の良好なゲート絶縁膜を形成することができるので、本発明の半導体装置の製造方法によれば、従来よりも信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係るＭＯＳトランジスタの製造方法において、パイロ酸化を行う工程までを示す断面図である。
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態に係るＭＯＳトランジスタの製造方法において、ゲート電極を形成する工程までを示す断面図である。
【図３】第１の実施形態に係るＭＯＳトランジスタの製造方法において、ドライ酸化及びパイロ酸化の条件を示す図である。
【図４】（ａ）〜（ｄ）は、本発明の第２の実施形態に係るＭＯＳトランジスタの製造工程の一部を示す断面図である。
【図５】第２の実施形態に係るＭＯＳトランジスタの製造方法において、図４（ｃ）に示すＲＴＡの条件を示す図である。
【図６】（ａ）〜（ｄ）は、本発明の第３の実施形態に係るＭＯＳトランジスタの製造工程の一部を示す断面図である。
【図７】第３の実施形態に係るＭＯＳトランジスタの製造方法において、図６（ａ）に示す熱処理の条件を示す図である。
【図８】（ａ）〜（ｄ）は、本発明の第４の実施形態に係るＭＯＳトランジスタの製造方法において、ＳｉＯ₂膜を形成するまでの工程を示す断面図である。
【図９】（ａ）〜（ｃ）は、本発明の第４の実施形態に係るＭＯＳトランジスタの製造方法において、ゲート電極を形成するまでの工程を示す断面図である。
【図１０】（ａ）〜（ｄ）は、従来のＭＯＳトランジスタの製造方法において、ＳｉＯ₂膜を形成するまでの工程を示す断面図である。
【図１１】（ａ）〜（ｃ）は、従来のＭＯＳトランジスタの製造方法において、ゲート電極を形成するまでの工程を示す断面図である。
【図１２】従来のＭＯＳトランジスタの製造方法において、被覆酸化膜の成長条件を示す図である。
【符号の説明】
１ 半導体基板
２ シリコン酸化膜
３ ポリシリコン膜
４ シリコン窒化膜
５ トレンチ
６ 被覆酸化膜
７ ＳｉＯ₂膜
７ａ 素子分離用絶縁膜
８ ゲート絶縁膜
９ ゲート電極
１０ 窒化層
１１ ＴｉＮ膜
１２ Ｔｉ膜

Claims (9)

1. 半導体基板上に設けられたシリコン酸化膜の上方にシリコン窒化膜を形成する工程（ａ）と、
   上記シリコン窒化膜及び上記シリコン酸化膜を貫通し、上記半導体基板内に至るトレンチを形成する工程（ｂ）と、
   上記半導体基板を１０５０℃以上１２００℃以下で熱酸化することにより、上記半導体基板のうち上記トレンチの内壁を酸化し、上記トレンチを囲む被覆酸化膜を形成する工程（ｃ）と、
   上記工程（ｃ）での熱酸化よりも酸化力の強い雰囲気中において、上記半導体基板を７００℃以上１０００℃以下で熱酸化し、上記被覆酸化膜をさらに成長させる工程（ｄ）と、
   上記トレンチを絶縁体で埋めてから素子分離用絶縁膜を形成する工程（ｅ）とを含む半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   上記工程（ｃ）での熱酸化は、酸素を含む乾燥雰囲気中で行われるドライ酸化、水蒸気を含む雰囲気中で行われる熱酸化、または酸素とハロゲンガスを含む熱酸化のうちいずれか１つであることを特徴とする半導体装置の製造方法。
3. 請求項１または２に記載の半導体装置の製造方法において、
   上記工程（ｄ）での熱酸化は、水素及び酸素を含む雰囲気下で行なうパイロジェニック酸化であることを特徴とする半導体装置の製造方法。
4. 請求項１〜３のうちいずれか１つに記載の半導体装置の製造方法において、
   上記工程（ｄ）では、雰囲気中にハロゲンガスをさらに含むことを特徴とする半導体装置の製造方法。
5. 請求項１〜４のうちいずれか１つに記載の半導体装置の製造方法において、
   上記工程（ｄ）の熱酸化は、酸素を含む雰囲気中１×１０ ^５ Ｐａ以上の圧力下で行なうことを特徴とする半導体装置の製造方法。
6. 請求項１または２に記載の半導体装置の製造方法において、
   上記工程（ｄ）では、酸素及び水素を含む雰囲気中でのランプアニーリングによって熱酸化を行い、上記酸素と上記水素とを上記半導体基板上で反応させることで酸素ラジカルを生じさせることを特徴とする半導体装置の製造方法。
7. 請求項１〜６のうちいずれか１つに記載の半導体装置の製造方法において、
   上記工程（ｄ）での上記被覆酸化膜の膜厚の増加分は、５ｎｍ以上２０ｎｍ以下であることを特徴とする半導体装置の製造方法。
8. 請求項１〜７のうちいずれか１つに記載の半導体装置の製造方法において、
   上記工程（ａ）は、上記シリコン酸化膜の形成後、上記シリコン窒化膜の形成前に、上記シリコン窒化膜からの応力を緩和するためのバッファ層を上記シリコン酸化膜の上に形成する工程をさらに含み、
   且つ、上記シリコン窒化膜を上記バッファ層の上に形成することを特徴とする半導体装置の製造方法。
9. 請求項８に記載の半導体装置の製造方法において、
   上記バッファ層はポリシリコンまたはアモルファスシリコンから構成されていることを特徴とする半導体装置の製造方法。

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