JP3976481B2 - Plasma etching method using selective polymer deposition and contact hole forming method using the same - Google Patents

Plasma etching method using selective polymer deposition and contact hole forming method using the same Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特にフォトレジストパターンを用いたプラズマエッチング方法及びこれを用いたコンタクトホール形成方法に関する。
【０００２】
【従来の技術】
半導体装置の製造工程が複雑化され、かつ、集積度が高くなるに従い、基板上に形成される個別の半導体素子は、さらに微細なパターンに形成される必要がある。フォトリソグラフィ工程においても、このような微細パターンを形成するのに適した、新しいフォトレジストの開発が必須課題となっている。
【０００３】
一般に、半導体装置の高集積化において、層間絶縁膜を挟んで形成される導電性物質層を接続させるために形成されるバイアホール、または基板の一部領域を露出させたコンタクトホールなどの幅をさらに縮めることが必要とされている。このようなバイアホールまたはコンタクトホールの幅はフォトレジストパターンの線幅によって決定される。
【０００４】
半導体装置の集積度が高くなるに従い、前記コンタクトホールまたはバイアホール等は通常のフォトリソグラフィ工程では一層パターニングされにくい。このことは、半導体素子の集積度が高くなるほど、形成しようとするコンタクトホールの寸法が露光限界解像度よりも小さくなるだけでなく、フォト工程時に所望のプロファイルをもつフォトレジストパターンを形成することが一層難しくなるからである。
【０００５】
微細パターンを形成するための方法の一つとして、フォトレジストパターンの形成時に、解像度を向上させるために短波長の露光ビームを用いる方法が知られている。例えば、０．２５μｍデザインルールの２５６ＭビットＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の製造に際し、露光用光源として既存の３６５μｍ波長のｉ線に代えて、２４８μｍ波長のＫｒＦエキシマレーザーを用いる方法が提案されている。
【０００６】
さらに、高精度のパターニング技術が望まれる０．２μｍデザインルールの１ＧビットＤＲＡＭの製作に際しては、ＫｒＦエキシマレーザーより短波長の光源を用いる必要がある。この目的から、１９３ｎｍの波長をもつＡｒＦエキシマレーザーが露光用の光源として用いられる。
【０００７】
しかしながら、このような超微細パターンの加工のための極めて短い波長領域の遠紫外線、ＫｒＦまたはＡｒＦエキシマレーザー光は、露光に際して、フォトレジスト膜に多量吸収されるため、フォトレジスト膜が厚く形成される場合、光がフォトレジスト膜の底部まで達し難くなる。
【０００８】
したがって、例えば、高い解像度のパターニングのために３００ｎｍの短波長ＡｒＦエキシマレーザー光を露光用光源として用いる場合、ビーム吸収を考慮するとき、フォトレジスト膜は０．３μｍ以下に薄く形成しなければならない。
【０００９】
しかしながら、このように薄く形成されたフォトレジストパターンは下部のシリコン酸化膜のエッチング時に耐エッチング性に劣っているため、つまり、フォトレジストパターンに対する下部のシリコン酸化膜のエッチング選択比が小さいため、エッチングマスクとしての役割には限界があり、その結果、シリコン酸化膜のエッチング深度にも限界ができてしまう。
【００１０】
図１のＡ〜Ｃは、従来のＡｒＦフォトリソグラフィ工程により絶縁膜をエッチングしてコンタクトホールを形成するときの、フォトレジストパターンに対する選択比の不足による不良現象を説明するための断面図である。
【００１１】
図１のＡを参照すれば、半導体基板上に層間絶縁膜としてシリコン酸化膜１１を形成する。微細コンタクトホールの形成時に解像度を極大化させるためにフォトレジストパターン１３を薄く形成する。この場合、深いコンタクトホールの形成時に、必要な深度までシリコン酸化膜１１を十分エッチングするにはエッチングマスクとして用いられるフォトレジストパターン１３の膜厚が不足する。
【００１２】
図１のＢに示されたように、通常のシリコン酸化膜の異方性エッチング条件による下部のシリコン酸化膜１１のエッチング時に、フォトレジストパターン１３’の膜厚さも減る。
【００１３】
図１のＣを参照すれば、この状態で所望のコンタクトホールの深度を得るためにエッチングをし続ける場合、コンタクトホールの上段周辺のフォトレジストが消耗されてそれ以上エッチングマスクとして機能しなくなり、その結果、コンタクトホールのプロファイルが不良になる。
【００１４】
一方、自己整合コンタクトホールを形成するとき、ゲートパターンの上部の層間絶縁膜エッチング過程を経る。その際、ゲート電極を包む、通常シリコン窒化膜からなるキャッピング膜は、この層間絶縁膜エッチング時にゲート電極の露出を防止するためのマスクとして機能する。高い解像度を実現するためにＡｒＦフォトリソグラフィ工程を用いて深いコンタクトホールを形成する場合、層間絶縁膜として用いられるシリコン酸化膜及びキャッピング膜として用いられるシリコン窒化膜との間に極めて高いエッチング選択比が必要とされる。
【００１５】
しかしながら、現在、エッチング選択比には限界があるため、深いコンタクトホールの形成時におけるゲート電極の露出を防止するために、キャッピング膜を厚くしたりゲート電極を薄く形成するなどの構造的な方法を用いなければならない。
【００１６】
図２のＡ及びＢは、従来の自己整合コンタクトホールの形成時における、キャッピング膜に対する層間絶縁膜のエッチング選択比の不足による不良現象を説明するための断面図である。
【００１７】
図２のＡを参照すれば、半導体基板２０上にゲート絶縁膜２５を形成する。次に、ゲート絶縁膜２５上にゲートパターンを形成する。このゲートパターンは所定のゲート電極Ｇ及びその上部のシリコン窒化膜からなるキャッピング膜２９で構成される。次に、前記ゲートパターンが形成された半導体基板２０上にシリコン窒化膜を形成し、これを異方性エッチングしてキャッピングスペーサ２７を形成する。キャッピング膜２９及びキャッピングスペーサ２７を含む基板の全面に層間絶縁膜としてシリコン酸化膜２１を形成する。シリコン酸化膜２１上に所定膜厚のフォトレジストパターン２３を形成する。
【００１８】
図２Ｂを参照すれば、自己整合コンタクトホールを形成するためのシリコン酸化膜２１のエッチング時にシリコン窒化膜に対するシリコン酸化膜のエッチング選択比の限界のため、キャッピング膜２９及びキャッピングスペーサ２７が部分的にエッチングされてゲート電極Ｇが露出してしまう。このようにゲート電極Ｇが露出してしまうと、コンタクトホールに充填されるコンタクトプラグ及びゲート電極Ｇの不良が生じる。
【００１９】
一方、半導体装置の製造工程中には、深度が異なる複数のコンタクトホールを同時に形成する場合がある。図３は、この場合にコンタクトホールのプロファイルが不良になる場合を示す断面図である。
【００２０】
図３を参照すれば、半導体基板３０上に層間絶縁膜としてシリコン酸化膜３１を形成し、その内部の所定高さには導電層パターン３５が形成してある。次に各々導電層パターン３５及び基板３０を露出させるコンタクトホール３７、３９を限定するフォトレジストパターン３３を形成した後に、シリコン酸化膜３１をエッチングして各々導電層パターン３５及び基板３０を露出させるコンタクトホール３７、３９を形成する。その結果、図示したように、フォトレジストパターン３３がシリコン酸化膜３１と共にエッチングされて各コンタクトホール３７、３９のプロファイルが不良になると同時に、浅いコンタクトホール３７では深いコンタクトホール３９を形成するために引き続き行われるエッチングによって、導電層パターン３５がエッチング停止膜として十分に機能せず、導電層パターン３５が打ち抜かれる場合が生じうる。導電層パターン３５が打ち抜かれると、コンタクト抵抗が増大するなどの問題が生じる。
【００２１】
【発明が解決しようとする課題】
本発明の目的は、薄いフォトレジストパターンをエッチングマスクとして使用できるようにすることによって、高い解像度及び良好なエッチングプロファイルが得られるプラズマエッチング方法を提供することである。
【００２２】
本発明の他の目的は、前記プラズマエッチング方法を用いた良好なプロファイルのコンタクトホール形成方法を提供することである。
【００２３】
本発明のさらに他の目的は、前記プラズマエッチング方法を用いた良好なプロファイルの自己整合コンタクトホール形成方法を提供することである。
【００２４】
【課題を解決するための手段】
すなわち、本発明の前記目的は下記に示すとおりである。
【００２５】
（１）所定のフォトレジストパターンをマスクとして基板上の絶縁膜をプラズマを用いてエッチングするプラズマエッチング方法であって、
（ａ）パーフルオロカーボンまたはハイドロフルオロカーボンのガスを用い、前記フォトレジストパターンをマスクとして前記絶縁膜を所定時間プラズマエッチングして前記絶縁膜にホールを形成する段階と、
（ｂ）前記プラズマを加速させるために前記基板に印加されるバイアス電源の平均電力を、前記（ａ）段階のプラズマエッチング時よりも低い範囲に設定して、パーフルオロカーボンまたはハイドロフルオロカーボンのガスを用い、前記フォトレジストパターンの上部にポリマーを選択的に蒸着してポリマー層を形成する段階と、
（ｃ）パーフルオロカーボンまたはハイドロフルオロカーボンのガスを用い、前記フォトレジストパターン及び前記ポリマー層をマスクとして前記絶縁膜をプラズマエッチングする段階と
を含み、前記（ａ）段階で形成された絶縁膜のホールの側壁上に前記（ｂ）段階で蒸着されたポリマーをエッチングするためのガスとしてのＮ２、ＣＯまたはＣＯ２ガスを、前記（ｃ）段階中にさらに供給することを特徴とする、選択的ポリマー蒸着を用いたプラズマエッチング方法。
【００２６】
（２） 前記（ｂ）段階及び（ｃ）段階を少なくとも１回以上行うことによって、前記絶縁膜を所望の深度までエッチングすることを特徴とする（１）に記載の選択的ポリマー蒸着を用いたプラズマエッチング方法。
【００２７】
（３）前記（ｂ）段階のポリマーの蒸着は、前記プラズマを加速させるために前記基板に印加されるバイアス電源の平均電力を、前記（ｃ）段階のプラズマエッチング時よりも低い範囲に設定してなされることを特徴とする、（１）または（２）に記載の選択的ポリマー蒸着を用いたプラズマエッチング方法。
【００２９】
（４）前記パーフルオロカーボンまたはハイドロフルオロカーボンのガスは、不活性ガスをさらに含むことを特徴とする、（１）〜（３）のいずれか１項に記載の選択的ポリマー蒸着を用いたプラズマエッチング方法。
【００３２】
（５）前記絶縁膜の下部には所定の導電層が形成されており、前記プラズマエッチング方法により前記絶縁膜をエッチングすることによって、前記導電層が露出したコンタクトホールが形成されることを特徴とする（１）〜（４）のいずれか一項に記載の選択的ポリマー蒸着を用いたプラズマエッチング方法。
【００３３】
（６）前記（ｂ）段階のポリマーの蒸着は、前記プラズマを発生させるために印加されるソース電源の平均電力を、前記（ａ）及び（ｃ）段階のプラズマエッチング時よりも高い範囲に設定してなされることを特徴とする（１）〜（５）のいずれか一項に記載の選択的ポリマー蒸着を用いたプラズマエッチング方法。
【００３４】
（７）前記絶縁膜の下部には所定の導電層パターン及び前記導電層パターンを包むキャッピング部が形成されており、前記プラズマエッチング方法により前記絶縁膜をエッチングすることによって、前記キャッピング部を露出させた自己整合コンタクトホールが形成されることを特徴とする（１）〜（４）のいずれか一項に記載の選択的ポリマー蒸着を用いたプラズマエッチング方法。
【００３５】
（８）前記絶縁膜の下部には所定の第１導電層が形成されており、前記絶縁膜の所定深度には所定の第２導電層が形成されており、前記プラズマエッチング方法により前記絶縁膜をエッチングすることによって前記第１導電層及び第２導電層を各々露出させ、それぞれ深度が異なる第１及び第２コンタクトホールが同時に形成されることを特徴とする（１）〜（４）のいずれか一項に記載の選択的ポリマー蒸着を用いたプラズマエッチング方法。
【００３６】
（９）前記（ｂ）段階のポリマーの蒸着は、前記プラズマを発生させるために印加されるソース電源の平均電力を、前記（ａ）及び（ｃ）段階のプラズマエッチング時よりも低い範囲に設定してなされることを特徴とする（７）または（８）に記載の選択的ポリマー蒸着を用いたプラズマエッチング方法。
【００３７】
（１０）（ａ）基板の所定導電層上に絶縁膜を形成し、前記絶縁膜上に所定膜厚のフォトレジストパターンを形成する段階と、
（ｂ）プラズマを加速させるために前記基板に印加されるバイアス電源の平均電力を、１０００〜２０００Ｗに設定して、パーフルオロカーボンまたはハイドロフルオロカーボンのガスを用い、前記フォトレジストパターンをマスクとして前記絶縁膜をプラズマエッチングして前記絶縁膜にホールを形成する段階と、
（ｃ）前記バイアス電源の平均電力を、０〜９００Ｗに設定して、パーフルオロカーボンまたはハイドロフルオロカーボンのガスを用い、前記フォトレジストパターンの上部にポリマー層を選択的に形成する段階と、
（ｄ）前記バイアス電源の平均電力を１０００〜２０００Ｗに設定して、パーフルオロカーボンまたはハイドロフルオロカーボンのガスを用い、前記フォトレジストパターン及びポリマー層をマスクとして前記絶縁膜をプラズマエッチングする段階と
を含み、前記（ｂ）段階で形成された絶縁膜のホールの側壁上に前記（ｃ）段階で蒸着されたポリマーをエッチングするためのガスとしてのＮ２、ＣＯまたはＣＯ２ガスを、前記（ｄ）段階中にさらに供給することを特徴とする選択的ポリマー蒸着を用いたコンタクトホール形成方法。
【００３８】
（１１）前記コンタクトホール形成方法は、前記（ｃ）及び（ｄ）段階を少なくとも１回以上行うことによって、前記導電層が露出したコンタクトホールを形成することを特徴とする（１０）に記載の選択的ポリマー蒸着を用いたコンタクトホール形成方法。
【００３９】
（１２）前記（ｃ）段階のポリマー層の形成時に、前記基板の温度を、前記（ｂ）及び（ｄ）段階のプラズマエッチング時よりも低い範囲に設定して、前記フォトレジストパターンの上部に蒸着されるポリマー層の厚さと前記絶縁膜がエッチングされて形成されるコンタクトホールの底面に蒸着されるポリマー層の厚さとの差を大きくすることを特徴とする（１０）または（１１）に記載の選択的ポリマー蒸着を用いたコンタクトホール形成方法。
【００４０】
（１３）前記（ｃ）段階のポリマー層の形成時に、反応器の内部圧力を、前記（ｂ）及び（ｄ）段階のプラズマエッチング時よりも高い範囲に設定して、前記フォトレジストパターンの上部に蒸着されるポリマー層の厚さと前記絶縁膜がエッチングされて形成されるコンタクトホールの底面に蒸着されるポリマー層の厚さとの差を大きくすることを特徴とする（１０）〜（１２）のいずれか一項に記載の選択的ポリマー蒸着を用いたコンタクトホール形成方法。
【００４１】
（１４）前記（ｃ）段階のポリマー層の形成時に、前記プラズマを発生させるために印加されるソース電源の平均電力を、前記（ｂ）及び（ｄ）段階のプラズマエッチング時よりも高い範囲に設定して、前記フォトレジストパターンの上部に蒸着されるポリマー層の厚さと前記絶縁膜がエッチングされて形成されるコンタクトホールの底面に蒸着されるポリマー層の厚さとの差を大きくすることを特徴とする（１０）〜（１３）のいずれか一項に記載の選択的ポリマー蒸着を用いたコンタクトホール形成方法。
【００５３】
【発明の実施の形態】
本発明に係るプラズマエッチング方法は、エッチングマスクであるフォトレジストパターン上にのみ選択的にポリマーを蒸着することによってエッチングマスクを補強することを特徴とする。すなわち、フォトレジストパターンをマスクとして絶縁膜を所定時間プラズマエッチングした後に、プラズマエッチングによって薄くなったフォトレジストパターンの上部にのみ選択的にポリマーを蒸着してポリマー層を形成する。次に、前記フォトレジストパターン及びその上に選択的に形成されたポリマー層をマスクとして絶縁膜をプラズマエッチングすることによって、薄いフォトレジストパターンをマスクとして高い解像度の絶縁膜エッチングが可能である。
【００５４】
前記ポリマーの蒸着及びプラズマエッチングは少なくとも１回以上行うことによって、絶縁膜を所望の深度までエッチングできる。
【００５５】
前記ポリマーの蒸着は、具体的に、ソース電源によって発生されたプラズマを加速させるためのバイアス電源を印加しないか、印加してもプラズマエッチングよりはポリマーの蒸着が優勢な範囲の電力を印加することによってなされる。すると、ポリマーが、絶縁膜がエッチングされて形成されたホールの底面よりはホールの上段周辺のフォトレジストパターンの上部にのみ厚く形成されて、後続するプラズマエッチングプロセスでポリマー層がエッチングマスクとして機能することになる。
【００５６】
前記ポリマーの蒸着及びプラズマエッチングのためのエッチングガスとしては、ＣxＦy系またはＣaＨbＦc系のガスを用いる。また、プラズマが安定して発生可能に、かつ、ポリマーが基板上に安定してかつ均一に蒸着可能にするために不活性ガスをさらに用いても良い。
【００５７】
前記ポリマーの蒸着時に、フォトレジストパターンの上部に蒸着されるポリマー層の膜厚及び絶縁膜がエッチングされて形成されたホールの底面に蒸着されるポリマー層の厚さは、応用によって工程条件、例えば、基板の温度、反応器の内部圧力及びソース電源の平均電力などを増減させることによって適宜調節できる。
【００５８】
また、絶縁膜がエッチングされて形成されたホールの側壁に蒸着されたポリマーを除去するために、ポリマーがエッチングできるガス、例えば、Ｏ2、Ｎ2、ＣＯまたはＣＯ2をポリマー蒸着後にプラズマエッチング段階でさらに供給して、形成されたホールの底面の直径が減少することを防止できる。
【００５９】
また、前記プラズマエッチング方法は、高いアスペクト比のコンタクトホールを形成する上で適用できる。すなわち、本発明に係る選択的ポリマー蒸着を用いたコンタクトホール形成方法は、絶縁膜の所定領域を露出させるフォトレジストパターンをマスクとして絶縁膜をプラズマエッチングしてコンタクトホールを形成するにあたって、先ず、プラズマを加速させるために基板に印加されるバイアス電源の平均電力を、プラズマによるポリマーの蒸着よりはエッチングが優勢な高い範囲に設定して絶縁膜を所定深度までエッチングする。次に、バイアス電源の平均電力をプラズマによるエッチングよりはポリマーの蒸着が優勢な低い範囲に設定してフォトレジストパターンの上部に選択的にポリマー層を形成した後に、再度バイアス電源の平均電力を前記高い範囲に設定して絶縁膜をプラズマエッチングする。
【００６０】
ここで、前記フォトレジストパターンの上部に選択的にポリマー層を形成する段階及び後続するプラズマエッチング段階を少なくとも１回以上行うことによって、一層深いコンタクトホールを良好なプロファイルで形成できる。
【００６１】
特に、高いアスペクト比のコンタクトホールを形成するためには、前記ポリマーの蒸着時に形成されるポリマー層のフォトレジストパターンの上部での厚さは絶縁膜がエッチングされて形成されたホールの底面での厚さに比べて十分大きいように、すなわち、両者間の厚さの差が大きいように、工程条件、例えば、基板の温度、反応器の内部圧力、ソース電源の平均電力などを調節することが好ましい。
【００６２】
また、前記プラズマエッチング方法は、自己整合コンタクトホールを形成する上で適用できる。すなわち、本発明に係る選択的ポリマー蒸着を用いた自己整合コンタクトホール形成方法は、所定の導電層パターン及びこの導電層パターンを包むキャッピング部が形成された基板上に絶縁膜を形成し、この絶縁膜をプラズマエッチングして前記キャッピング部の一部を露出させながら自己整合されたコンタクトホールを形成することを特徴とする。先ず、フォトレジストパターンをマスクとして絶縁膜を一次プラズマエッチングしてキャッピング部の一部を露出させる。次に、フォトレジストパターン及び露出されたキャッピング部の上部に選択的にポリマーを蒸着してポリマー層を形成した後に、フォトレジストパターン、キャッピング部及びこれらの上部のポリマー層をマスクとして絶縁膜を二次プラズマエッチングすることにより、良好なプロファイルをもち、かつ前記導電層パターンを露出させない自己整合コンタクトホールを形成する。
【００６３】
ここで、前記一次プラズマエッチング時に、前述のプラズマエッチング方法及びコンタクトホール形成方法と同様に、ポリマー蒸着及びプラズマエッチングを少なくとも１回以上行うことができる。同様に、露出されたキャッピング部の上部及びフォトレジストパターンの上部にポリマー層を形成する段階及び二次プラズマエッチングする段階も少なくとも１回以上行うことによって一層深い自己整合コンタクトホールを形成することもできる。
【００６４】
ポリマー蒸着は、前述のプラズマエッチング方法及びコンタクトホール形成方法と同様に、基板に印加されるバイアス電源を低い範囲に設定することによって実施可能である。
【００６５】
また、ポリマー蒸着時にその他の工程条件、例えば、基板の温度、反応器の内部圧力、ソース電源の平均電力などは、前述のコンタクトホール形成方法でとは反対に、形成されるポリマー層のフォトレジストパターンの上部での厚さとコンタクトホールの底面での厚さとの差が小さくなるように調節することが、キャッピング部の上部に形成されるポリマー層の適宜な厚さを確保する上で好ましい。このような工程条件は深度が異なる複数のコンタクトホールを同時に形成するときにも有効である。
【００６６】
したがって、集積度が高い半導体装置で要求される高い解像度及び良好なプロファイルをもつ細長いコンタクトホールが容易に形成できる。
【００６７】
以下、添付した図面を参照し、本発明の選択的ポリマー蒸着を用いたプラズマエッチング方法及びこれを用いたコンタクトホール形成方法の実施形態について詳細に説明する。
【００６８】
先ず、本発明の選択的ポリマー蒸着を用いたプラズマエッチング方法を説明すれば、下記の通りである。
【００６９】
図４は、本発明のプラズマエッチングに用いられる通常のプラズマ反応器の概略図である。プラズマ反応器１０１には、その内部にエッチングの対象となるウェハＷが置かれるウェハ保持台１０５が具備される。このウェハ保持台１０５には、ウェハの温度を調節するためのヒーターまたは冷却手段（図示せず）が具備される。また、反応器１０１にはプラズマガスまたはエッチングガスを供給するためのガス供給管１０９と、ガスを排出し、かつ、内部圧力を調節するための排気管１１１及びポンプ１１３が具備される。反応器１０１の上部にはプラズマを発生させるためにＲＦ電力を供給するソース電源１０３が接続され、ウェハ保持台１０５にはウェハＷにバイアスＲＦ電力を供給するバイアス電源１０７が接続される。
【００７０】
図４のプラズマ反応器を用いてプラズマエッチングを行う場合、従来では、所定時間所定レベルのソース電源１０３及びバイアス電源１０７を印加し続けることによって、ソース電源によって発生したプラズマがバイアス電源によって加速しウェハＷ上の絶縁膜をエッチングする欠点があった。本発明のプラズマエッチング方法は、前述のような従来技術の問題点を解決するために、絶縁膜エッチング中にフォトレジストパターンの上部にのみ選択的にポリマーを蒸着し、フォトレジストパターンと蒸着されたポリマー層をエッチングマスクとして用いることによって良好なエッチングプロファイルが得られる。
【００７１】
すなわち、図５に示されたように、絶縁膜１２０、例えば、化学気相蒸着法によって形成されたシリコン酸化膜をフォトレジストパターン１３０を用いて所定深度までプラズマエッチングした後に、フォトレジストパターン１３０がエッチングされすぎてエッチングマスクとして機能しなくなる前に、フォトレジストパターン１３０の上部にのみ選択的にポリマーを蒸着してポリマー層１４０を形成し、次に、フォトレジストパターン１３０及びポリマー層１４０をエッチングマスクとして絶縁膜１２０を再度プラズマエッチングすることによって、所望の深度まで絶縁膜１２０をエッチングする。ここで、ポリマーの蒸着及びプラズマエッチングは少なくとも１回以上行うことによって、エッチング中に消耗されたポリマー層１４０を補充して絶縁膜１２０を一層深くエッチングすることもできる。
【００７２】
具体的に、ポリマー層１４０の形成は、バイアス電源１０７を印加しないか、印加しても加速されたプラズマが絶縁膜１２０をエッチングするよりはポリマーが蒸着される、すなわち、エッチングよりもポリマー蒸着が優勢な低い範囲に印加することによって実施可能である。すると、図５に示されたように、ポリマー層１４０がフォトレジストパターン１３０の上部にのみ選択的に形成される。このとき、絶縁膜１２０のエッチングによって形成されたホール１２２の側壁及び底面にもポリマーが蒸着されるが、その厚さＴs、Ｔbはフォトレジストパターン１３０の上部に蒸着された厚さＴtに比べて無視できる程度に薄い。これは、図６に示された実験結果から明らかである。
【００７３】
図６は、絶縁膜１２０がエッチングされて形成されたホール１２２のアスペクト比における、ポリマー層１４０のフォトレジストパターン１３０の上部での厚さＴt及びホール１２２の底面での厚さＴbを各々測定して示すグラフである。このとき、ソース電源の平均電力は２９００Ｗ、バイアス電源の平均電力は２００Ｗ（この実験で用いられたプラズマ反応器のプラズマエッチング時のバイアス電源の平均電力は１０００〜２０００Ｗ程度である）、基板の温度は０℃、反応器の内部圧力は４Ｐａ、用いられたガスはＣ4Ｆ8及びＡｒ、ガスの流量は各々３０ｓｃｃｍ及び８００ｓｃｃｍ、反応時間は４０秒の条件下で実験を行った。ここでｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｕｂｉｃ ｃｅｎｔｉｍｅｔｅｒ ｐｅｒ ｍｉｎｕｔｅ）とは、分当たりに流す標準状態の気体の体積を表す単位であり、当業界では汎用の単位である。
【００７４】
図６を参照すれば、ホール１２２のアスペクト比が大きいほど、すなわち、ホール１２２が深いほどホール１２２の底面に蒸着されたポリマー層の厚さＴbは急減されて、フォトレジストパターン１３０の上部に蒸着されたポリマー層１４０の厚さＴtに比べて無視できる程度に小さくなることが分かる。これから、フォトレジストパターン１３０の上部にのみ選択的にポリマーが蒸着されると言える。
【００７５】
一方、ポリマー層１４０のフォトレジストパターン１３０の上部及びホール１２２の底面での厚さＴt及びＴbの分布は各種の工程条件によって異なるが、これについて詳細に調べてみれば、下記の通りである。
【００７６】
先ず、図７は、基板の温度の変化による、形成されたポリマー層１４０のフォトレジストパターン１３０の上部での厚さＴt及びホール１２２の底面での厚さＴbを各々測定して示すグラフである。基板の温度は−２０℃〜６０℃の範囲内で変化させ、残りの条件及び使用ガスなどは図６で設定した状態下で実験を行った。
【００７７】
図７を参照すれば、基板の温度が高くなるほど前記厚さＴtは急減され、前記厚さＴbは次第に厚くなることがわかった。
【００７８】
図８は、反応器１０１の内部圧力を変化させて、形成されたポリマー層１４０のフォトレジストパターン１３０の上部での厚さＴt及びホール１２２の底面での厚さＴbを各々測定して示すグラフである。反応器の内部圧力は０〜５．３Ｐａの範囲内で変化させ、残りの条件及び使用ガスなどは図６で設定した状態下で実験を行った。
【００７９】
図８を参照すれば、反応器１０１の内部圧力が高くなるほど前記厚さＴtは厚くなり、前記厚さＴbは薄くなることがわかった。
【００８０】
図９は、ソース電源１０３の平均電力の変化によるポリマー層の厚さを測定して示すグラフである。前述の実験とは異なって、この実験では、いかなるパターンも形成されていない裸のシリコン基板上にポリマー層を形成した。ソース電源１０３の平均電力は１７００〜３３００Ｗの範囲内で変化させ、残りの条件及び使用ガスなどは図６で設定した状態下で実験を行った。
【００８１】
図９を参照すれば、ソース電源１０３の平均電力が高くなるほど形成されたポリマー層の厚さは厚くなることがわかった。
【００８２】
図１０は、図６〜図８での実験と同様に、ホール１２２が形成された絶縁膜１２０に対してソース電源１０３の平均電力を変化させながら、形成されたポリマー層１４０のフォトレジストパターン１３０の上部での厚さＴt及びホール１２２の底面での厚さＴbを各々測定してＴb／Ｔtの値を示すグラフである。工程条件及び使用ガスなどは図９で設定した状態下で実験を行った。
【００８３】
図１０を参照すれば、ソース電源１０３の平均電力が高くなるほどＴb／Ｔtの値は小さくなることと現れた。すなわち、ソース電源の平均電力が高くなるほど前記厚さＴtに比べて前記厚さＴbが相対的に小さくなり、厚さＴt、Ｔbの差は大きくなることが分かる。
【００８４】
図１１は、ソース電源１０３の平均電力を変化させながらエッチングマスク、すなわち、フォトレジストパターン１３０及びポリマー層１４０に対する絶縁膜１２０、すなわち、シリコン酸化膜のエッチング選択比を測定して示すグラフである。
【００８５】
図１１を参照すれば、ソース電源１０３の平均電力が高くなるほどエッチング選択比は急増される。通常のプラズマエッチングでの、シリコン酸化膜のフォトレジストに対するエッチング選択比が４：１程度であることを鑑みると、本発明によるエッチング方法は、薄くなったフォトレジストパターン１３０上にポリマー層１４０を選択的に形成することによって、エッチング選択比を所望のレベルまで引き上げ得ることが分かる。
【００８６】
図１２は、ソース電源１０３の平均電力を変化させながら、図３に示されたように浅いコンタクトホール３７によって露出される多結晶シリコンからなる導電層パターン３５に対するシリコン酸化膜３１のエッチング選択比及びそのエッチング率を測定して示すグラフである。
【００８７】
図１２を参照すれば、ソース電源１０３の平均電力が下がるほどシリコン酸化膜のエッチング率Ａは小さくなるが、多結晶シリコンのエッチング率（図示せず）はさらに急減するために、多結晶シリコンに対するシリコン酸化膜のエッチング選択比Ｂは大きくなる。これは、図３のように導電層パターン３５及び基板３０を露出させるまでの深度がそれぞれ異なるような、コンタクトホール３７及び３９を同時に形成するとき、ポリマー蒸着条件のうちソース電源１０３の平均電力を下げることが有利であることを意味する。
【００８８】
また、形成されたポリマー層１４０の厚さは、エッチングガスの種類を変化させることによっても変わる。下記表１は、エッチングガスの種類による、ポリマー層１４０のフォトレジストパターン１３０の上部での蒸着率を表わす。
【００８９】
【表１】

Figure 0003976481
【００９０】
このとき、残りの条件は下記の通りである。
ソース電源の平均電力：２９００Ｗ
バイアス電源の平均電力：２００Ｗ
基板の温度：０℃
反応器の内部圧力：４Ｐａ
ガスの流量：３０ｓｃｃｍ
不活性ガス（Ａｒ）の流量：８００ｓｃｃｍ
反応時間：４０秒
表１から明らかなように、炭素（Ｃ）の含量が増大するほど蒸着率が大きくなり、すなわち、ポリマー層１４０のフォトレジストパターン１３０の上部での厚さＴtは厚くなり、これによりホール１２２の底面での厚さＴbとの差も大きくなる。
【００９１】
以上述べたように、ポリマー層の形成に関する各種の変数に基づき、ポリマーの蒸着プロファイルを応用によって調節することができる。以下では、前記のような本発明のプラズマエッチング方法及び実験結果を用い、絶縁膜（シリコン酸化膜）をエッチングしてコンタクトホールを形成する実施形態について詳細に説明する。
【００９２】
＜実施形態１＞
実施形態１では、選択的ポリマー蒸着を用いたプラズマエッチング方法により深いコンタクトホール、すなわち、高いアスペクト比のコンタクトホールを形成する。
【００９３】
図１３〜図１５、図１７及び図１８は、この実施形態に従い高いアスペクト比のコンタクトホールを形成する過程を示す断面図である。
【００９４】
まず、図１３を参照すれば、下部の導電層２１０上に絶縁膜２２０、例えば、化学気相蒸着法によってシリコン酸化膜を１〜５μｍの厚さ、例えば、２μｍの厚さに形成する。ここで、導電層２１０は金属配線、ドーピングされた多結晶シリコン層、または半導体基板の活性領域でもよい。
【００９５】
次に、絶縁膜２２０の全面にフォトレジストを塗布する。解像度を極大化させるためにフォトレジストの厚さを約０．５〜１．２μｍ程度、例えば、０．７μｍに薄く形成する。その後、高い解像度を得るためにＡｒＦエキシマレーザー光源を用いて露光及び現像を行い、コンタクトホールを限定するフォトレジストパターン２３０を形成する。フォトレジストパターン２３０の開口部２３２の直径は約０．２〜０．５μｍ、例えば、０．３μｍに形成する。
【００９６】
フォトレジストパターン２３０が形成されたウェハＷはプラズマエッチングのために、図４のプラズマ反応器１０１内に導入される。ウェハＷが導入されたプラズマ反応器１０１にはエッチングガスを供給管１０９を介して注入し、ウェハＷが置かれたウェハ保持台１０５及びプラズマ反応器１０１には各々バイアス電源１０７及びソース電源１０３を印加することによって、プラズマエッチングを開始した。
【００９７】
エッチングガスとしては、ポリマーが形成できるＣxＦy系、またはＣaＨbＦc系ガス、例えば、ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ4Ｆ8、ＣＨ2Ｆ2、ＣＨ3Ｆ、Ｃ 4Ｆ6などのガスを用いる。また、プラズマ反応器１０１内には、プラズマが安定して発生可能であり、かつ、ポリマーが基板上に安定してかつ均一に蒸着可能にするため、Ｈｅ、Ａｒ、Ｘｅ、Ｉなどの不活性ガスがさらに供給できる。
【００９８】
プラズマを発生させるためのソース電源１０３及び発生されたプラズマを加速させるためのバイアス電源１０７は、プラズマエッチング装備によって異なるが、この実施形態で用いられたプラズマ装備では、各々２０００〜３０００Ｗ及び１０００〜１５００ＷのＲＦ電力を印加する。
【００９９】
ソース電源１０３及びバイアス電源１０７の平均電力を前記のように設定し、所定の時間（約１〜３分）の間にフォトレジストパターン２３０をエッチングマスクとして下部の絶縁膜２２０をプラズマエッチングすれば、図１４に示されたように、シリコン酸化膜からなる絶縁膜２２０は０．６μｍ〜２．０μｍの深度にエッチングされ、フォトレジストパターン２３０もエッチングされて約０．２〜０．３μｍ程度の厚さに減る。例えば、エッチングガスとしてＣ4Ｆ6ガスを用いた場合、３分間エッチングを行うと絶縁膜２２０は１．８μｍの深度にエッチングされ、上部のフォトレジストパターン２３０’は０．３μｍの厚さに減る。特に、図１４に示されたように、絶縁膜２２０がエッチングされて形成されたコンタクトホール２２２の上段周辺のフォトレジストパターン２３０’はさらに大幅に減少し、プラズマエッチングを行い続ける場合、図１Ｃのようにコンタクトホールのプロファイルが不良になる。
【０１００】
図１４に示されたような状態で、バイアス電源１０７を印加しないか、印加してもプラズマによるエッチングよりはポリマー蒸着が優勢な低い範囲の平均電力、例えば、０〜９００ＷのＲＦ電力を所定時間（約１５〜４０秒）の間に印加すれば、図１５に示されたように、実質的にフォトレジストパターン２３０’の上部にのみ選択的にポリマーが蒸着されてポリマー層２４０が形成される。すなわち、プラズマ反応器１０１内のＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ4Ｆ8、ＣＨ2Ｆ2、ＣＨ3Ｆ、Ｃ 4Ｆ6などのガスによって、フォトレジストパターン２３０’上に厚さが０．２〜０．５μｍのポリマー層２４０が形成される。
【０１０１】
このポリマー層２４０は、前述のように、ソース電源の平均電力、エッチングガスの種類、反応器の内部圧力、基板温度など各種の工程条件の変化によってその蒸着厚さ及びプロファイルが変わる。したがって、前述の実験結果を考慮に入れて工程条件を調節することにより、所望の蒸着厚さ及びプロファイルのポリマー層２４０が得られる。
【０１０２】
この実施形態では、ポリマー層２４０をフォトレジストパターン２３０’の上部に形成して薄くなったフォトレジストパターン２３０’を補強するエッチングマスクとして用いようとする場合である。したがって、コンタクトホール２２２の底面及び側壁に蒸着されるポリマー層の厚さＴb及びＴsはフォトレジストパターン２３０’の上部に蒸着されるポリマー層の厚さＴtに比べて小さいほど好ましい。この実施形態では、フォトレジストパターン２３０’の上部に蒸着されるポリマー層２４０は０．５〜１．２μｍの厚さに形成し、コンタクトホール２２２の底面に蒸着されるポリマー層は０．０５μｍ以下に形成する。前述の実験結果を考慮すれば、このようなポリマー層２４０の蒸着プロファイルは工程条件を次のように設定することが好ましい。
【０１０３】
図１６は、本発明のコンタクトホール形成方法で、各工程条件の経時的な設定を示した図である。すなわち、図１６を参照すれば、バイアス電源の平均電力はポリマー蒸着中に低い範囲に維持し、ソース電源の平均電力は高い範囲２５０に、基板の温度は低い範囲２６０に、反応器の内部圧力は高い範囲２７０に各々設定する。ここで、ポリマー蒸着中にバイアス電源の平均電力を低い範囲に維持することは必須になっているが、残りのソース電源の平均電力、基板温度、反応器の内部圧力は選択的に各々高い範囲、低い範囲、高い範囲に設定したりプラズマエッチング時と同レベルを維持することもできる。
【０１０４】
前記のようにポリマー層２４０を形成した後に、図１６に示されたように、ソース電源１０３及びバイアス電源１０７の平均電力、基板温度、反応器１０１の内部圧力を各々プラズマエッチング段階のレベルに戻し、所定の時間（約１〜２分）の間にプラズマエッチングを行う。すると、図１７に示されたように、薄くなったフォトレジストパターン２３０’と共にポリマー層２４０がエッチングマスクとして機能してコンタクトホール２２２のプロファイルを起こすことなく絶縁膜２２０がより深くエッチングできる。１〜２分間プラズマエッチングを行うと、絶縁膜２２０がエッチングされ続いて導電層２１０が露出され、またポリマー層２４０’もエッチングされて約０〜０．２μｍ程度の厚さに減る。
【０１０５】
ＣxＦy系またはＣaＨbＦc系ガス、例えば、Ｃ4Ｆ8ガスを用いてシリコン酸化膜をプラズマエッチングする場合、シリコン酸化膜に対するＣxＦy系またはＣaＨbＦc系ポリマー層のエッチング選択比は、４〜５：１程度である。シリコン酸化膜対フォトレジストのエッチング選択比が４：１程度であることに鑑みると、本発明に従い形成されたポリマー層２４０はエッチングマスクとして十分機能できることが分かる。
【０１０６】
その後、図１８に示されたように、図１７で残留するポリマー層２４０’及びフォトレジストパターン２３０’を除去することにより、細長いコンタクトホール、例えば、０．２〜０．５μｍの直径で６〜７：１のように高いアスペクト比をもつコンタクトホール２２２が完成する。
【０１０７】
一方、前記フォトレジストパターン２３０’上にポリマー層２４０を形成する段階及びそのポリマー層２４０及び下部のフォトレジストパターン２３０’をエッチングマスクとしてプラズマエッチングする段階は少なくとも１回以上行うことができる。すると、さらに高いアスペクト比を有するコンタクトホールが良好なプロファイルで形成可能となる。
【０１０８】
一方、前述のポリマー蒸着段階において、ポリマー層２４０は微量ではあるがエッチングされたホール２２２の側壁にも蒸着される（図１５のＴS参照）。この側壁に蒸着されたポリマーは後続するプラズマエッチングによっても容易に除去できず、エッチングが進んでいくに従いコンタクトホール２２２の底面の直径は次第に狭くなる。コンタクトホールの底面の直径が狭くなることはコンタクト抵抗を増大させる原因となり、ひどい場合はコンタクトホールが開口できなくなる。これを解決するために、この実施形態のプラズマエッチング段階で、ポリマーがエッチングできるガスをさらに供給することもできる。すなわち、ポリマー蒸着段階に続くプラズマエッチング段階で、前述のＣxＦy系またはＣaＨbＦc系エッチングガスに加えてポリマーがエッチングできるガス、例えば、Ｏ2、Ｎ2、ＣＯまたはＣＯ2を少量供給すれば、コンタクトホール２２２の側壁に蒸着されたポリマーが除去されて、コンタクトホール２２２の底面の直径が狭くなることが防止できる。このとき、ポリマーがエッチングできるガスを追加供給することによりコンタクトホール２２２の側壁だけでなく、フォトレジストパターン２３０’の上部に蒸着されるポリマー層２４０の厚さＴtも薄くなるが、ＴtはＴs及びＴbに比べてはるかに大きいので、ポリマー層２４０をエッチングマスクとして用いるのに大きく影響を与えることはない。
【０１０９】
図１９は、プラズマエッチング段階で酸素を追加供給した場合、その流量によるコンタクトホールの底面の直径の変化を測定して示すグラフである。
【０１１０】
図１９を参照すれば、酸素の流量を増大させることによってコンタクトホールの底面の直径の減少が顕著に抑えられることが分かる。
【０１１１】
図２０は、プラズマエッチング段階で酸素を追加供給する場合、ポリマー蒸着対プラズマエッチングの比、すなわち、ポリマー蒸着段階の持続時間対プラズマエッチング段階の持続時間の比の変化によるコンタクトホールの底面の直径の変化を測定して示すグラフである。
【０１１２】
図２０を参照すれば、ポリマー蒸着比を高めるほどコンタクトホールの底面の直径は減る傾向にあり、追加供給される酸素の流量が大きい場合Ｃにコンタクトホールの底面の直径の減少が抑えられることが分かる。
【０１１３】
＜実施形態２＞
実施形態２は、選択的ポリマー蒸着を用いたプラズマエッチング方法により自己整合コンタクトホールを形成するものである。
【０１１４】
図２１〜図２８は、この実施形態による自己整合コンタクトホール形成方法を示す断面図である。
【０１１５】
まず、図２１を参照すれば、第１導電型の半導体基板３１０、例えば、ｐ型半導体基板の所定領域に活性領域及び不活性領域を限定する素子分離膜（図示せず）を形成する。ここで、半導体基板３１０はＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板でありうる。前記活性領域上にゲート絶縁膜３０２、例えば、熱酸化膜を８〜２０ｎｍ程度の膜厚に形成する。
【０１１６】
図２２を参照すれば、ゲート絶縁膜３０２の全面に導電膜を０．２μｍ程度の厚さに形成し、その上に絶縁膜を０．１〜０．２μｍ程度に形成する。前記導電膜は、例えば、ドーピングされた多結晶シリコン膜から形成することが好ましく、前記絶縁膜は酸化阻止膜の役割だけでなく、反射防止膜の役割をする物質膜、例えば、シリコン窒化膜から形成することが好ましい。前記絶縁膜及び導電膜を連続的にパターニングしてゲート絶縁膜３０２上にゲート電極３０４及びキャッピング絶縁層３０６ａが順次蒸着されたゲートパターンを形成する。前記ゲートパターンを形成するためのフォト工程時にキャッピング絶縁層３０６ａは反射防止膜の役割をするので、良好なプロファイルをもつゲートパターンを形成することができる。次に、前記ゲートパターンが形成された半導体基板３１０上に低圧化学気相蒸着法によってシリコン窒化膜を０．１〜０．２μｍの厚さに形成し、このシリコン窒化膜を異方性エッチングすることによりキャッピングスペーサ３０６ｂを形成する。而して、キャッピング絶縁層３０６ａ及びキャッピングスペーサ３０６ｂで構成されるキャッピング部３０６を完成する。
【０１１７】
図２３を参照すれば、ゲート電極３０４を包むキャッピング部３０６が形成された半導体基板３１０上に絶縁膜３２０、例えば、化学気相蒸着法によるシリコン酸化膜を約１μｍの厚さに形成する。
【０１１８】
次に、図２４を参照すれば、絶縁膜３２０の全面にフォトレジストを塗布する。
【０１１９】
解像度を極大化させるためにフォトレジストの厚さを約０．５〜１．２μｍ程度、例えば、０．７μｍに薄く形成する。その後、高い解像度のためにＡｒＦエキシマレーザー光源を用いて露光及び現像を行い、コンタクトホールを限定するフォトレジストパターン３３０を形成する。フォトレジストパターン３３０の開口部３３２の直径は、例えば、約０．２〜０．５μｍに形成する。
【０１２０】
フォトレジストパターン３３０が形成されたウェハＷはプラズマエッチングのために、図４のプラズマ反応器１０１内に導入される。ウェハＷが導入されたプラズマ反応器１０１にはエッチングガスを供給管１０９を介して注入し、ウェハＷが置かれたウェハ保持台１０５及びプラズマ反応器１０１には各々バイアス電源１０７及びソース電源１０３を印加することによって、プラズマエッチングを行い始める。
【０１２１】
エッチングガスとしては、ポリマーが形成できるＣxＦy系またはＣaＨbＦc系ガス、例えば、ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ4Ｆ8、ＣＨ2Ｆ2、ＣＨ3Ｆ、Ｃ 4Ｆ6などのガスを用いる。また、プラズマ反応器１０１内には、プラズマが安定して発生可能に、かつ、ポリマーが基板上に安定してかつ均一に蒸着可能にするためのＨｅ、Ａｒ、Ｘｅ、Ｉなどの不活性ガスがさらに供給できる。
【０１２２】
プラズマを生成するためのソース電源１０３及び生成されたプラズマを加速させるためのバイアス電源１０７は、プラズマエッチング装備によって異なるが、この実施形態で用いたプラズマ装備では、各々２０００〜３０００Ｗ及び１０００〜１５００ＷのＲＦ電力を印加する。
【０１２３】
ソース電源１０３及びバイアス電源１０７の平均電力を前記のように設定し、所定時間（約１〜３分）中にフォトレジストパターン３３０をエッチングマスクとして下部の絶縁膜３２０をプラズマエッチングすれば、図２５に示されたようになる。例えば、プラズマガスとしてＣ4Ｆ8を用いてシリコン酸化膜からなる絶縁膜３２０をエッチングする場合、約９０秒間エッチングを行うと、絶縁膜３２０は０．８μｍにエッチングされ、上部のフォトレジストパターン３３０’は０．４〜０．６μｍの厚さに減る。このとき、絶縁膜３２０の下部のキャッピング絶縁層３０６ａ及びキャッピングスペーサ３０６ｂが約０．１〜０．２μｍ程度の深度に露出することになる。
【０１２４】
図２５に示されたような状態で、バイアス電源１０７を印加しないか、印加してもプラズマによるエッチングよりはポリマー蒸着が優勢な低い範囲の平均電力、例えば、０〜９００ＷのＲＦ電力を所定の時間（約１５〜４０秒）の間に印加すれば、図２６に示されたように、絶縁膜３２０がエッチングされて形成されたコンタクトホール３２２の内部及びフォトレジストパターン３３０’の上部にポリマーが蒸着されてポリマー層３４０が形成される。このとき、ポリマー層３４０のフォトレジストパターン３３０’の上部での厚さＴtは約０．２〜０．５μｍ程度に最も厚く、コンタクトホール３２２の底面での厚さＴbが約０．０５μｍ以下に最も薄く、露出されたキャッピング部３０６の上部での厚さＴcが約０．０５〜０．３μｍ程度に中間程度の厚さをもつ。
【０１２５】
このポリマー層３４０は、前述のように、ソース電源の平均電力、エッチングガスの種類、反応器の内部圧力、基板温度など各種の工程条件の変化によってその蒸着厚さ及びプロファイルが変わる。したがって、前述の実験結果を考慮に入れて工程条件を調節することによって、所望の蒸着厚さ及びプロファイルのポリマー層３４０が得られる。
【０１２６】
この実施形態では、ポリマー層３４０をフォトレジストパターン３３０’の上部に形成して薄くなったフォトレジストパターン３３０’を補強するエッチングマスクとして用いるだけでなく、ポリマー層３４０を露出されたキャッピング部３０６の上部にも形成してゲート電極３０４の露出を防止するエッチングマスクとしても用いようとする場合である。したがって、キャッピング３０６の上部に蒸着されるポリマー層がエッチングマスクとして機能できる程度の適切な厚さＴcを確保する必要がある。すなわち、ポリマー層３４０の蒸着条件は前述の実施形態１とは異なって、ポリマー層３４０のフォトレジストパターン３３０’の上部での厚さＴt及びコンタクトホール３２２の底面での厚さＴbとの差が小さくなるようにすることが、キャッピング部３０６の上部での厚さＴcを適切に確保する上で好ましい。こうすれば、コンタクトホール３２２の底面での厚さＴbも大きくなるが、Ｔt及びＴcに比べれば依然として小さいので、図２Ｂに示されたような不良を防止する上では十分有効である。前述の実験結果を考慮するとき、このようなポリマー層３４０の蒸着プロファイルは、工程条件を下記のように設定することが好ましい。
すなわち、図１６を参照すれば、バイアス電源の平均電力はポリマー蒸着中に低い範囲に維持し、ソース電源の平均電力は低い範囲２５２に、基板温度は高い範囲２６２に、反応器の内部圧力は低い範囲２７２に各々設定する。ここで、ポリマー蒸着中にバイアス電源の平均電力を低い範囲に維持することは必須となっているが、前述の実施形態１のように、残りのソース電源の平均電力、基板温度、反応器の内部圧力は選択的にまたは全てプラズマエッチング時と同レベルを維持することもできる。ソース電源の平均電力、基板温度、反応器の内部圧力を変化させなくても、ポリマー層３４０の自然な蒸着プロファイルは図２６に示されたような傾向を維持する。
【０１２７】
前記のようにポリマー層３４０を形成した後に、図１６に示されたように、ソース電源１０３及びバイアス電源１０７の平均電力、基板温度、反応器１０１の内部圧力を各々プラズマエッチング段階のレベルに戻し、所定時間（約１〜２分）プラズマエッチングを行う。すると、図２７に示されたように、薄くなったフォトレジストパターン３３０’と共にポリマー層３４０がエッチングマスクとして機能して、ゲート電極３０４が露出されることなく自己整合コンタクトホール３２２を良好なプロファイルで形成することができる。プラズマエッチングを１〜２分間行うと、絶縁膜３２０がエッチングされ、続いて半導体基板３１０が露出され、またポリマー層３４０’もエッチングされて約０〜０．２μｍ程度の厚さに減る。
【０１２８】
その後、図２８に示されたように、図２７で残留するポリマー層３４０’及びフォトレジストパターン３３０’を除去することによって、自己整合コンタクトホール３２２を完成する。
【０１２９】
また、前述の実施形態１のように、前記フォトレジストパターン３３０’及びキャッピング部３０６上にポリマー層３４０を形成する段階及びそのポリマー層３４０及びフォトレジストパターン３３０’をエッチングマスクとしてプラズマエッチングする段階は少なくとも１回以上行うことができる。すると、さらに高いアスペクト比の自己整合コンタクトホールが良好なプロファイルで形成可能となる。
【０１３０】
また、前述の実施形態１のように、コンタクトホール３２２の底面の直径が狭くなることを防止するために、プラズマエッチング中にコンタクトホール３２２の側壁に蒸着されたポリマーが除去できるガスをさらに供給することもできる。
【０１３１】
一方、この実施形態では、自己整合される導電層パターンとしてゲートパターンを例に取って説明したが、この実施形態の自己整合コンタクトホール形成方法はゲートパターンに代えてビットラインまたは金属配線などの場合にも適用可能である。
【０１３２】
また、この実施形態の自己整合コンタクトホール形成方法、すなわち、ポリマー層のフォトレジストパターン上部での厚さＴtとコンタクトホールの底面での厚さＴbとの差を小さくする条件下でポリマー蒸着を行うことによって自己整合コンタクトホールを形成する方法は、図３に示されたように深度が異なるコンタクトホール３７、３９を同時に形成する場合にも適用できる。すなわち、図３に示されたような構造で、浅いコンタクトホール３７の底面に蒸着されるポリマー層の厚さは深いコンタクトホール３９の底面に蒸着されるポリマー層よりも厚くなければならない。但し、この両コンタクトホール３７、３９の底面に蒸着されるポリマー層の厚さは独立的に調節できないので、全般的にフォトレジストパターンの上部での厚さＴtとコンタクトホールの底面での厚さＴbの差を縮める方向にポリマー蒸着条件を調節することによって、浅いコンタクトホール３７の底面に蒸着されるポリマー層を厚くできる。もちろん、図３の場合において、ポリマー蒸着中にバイアス電源のみを低い範囲に変化させ、ソース電源、基板温度、反応器の内部圧力などの他の条件はプラズマエッチング時と同レベルに維持しても、ポリマーの蒸着プロファイルは自然に深いコンタクトホール３９の底面よりは浅いコンタクトホール３７の底面でポリマーは厚く蒸着されて、図３に示されたような不良を防止できる。
【０１３３】
以上、上記実施形態を通じて本発明を詳細に説明したが、これは単なる例示的なものに過ぎず、本発明の技術分野において通常の知識を有した者なら、これより各種の変形例及び均等な実施形態が可能なのは知っている筈である。例えば、深度が大きいコンタクトホールを形成するために前述のポリマー蒸着段階及びプラズマエッチング段階を少なくとも１回以上行う場合に、これらの段階が繰り返されるに従い絶縁膜がエッチングされて形成されるコンタクトホールのアスペクト比は高くなるので、図６に示されたような実験結果を考慮すれば、繰り返し回数が増加するに従いポリマー蒸着段階の持続時間を次第に減らしても良い。
【０１３４】
併せて、前述の実施形態において各工程条件は、用いるプラズマエッチング装備によってその具体的な数値が異なりうり、場合によっては例示された範囲から外れる場合もある。
【０１３５】
【発明の効果】
以上述べたように、本発明に係る選択的ポリマー蒸着を用いたプラズマエッチング方法及びこれを用いたコンタクトホール形成方法は、薄いフォトレジストマスクを用いても、フォトレジストマスク上にのみ選択的にポリマーを蒸着してエッチングマスクを補強し、それにより高い解像度及び良好なプロファイルをもつ絶縁膜エッチング及びコンタクトホールを形成することができる。
【０１３６】
また、本発明のポリマー蒸着及びプラズマエッチングは少なくとも１回以上行うことによって、はじめに形成されたフォトレジストマスクの厚さに関係なく、アスペクト比が極めて大きいコンタクトホールを良好なプロファイルで形成することができる。
【０１３７】
また、本発明の自己整合コンタクトホール形成方法によれば、集積度が高い半導体装置で自己整合コンタクトホールをプラズマエッチングして形成するに当たって、フォトレジストマスクの上部及び下部の導電層パターンを包むキャッピング部の上部にのみ選択的にポリマーを蒸着してエッチングすることにより、良好なプロファイルのコンタクトホール形成が可能なのはもちろん、導電層パターンの露出を防止することができる。
【０１３８】
また、本発明のコンタクトホール形成方法によれば、深度がそれぞれ異なる複数のコンタクトホールを同時に形成しても、浅い方のコンタクトホールの底面の導電層がエッチングにより打ち抜かれるような欠点なしに良好なプロファイルのコンタクトホールを形成することができる。
【図面の簡単な説明】
【図１】従来の絶縁膜エッチングによって高いアスペクト比をもつコンタクトホールを形成する過程を示す断面図である。
【図２】従来の絶縁膜エッチングによって自己整合コンタクトホールを形成する過程を示す断面図である。
【図３】 従来の絶縁膜エッチングによって深度がそれぞれ異なるコンタクトホールを同時に形成する過程を示す断面図である。
【図４】 本発明のプラズマエッチングに用いられるプラズマ反応器の概略図である。
【図５】 本発明のプラズマエッチング方法を説明するための、エッチング工程中のホール断面を示す断面図である。
【図６】 本発明のプラズマエッチング方法でホールのアスペクト比の変化による、ポリマー層のフォトレジストパターンの上部での厚さ及びホールの底面での厚さの変化を示すグラフである。
【図７】 本発明のプラズマエッチング方法でホールの基板温度の変化による、ポリマー層のフォトレジストパターンの上部での厚さ及びホールの底面での厚さの変化を示すグラフである。
【図８】 本発明のプラズマエッチング方法でホールの反応器の内部圧力の変化による、ポリマー層のフォトレジストパターンの上部での厚さ及びホールの底面での厚さの変化を示すグラフである。
【図９】 本発明のプラズマエッチング方法でソース電源の平均電力の変化による、各々ポリマー層の厚さの変化を示すグラフである。
【図１０】 本発明のプラズマエッチング方法でソース電源の平均電力の変化による、ポリマー層のホール底面での厚さに対するフォトレジストパターンの上部での厚さの比の変化を示すグラフである。
【図１１】 本発明のプラズマエッチング方法でソース電源の平均電力の変化による、エッチングマスクに対するエッチング選択比及び多結晶シリコンに対するエッチング選択比の変化を示すグラフである。
【図１２】 本発明のプラズマエッチング方法でソース電源の平均電力の変化による、多結晶シリコンに対するエッチング選択比の変化を示すグラフである。
【図１３】 本発明の実施形態による高いアスペクト比のコンタクトホールを形成する過程を示す断面図である。
【図１４】 本発明の実施形態による、高いアスペクト比のコンタクトホールを形成する過程を示す断面図である。
【図１５】 本発明の実施形態による、高いアスペクト比のコンタクトホールを形成する過程を示す断面図である。
【図１６】 本発明のコンタクトホール形成方法で、各工程条件の経時的な設定を示したグラフである。
【図１７】 本発明の実施形態による、高いアスペクト比のコンタクトホールを形成する過程を示す断面図である。
【図１８】 本発明の実施形態による、高いアスペクト比のコンタクトホールを形成する過程を示す断面図である。
【図１９】 本発明の実施形態によるコンタクトホール形成方法で、プラズマエッチング時に酸素ガスを添加した時、その流量の変化によるコンタクトホールの底面の直径の変化を示すグラフである。
【図２０】 本発明の実施形態によるコンタクトホール形成方法で、ポリマー蒸着／プラズマエッチングの比率の変化によるコンタクトホールの底面の直径の変化を示すグラフである。
【図２１】 本発明の他の実施形態に従い自己整合コンタクトホールを形成する過程を示す断面図である。
【図２２】 本発明の他の実施形態に従い自己整合コンタクトホールを形成する過程を示す断面図である。
【図２３】 本発明の他の実施形態に従い自己整合コンタクトホールを形成する過程を示す断面図である。
【図２４】 本発明の他の実施形態に従い自己整合コンタクトホールを形成する過程を示す断面図である。
【図２５】 本発明の他の実施形態に従い自己整合コンタクトホールを形成する過程を示す断面図である。
【図２６】 本発明の他の実施形態に従い自己整合コンタクトホールを形成する過程を示す断面図である。
【図２７】 本発明の他の実施形態に従い自己整合コンタクトホールを形成する過程を示す断面図である。
【図２８】 本発明の他の実施形態に従い自己整合コンタクトホールを形成する過程を示す断面図である。
【符号の説明】
３１・・・シリコン酸化膜
３５・・・導電層パターン
３７、３９、１２２、２２２、３２２・・・ホール
１０１・・・プラズマ反応器
１０３・・・ソース電源
１０５・・・ウェハ保持台
１０７・・・バイアス電源
１０９・・・ガス供給管
１１１・・・排気管
１１３・・・ポンプ
１２０、２２０、３２０・・・絶縁膜
１３０、２３０、２３０’、３３０、３３０’・・・フォトレジストパターン
１４０、２４０、２４０’、３４０、３４０’・・・ポリマー層
２１０・・・導電層
２３２・・・開口部
２５２、２６０、２７２・・・低い範囲
２５０、２６２、２７０・・・高い範囲
３０２・・・ゲート絶縁膜
３０４・・・ゲート電極
３０６ａ・・・キャッピング絶縁層
３１０・・・半導体基板
Ｔb・・・ホールの底面に蒸着されたポリマーの厚さ
Ｔs・・・ホールの側面に蒸着されたポリマーの厚さ
Ｔt・・・フォトレジストパターンの上部に蒸着されたポリマーの厚さ
Ｗ・・・ウェハ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a plasma etching method using a photoresist pattern and a contact hole forming method using the same.
[0002]
[Prior art]
As the manufacturing process of a semiconductor device becomes more complicated and the degree of integration becomes higher, individual semiconductor elements formed on a substrate need to be formed in a finer pattern. Also in the photolithography process, development of a new photoresist suitable for forming such a fine pattern has become an essential issue.
[0003]
Generally, in the high integration of a semiconductor device, the width of a via hole formed to connect a conductive material layer formed with an interlayer insulating film interposed therebetween or a contact hole exposing a part of a substrate is increased. There is a need for further shrinkage. The width of such a via hole or contact hole is determined by the line width of the photoresist pattern.
[0004]
As the degree of integration of semiconductor devices increases, the contact holes or via holes are less likely to be patterned in a normal photolithography process. This is because, as the degree of integration of semiconductor elements increases, not only the size of the contact hole to be formed becomes smaller than the exposure limit resolution, but also a photoresist pattern having a desired profile can be formed during the photo process. It will be difficult.
[0005]
As one of the methods for forming a fine pattern, a method using an exposure beam having a short wavelength in order to improve the resolution when forming a photoresist pattern is known. For example, when manufacturing a 256 Mbit DRAM (Dynamic Random Access Memory) with a 0.25 μm design rule, a method using a KrF excimer laser with a 248 μm wavelength instead of the existing 365 μm wavelength i-line as an exposure light source has been proposed. .
[0006]
Furthermore, when manufacturing a 1 Gbit DRAM having a 0.2 μm design rule for which high-precision patterning technology is desired, it is necessary to use a light source having a wavelength shorter than that of the KrF excimer laser. For this purpose, an ArF excimer laser having a wavelength of 193 nm is used as a light source for exposure.
[0007]
However, a far ultraviolet ray, KrF or ArF excimer laser beam in an extremely short wavelength region for processing such an ultrafine pattern is absorbed in a large amount by the photoresist film at the time of exposure, so that the photoresist film is formed thick. In this case, it becomes difficult for light to reach the bottom of the photoresist film.
[0008]
Therefore, for example, when 300 nm short-wavelength ArF excimer laser light is used as an exposure light source for high-resolution patterning, when considering beam absorption, the photoresist film must be thinly formed to 0.3 μm or less.
[0009]
However, the photoresist pattern thus formed is inferior in etching resistance when etching the lower silicon oxide film, that is, the etching selectivity of the lower silicon oxide film with respect to the photoresist pattern is small. The role as a mask is limited, and as a result, the etching depth of the silicon oxide film is also limited.
[0010]
FIGS. 1A to 1C are cross-sectional views for explaining a defect phenomenon due to insufficient selectivity with respect to a photoresist pattern when a contact hole is formed by etching an insulating film by a conventional ArF photolithography process.
[0011]
Referring to FIG. 1A, a silicon oxide film 11 is formed as an interlayer insulating film on a semiconductor substrate. The photoresist pattern 13 is thinly formed in order to maximize the resolution when forming the fine contact hole. In this case, when the deep contact hole is formed, the film thickness of the photoresist pattern 13 used as an etching mask is insufficient to sufficiently etch the silicon oxide film 11 to a necessary depth.
[0012]
As shown in FIG. 1B, when the lower silicon oxide film 11 is etched under the normal anisotropic etching conditions of the silicon oxide film, the film thickness of the photoresist pattern 13 'is also reduced.
[0013]
Referring to FIG. 1C, when the etching is continued to obtain a desired contact hole depth in this state, the photoresist around the upper stage of the contact hole is consumed and no longer functions as an etching mask. As a result, the contact hole profile becomes poor.
[0014]
On the other hand, when forming a self-aligned contact hole, an interlayer insulating film etching process above the gate pattern is performed. At this time, the capping film made of a normal silicon nitride film surrounding the gate electrode functions as a mask for preventing the gate electrode from being exposed during the etching of the interlayer insulating film. When a deep contact hole is formed using an ArF photolithography process in order to realize high resolution, an extremely high etching selectivity is obtained between a silicon oxide film used as an interlayer insulating film and a silicon nitride film used as a capping film. Needed.
[0015]
However, since the etching selectivity is limited at present, a structural method such as increasing the thickness of the capping film or reducing the thickness of the gate electrode in order to prevent the exposure of the gate electrode when forming a deep contact hole. Must be used.
[0016]
2A and 2B are cross-sectional views for explaining a defect phenomenon due to an insufficient etching selection ratio of an interlayer insulating film to a capping film when a conventional self-aligned contact hole is formed.
[0017]
Referring to FIG. 2A, a gate insulating film 25 is formed on the semiconductor substrate 20. Next, a gate pattern is formed on the gate insulating film 25. This gate pattern is composed of a predetermined gate electrode G and a capping film 29 made of a silicon nitride film thereon. Next, a silicon nitride film is formed on the semiconductor substrate 20 on which the gate pattern is formed, and this is anisotropically etched to form a capping spacer 27. A silicon oxide film 21 is formed as an interlayer insulating film on the entire surface of the substrate including the capping film 29 and the capping spacer 27. A photoresist pattern 23 having a predetermined film thickness is formed on the silicon oxide film 21.
[0018]
Referring to FIG. 2B, the capping film 29 and the capping spacer 27 are partially formed due to the limit of the etching selectivity of the silicon oxide film to the silicon nitride film during the etching of the silicon oxide film 21 to form the self-aligned contact hole. The gate electrode G is exposed by etching. When the gate electrode G is exposed in this way, a defect occurs in the contact plug and the gate electrode G filled in the contact hole.
[0019]
On the other hand, a plurality of contact holes with different depths may be formed simultaneously during the manufacturing process of the semiconductor device. FIG. 3 is a cross-sectional view showing a case where the contact hole profile becomes defective in this case.
[0020]
Referring to FIG. 3, a silicon oxide film 31 is formed as an interlayer insulating film on a semiconductor substrate 30, and a conductive layer pattern 35 is formed at a predetermined height inside thereof. Next, after forming a photoresist pattern 33 that defines contact holes 37 and 39 exposing the conductive layer pattern 35 and the substrate 30, respectively, the silicon oxide film 31 is etched to expose the conductive layer pattern 35 and the substrate 30, respectively. Holes 37 and 39 are formed. As a result, as shown in the figure, the photoresist pattern 33 is etched together with the silicon oxide film 31 and the profiles of the contact holes 37 and 39 become defective. At the same time, the shallow contact hole 37 continues to form the deep contact hole 39. Due to the etching performed, the conductive layer pattern 35 may not function sufficiently as an etching stop film, and the conductive layer pattern 35 may be punched out. When the conductive layer pattern 35 is punched, problems such as an increase in contact resistance occur.
[0021]
[Problems to be solved by the invention]
An object of the present invention is to provide a plasma etching method capable of obtaining a high resolution and a good etching profile by enabling a thin photoresist pattern to be used as an etching mask.
[0022]
Another object of the present invention is to provide a contact hole forming method having a good profile using the plasma etching method.
[0023]
Still another object of the present invention is to provide a method for forming a self-aligned contact hole having a good profile using the plasma etching method.
[0024]
[Means for Solving the Problems]
That is, the object of the present invention is as follows.
[0025]
  (1) A plasma etching method for etching an insulating film on a substrate using plasma using a predetermined photoresist pattern as a mask,
(A)Using perfluorocarbon or hydrofluorocarbon gas,Using the photoresist pattern as a mask to plasma etch the insulating film for a predetermined time to form holes in the insulating film;
(B) An average power of a bias power source applied to the substrate to accelerate the plasma is set to a range lower than that during the plasma etching in the step (a)Using perfluorocarbon or hydrofluorocarbon gas,Selectively depositing a polymer on top of the photoresist pattern to form a polymer layer;
(C)Using perfluorocarbon or hydrofluorocarbon gas,Plasma-etching the insulating film using the photoresist pattern and the polymer layer as a mask; and
N as a gas for etching the polymer deposited in the step (b) on the sidewall of the hole of the insulating film formed in the step (a).2, CO or CO2A plasma etching method using selective polymer deposition, wherein gas is further supplied during the step (c).
[0026]
(2) The selective polymer deposition according to (1) is used, wherein the insulating film is etched to a desired depth by performing the steps (b) and (c) at least once. Plasma etching method.
[0027]
  (3) In the polymer deposition in the step (b), the average power of the bias power source applied to the substrate for accelerating the plasma is set in a range lower than that in the plasma etching in the step (c). It is characterized by being(1) or (2)A plasma etching method using the selective polymer deposition described in 1.
[0029]
  (4)Perfluorocarbon or hydrofluorocarbonThe gas further includes an inert gas,Any one of (1) to (3)A plasma etching method using the selective polymer deposition described in 1.
[0032]
  (5A predetermined conductive layer is formed under the insulating film, and a contact hole in which the conductive layer is exposed is formed by etching the insulating film by the plasma etching method. 1) to (4The plasma etching method using selective polymer vapor deposition as described in any one of 1).
[0033]
  (6) In the polymer deposition in the step (b), the average power of the source power applied to generate the plasma is set in a range higher than that in the plasma etching in the steps (a) and (c). (1) to () characterized by being made5The plasma etching method using selective polymer vapor deposition as described in any one of 1).
[0034]
  (7) A predetermined conductive layer pattern and a capping portion that wraps the conductive layer pattern are formed under the insulating film, and the insulating film is etched by the plasma etching method to expose the capping portion. Matching contact holes are formed (1) to (1)4The plasma etching method using selective polymer vapor deposition as described in any one of 1).
[0035]
  (8) A predetermined first conductive layer is formed under the insulating film, a predetermined second conductive layer is formed at a predetermined depth of the insulating film, and the insulating film is etched by the plasma etching method. (1) to (1), wherein the first conductive layer and the second conductive layer are respectively exposed to form first and second contact holes having different depths.4The plasma etching method using selective polymer vapor deposition as described in any one of 1).
[0036]
  (9) In the polymer deposition in the step (b), the average power of the source power applied to generate the plasma is set to a range lower than that in the plasma etching in the steps (a) and (c). It is characterized by being made (7) Or (8The plasma etching method using the selective polymer deposition described in the above.
[0037]
  (10) (A) forming an insulating film on a predetermined conductive layer of the substrate, and forming a photoresist pattern having a predetermined thickness on the insulating film;
(B) The average power of the bias power source applied to the substrate to accelerate the plasma is set to 1000 to 2000 W,Using perfluorocarbon or hydrofluorocarbon gas,Plasma etching the insulating film using the photoresist pattern as a mask to form holes in the insulating film;
(C) Set the average power of the bias power source to 0-900W, Using perfluorocarbon or hydrofluorocarbon gas,Selectively forming a polymer layer on top of the photoresist pattern;
(D) Set the average power of the bias power source to 1000-2000W, Using perfluorocarbon or hydrofluorocarbon gas,Plasma-etching the insulating film using the photoresist pattern and the polymer layer as a mask;
N as a gas for etching the polymer deposited in the step (c) on the sidewalls of the holes of the insulating film formed in the step (b).2, CO or CO2A contact hole forming method using selective polymer deposition, wherein a gas is further supplied during the step (d).
[0038]
  (11The contact hole forming method is characterized in that the contact hole where the conductive layer is exposed is formed by performing the steps (c) and (d) at least once.10The contact hole formation method using selective polymer vapor deposition as described in 1).
[0039]
  (12) During the formation of the polymer layer in the step (c), the temperature of the substrate is set to a lower range than that in the plasma etching in the steps (b) and (d), and is deposited on the photoresist pattern. The difference between the thickness of the polymer layer and the thickness of the polymer layer deposited on the bottom surface of the contact hole formed by etching the insulating film is increased (10) Or (11The contact hole formation method using selective polymer vapor deposition as described in 1).
[0040]
  (13) During the formation of the polymer layer in the step (c), the internal pressure of the reactor is set to a range higher than that in the plasma etching in the steps (b) and (d), and vapor deposition is performed on the photoresist pattern. The difference between the thickness of the polymer layer to be formed and the thickness of the polymer layer deposited on the bottom surface of the contact hole formed by etching the insulating film is increased (10) ~ (12The contact hole formation method using the selective polymer vapor deposition as described in any one of (1).
[0041]
  (14) When forming the polymer layer in the step (c), the average power of the source power applied to generate the plasma is set in a range higher than that in the plasma etching in the steps (b) and (d). The difference between the thickness of the polymer layer deposited on the photoresist pattern and the thickness of the polymer layer deposited on the bottom surface of the contact hole formed by etching the insulating film is increased. (10) ~ (13The contact hole formation method using the selective polymer vapor deposition as described in any one of (1).
[0053]
DETAILED DESCRIPTION OF THE INVENTION
The plasma etching method according to the present invention is characterized in that an etching mask is reinforced by selectively depositing a polymer only on a photoresist pattern which is an etching mask. That is, after the insulating film is plasma etched for a predetermined time using the photoresist pattern as a mask, a polymer is selectively deposited only on the photoresist pattern thinned by the plasma etching to form a polymer layer. Next, by etching the insulating film using the photoresist pattern and the polymer layer selectively formed thereon as a mask, high-resolution insulating film etching can be performed using the thin photoresist pattern as a mask.
[0054]
By performing the polymer deposition and the plasma etching at least once, the insulating film can be etched to a desired depth.
[0055]
For the polymer deposition, specifically, a bias power source for accelerating the plasma generated by the source power source is not applied, or even if it is applied, a power in a range where the polymer deposition is dominant over the plasma etching is applied. Made by. Then, the polymer is formed thicker only on the upper part of the photoresist pattern around the upper stage of the hole than the bottom of the hole formed by etching the insulating film, and the polymer layer functions as an etching mask in the subsequent plasma etching process. It will be.
[0056]
An etching gas for polymer deposition and plasma etching is C.xFySystem or CaHbFcSystem gas is used. Further, an inert gas may be further used so that the plasma can be stably generated and the polymer can be deposited on the substrate stably and uniformly.
[0057]
During the deposition of the polymer, the thickness of the polymer layer deposited on the photoresist pattern and the thickness of the polymer layer deposited on the bottom surface of the hole formed by etching the insulating film may depend on process conditions, for example, The temperature of the substrate, the internal pressure of the reactor, and the average power of the source power source can be adjusted as appropriate.
[0058]
Further, in order to remove the polymer deposited on the sidewall of the hole formed by etching the insulating film, a gas that can etch the polymer, for example, O2, N2, CO or CO2Can be further supplied in the plasma etching step after polymer deposition to prevent the diameter of the bottom surface of the formed hole from decreasing.
[0059]
The plasma etching method can be applied to form a contact hole with a high aspect ratio. That is, in the contact hole forming method using selective polymer deposition according to the present invention, when forming a contact hole by plasma etching the insulating film using a photoresist pattern that exposes a predetermined region of the insulating film as a mask, In order to accelerate the etching, the average power of the bias power source applied to the substrate is set to a range in which etching is superior to the deposition of polymer by plasma, and the insulating film is etched to a predetermined depth. Next, after setting the average power of the bias power source in a range where the deposition of the polymer is lower than that of etching by plasma and selectively forming a polymer layer on the upper part of the photoresist pattern, the average power of the bias power source is set again. The insulating film is plasma-etched at a high range.
[0060]
Here, a deeper contact hole can be formed with a good profile by performing a polymer layer selectively on the photoresist pattern and a subsequent plasma etching step at least once.
[0061]
In particular, in order to form a contact hole with a high aspect ratio, the thickness of the polymer layer formed at the time of vapor deposition of the polymer at the top of the photoresist pattern is the bottom of the hole formed by etching the insulating film. Process conditions such as substrate temperature, reactor internal pressure, source power average power, etc. can be adjusted so that it is sufficiently large compared to the thickness, that is, the difference in thickness between the two is large. preferable.
[0062]
The plasma etching method can be applied to form a self-aligned contact hole. That is, in the self-aligned contact hole forming method using selective polymer deposition according to the present invention, an insulating film is formed on a substrate on which a predetermined conductive layer pattern and a capping portion surrounding the conductive layer pattern are formed. The film is plasma etched to form a self-aligned contact hole while exposing a part of the capping portion. First, the insulating film is subjected to primary plasma etching using the photoresist pattern as a mask to expose a part of the capping portion. Next, after selectively depositing a polymer on the photoresist pattern and the exposed capping portion to form a polymer layer, an insulating film is formed by using the photoresist pattern, the capping portion and the polymer layer on the upper portion as a mask. Subsequent plasma etching forms a self-aligned contact hole having a good profile and not exposing the conductive layer pattern.
[0063]
Here, at the time of the primary plasma etching, the polymer deposition and the plasma etching can be performed at least once as in the plasma etching method and the contact hole forming method described above. Similarly, a deeper self-aligned contact hole can be formed by performing a step of forming a polymer layer and a step of performing secondary plasma etching at least once on the exposed capping portion and the photoresist pattern. .
[0064]
The polymer vapor deposition can be performed by setting the bias power source applied to the substrate in a low range as in the plasma etching method and the contact hole forming method described above.
[0065]
In addition, other process conditions during polymer deposition, such as the substrate temperature, the reactor internal pressure, and the average power of the source power supply, are opposite to those in the contact hole formation method described above, and the polymer layer photoresist is formed. It is preferable to adjust the thickness so that the difference between the thickness at the top of the pattern and the thickness at the bottom of the contact hole is small in order to secure an appropriate thickness of the polymer layer formed on the top of the capping portion. Such process conditions are also effective when a plurality of contact holes having different depths are formed simultaneously.
[0066]
Therefore, a long and narrow contact hole having a high resolution and a good profile required for a highly integrated semiconductor device can be easily formed.
[0067]
Hereinafter, embodiments of a plasma etching method using selective polymer deposition and a contact hole forming method using the same according to the present invention will be described in detail with reference to the accompanying drawings.
[0068]
First, a plasma etching method using selective polymer deposition according to the present invention will be described as follows.
[0069]
FIG. 4 is a schematic view of a normal plasma reactor used in the plasma etching of the present invention. The plasma reactor 101 includes a wafer holder 105 on which a wafer W to be etched is placed. The wafer holder 105 is provided with a heater or a cooling means (not shown) for adjusting the temperature of the wafer. Further, the reactor 101 is provided with a gas supply pipe 109 for supplying plasma gas or etching gas, an exhaust pipe 111 and a pump 113 for discharging gas and adjusting internal pressure. A source power source 103 that supplies RF power to generate plasma is connected to the upper portion of the reactor 101, and a bias power source 107 that supplies bias RF power to the wafer W is connected to the wafer holder 105.
[0070]
When plasma etching is performed using the plasma reactor of FIG. 4, conventionally, by continuously applying the source power source 103 and the bias power source 107 at a predetermined level for a predetermined time, the plasma generated by the source power source is accelerated by the bias power source and the wafer. There was a drawback of etching the insulating film on W. In the plasma etching method of the present invention, in order to solve the problems of the prior art as described above, a polymer is selectively deposited only on the photoresist pattern during the insulating film etching, and deposited with the photoresist pattern. A good etching profile is obtained by using the polymer layer as an etching mask.
[0071]
That is, as shown in FIG. 5, after the insulating film 120, for example, a silicon oxide film formed by chemical vapor deposition is plasma etched to a predetermined depth using the photoresist pattern 130, the photoresist pattern 130 is formed. Prior to being etched too much to function as an etch mask, a polymer is selectively deposited only on top of the photoresist pattern 130 to form the polymer layer 140, and then the photoresist pattern 130 and the polymer layer 140 are etched into the etch mask. As a result, the insulating film 120 is etched to a desired depth by plasma etching the insulating film 120 again. Here, the insulating film 120 can be etched deeper by performing polymer deposition and plasma etching at least once to supplement the polymer layer 140 consumed during the etching.
[0072]
Specifically, the polymer layer 140 may be formed by applying a polymer rather than applying the bias power source 107 or by applying accelerated plasma to etch the insulating film 120, that is, polymer deposition is performed rather than etching. This can be done by applying to the dominant low range. Then, as shown in FIG. 5, the polymer layer 140 is selectively formed only on the photoresist pattern 130. At this time, the polymer is also deposited on the side wall and the bottom surface of the hole 122 formed by etching the insulating film 120.s, TbIs the thickness T deposited on top of the photoresist pattern 130.tIt is so thin that it can be ignored. This is clear from the experimental results shown in FIG.
[0073]
FIG. 6 shows the thickness T of the polymer layer 140 at the top of the photoresist pattern 130 in the aspect ratio of the hole 122 formed by etching the insulating film 120.tAnd the thickness T at the bottom of the hole 122bIt is a graph which measures and shows each. At this time, the average power of the source power source is 2900 W, the average power of the bias power source is 200 W (the average power of the bias power source during plasma etching of the plasma reactor used in this experiment is about 1000 to 2000 W), and the temperature of the substrate Is 0 ° C., the internal pressure of the reactor is 4 Pa, and the gas used is CFourF8The experiment was conducted under the conditions of Ar and gas flow rates of 30 sccm and 800 sccm, respectively, and a reaction time of 40 seconds. Here, sccm (standard cubic centimeter per minute) is a unit representing the volume of gas in a standard state flowing per minute, and is a general-purpose unit in the industry.
[0074]
Referring to FIG. 6, the larger the aspect ratio of the hole 122, that is, the deeper the hole 122, the thickness T of the polymer layer deposited on the bottom surface of the hole 122.bIs sharply reduced and the thickness T of the polymer layer 140 deposited on top of the photoresist pattern 130 is reduced.tIt can be seen that it is negligibly small compared to. From this, it can be said that the polymer is selectively deposited only on the photoresist pattern 130.
[0075]
On the other hand, the thickness T at the top of the photoresist pattern 130 of the polymer layer 140 and the bottom of the hole 122.tAnd TbThe distribution varies depending on various process conditions. The details are as follows.
[0076]
First, FIG. 7 shows the thickness T of the formed polymer layer 140 on the top of the photoresist pattern 130 due to the temperature change of the substrate.tAnd the thickness T at the bottom of the hole 122bIt is a graph which measures and shows each. The temperature of the substrate was changed within the range of −20 ° C. to 60 ° C., and the remaining conditions, the gas used, etc. were tested under the conditions set in FIG.
[0077]
Referring to FIG. 7, the thickness T increases as the substrate temperature increases.tIs drastically reduced and the thickness TbWas found to gradually thicken.
[0078]
FIG. 8 shows the thickness T of the formed polymer layer 140 on the top of the photoresist pattern 130 by changing the internal pressure of the reactor 101.tAnd the thickness T at the bottom of the hole 122bIt is a graph which measures and shows each. The internal pressure of the reactor was changed within the range of 0 to 5.3 Pa, and the remaining conditions, the gas used, etc. were tested under the conditions set in FIG.
[0079]
Referring to FIG. 8, the thickness T increases as the internal pressure of the reactor 101 increases.tBecomes thicker and the thickness TbTurned out to be thin.
[0080]
FIG. 9 is a graph showing the measurement of the thickness of the polymer layer according to the change in the average power of the source power source 103. Unlike the previous experiment, in this experiment a polymer layer was formed on a bare silicon substrate on which no pattern was formed. The average power of the source power source 103 was changed within the range of 1700 to 3300 W, and the remaining conditions, the gas used, etc. were tested under the conditions set in FIG.
[0081]
Referring to FIG. 9, it was found that the thickness of the formed polymer layer increases as the average power of the source power source 103 increases.
[0082]
FIG. 10 shows a photoresist pattern 130 of the polymer layer 140 formed while changing the average power of the source power source 103 with respect to the insulating film 120 in which the holes 122 are formed, as in the experiments in FIGS. Thickness T at the top oftAnd the thickness T at the bottom of the hole 122bMeasure each Tb/ TtIt is a graph which shows the value of. Experiments were performed under the conditions set in FIG.
[0083]
Referring to FIG. 10, the higher the average power of the source power source 103, the higher the Tb/ TtThe value of appeared to be smaller. That is, the thickness T increases as the average power of the source power source increases.tCompared to the thickness TbBecomes relatively small and the thickness Tt, TbIt can be seen that the difference between is large.
[0084]
FIG. 11 is a graph showing the etching selectivity of the insulating film 120, that is, the silicon oxide film with respect to the etching mask, that is, the photoresist pattern 130 and the polymer layer 140, while changing the average power of the source power source 103.
[0085]
Referring to FIG. 11, the etching selectivity increases rapidly as the average power of the source power source 103 increases. Considering that the etching selectivity of the silicon oxide film to the photoresist in the normal plasma etching is about 4: 1, the etching method according to the present invention selects the polymer layer 140 on the thin photoresist pattern 130. It can be seen that the etching selectivity can be raised to a desired level by forming it selectively.
[0086]
FIG. 12 shows the etching selectivity ratio of the silicon oxide film 31 to the conductive layer pattern 35 made of polycrystalline silicon exposed by the shallow contact hole 37 as shown in FIG. 3 while changing the average power of the source power source 103. It is a graph which measures and shows the etching rate.
[0087]
Referring to FIG. 12, the etching rate A of the silicon oxide film decreases as the average power of the source power supply 103 decreases. However, the etching rate of polycrystalline silicon (not shown) further decreases rapidly. The etching selectivity B of the silicon oxide film is increased. This is because when the contact holes 37 and 39 having different depths until the conductive layer pattern 35 and the substrate 30 are exposed as shown in FIG. It means that lowering is advantageous.
[0088]
In addition, the thickness of the formed polymer layer 140 is changed by changing the type of etching gas. Table 1 below shows the deposition rate on the top of the photoresist pattern 130 of the polymer layer 140 according to the type of etching gas.
[0089]
[Table 1]
Figure 0003976481
[0090]
At this time, the remaining conditions are as follows.
Source power average power: 2900W
Average power of bias power supply: 200W
Substrate temperature: 0 ° C
Internal pressure of reactor: 4Pa
Gas flow rate: 30sccm
Flow rate of inert gas (Ar): 800 sccm
Reaction time: 40 seconds
As is apparent from Table 1, the deposition rate increases as the carbon (C) content increases, that is, the thickness T of the polymer layer 140 at the top of the photoresist pattern 130 increases.tBecomes thicker, so that the thickness T at the bottom surface of the hole 122 is increased.bThe difference between and will also increase.
[0091]
As described above, the polymer deposition profile can be adjusted according to the application based on various variables relating to the formation of the polymer layer. Hereinafter, an embodiment in which a contact hole is formed by etching an insulating film (silicon oxide film) will be described in detail using the plasma etching method and experimental results of the present invention as described above.
[0092]
<Embodiment 1>
In Embodiment 1, a deep contact hole, that is, a contact hole with a high aspect ratio is formed by a plasma etching method using selective polymer deposition.
[0093]
13 to 15, 17, and 18 are cross-sectional views showing a process of forming a high aspect ratio contact hole according to this embodiment.
[0094]
First, referring to FIG. 13, an insulating film 220, for example, a silicon oxide film having a thickness of 1 to 5 μm, for example, 2 μm, is formed on the lower conductive layer 210 by chemical vapor deposition. Here, the conductive layer 210 may be a metal wiring, a doped polycrystalline silicon layer, or an active region of a semiconductor substrate.
[0095]
Next, a photoresist is applied to the entire surface of the insulating film 220. In order to maximize the resolution, the photoresist is thinly formed to a thickness of about 0.5 to 1.2 μm, for example, 0.7 μm. Thereafter, in order to obtain a high resolution, exposure and development are performed using an ArF excimer laser light source to form a photoresist pattern 230 that limits the contact hole. The diameter of the opening 232 of the photoresist pattern 230 is about 0.2 to 0.5 μm, for example, 0.3 μm.
[0096]
The wafer W on which the photoresist pattern 230 is formed is introduced into the plasma reactor 101 of FIG. 4 for plasma etching. Etching gas is injected into the plasma reactor 101 into which the wafer W has been introduced through the supply pipe 109, and a bias power source 107 and a source power source 103 are respectively supplied to the wafer holder 105 and the plasma reactor 101 on which the wafer W is placed. By applying, plasma etching was started.
[0097]
  As an etching gas, C capable of forming a polymer is used.xFySystem, or CaHbFcSystem gas, for example, CFFour, CHFThree, C2F6, CFourF8, CH2F2, CHThreeF, C FourF6Use a gas such as In addition, in the plasma reactor 101, plasma can be stably generated, and in order to stably and uniformly deposit the polymer on the substrate, inert substances such as He, Ar, Xe, and I are used. Gas can be further supplied.
[0098]
The source power source 103 for generating plasma and the bias power source 107 for accelerating the generated plasma differ depending on the plasma etching equipment, but in the plasma equipment used in this embodiment, 2000 to 3000 W and 1000 to 1500 W, respectively. RF power is applied.
[0099]
If the average power of the source power source 103 and the bias power source 107 is set as described above, and the lower insulating film 220 is plasma etched using the photoresist pattern 230 as an etching mask during a predetermined time (about 1 to 3 minutes), As shown in FIG. 14, the insulating film 220 made of a silicon oxide film is etched to a depth of 0.6 μm to 2.0 μm, and the photoresist pattern 230 is also etched to a thickness of about 0.2 to 0.3 μm. It will be reduced. For example, C as an etching gasFourF6In the case of using gas, if the etching is performed for 3 minutes, the insulating film 220 is etched to a depth of 1.8 μm, and the upper photoresist pattern 230 ′ is reduced to a thickness of 0.3 μm. In particular, as shown in FIG. 14, the photoresist pattern 230 ′ around the upper stage of the contact hole 222 formed by etching the insulating film 220 is further greatly reduced. As a result, the contact hole profile becomes poor.
[0100]
  In the state shown in FIG. 14, the bias power supply 107 is not applied, or even if it is applied, an average power in a range where polymer deposition is dominant over etching by plasma, for example, RF power of 0 to 900 W is applied for a predetermined time. (Approx. 15 to 40 seconds), as shown in FIG. 15, a polymer layer 240 is formed by selectively depositing a polymer substantially only on the photoresist pattern 230 ′. . That is, CF in the plasma reactor 101Four, CHFThree, C2F6, CFourF8, CH2F2, CHThreeF, C FourF6A polymer layer 240 having a thickness of 0.2 to 0.5 μm is formed on the photoresist pattern 230 ′ by using a gas such as.
[0101]
As described above, the deposition thickness and profile of the polymer layer 240 vary depending on various process conditions such as the average power of the source power supply, the type of etching gas, the internal pressure of the reactor, and the substrate temperature. Therefore, the polymer layer 240 having a desired deposition thickness and profile can be obtained by adjusting the process conditions in consideration of the experimental results described above.
[0102]
In this embodiment, the polymer layer 240 is formed on the top of the photoresist pattern 230 ′ and used as an etching mask for reinforcing the thinned photoresist pattern 230 ′. Therefore, the thickness T of the polymer layer deposited on the bottom and side walls of the contact hole 222bAnd TsIs the thickness T of the polymer layer deposited on top of the photoresist pattern 230 '.tThe smaller the value, the better. In this embodiment, the polymer layer 240 deposited on the photoresist pattern 230 ′ is formed to a thickness of 0.5 to 1.2 μm, and the polymer layer deposited on the bottom surface of the contact hole 222 is 0.05 μm or less. To form. Considering the above experimental results, it is preferable to set the process conditions for the deposition profile of the polymer layer 240 as follows.
[0103]
FIG. 16 is a diagram showing the setting of each process condition over time in the contact hole forming method of the present invention. That is, referring to FIG. 16, the average power of the bias power source is maintained in a low range during polymer deposition, the average power of the source power source is in the high range 250, the substrate temperature is in the low range 260, and the internal pressure of the reactor Are set to a high range 270, respectively. Here, it is essential to maintain the average power of the bias power supply in a low range during polymer deposition, but the average power of the remaining source power supply, the substrate temperature, and the internal pressure of the reactor are each selectively in a high range. Also, it can be set to a low range or a high range, or the same level as during plasma etching can be maintained.
[0104]
After the polymer layer 240 is formed as described above, as shown in FIG. 16, the average power of the source power source 103 and the bias power source 107, the substrate temperature, and the internal pressure of the reactor 101 are returned to the plasma etching stage levels. The plasma etching is performed for a predetermined time (about 1 to 2 minutes). Then, as shown in FIG. 17, the insulating layer 220 can be etched deeper without causing the profile of the contact hole 222 by causing the polymer layer 240 to function as an etching mask together with the thinned photoresist pattern 230 ′. When plasma etching is performed for 1 to 2 minutes, the insulating film 220 is etched, the conductive layer 210 is exposed, and the polymer layer 240 ′ is also etched to reduce the thickness to about 0 to 0.2 μm.
[0105]
CxFySystem or CaHbFcSystem gas, for example CFourF8When plasma etching a silicon oxide film using a gas, C is applied to the silicon oxide film.xFySystem or CaHbFcThe etching selectivity of the system polymer layer is about 4 to 5: 1. In view of the etching selectivity ratio of silicon oxide film to photoresist being about 4: 1, it can be seen that the polymer layer 240 formed according to the present invention can sufficiently function as an etching mask.
[0106]
Thereafter, as shown in FIG. 18, the polymer layer 240 ′ and the photoresist pattern 230 ′ remaining in FIG. 17 are removed to form an elongated contact hole, for example, 6 to 6 in diameter of 0.2 to 0.5 μm. A contact hole 222 having a high aspect ratio such as 7: 1 is completed.
[0107]
Meanwhile, the step of forming the polymer layer 240 on the photoresist pattern 230 'and the step of performing plasma etching using the polymer layer 240 and the underlying photoresist pattern 230' as an etching mask may be performed at least once. Then, a contact hole having a higher aspect ratio can be formed with a good profile.
[0108]
On the other hand, in the above-described polymer deposition step, the polymer layer 240 is also deposited on the sidewalls of the etched holes 222 even though a small amount is present (T in FIG. 15).Sreference). The polymer deposited on the sidewall cannot be easily removed by the subsequent plasma etching, and the diameter of the bottom surface of the contact hole 222 becomes gradually smaller as the etching progresses. A narrow diameter of the bottom surface of the contact hole causes an increase in contact resistance, and in a severe case, the contact hole cannot be opened. In order to solve this, it is possible to further supply a gas capable of etching the polymer in the plasma etching step of this embodiment. That is, in the plasma etching stage following the polymer deposition stage, the above-mentioned CxFySystem or CaHbFcGas capable of etching the polymer in addition to the system etching gas, for example, O2, N2, CO or CO2If a small amount is supplied, the polymer deposited on the side wall of the contact hole 222 is removed, and the diameter of the bottom surface of the contact hole 222 can be prevented from becoming narrow. At this time, the thickness T of the polymer layer 240 deposited on the photoresist pattern 230 ′ as well as the sidewalls of the contact hole 222 by additionally supplying a gas capable of etching the polymer.tIs also thinner, but TtIs TsAnd TbTherefore, the use of the polymer layer 240 as an etching mask is not greatly affected.
[0109]
FIG. 19 is a graph showing the change in the diameter of the bottom surface of the contact hole according to the flow rate when oxygen is additionally supplied in the plasma etching stage.
[0110]
Referring to FIG. 19, it can be seen that the decrease in the diameter of the bottom surface of the contact hole can be remarkably suppressed by increasing the flow rate of oxygen.
[0111]
FIG. 20 shows the diameter of the bottom surface of the contact hole due to the change in the ratio of polymer deposition to plasma etching, that is, the ratio of the duration of the polymer deposition stage to the duration of the plasma etching stage when oxygen is additionally supplied in the plasma etching stage. It is a graph which measures and shows a change.
[0112]
Referring to FIG. 20, as the polymer deposition ratio increases, the diameter of the bottom surface of the contact hole tends to decrease. When the flow rate of additionally supplied oxygen is large, the decrease in the diameter of the bottom surface of the contact hole can be suppressed in C. I understand.
[0113]
<Embodiment 2>
In Embodiment 2, a self-aligned contact hole is formed by a plasma etching method using selective polymer deposition.
[0114]
21 to 28 are cross-sectional views illustrating a method for forming a self-aligned contact hole according to this embodiment.
[0115]
First, referring to FIG. 21, an element isolation film (not shown) for limiting an active region and an inactive region is formed in a predetermined region of a first conductivity type semiconductor substrate 310, for example, a p-type semiconductor substrate. Here, the semiconductor substrate 310 may be an SOI (Silicon on Insulator) substrate. A gate insulating film 302, for example, a thermal oxide film is formed on the active region to a thickness of about 8 to 20 nm.
[0116]
Referring to FIG. 22, a conductive film is formed to a thickness of about 0.2 μm on the entire surface of the gate insulating film 302, and an insulating film is formed to a thickness of about 0.1 to 0.2 μm thereon. The conductive film is preferably formed of, for example, a doped polycrystalline silicon film, and the insulating film is not only a function of an anti-oxidation film but also a material film that functions as an antireflection film, such as a silicon nitride film. It is preferable to form. The insulating layer and the conductive layer are continuously patterned to form a gate pattern in which a gate electrode 304 and a capping insulating layer 306a are sequentially deposited on the gate insulating layer 302. Since the capping insulating layer 306a functions as an antireflection film during the photo process for forming the gate pattern, a gate pattern having a good profile can be formed. Next, a silicon nitride film is formed to a thickness of 0.1 to 0.2 μm by low pressure chemical vapor deposition on the semiconductor substrate 310 on which the gate pattern is formed, and this silicon nitride film is anisotropically etched. Thereby, the capping spacer 306b is formed. Thus, the capping portion 306 composed of the capping insulating layer 306a and the capping spacer 306b is completed.
[0117]
Referring to FIG. 23, an insulating film 320, for example, a silicon oxide film by a chemical vapor deposition method is formed to a thickness of about 1 μm on a semiconductor substrate 310 on which a capping portion 306 enclosing the gate electrode 304 is formed.
[0118]
Next, referring to FIG. 24, a photoresist is applied to the entire surface of the insulating film 320.
[0119]
In order to maximize the resolution, the photoresist is thinly formed to a thickness of about 0.5 to 1.2 μm, for example, 0.7 μm. Thereafter, for high resolution, exposure and development are performed using an ArF excimer laser light source to form a photoresist pattern 330 that limits the contact hole. The diameter of the opening 332 of the photoresist pattern 330 is, for example, about 0.2 to 0.5 μm.
[0120]
The wafer W on which the photoresist pattern 330 is formed is introduced into the plasma reactor 101 of FIG. 4 for plasma etching. Etching gas is injected into the plasma reactor 101 into which the wafer W has been introduced through the supply pipe 109, and a bias power source 107 and a source power source 103 are respectively supplied to the wafer holder 105 and the plasma reactor 101 on which the wafer W is placed. By applying, plasma etching is started.
[0121]
  As an etching gas, C capable of forming a polymer is used.xFySystem or CaHbFcSystem gas, for example, CFFour, CHFThree, C2F6, CFourF8, CH2F2, CHThreeF, C FourF6Use a gas such as Further, in the plasma reactor 101, an inert gas such as He, Ar, Xe, or I for enabling stable generation of plasma and allowing the polymer to be stably and uniformly deposited on the substrate. Can be further supplied.
[0122]
The source power source 103 for generating plasma and the bias power source 107 for accelerating the generated plasma differ depending on the plasma etching equipment, but in the plasma equipment used in this embodiment, 2000 to 3000 W and 1000 to 1500 W, respectively. Apply RF power.
[0123]
If the average power of the source power source 103 and the bias power source 107 is set as described above, and the lower insulating film 320 is plasma etched using the photoresist pattern 330 as an etching mask within a predetermined time (about 1 to 3 minutes), FIG. As shown in For example, C as the plasma gasFourF8When the insulating film 320 made of a silicon oxide film is etched using silicon, if the etching is performed for about 90 seconds, the insulating film 320 is etched to 0.8 μm, and the upper photoresist pattern 330 ′ has a thickness of 0.4 to 0.6 μm. Reduced to a thickness of. At this time, the capping insulating layer 306a and the capping spacer 306b below the insulating film 320 are exposed to a depth of about 0.1 to 0.2 μm.
[0124]
In the state shown in FIG. 25, the bias power supply 107 is not applied, or even if it is applied, an average power in a range where polymer deposition is dominant over etching by plasma, for example, RF power of 0 to 900 W is set to a predetermined value. If applied for a period of time (about 15 to 40 seconds), as shown in FIG. 26, the polymer is formed in the contact hole 322 formed by etching the insulating film 320 and on the photoresist pattern 330 ′. The polymer layer 340 is formed by vapor deposition. At this time, the thickness T of the polymer layer 340 above the photoresist pattern 330 ′tIs the thickest about 0.2 to 0.5 μm, and the thickness T at the bottom of the contact hole 322 isbIs the thinnest about 0.05 μm or less, and the thickness T at the top of the exposed capping portion 306 iscHas an intermediate thickness of about 0.05 to 0.3 μm.
[0125]
As described above, the deposition thickness and profile of the polymer layer 340 vary depending on various process conditions such as the average power of the source power supply, the type of etching gas, the internal pressure of the reactor, and the substrate temperature. Therefore, the polymer layer 340 having a desired deposition thickness and profile can be obtained by adjusting the process conditions in consideration of the above experimental results.
[0126]
In this embodiment, the polymer layer 340 is formed on the photoresist pattern 330 ′ and used as an etching mask for reinforcing the thinned photoresist pattern 330 ′. In addition, the polymer layer 340 is used for the exposed capping portion 306. This is a case where it is also used as an etching mask formed on the upper portion to prevent the gate electrode 304 from being exposed. Accordingly, an appropriate thickness T that allows the polymer layer deposited on top of the capping 306 to function as an etching mask.cIt is necessary to ensure. That is, the deposition condition of the polymer layer 340 is different from that of the first embodiment, and the thickness T of the polymer layer 340 at the top of the photoresist pattern 330 ′ is different.tAnd the thickness T at the bottom of the contact hole 322bThe thickness T at the upper part of the capping portion 306 can be reduced so that the difference betweencThis is preferable in ensuring the above. In this way, the thickness T at the bottom surface of the contact hole 322 is determined.bIs also larger, but TtAnd TcTherefore, it is sufficiently effective in preventing the defect as shown in FIG. 2B. In consideration of the above experimental results, it is preferable to set the process conditions of the deposition profile of the polymer layer 340 as follows.
That is, referring to FIG. 16, the average power of the bias power source is maintained in a low range during polymer deposition, the average power of the source power source is in the low range 252, the substrate temperature is in the high range 262, and the internal pressure of the reactor is Each is set to a low range 272. Here, it is indispensable to maintain the average power of the bias power source in a low range during the polymer deposition, but as in the first embodiment, the average power of the remaining source power source, the substrate temperature, the reactor power The internal pressure can be selectively or completely maintained at the same level as during plasma etching. Even without changing the average power of the source power supply, the substrate temperature, and the internal pressure of the reactor, the natural deposition profile of the polymer layer 340 maintains the tendency as shown in FIG.
[0127]
After the polymer layer 340 is formed as described above, as shown in FIG. 16, the average power of the source power source 103 and the bias power source 107, the substrate temperature, and the internal pressure of the reactor 101 are returned to the plasma etching level. Plasma etching is performed for a predetermined time (about 1 to 2 minutes). Then, as shown in FIG. 27, the polymer layer 340 functions as an etching mask together with the thinned photoresist pattern 330 ′, and the self-aligned contact hole 322 is formed with a good profile without exposing the gate electrode 304. Can be formed. When plasma etching is performed for 1 to 2 minutes, the insulating film 320 is etched, the semiconductor substrate 310 is subsequently exposed, and the polymer layer 340 ′ is also etched to reduce the thickness to about 0 to 0.2 μm.
[0128]
Thereafter, as shown in FIG. 28, the polymer layer 340 'and the photoresist pattern 330' remaining in FIG. 27 are removed to complete the self-aligned contact hole 322.
[0129]
In addition, as in the first embodiment, the step of forming the polymer layer 340 on the photoresist pattern 330 ′ and the capping portion 306 and the step of performing plasma etching using the polymer layer 340 and the photoresist pattern 330 ′ as an etching mask are as follows. It can be performed at least once. Then, a higher aspect ratio self-aligned contact hole can be formed with a good profile.
[0130]
Further, as in the first embodiment, in order to prevent the diameter of the bottom surface of the contact hole 322 from becoming narrower, a gas capable of removing the polymer deposited on the side wall of the contact hole 322 during plasma etching is further supplied. You can also
[0131]
On the other hand, in this embodiment, the gate pattern is described as an example of the self-aligned conductive layer pattern, but the self-aligned contact hole forming method of this embodiment is a case of a bit line or a metal wiring instead of the gate pattern. It is also applicable to.
[0132]
In addition, the self-aligned contact hole forming method of this embodiment, that is, the thickness T of the polymer layer on the top of the photoresist patterntAnd the thickness T at the bottom of the contact holebThe method of forming a self-aligned contact hole by performing polymer vapor deposition under a condition that reduces the difference between the contact holes 37 and 39 can also be applied to the case of simultaneously forming contact holes 37 and 39 having different depths as shown in FIG. . That is, in the structure shown in FIG. 3, the thickness of the polymer layer deposited on the bottom surface of the shallow contact hole 37 must be thicker than the polymer layer deposited on the bottom surface of the deep contact hole 39. However, since the thickness of the polymer layer deposited on the bottom surfaces of the contact holes 37 and 39 cannot be adjusted independently, the thickness T at the upper part of the photoresist pattern is generally adjusted.tAnd the thickness T at the bottom of the contact holebBy adjusting the polymer deposition conditions so as to reduce the difference, the polymer layer deposited on the bottom surface of the shallow contact hole 37 can be thickened. Of course, in the case of FIG. 3, only the bias power source is changed to a low range during polymer deposition, and other conditions such as the source power source, the substrate temperature, and the internal pressure of the reactor are maintained at the same level as during plasma etching. The polymer is naturally deposited thicker on the bottom surface of the contact hole 37 which is shallower than the bottom surface of the deep contact hole 39, so that the defects shown in FIG. 3 can be prevented.
[0133]
As described above, the present invention has been described in detail through the above-described embodiments. However, this is merely an example, and those having ordinary knowledge in the technical field of the present invention can make various modifications and equivalents. It should be known that embodiments are possible. For example, when the polymer deposition step and the plasma etching step are performed at least once in order to form a contact hole having a large depth, the aspect of the contact hole formed by etching the insulating film as these steps are repeated. Since the ratio becomes high, considering the experimental results as shown in FIG. 6, the duration of the polymer deposition step may be gradually reduced as the number of repetitions increases.
[0134]
In addition, the specific numerical values of the process conditions in the above-described embodiment may vary depending on the plasma etching equipment used, and in some cases, the process conditions may deviate from the exemplified ranges.
[0135]
【The invention's effect】
As described above, the plasma etching method using selective polymer deposition according to the present invention and the contact hole forming method using the same are selectively polymerized only on the photoresist mask even if a thin photoresist mask is used. Can be deposited to reinforce the etching mask, thereby forming insulating film etching and contact holes with high resolution and good profile.
[0136]
Further, by performing the polymer vapor deposition and plasma etching of the present invention at least once, a contact hole with a very high aspect ratio can be formed with a good profile regardless of the thickness of the photoresist mask formed first. .
[0137]
Further, according to the self-aligned contact hole forming method of the present invention, when forming the self-aligned contact hole by plasma etching in a highly integrated semiconductor device, the capping portion wraps the upper and lower conductive layer patterns of the photoresist mask. By selectively depositing and etching a polymer only on the upper portion of the substrate, it is possible to form a contact hole with a good profile and to prevent exposure of the conductive layer pattern.
[0138]
In addition, according to the contact hole forming method of the present invention, even when a plurality of contact holes having different depths are formed at the same time, the conductive layer on the bottom surface of the shallower contact hole can be satisfactorily punched out by etching. Profile contact holes can be formed.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a process of forming a contact hole having a high aspect ratio by conventional insulating film etching.
FIG. 2 is a cross-sectional view showing a process of forming a self-aligned contact hole by conventional insulating film etching.
FIG. 3 is a cross-sectional view showing a process of simultaneously forming contact holes with different depths by conventional insulating film etching.
FIG. 4 is a schematic view of a plasma reactor used for plasma etching according to the present invention.
FIG. 5 is a cross-sectional view showing a hole cross section during an etching process for explaining the plasma etching method of the present invention.
FIG. 6 is a graph showing changes in the thickness of the polymer layer at the top of the photoresist pattern and the thickness at the bottom of the hole according to the change in the aspect ratio of the hole in the plasma etching method of the present invention.
FIG. 7 is a graph showing a change in thickness of a polymer layer at a top of a photoresist pattern and a thickness at a bottom of a hole according to a change in substrate temperature of the hole in the plasma etching method of the present invention.
FIG. 8 is a graph showing changes in the thickness of a polymer layer at the top of the photoresist pattern and the thickness at the bottom of the hole due to a change in the internal pressure of the hole reactor in the plasma etching method of the present invention;
FIG. 9 is a graph showing a change in thickness of each polymer layer according to a change in average power of a source power source in the plasma etching method of the present invention.
FIG. 10 is a graph showing a change in the ratio of the thickness at the top of the photoresist pattern to the thickness at the bottom of the hole of the polymer layer according to the change in the average power of the source power supply in the plasma etching method of the present invention.
FIG. 11 is a graph showing changes in an etching selectivity with respect to an etching mask and an etching selectivity with respect to polycrystalline silicon due to a change in average power of a source power supply in the plasma etching method of the present invention.
FIG. 12 is a graph showing a change in etching selectivity with respect to polycrystalline silicon due to a change in average power of a source power source in the plasma etching method of the present invention.
FIG. 13 is a cross-sectional view illustrating a process of forming a contact hole with a high aspect ratio according to an embodiment of the present invention.
FIG. 14 is a cross-sectional view illustrating a process of forming a high aspect ratio contact hole according to an embodiment of the present invention.
FIG. 15 is a cross-sectional view illustrating a process of forming a high aspect ratio contact hole according to an embodiment of the present invention.
FIG. 16 is a graph showing the setting of each process condition over time in the contact hole forming method of the present invention.
FIG. 17 is a cross-sectional view illustrating a process of forming a high aspect ratio contact hole according to an embodiment of the present invention.
FIG. 18 is a cross-sectional view illustrating a process of forming a high aspect ratio contact hole according to an embodiment of the present invention.
FIG. 19 is a graph showing a change in the diameter of the bottom surface of the contact hole due to a change in flow rate when oxygen gas is added during plasma etching in the contact hole forming method according to the embodiment of the present invention.
FIG. 20 is a graph showing a change in the diameter of the bottom surface of the contact hole according to a change in the ratio of polymer deposition / plasma etching in the contact hole forming method according to the embodiment of the present invention.
FIG. 21 is a cross-sectional view illustrating a process of forming a self-aligned contact hole according to another embodiment of the present invention.
FIG. 22 is a cross-sectional view illustrating a process of forming a self-aligned contact hole according to another embodiment of the present invention.
FIG. 23 is a cross-sectional view illustrating a process of forming a self-aligned contact hole according to another embodiment of the present invention.
FIG. 24 is a cross-sectional view illustrating a process of forming a self-aligned contact hole according to another embodiment of the present invention.
FIG. 25 is a cross-sectional view illustrating a process of forming a self-aligned contact hole according to another embodiment of the present invention.
FIG. 26 is a cross-sectional view illustrating a process of forming a self-aligned contact hole according to another embodiment of the present invention.
FIG. 27 is a cross-sectional view illustrating a process of forming a self-aligned contact hole according to another embodiment of the present invention.
FIG. 28 is a cross-sectional view illustrating a process of forming a self-aligned contact hole according to another embodiment of the present invention.
[Explanation of symbols]
31 ... Silicon oxide film
35 ... conductive layer pattern
37, 39, 122, 222, 322 ... Hall
101 ... Plasma reactor
103 ... Source power supply
105 ... Wafer holder
107 ... Bias power supply
109 ... Gas supply pipe
111 ... Exhaust pipe
113 ... Pump
120, 220, 320 ... insulating film
130, 230, 230 ', 330, 330' ... photoresist pattern
140, 240, 240 ', 340, 340' ... polymer layer
210 ... conductive layer
232 ... opening
252, 260, 272 ... Low range
250, 262, 270 ... high range
302 ... Gate insulating film
304 ... Gate electrode
306a ... Capping insulating layer
310 ... Semiconductor substrate
Tb... Thickness of polymer deposited on the bottom of the hole
Ts... Thickness of polymer deposited on the sides of holes
Tt... Thickness of polymer deposited on top of photoresist pattern
W ... wafer

Claims (14)

所定のフォトレジストパターンをマスクとして基板上の絶縁膜をプラズマを用いてエッチングするプラズマエッチング方法であって、
（ａ）パーフルオロカーボンまたはハイドロフルオロカーボンのガスを用い、前記フォトレジストパターンをマスクとして前記絶縁膜を所定時間プラズマエッチングして前記絶縁膜にホールを形成する段階と、
（ｂ）前記プラズマを加速させるために前記基板に印加されるバイアス電源の平均電力を、前記（ａ）段階のプラズマエッチング時よりも低い範囲に設定して、パーフルオロカーボンまたはハイドロフルオロカーボンのガスを用い、前記フォトレジストパターンの上部にポリマーを選択的に蒸着してポリマー層を形成する段階と、
（ｃ）パーフルオロカーボンまたはハイドロフルオロカーボンのガスを用い、前記フォトレジストパターン及び前記ポリマー層をマスクとして前記絶縁膜をプラズマエッチングする段階と
を含み、前記（ａ）段階で形成された絶縁膜のホールの側壁上に前記（ｂ）段階で蒸着されたポリマーをエッチングするためのガスとしてのＮ２、ＣＯまたはＣＯ２ガスを、前記（ｃ）段階中にさらに供給することを特徴とする、選択的ポリマー蒸着を用いたプラズマエッチング方法。A plasma etching method for etching an insulating film on a substrate using plasma with a predetermined photoresist pattern as a mask,
(A) using perfluorocarbon or hydrofluorocarbon gas, plasma etching the insulating film for a predetermined time using the photoresist pattern as a mask, and forming holes in the insulating film;
(B) The average power of the bias power source applied to the substrate for accelerating the plasma is set to a range lower than that during the plasma etching in the step (a), and a perfluorocarbon or hydrofluorocarbon gas is used. and forming a polymer layer by selectively depositing a polymer on top of the photoresist pattern,
(C) plasma etching the insulating film using a gas of perfluorocarbon or hydrofluorocarbon with the photoresist pattern and the polymer layer as a mask, and forming holes in the insulating film formed in the step (a) the N 2, CO or CO 2 gas in the on the sidewalls of the polymer deposited in step (b) as a gas for etching, further characterized by feeding in step (c), selective polymer Plasma etching method using vapor deposition. 前記（ｂ）段階及び（ｃ）段階を少なくとも１回以上行うことによって、前記絶縁膜を所望の深度までエッチングすることを特徴とする、請求項１に記載の選択的ポリマー蒸着を用いたプラズマエッチング方法。  The plasma etching using selective polymer deposition according to claim 1, wherein the insulating layer is etched to a desired depth by performing the steps (b) and (c) at least once. Method. 前記（ｂ）段階のポリマーの蒸着は、前記プラズマを加速させるために前記基板に印加されるバイアス電源の平均電力を、前記（ｃ）段階のプラズマエッチング時よりも低い範囲に設定してなされることを特徴とする、請求項１または２に記載の選択的ポリマー蒸着を用いたプラズマエッチング方法。  The polymer deposition in the step (b) is performed by setting an average power of a bias power source applied to the substrate to accelerate the plasma in a range lower than that in the plasma etching in the step (c). The plasma etching method using selective polymer vapor deposition according to claim 1 or 2, characterized by the above-mentioned. 前記パーフルオロカーボンまたはハイドロフルオロカーボンのガスは、不活性ガスをさらに含むことを特徴とする、請求項１〜３のいずれか１項に記載の選択的ポリマー蒸着を用いたプラズマエッチング方法。The plasma etching method using selective polymer deposition according to any one of claims 1 to 3, wherein the gas of perfluorocarbon or hydrofluorocarbon further contains an inert gas. 前記絶縁膜の下部には所定の導電層が形成されており、前記プラズマエッチング方法により前記絶縁膜をエッチングすることによって、前記導電層が露出したコンタクトホールが形成されることを特徴とする、請求項１〜４のいずれか一項に記載の選択的ポリマー蒸着を用いたプラズマエッチング方法。A predetermined conductive layer is formed under the insulating film, and a contact hole in which the conductive layer is exposed is formed by etching the insulating film by the plasma etching method. Item 5. A plasma etching method using selective polymer deposition according to any one of Items 1 to 4 . 前記（ｂ）段階のポリマーの蒸着は、前記プラズマを発生させるために印加されるソース電源の平均電力を、前記（ａ）及び（ｃ）段階のプラズマエッチング時よりも高い範囲に設定してなされることを特徴とする、請求項１〜５のいずれか一項に記載の選択的ポリマー蒸着を用いたプラズマエッチング方法。The polymer deposition in the step (b) is performed by setting the average power of the source power applied to generate the plasma to be higher than that in the plasma etching in the steps (a) and (c). The plasma etching method using selective polymer vapor deposition according to any one of claims 1 to 5 , wherein the plasma etching method is performed. 前記絶縁膜の下部には所定の導電層パターン及び前記導電層パターンを包むキャッピング部が形成されており、前記プラズマエッチング方法により前記絶縁膜をエッチングすることによって、前記キャッピング部を露出させた自己整合コンタクトホールが形成されることを特徴とする、請求項１〜４のいずれか一項に記載の選択的ポリマー蒸着を用いたプラズマエッチング方法。A predetermined conductive layer pattern and a capping portion surrounding the conductive layer pattern are formed under the insulating film, and the insulating film is etched by the plasma etching method to expose the capping portion. The plasma etching method using selective polymer vapor deposition according to any one of claims 1 to 4 , wherein a contact hole is formed. 前記絶縁膜の下部には所定の第１導電層が形成されており、前記絶縁膜の所定深度には所定の第２導電層が形成されており、前記プラズマエッチング方法により前記絶縁膜をエッチングすることによって前記第１導電層及び第２導電層を各々露出させ、それぞれ深度が異なる第１及び第２コンタクトホールが同時に形成されることを特徴とする、請求項１〜４のいずれか一項に記載の選択的ポリマー蒸着を用いたプラズマエッチング方法。A predetermined first conductive layer is formed under the insulating film, a predetermined second conductive layer is formed at a predetermined depth of the insulating film, and the insulating film is etched by the plasma etching method. each exposing the first conductive layer and the second conductive layer by the first and second contact holes depth each are different, characterized in that it is formed at the same time in any one of claims 1-4 A plasma etching method using the selective polymer deposition described. 前記（ｂ）段階のポリマーの蒸着は、前記プラズマを発生させるために印加されるソース電源の平均電力を、前記（ａ）及び（ｃ）段階のプラズマエッチング時よりも低い範囲に設定してなされることを特徴とする、請求項７または８に記載の選択的ポリマー蒸着を用いたプラズマエッチング方法。The polymer deposition in the step (b) is performed by setting the average power of the source power applied to generate the plasma in a range lower than that in the plasma etching in the steps (a) and (c). 9. The plasma etching method using selective polymer deposition according to claim 7 or 8 , wherein the plasma etching method is performed. （ａ）基板の所定導電層上に絶縁膜を形成し、前記絶縁膜上に所定膜厚のフォトレジストパターンを形成する段階と、
（ｂ）プラズマを加速させるために前記基板に印加されるバイアス電源の平均電力を、１０００〜２０００Ｗに設定して、パーフルオロカーボンまたはハイドロフルオロカーボンのガスを用い、前記フォトレジストパターンをマスクとして前記絶縁膜をプラズマエッチングして前記絶縁膜にホールを形成する段階と、
（ｃ）前記バイアス電源の平均電力を、０〜９００Ｗに設定して、パーフルオロカーボンまたはハイドロフルオロカーボンのガスを用い、前記フォトレジストパターンの上部にポリマー層を選択的に形成する段階と、
（ｄ）前記バイアス電源の平均電力を１０００〜２０００Ｗに設定して、パーフルオロカーボンまたはハイドロフルオロカーボンのガスを用い、前記フォトレジストパターン及びポリマー層をマスクとして前記絶縁膜をプラズマエッチングする段階と
を含み、前記（ｂ）段階で形成された絶縁膜のホールの側壁上に前記（ｃ）段階で蒸着されたポリマーをエッチングするためのガスとしてのＮ２、ＣＯまたはＣＯ２ガスを、前記（ｄ）段階中にさらに供給することを特徴とする選択的ポリマー蒸着を用いたコンタクトホール形成方法。(A) forming an insulating film on a predetermined conductive layer of the substrate, and forming a photoresist pattern having a predetermined thickness on the insulating film;
(B) An average power of a bias power source applied to the substrate for accelerating plasma is set to 1000 to 2000 W, a gas of perfluorocarbon or hydrofluorocarbon is used, and the insulating film is formed using the photoresist pattern as a mask. Plasma etching to form holes in the insulating film;
(C) setting an average power of the bias power source to 0 to 900 W, using a perfluorocarbon or hydrofluorocarbon gas, and selectively forming a polymer layer on the photoresist pattern;
(D) setting an average power of the bias power source to 1000 to 2000 W, using a gas of perfluorocarbon or hydrofluorocarbon, and plasma etching the insulating film using the photoresist pattern and the polymer layer as a mask, N 2 , CO or CO 2 gas as a gas for etching the polymer deposited in the step (c) on the sidewall of the hole of the insulating film formed in the step (b) is used in the step (d). A method for forming a contact hole using selective polymer vapor deposition, further comprising: 前記コンタクトホール形成方法は、前記（ｃ）及び（ｄ）段階を少なくとも１回以上行うことによって、前記導電層が露出したコンタクトホールを形成することを特徴とする、請求項１０に記載の選択的ポリマー蒸着を用いたコンタクトホール形成方法。The selective contact method according to claim 10 , wherein the contact hole forming method forms the contact hole in which the conductive layer is exposed by performing the steps (c) and (d) at least once. Contact hole forming method using polymer vapor deposition. 前記（ｃ）段階のポリマー層の形成時に、前記基板の温度を、前記（ｂ）及び（ｄ）段階のプラズマエッチング時よりも低い範囲に設定して、前記フォトレジストパターンの上部に蒸着されるポリマー層の厚さと前記絶縁膜がエッチングされて形成されるコンタクトホールの底面に蒸着されるポリマー層の厚さとの差を大きくすることを特徴とする、請求項１０または１１に記載の選択的ポリマー蒸着を用いたコンタクトホール形成方法。When forming the polymer layer in step (c), the temperature of the substrate is set to a range lower than that in the plasma etching in steps (b) and (d), and is deposited on the photoresist pattern. The selective polymer according to claim 10 , wherein a difference between a thickness of the polymer layer and a thickness of the polymer layer deposited on a bottom surface of a contact hole formed by etching the insulating film is increased. Contact hole forming method using vapor deposition. 前記（ｃ）段階のポリマー層の形成時に、反応器の内部圧力を、前記（ｂ）及び（ｄ）段階のプラズマエッチング時よりも高い範囲に設定して、前記フォトレジストパターンの上部に蒸着されるポリマー層の厚さと前記絶縁膜がエッチングされて形成されるコンタクトホールの底面に蒸着されるポリマー層の厚さとの差を大きくすることを特徴とする、請求項１０〜１２のいずれか一項に記載の選択的ポリマー蒸着を用いたコンタクトホール形成方法。During the formation of the polymer layer in step (c), the internal pressure of the reactor is set to a range higher than that in the plasma etching in steps (b) and (d), and is deposited on the photoresist pattern. that the thickness and the insulating film of the polymer layer, characterized in that to increase the difference between the thickness of the polymer layer deposited on the bottom of a contact hole formed by etching, any one of claims 10 to 12 A contact hole forming method using selective polymer vapor deposition described in 1. 前記（ｃ）段階のポリマー層の形成時に、前記プラズマを発生させるために印加されるソース電源の平均電力を、前記（ｂ）及び（ｄ）段階のプラズマエッチング時よりも高い範囲に設定して、前記フォトレジストパターンの上部に蒸着されるポリマー層の厚さと前記絶縁膜がエッチングされて形成されるコンタクトホールの底面に蒸着されるポリマー層の厚さとの差を大きくすることを特徴とする、請求項１０〜１３のいずれか一項に記載の選択的ポリマー蒸着を用いたコンタクトホール形成方法。The average power of the source power applied to generate the plasma when forming the polymer layer in the step (c) is set to a range higher than that in the plasma etching in the steps (b) and (d). The difference between the thickness of the polymer layer deposited on the photoresist pattern and the thickness of the polymer layer deposited on the bottom surface of the contact hole formed by etching the insulating film is increased. The contact hole formation method using the selective polymer vapor deposition as described in any one of Claims 10-13 .
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Families Citing this family (287)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5651855A (en) * 1992-07-28 1997-07-29 Micron Technology, Inc. Method of making self aligned contacts to silicon substrates during the manufacture of integrated circuits
JP4381526B2 (en) * 1999-10-26 2009-12-09 東京エレクトロン株式会社 Plasma etching method
US6569774B1 (en) * 2000-08-31 2003-05-27 Micron Technology, Inc. Method to eliminate striations and surface roughness caused by dry etch
DE10053780A1 (en) * 2000-10-30 2002-05-16 Infineon Technologies Ag Process for structuring a silicon oxide layer
US7125496B2 (en) * 2001-06-28 2006-10-24 Hynix Semiconductor Inc. Etching method using photoresist etch barrier
US6989108B2 (en) * 2001-08-30 2006-01-24 Micron Technology, Inc. Etchant gas composition
US7560385B2 (en) * 2001-10-17 2009-07-14 Texas Instruments Incorporated Etching systems and processing gas specie modulation
KR100780594B1 (en) * 2001-11-19 2007-11-29 주식회사 하이닉스반도체 Method of dry etching in semiconductor device
CN100524642C (en) * 2001-12-13 2009-08-05 应用材料股份有限公司 Semiconductor device
KR100753097B1 (en) * 2002-06-29 2007-08-29 주식회사 하이닉스반도체 A fabricating method of semiconductor device using ArF photolithography
KR100695882B1 (en) * 2002-02-26 2007-03-20 삼성전자주식회사 Method for fabricating a semiconductor device
JP4153708B2 (en) * 2002-03-12 2008-09-24 東京エレクトロン株式会社 Etching method
KR100457038B1 (en) * 2002-09-24 2004-11-10 삼성전자주식회사 Method for forming a self align contact in semiconductor device and manufacturing a semiconductor device using for same
US7977390B2 (en) 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
US7169695B2 (en) * 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
US6833325B2 (en) * 2002-10-11 2004-12-21 Lam Research Corporation Method for plasma etching performance enhancement
US7294580B2 (en) * 2003-04-09 2007-11-13 Lam Research Corporation Method for plasma stripping using periodic modulation of gas chemistry and hydrocarbon addition
US6916746B1 (en) 2003-04-09 2005-07-12 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
US7056830B2 (en) * 2003-09-03 2006-06-06 Applied Materials, Inc. Method for plasma etching a dielectric layer
US20070212888A1 (en) * 2004-03-29 2007-09-13 Sumitomo Precision Products Co., Ltd. Silicon Substrate Etching Method
US20050236366A1 (en) * 2004-04-27 2005-10-27 Taiwan Semiconductor Manufacturing Co. Use of C2F6 gas to gain vertical profile in high dosage implanted poly film
US7708859B2 (en) * 2004-04-30 2010-05-04 Lam Research Corporation Gas distribution system having fast gas switching capabilities
US20070066038A1 (en) 2004-04-30 2007-03-22 Lam Research Corporation Fast gas switching plasma processing apparatus
JP4723871B2 (en) * 2004-06-23 2011-07-13 株式会社日立ハイテクノロジーズ Dry etching equipment
US20060000796A1 (en) * 2004-06-30 2006-01-05 Elliot Tan Method for controlling critical dimensions and etch bias
US20060011578A1 (en) * 2004-07-16 2006-01-19 Lam Research Corporation Low-k dielectric etch
KR100621562B1 (en) * 2004-07-30 2006-09-14 삼성전자주식회사 Method of dry etching using selective polymer mask formed by CO gas
US7459100B2 (en) * 2004-12-22 2008-12-02 Lam Research Corporation Methods and apparatus for sequentially alternating among plasma processes in order to optimize a substrate
US7790334B2 (en) 2005-01-27 2010-09-07 Applied Materials, Inc. Method for photomask plasma etching using a protected mask
CN100390928C (en) * 2005-03-02 2008-05-28 茂德科技股份有限公司 Method for preparing high aspect ratio structure
US7241683B2 (en) * 2005-03-08 2007-07-10 Lam Research Corporation Stabilized photoresist structure for etching process
US7491647B2 (en) * 2005-03-08 2009-02-17 Lam Research Corporation Etch with striation control
US7695632B2 (en) 2005-05-31 2010-04-13 Lam Research Corporation Critical dimension reduction and roughness control
KR100733421B1 (en) 2005-06-30 2007-06-29 주식회사 하이닉스반도체 Method for fabricating semiconductor device
US7682516B2 (en) * 2005-10-05 2010-03-23 Lam Research Corporation Vertical profile fixing
US7910489B2 (en) * 2006-02-17 2011-03-22 Lam Research Corporation Infinitely selective photoresist mask etch
JP4946138B2 (en) * 2006-03-31 2012-06-06 東京エレクトロン株式会社 Etching method
US8177990B2 (en) 2006-03-31 2012-05-15 Tokyo Electron Limited Etching method, plasma processing system and storage medium
US7795152B2 (en) 2006-05-10 2010-09-14 Micron Technology, Inc. Methods of making self-aligned nano-structures
US7449414B2 (en) * 2006-08-07 2008-11-11 Tokyo Electron Limited Method of treating a mask layer prior to performing an etching process
CN101121499B (en) * 2006-08-09 2010-04-21 探微科技股份有限公司 Deeply etching method
US20080050871A1 (en) * 2006-08-25 2008-02-28 Stocks Richard L Methods for removing material from one layer of a semiconductor device structure while protecting another material layer and corresponding semiconductor device structures
KR100746481B1 (en) * 2006-08-29 2007-08-03 동부일렉트로닉스 주식회사 A method of fabricating semiconductor device
US7488687B2 (en) 2006-09-12 2009-02-10 Samsung Electronics Co., Ltd. Methods of forming electrical interconnect structures using polymer residues to increase etching selectivity through dielectric layers
JP2008085092A (en) * 2006-09-28 2008-04-10 Elpida Memory Inc Method for manufacturing semiconductor device
JP5192209B2 (en) * 2006-10-06 2013-05-08 東京エレクトロン株式会社 Plasma etching apparatus, plasma etching method, and computer-readable storage medium
KR100782325B1 (en) * 2006-11-10 2007-12-06 삼성전자주식회사 Method for fabricating semiconductor devices
US7547636B2 (en) * 2007-02-05 2009-06-16 Lam Research Corporation Pulsed ultra-high aspect ratio dielectric etch
US7682986B2 (en) * 2007-02-05 2010-03-23 Lam Research Corporation Ultra-high aspect ratio dielectric etch
KR101073858B1 (en) * 2007-06-08 2011-10-14 도쿄엘렉트론가부시키가이샤 Patterning method
KR100933854B1 (en) * 2008-01-14 2009-12-24 주식회사 하이닉스반도체 Pattern formation method of semiconductor device
JP5107842B2 (en) * 2008-09-12 2012-12-26 東京エレクトロン株式会社 Substrate processing method
CN101740332B (en) * 2008-11-13 2012-04-25 中芯国际集成电路制造(北京)有限公司 Etching method of semiconductor element
JP5260356B2 (en) * 2009-03-05 2013-08-14 東京エレクトロン株式会社 Substrate processing method
US8475673B2 (en) * 2009-04-24 2013-07-02 Lam Research Company Method and apparatus for high aspect ratio dielectric etch
US8591755B2 (en) * 2010-09-15 2013-11-26 Lam Research Corporation Methods for controlling plasma constituent flux and deposition during semiconductor fabrication and apparatus for implementing the same
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
KR20140047917A (en) * 2012-10-15 2014-04-23 삼성전자주식회사 Method for fabricating a semiconductor device
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US9159561B2 (en) * 2013-12-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method for overcoming broken line and photoresist scum issues in tri-layer photoresist patterning
JP6059165B2 (en) 2014-02-19 2017-01-11 東京エレクトロン株式会社 Etching method and plasma processing apparatus
JP6235981B2 (en) * 2014-07-01 2017-11-22 東京エレクトロン株式会社 Method for processing an object
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
CN105719965A (en) * 2014-12-04 2016-06-29 北京北方微电子基地设备工艺研究中心有限责任公司 Method and device for etching silicon dioxide substrate
JP6320282B2 (en) * 2014-12-05 2018-05-09 東京エレクトロン株式会社 Etching method
JP6504827B2 (en) * 2015-01-16 2019-04-24 東京エレクトロン株式会社 Etching method
JP6521848B2 (en) * 2015-01-16 2019-05-29 東京エレクトロン株式会社 Etching method
JP2016157793A (en) * 2015-02-24 2016-09-01 東京エレクトロン株式会社 Etching method
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
JP6550278B2 (en) * 2015-06-24 2019-07-24 東京エレクトロン株式会社 Etching method
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
KR102468781B1 (en) 2015-07-01 2022-11-22 삼성전자주식회사 Method of fabricating Semiconductor device
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
CN106783584A (en) * 2015-11-19 2017-05-31 北京北方微电子基地设备工艺研究中心有限责任公司 Substrate etching method
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
CN107275202B (en) 2016-04-07 2020-03-10 中芯国际集成电路制造(上海)有限公司 Etching method and forming method of semiconductor structure
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102532607B1 (en) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. Substrate processing apparatus and method of operating the same
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
KR102546317B1 (en) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. Gas supply unit and substrate processing apparatus including the same
KR20180068582A (en) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. Substrate processing apparatus
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10546748B2 (en) * 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
JP6861535B2 (en) * 2017-02-28 2021-04-21 東京エレクトロン株式会社 Processing method and plasma processing equipment
US10615050B2 (en) * 2017-04-24 2020-04-07 Applied Materials, Inc. Methods for gapfill in high aspect ratio structures
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
KR20190009245A (en) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. Methods for forming a semiconductor device structure and related semiconductor device structures
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
KR102491945B1 (en) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. Substrate processing apparatus
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10643858B2 (en) 2017-10-11 2020-05-05 Samsung Electronics Co., Ltd. Method of etching substrate
TWI779134B (en) 2017-11-27 2022-10-01 荷蘭商Ａｓｍ智慧財產控股私人有限公司 A storage device for storing wafer cassettes and a batch furnace assembly
JP7206265B2 (en) 2017-11-27 2023-01-17 エーエスエム アイピー ホールディング ビー．ブイ． Equipment with a clean mini-environment
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
TWI799494B (en) 2018-01-19 2023-04-21 荷蘭商Ａｓｍ 智慧財產控股公司 Deposition method
CN111630203A (en) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 Method for depositing gap filling layer by plasma auxiliary deposition
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
KR102657269B1 (en) 2018-02-14 2024-04-16 에이에스엠 아이피 홀딩 비.브이. Method for depositing a ruthenium-containing film on a substrate by a cyclic deposition process
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
KR102636427B1 (en) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. Substrate processing method and apparatus
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
WO2019182872A1 (en) 2018-03-19 2019-09-26 Lam Research Corporation Chamfer-less via integration scheme
KR102646467B1 (en) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. Method of forming an electrode on a substrate and a semiconductor device structure including an electrode
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
US12025484B2 (en) 2018-05-08 2024-07-02 Asm Ip Holding B.V. Thin film forming method
KR20190128558A (en) 2018-05-08 2019-11-18 에이에스엠 아이피 홀딩 비.브이. Methods for depositing an oxide film on a substrate by a cyclical deposition process and related device structures
KR102596988B1 (en) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. Method of processing a substrate and a device manufactured by the same
US11270899B2 (en) 2018-06-04 2022-03-08 Asm Ip Holding B.V. Wafer handling chamber with moisture reduction
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR102568797B1 (en) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. Substrate processing system
WO2020003000A1 (en) 2018-06-27 2020-01-02 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
TWI819010B (en) 2018-06-27 2023-10-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
JP2020009840A (en) * 2018-07-04 2020-01-16 東京エレクトロン株式会社 Etching method and substrate processing apparatus
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
KR20200030162A (en) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. Method for deposition of a thin film
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
CN110970344A (en) 2018-10-01 2020-04-07 Asm Ip控股有限公司 Substrate holding apparatus, system including the same, and method of using the same
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (en) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. Substrate support unit and apparatuses for depositing thin film and processing the substrate including the same
KR102546322B1 (en) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. Substrate processing apparatus and substrate processing method
KR102605121B1 (en) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. Substrate processing apparatus and substrate processing method
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (en) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. Substrate support unit and substrate processing apparatus including the same
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (en) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. A method for cleaning a substrate processing apparatus
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
JP7504584B2 (en) 2018-12-14 2024-06-24 エーエスエム・アイピー・ホールディング・ベー・フェー Method and system for forming device structures using selective deposition of gallium nitride - Patents.com
TWI819180B (en) 2019-01-17 2023-10-21 荷蘭商Ａｓｍ 智慧財產控股公司 Methods of forming a transition metal containing film on a substrate by a cyclical deposition process
JP7174634B2 (en) * 2019-01-18 2022-11-17 東京エレクトロン株式会社 Method for etching a film
KR20200091543A (en) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. Semiconductor processing device
US10629451B1 (en) * 2019-02-01 2020-04-21 American Air Liquide, Inc. Method to improve profile control during selective etching of silicon nitride spacers
CN111524788B (en) * 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 Method for topologically selective film formation of silicon oxide
JP7509548B2 (en) 2019-02-20 2024-07-02 エーエスエム・アイピー・ホールディング・ベー・フェー Cyclic deposition method and apparatus for filling recesses formed in a substrate surface - Patents.com
JP2020136678A (en) 2019-02-20 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー Method for filing concave part formed inside front surface of base material, and device
US11482533B2 (en) 2019-02-20 2022-10-25 Asm Ip Holding B.V. Apparatus and methods for plug fill deposition in 3-D NAND applications
KR102626263B1 (en) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. Cyclical deposition method including treatment step and apparatus for same
JP2020133004A (en) 2019-02-22 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー Base material processing apparatus and method for processing base material
KR20200108243A (en) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. Structure Including SiOC Layer and Method of Forming Same
KR20200108242A (en) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. Method for Selective Deposition of Silicon Nitride Layer and Structure Including Selectively-Deposited Silicon Nitride Layer
KR20200108248A (en) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. STRUCTURE INCLUDING SiOCN LAYER AND METHOD OF FORMING SAME
JP2020167398A (en) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー Door opener and substrate processing apparatus provided therewith
KR20200116855A (en) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. Method of manufacturing semiconductor device
KR20200123380A (en) 2019-04-19 2020-10-29 에이에스엠 아이피 홀딩 비.브이. Layer forming method and apparatus
KR20200125453A (en) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. Gas-phase reactor system and method of using same
KR20200130118A (en) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. Method for Reforming Amorphous Carbon Polymer Film
KR20200130121A (en) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. Chemical source vessel with dip tube
KR20200130652A (en) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. Method of depositing material onto a surface and structure formed according to the method
JP2020188254A (en) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． Wafer boat handling device, vertical batch furnace, and method
JP2020188255A (en) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． Wafer boat handling device, vertical batch furnace, and method
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
KR20200141002A (en) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. Method of using a gas-phase reactor system including analyzing exhausted gas
KR20200143254A (en) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. Method of forming an electronic structure using an reforming gas, system for performing the method, and structure formed using the method
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
JP7145819B2 (en) * 2019-06-24 2022-10-03 東京エレクトロン株式会社 Etching method
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (en) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. Temperature control assembly for substrate processing apparatus and method of using same
JP7499079B2 (en) 2019-07-09 2024-06-13 エーエスエム・アイピー・ホールディング・ベー・フェー Plasma device using coaxial waveguide and substrate processing method
CN112216646A (en) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 Substrate supporting assembly and substrate processing device comprising same
KR20210010307A (en) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. Substrate processing apparatus
KR20210010816A (en) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. Radical assist ignition plasma system and method
KR20210010820A (en) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. Methods of forming silicon germanium structures
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
TWI839544B (en) 2019-07-19 2024-04-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Method of forming topology-controlled amorphous carbon polymer film
TW202113936A (en) 2019-07-29 2021-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Methods for selective deposition utilizing n-type dopants and/or alternative dopants to achieve high dopant incorporation
CN112309900A (en) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 Substrate processing apparatus
CN112309899A (en) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 Substrate processing apparatus
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
KR20210018759A (en) 2019-08-05 2021-02-18 에이에스엠 아이피 홀딩 비.브이. Liquid level sensor for a chemical source vessel
JP7193428B2 (en) * 2019-08-09 2022-12-20 東京エレクトロン株式会社 Etching method and substrate processing apparatus
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
JP2021031769A (en) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． Production apparatus of mixed gas of film deposition raw material and film deposition apparatus
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
KR20210024423A (en) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. Method for forming a structure with a hole
KR20210024420A (en) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. Method for depositing silicon oxide film having improved quality by peald using bis(diethylamino)silane
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210029090A (en) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. Methods for selective deposition using a sacrificial capping layer
KR20210029663A (en) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. Substrate processing apparatus
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (en) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 Method for forming topologically selective silicon oxide film by cyclic plasma enhanced deposition process
CN112635282A (en) 2019-10-08 2021-04-09 Asm Ip私人控股有限公司 Substrate processing apparatus having connection plate and substrate processing method
KR20210042810A (en) 2019-10-08 2021-04-20 에이에스엠 아이피 홀딩 비.브이. Reactor system including a gas distribution assembly for use with activated species and method of using same
KR20210043460A (en) 2019-10-10 2021-04-21 에이에스엠 아이피 홀딩 비.브이. Method of forming a photoresist underlayer and structure including same
US12009241B2 (en) 2019-10-14 2024-06-11 Asm Ip Holding B.V. Vertical batch furnace assembly with detector to detect cassette
TWI834919B (en) 2019-10-16 2024-03-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Method of topology-selective film formation of silicon oxide
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (en) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. Apparatus and methods for selectively etching films
KR20210050453A (en) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. Methods for filling a gap feature on a substrate surface and related semiconductor structures
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (en) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. Structures with doped semiconductor layers and methods and systems for forming same
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (en) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. Method of depositing carbon-containing material on a surface of a substrate, structure formed using the method, and system for forming the structure
CN112951697A (en) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 Substrate processing apparatus
US11450529B2 (en) 2019-11-26 2022-09-20 Asm Ip Holding B.V. Methods for selectively forming a target film on a substrate comprising a first dielectric surface and a second metallic surface
CN112885693A (en) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 Substrate processing apparatus
CN112885692A (en) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 Substrate processing apparatus
JP2021090042A (en) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー．ブイ． Substrate processing apparatus and substrate processing method
KR20210070898A (en) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. Substrate processing apparatus
CN112992667A (en) 2019-12-17 2021-06-18 Asm Ip私人控股有限公司 Method of forming vanadium nitride layer and structure including vanadium nitride layer
US11527403B2 (en) 2019-12-19 2022-12-13 Asm Ip Holding B.V. Methods for filling a gap feature on a substrate surface and related semiconductor structures
TW202140135A (en) 2020-01-06 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Gas supply assembly and valve plate assembly
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
KR102675856B1 (en) 2020-01-20 2024-06-17 에이에스엠 아이피 홀딩 비.브이. Method of forming thin film and method of modifying surface of thin film
TW202130846A (en) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Method of forming structures including a vanadium or indium layer
KR20210100010A (en) 2020-02-04 2021-08-13 에이에스엠 아이피 홀딩 비.브이. Method and apparatus for transmittance measurements of large articles
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
TW202146715A (en) 2020-02-17 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Method for growing phosphorous-doped silicon layer and system of the same
TW202203344A (en) 2020-02-28 2022-01-16 荷蘭商Ａｓｍ Ｉｐ控股公司 System dedicated for parts cleaning
KR20210116249A (en) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. lockout tagout assembly and system and method of using same
KR20210116240A (en) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. Substrate handling device with adjustable joints
CN113394086A (en) 2020-03-12 2021-09-14 Asm Ip私人控股有限公司 Method for producing a layer structure having a target topological profile
KR20210124042A (en) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. Thin film forming method
TW202146689A (en) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 Method for forming barrier layer and method for manufacturing semiconductor device
TW202145344A (en) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Apparatus and methods for selectively etching silcon oxide films
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
TW202140831A (en) 2020-04-24 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Method of forming vanadium nitride–containing layer and structure comprising the same
KR20210132600A (en) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. Methods and systems for depositing a layer comprising vanadium, nitrogen, and a further element
TW202146831A (en) 2020-04-24 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Vertical batch furnace assembly, and method for cooling vertical batch furnace
KR20210134226A (en) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. Solid source precursor vessel
KR20210134869A (en) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Fast FOUP swapping with a FOUP handler
KR20210141379A (en) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. Laser alignment fixture for a reactor system
TW202147383A (en) 2020-05-19 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Substrate processing apparatus
KR20210145078A (en) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. Structures including multiple carbon layers and methods of forming and using same
TW202200837A (en) 2020-05-22 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Reaction system for forming thin film on substrate
TW202201602A (en) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Substrate processing device
TW202218133A (en) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Method for forming a layer provided with silicon
TW202217953A (en) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Substrate processing method
KR20220006455A (en) 2020-07-08 2022-01-17 에이에스엠 아이피 홀딩 비.브이. Method for processing a substrate
TW202219628A (en) 2020-07-17 2022-05-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Structures and methods for use in photolithography
TW202204662A (en) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Method and system for depositing molybdenum layers
KR20220027026A (en) 2020-08-26 2022-03-07 에이에스엠 아이피 홀딩 비.브이. Method and system for forming metal silicon oxide and metal silicon oxynitride
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
US12009224B2 (en) 2020-09-29 2024-06-11 Asm Ip Holding B.V. Apparatus and method for etching metal nitrides
TW202229613A (en) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Method of depositing material on stepped structure
TW202217037A (en) 2020-10-22 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Method of depositing vanadium metal, structure, device and a deposition assembly
TW202223136A (en) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Method for forming layer on substrate, and semiconductor processing system
TW202235649A (en) 2020-11-24 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Methods for filling a gap and related systems and devices
KR20220076343A (en) 2020-11-30 2022-06-08 에이에스엠 아이피 홀딩 비.브이. an injector configured for arrangement within a reaction chamber of a substrate processing apparatus
CN114639631A (en) 2020-12-16 2022-06-17 Asm Ip私人控股有限公司 Fixing device for measuring jumping and swinging
TW202231903A (en) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 Transition metal deposition method, transition metal layer, and deposition assembly for depositing transition metal on substrate
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
US11961735B2 (en) * 2021-06-04 2024-04-16 Tokyo Electron Limited Cyclic plasma processing
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate
KR20240040525A (en) * 2022-09-21 2024-03-28 피에스케이 주식회사 A method for treating a substrate

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4333793A (en) * 1980-10-20 1982-06-08 Bell Telephone Laboratories, Incorporated High-selectivity plasma-assisted etching of resist-masked layer
JPH0685396B2 (en) * 1985-12-27 1994-10-26 株式会社日立製作所 Etching method and apparatus used therefor
US5001083A (en) * 1988-07-12 1991-03-19 Microwave Modules & Devices Inc. Method of priming semiconductor substrate for subsequent photoresist masking and etching
KR930004713B1 (en) 1990-06-18 1993-06-03 삼성전자 주식회사 Plasma exciting apparatus using modulation step and its method
JP3086234B2 (en) * 1990-06-29 2000-09-11 株式会社東芝 Surface treatment method
JPH04125925A (en) * 1990-09-17 1992-04-27 Nkk Corp Manufacture of semiconductor device
JP2944185B2 (en) * 1990-10-16 1999-08-30 沖電気工業株式会社 Contact etching method
US5877032A (en) * 1995-10-12 1999-03-02 Lucent Technologies Inc. Process for device fabrication in which the plasma etch is controlled by monitoring optical emission
US5368685A (en) 1992-03-24 1994-11-29 Hitachi, Ltd. Dry etching apparatus and method
JP2988122B2 (en) 1992-05-14 1999-12-06 日本電気株式会社 Dry etching apparatus and method for manufacturing semiconductor device
US5468341A (en) 1993-12-28 1995-11-21 Nec Corporation Plasma-etching method and apparatus therefor
US5439849A (en) * 1994-02-02 1995-08-08 At&T Corp. Encapsulation techniques which include forming a thin glass layer onto a polymer layer
JP3223692B2 (en) * 1994-03-17 2001-10-29 株式会社日立製作所 Dry etching method
US5562801A (en) * 1994-04-28 1996-10-08 Cypress Semiconductor Corporation Method of etching an oxide layer
JPH08100278A (en) * 1994-09-30 1996-04-16 Nkk Corp Tapering method and plasma-etching device
US5683538A (en) 1994-12-23 1997-11-04 International Business Machines Corporation Control of etch selectivity
US5614060A (en) 1995-03-23 1997-03-25 Applied Materials, Inc. Process and apparatus for etching metal in integrated circuit structure with high selectivity to photoresist and good metal etch residue removal
US5683517A (en) * 1995-06-07 1997-11-04 Applied Materials, Inc. Plasma reactor with programmable reactant gas distribution
US5895740A (en) * 1996-11-13 1999-04-20 Vanguard International Semiconductor Corp. Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
KR100223832B1 (en) * 1996-12-27 1999-10-15 구본준 Method of manufacturing semiconductor device
US5942446A (en) * 1997-09-12 1999-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fluorocarbon polymer layer deposition predominant pre-etch plasma etch method for forming patterned silicon containing dielectric layer
JP4153606B2 (en) * 1998-10-22 2008-09-24 東京エレクトロン株式会社 Plasma etching method and plasma etching apparatus
US6251791B1 (en) * 1999-07-20 2001-06-26 United Microelectronics Corp. Eliminating etching microloading effect by in situ deposition and etching

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