KR20080060311A - Method for forming contact hole in semiconductor device - Google Patents

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이홍구
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Abstract

A method for manufacturing a contact hole of a semiconductor device is provided to reduce a final CD(Critical Dimension) of a contact hole without performing a reflow process of a photoresist pattern. An insulating layer is formed on a substrate(31). A hard mask is formed on the insulating layer. A photoresist pattern is formed on the hard mask. A hard mask pattern is formed by etching the hard mask. A spacer(41) is formed on the etched sidewall of the hard mask pattern. A contact hole(42) is formed by etching the insulating layer using the spacer and the hard mask pattern as an etch mask.

Description

반도체 소자의 콘택홀 제조 방법{METHOD FOR FORMING CONTACT HOLE IN SEMICONDUCTOR DEVICE}Method for manufacturing contact hole of semiconductor device {METHOD FOR FORMING CONTACT HOLE IN SEMICONDUCTOR DEVICE}

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 콘택홀 제조 방법을 도시한 공정 단면도.1A and 1B are cross-sectional views illustrating a method for manufacturing a contact hole in a semiconductor device according to the related art.

도 2는 리플로우가 진행된 포토레지스트패턴을 나타낸 사진.2 is a photograph showing a photoresist pattern undergoing reflow.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 콘택홀 제조 방법을 도시한 공정 단면도.3A to 3E are cross-sectional views illustrating a method of manufacturing a contact hole in a semiconductor device according to an embodiment of the present invention.

도 4a 내지 도 4d는 본 발명의 실시예에 따른 비트라인콘택홀의 제조 방법을 도시한 공정 단면도.4A through 4D are cross-sectional views illustrating a method of manufacturing a bit line contact hole according to an exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 기판 32 : 게이트절연막31 substrate 32 gate insulating film

33 : 게이트전도막 34 : 게이트하드마스크33: gate conductive film 34: gate hard mask

35 : 게이트스페이서 36 : 제1층간절연막35 gate spacer 36 first interlayer insulating film

37 : 랜딩플러그 38 : 제2층간절연막37: landing plug 38: second interlayer insulating film

39A : 하드마스크질화막패턴 40 : 포토레지스트 패턴39A: Hard Mask Nitride Pattern 40: Photoresist Pattern

41 : 스페이서 42 : 비트라인콘택홀41: spacer 42: bit line contact hole

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 비트라인콘택홀 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method for manufacturing bit line contact holes in a semiconductor device.

DRAM(Dynamic Random Access Memory) 반도체 소자의 회로 선폭이 감소됨에 따라 콘택홀(Contact hole)의 선폭(CD) 감소가 요구되는데, 마스크 패터닝 장비의 해상도 한계에 의해 미세 패턴을 정의하기가 점점 어려워지고 있다.As the line width of DRAM (Dynamic Random Access Memory) semiconductor devices is reduced, the line width (CD) of contact holes is required to be reduced, and it is increasingly difficult to define fine patterns due to the resolution limitation of mask patterning equipment. .

일반적으로 콘택홀의 선폭 감소를 위해 주로 마스크 패터닝 후에 포토레지스트(Photo resist)를 리플로우(reflow) 시키는 방법을 사용해왔다.In general, in order to reduce the line width of the contact hole, a method of reflowing a photoresist after mask patterning has been mainly used.

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 콘택홀 제조 방법을 도시한 공정 단면도이다.1A and 1B are cross-sectional views illustrating a method of manufacturing a contact hole in a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이, 소정의 구조가 형성된 기판(11) 상에 절연막(12)을 형성한다.As shown in FIG. 1A, an insulating film 12 is formed on a substrate 11 having a predetermined structure.

이어서, 절연막(12) 상에 반사방지막(ARC, 13)을 형성한 후, 반사방지막(13) 상에 포토레지스트패턴(14)을 형성한다. 이때, 포토레지스트패턴(14)은 콘택홀이 정의되는 콘택마스크로서, 정의된 콘택홀은 CD1의 선폭(Critical Dimension)을 갖는다.Subsequently, after the antireflection films ARC and 13 are formed on the insulating film 12, the photoresist pattern 14 is formed on the antireflection film 13. In this case, the photoresist pattern 14 is a contact mask in which contact holes are defined, and the defined contact holes have a critical dimension of CD1.

도 1b에 도시된 바와 같이, 포토레지스트 패턴(14)을 리플로우(Reflow, 도면부호 'R' 참조) 시켜 리플로우 되기 전 포토레지스트 패턴(14)에 의해 정의된 CD1을 좁혀 'CD2'을 정의한다. 이때, 리플로우(R)는 화살표 방향과 같은 방향으로 발생된다.As shown in FIG. 1B, the CD1 defined by the photoresist pattern 14 is narrowed to define 'CD2' before the reflow by reflowing the photoresist pattern 14 (see reference 'R'). do. At this time, the reflow R is generated in the same direction as the arrow direction.

이후, 공정을 도시하지 않았지만 리플로우된 포토레지스트 패턴(14)을 식각 마스크로 반사방지막(13)과 절연막(12)을 식각하여 기판(11) 상부를 노출시키는 콘택홀)을 형성한다.Subsequently, although not illustrated, the anti-reflective layer 13 and the insulating layer 12 are etched using the reflowed photoresist pattern 14 as an etch mask to form a contact hole exposing the upper portion of the substrate 11.

상술한 종래 기술은, 구현하고자하는 최종 선폭(Final Inspection Critical Dimension; 'FICD')을 원래 타겟보다 크케 패터닝하여 최초 선폭(Develope Inspection Critical Dimension; 'DICD')을 정의하는 포토레지스트 패턴(14)을 리플로우 시킨 후 콘택홀의 선폭을 감소시키는 방법이다.The above-described prior art has a photoresist pattern 14 defining the initial inspection width (DICD) by patterning a final inspection critical dimension (FICD) larger than the original target. It is a method to reduce the line width of the contact hole after reflow.

그러나, 이와 같은 종래 기술에서 포토레지스트 패턴의 리플로우는 열을 가해 탑 부분의 포토레지스트가 사이드(side) 방향(L 방향)으로도 이동하는 것이므로, 최종적으로 포토레지스트 패턴의 두께 감소(V 방향)를 가져와 식각시 포토레지스트 패턴의 마진이 부족해지는 문제가 발생한다.However, in this prior art, since the reflow of the photoresist pattern is performed by applying heat, the photoresist of the top portion also moves in the side direction (L direction), so that the thickness of the photoresist pattern is finally reduced (V direction). The problem arises in that the margin of the photoresist pattern is insufficient during etching.

도 2는 리플로우가 진행된 포토레지스트패턴을 나타낸 사진이다.2 is a photograph showing a photoresist pattern undergoing reflow.

도 2에 도시된 사진에서 알 수 있듯이, 리플로우 전의 포토레지스트 패턴의 프로파일은 비교적 수직하나(vertical) 리플로우 후의 포토레지스트 패턴 프로파일은 라운드 형태('A' 참조)를 갖게 되는데, 이렇게 라운드한 형태의 포토레지스트 패턴을 식각마스크로 이용하여 식각시 콘택홀의 CD 재현성이 감소되는 문제가 있 다.As can be seen in the photograph shown in FIG. 2, the profile of the photoresist pattern before reflow is relatively vertical, but the photoresist pattern profile after reflow has a round shape (see 'A'). Using the photoresist pattern as an etching mask has a problem of reducing the CD reproducibility of the contact hole during etching.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 포토레지스트 리플로우 공정을 사용하지 않으면서도 콘택홀의 선폭을 감소시킬 수 있는 반도체 소자의 콘택홀 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method for manufacturing a contact hole of a semiconductor device capable of reducing the line width of the contact hole without using a photoresist reflow process.

상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 콘택홀 제조 방법은 기판 상에 절연막을 형성하는 단계; 상기 절연막 상에 하드마스크를 형성하는 단계; 상기 하드마스크 상에 포토레지스트패턴을 형성하는 단계; 상기 하드마스크를 식각하여 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴의 식각된 측벽에 스페이서를 형성하는 단계; 및 상기 하드마스크패턴과 스페이서를 식각마스크로 상기 절연막을 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 하드마스크패턴과 스페이서는 열질화막으로 형성하는 것을 특징으로 한다.A method of manufacturing a contact hole in a semiconductor device of the present invention for achieving the above object comprises the steps of: forming an insulating film on a substrate; Forming a hard mask on the insulating film; Forming a photoresist pattern on the hard mask; Etching the hard mask to form a hard mask pattern; Forming a spacer on the etched sidewall of the hard mask pattern; And forming a contact hole by etching the insulating layer using the hard mask pattern and the spacer as an etch mask, wherein the hard mask pattern and the spacer are formed of a thermal nitride layer.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 콘택홀 제조 방법을 도시한 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a contact hole in a semiconductor device according to an embodiment of the present invention.

도 3a에 도시된 바와 같이, 기판(21) 상에 절연막(22)을 형성한다. 이때, 절연막(22)은 산화막을 사용할 수 있다.As shown in FIG. 3A, an insulating film 22 is formed on the substrate 21. At this time, an oxide film may be used for the insulating film 22.

이어서, 절연막(22) 상에 하드마스크(23)를 형성한다. 이때, 하드마스크(23)는 질화막으로 형성한다. 위와 같은 하드마스크(23)은 포토레지스트패턴만을 이용한 식각공정시의 마진부족을 보상하고자 한 것이다.Next, a hard mask 23 is formed on the insulating film 22. At this time, the hard mask 23 is formed of a nitride film. The hard mask 23 as described above is intended to compensate for the lack of margin during the etching process using only the photoresist pattern.

바람직하게, 하드마스크(23)는 균일한 두께의 증착이 용이하고, 산화막물질인 절연막(22) 식각시 식각배리어 역할을 해줄 수 있는 Si3N4, SiN 또는 SiON막 중에서 선택된 어느 하나의 질화막으로 형성하는 것이 바람직하다. 이때, 질화막은 열(Thermal)을 수반하는 CVD(Chemical Vapor Deposition)와 같은 증착공정에 의해 증착한 열질화막(Thermal nitride)으로써 단차피복성(Step coverage)이 우수하여 균일한 두께로 증착이 가능하다.Preferably, the hard mask 23 is a nitride film selected from any one of Si 3 N 4 , SiN, or SiON film which may be easily deposited with a uniform thickness and may serve as an etching barrier when etching the insulating film 22, which is an oxide film material. It is preferable to form. In this case, the nitride film is a thermal nitride film deposited by a deposition process such as CVD (Chemical Vapor Deposition) with heat, and thus the nitride film is excellent in step coverage and can be deposited with a uniform thickness. .

이어서, 하드마스크(23) 상에 콘택홀이 정의된 선폭(CD11)을 갖는 포토레지스트패턴(24)을 형성한다.Next, a photoresist pattern 24 having a line width CD11 in which contact holes are defined is formed on the hard mask 23.

도 3b에 도시된 바와 같이, 리플로우공정없이 바로 포토레지스트패턴(24)을 식각마스크로 이용하여 하드마스크(23)를 식각한다. 이로써, 하드마스크패턴(23A)은 포토레지스트패턴(24)의 선폭 'CD11'이 그대로 전사된다.As shown in FIG. 3B, the hard mask 23 is etched using the photoresist pattern 24 directly as an etching mask without a reflow process. As a result, the line width 'CD11' of the photoresist pattern 24 is transferred as it is in the hard mask pattern 23A.

도 3c에 도시된 바와 같이, 포토레지스트패턴(24)을 스트립한다.As shown in FIG. 3C, the photoresist pattern 24 is stripped.

이어서, 전면에 스페이서절연막(25)을 형성한다. 이때, 스페이서절연막(25)은 콘택홀의 선폭을 감소시키기 위해 형성하는 것으로서, 균일한 두께의 증착이 용이하고, 산화막물질인 절연막(22) 식각시 식각배리어 역할을 해줄 수 있는 Si3N4, SiN 또는 SiON막 중에서 선택된 어느 하나의 질화막으로 형성하는 것이 바람직하다. 이때, 질화막은 열(Thermal)을 수반하는 CVD(Chemical Vapor Deposition)와 같은 증착공정에 의해 증착한 열질화막(Thermal nitride)으로써 단차피복성(Step coverage)이 우수하여 균일한 두께로 증착이 가능하다. 예컨대, 150Å∼200Å 두께로 형성한다.Subsequently, a spacer insulating film 25 is formed on the entire surface. In this case, the spacer insulating layer 25 is formed to reduce the line width of the contact hole, and is easy to deposit a uniform thickness, and Si 3 N 4 , SiN which may serve as an etching barrier when etching the insulating layer 22 which is an oxide film material. Or a nitride film selected from the SiON films. In this case, the nitride film is a thermal nitride film deposited by a deposition process such as CVD (Chemical Vapor Deposition) with heat, and thus the nitride film is excellent in step coverage and can be deposited with a uniform thickness. . For example, it is formed to a thickness of 150 kPa to 200 kPa.

도 3d에 도시된 바와 같이, 스페이서식각을 진행한다. 이때, 스페이서식각은 에치백(Etchback)으로 진행하며, 이로써 하드마스크패턴(23A)의 측벽에만 스페이서(25A)가 형성된다.As shown in FIG. 3D, spacer etching is performed. At this time, the spacer etching proceeds to etchback, whereby the spacer 25A is formed only on the sidewall of the hard mask pattern 23A.

위와 같은 스페이서(25A)에 의해 하드마스크패턴(23A)의 CD11은 스페이서두께만큼 선폭이 감소된 'CD12'로 감소된다. 이로 미루어 볼때, 스페이서절연막의 증착두께를 조절하면 CD12의 선폭도 조절이 가능함을 알 수 있다. By the spacer 25A as described above, the CD11 of the hard mask pattern 23A is reduced to 'CD12' whose line width is reduced by the thickness of the spacer. From this, it can be seen that the line width of the CD12 can be controlled by adjusting the deposition thickness of the spacer insulating film.

도 3e에 도시된 바와 같이, 스페이서(25A)와 하드마스크패턴(23A)을 식각마스크로 이용하여 절연막(22)을 식각하므로써 콘택홀(26)을 형성한다.As shown in FIG. 3E, the contact hole 26 is formed by etching the insulating film 22 using the spacer 25A and the hard mask pattern 23A as an etching mask.

결과적으로, 콘택홀(26)의 최종선폭 FICD는 스페이서(25A)에 의한 'CD12'가 전사되므로, 최초 포토레지스트패턴에 의한 선폭 CD11보다 더 작아짐을 알 수 있다. 이와 같이, 스페이서(25A)를 잔류시킨 상태에서 콘택홀(26)을 형성하면, 콘택 홀(26)의 선폭 감소 효과가 증대된다. 따라서, 스페이서(25A)는 콘택홀(26) 형성을 위한 식각공정시 제거되지 않는 식각배리어 역할을 하는 물질로 형성하는 것이 반드시 필요한 것이다.As a result, it can be seen that the final line width FICD of the contact hole 26 is smaller than the line width CD11 due to the initial photoresist pattern since the 'CD12' is transferred by the spacer 25A. As such, when the contact hole 26 is formed while the spacer 25A is left, the line width reduction effect of the contact hole 26 is increased. Therefore, it is essential that the spacer 25A is formed of a material that serves as an etching barrier that is not removed during the etching process for forming the contact hole 26.

일예로, 포토레지스트패턴의 리플로우를 이용한 CD 감소량은 30nm 정도이며, 본 발명의 실시예에 따라 스페이서절연막의 두께를 150Å으로 얇게 적용하여도 콘택홀의 FICD를 30nm(사이드당 15nm)를 감소시킬 수 있다.For example, the amount of CD reduction using the reflow of the photoresist pattern is about 30 nm, and the FICD of the contact hole can be reduced by 30 nm (15 nm per side) even if the thickness of the spacer insulating film is reduced to 150 mW according to an embodiment of the present invention. have.

상술한 본 발명은 BLC1(셀영역에 형성되는 비트라인콘택홀)에서도 적용이 가능하다.The present invention described above can also be applied to BLC1 (bit line contact hole formed in the cell region).

도 4a 내지 도 4d는 본 발명의 실시예에 따른 비트라인콘택홀의 제조 방법을 도시한 공정 단면도이다.4A through 4D are cross-sectional views illustrating a method of manufacturing a bit line contact hole according to an exemplary embodiment of the present invention.

도 4a에 도시된 바와 같이, 웰공정 및 소자분리 공정과 같은 DRAM 구성에 필요한 공정이 진행된 기판(31) 상에 게이트절연막(32), 게이트전도막(33) 및 게이트하드마스크(34)가 적층된 게이트 패턴을 형성한다. 게이트전도막(33)은 폴리실리콘막(poly-si), 금속막(Metal) 및 금속실리사이드(Metal silicide) 중에서 선택된 물질을 사용하며, 게이트하드마스크(34)는 실리콘질화막(Si3N4)으로 형성한다.As shown in FIG. 4A, a gate insulating film 32, a gate conductive film 33, and a gate hard mask 34 are stacked on a substrate 31 on which DRAM necessary processes, such as a well process and a device isolation process, are performed. To form a gate pattern. The gate conductive layer 33 uses a material selected from a polysilicon layer, a metal layer, and a metal silicide, and the gate hard mask 34 is a silicon nitride layer (Si 3 N 4 ). To form.

게이트 패턴의 측벽에는 게이트스페이서(35)를 형성한다. 계속해서, 게이트 패턴을 포함한 기판(31) 상에 제1층간절연막(36)을 증착하고, 게이트하드마스크(34)가 드러나는 타겟으로 평탄화 공정을 진행한 후 제1층간절연막(36)을 관통하면서 기판(31)과 연결되는 랜딩플러그(37)를 형성한다. 통상 랜딩플러그(37)는 폴 리실리콘플러그이다. The gate spacer 35 is formed on the sidewall of the gate pattern. Subsequently, the first interlayer insulating film 36 is deposited on the substrate 31 including the gate pattern, the planarization process is performed on the target where the gate hard mask 34 is exposed, and then the first interlayer insulating film 36 is penetrated. A landing plug 37 connected to the substrate 31 is formed. Normally, the landing plug 37 is a polysilicon plug.

다음으로, 제1층간절연막(36) 상에 제2층간절연막(38)을 증착한다. 이때, 제1,2제2층간절연막(36, 38)은 산화막이다.Next, a second interlayer insulating film 38 is deposited on the first interlayer insulating film 36. At this time, the first and second interlayer insulating films 36 and 38 are oxide films.

이어서, 제2층간절연막(38) 상에 비트라인콘택홀을 형성하기 위한 마스크로 사용될 하드마스크질화막(39)을 증착한다.Subsequently, a hard mask nitride film 39 to be used as a mask for forming a bit line contact hole is deposited on the second interlayer insulating film 38.

바람직하게, 하드마스크질화막(39)은 균일한 두께의 증착이 용이하고, 산화막물질인 제2층간절연막(38) 식각시 식각배리어 역할을 해줄 수 있는 Si3N4, SiN 또는 SiON 중에서 선택된 어느 하나의 질화막으로 형성하는 것이 바람직하다. 이때, 질화막은 열(Thermal)을 수반하는 CVD(Chemical Vapor Deposition)와 같은 증착공정에 의해 증착하므로써 단차피복성(Step coverage)이 우수하여 균일한 두께로 증착이 가능하다.Preferably, the hard mask nitride layer 39 may be any one selected from among Si 3 N 4 , SiN, or SiON, which may easily deposit a uniform thickness and may serve as an etching barrier when etching the second interlayer insulating layer 38, which is an oxide film material. It is preferable to form with a nitride film of. In this case, the nitride film is deposited by a deposition process such as CVD (Chemical Vapor Deposition) with heat, so that the step coverage is excellent.

통상 회로 선폭 60㎚ 이하의 공정에서는 비트라인콘택홀을 형성할 때 하드마스크로 비정질 카본(Amorphous Carbon)을 사용하는데, 본 발명에서는 하드마스크 질화막(39)을 패터닝한 후에 스페이서절연막을 증착해야 하므로, 비정질 카본층을 사용하지 않는다.Generally, in the process having a circuit line width of 60 nm or less, amorphous carbon is used as a hard mask to form a bit line contact hole. In the present invention, since the spacer insulating film is deposited after the hard mask nitride film 39 is patterned, No amorphous carbon layer is used.

이어서, 하드마스크질화막(39) 상에 콘택홀이 정의된 선폭(CD21)을 갖는 포토레지스트패턴(40)을 형성한다.Subsequently, a photoresist pattern 40 having a line width CD21 in which contact holes are defined is formed on the hard mask nitride film 39.

도 4b에 도시된 바와 같이, 리플로우공정없이 바로 포토레지스트패턴(40)을 식각마스크로 이용하여 하드마스크질화막(39)을 식각한다. 이로써, 하드마스크질화 막패턴(39A)은 포토레지스트패턴(40)의 선폭 'CD21'이 그대로 전사된다.As shown in FIG. 4B, the hard mask nitride layer 39 is etched using the photoresist pattern 40 as an etching mask without a reflow process. As a result, the line width 'CD21' of the photoresist pattern 40 is transferred as it is in the hard mask nitride film pattern 39A.

도 4c에 도시된 바와 같이, 포토레지스트패턴(40)을 스트립한다.As shown in FIG. 4C, the photoresist pattern 40 is stripped.

이어서, 전면에 스페이서절연막을 형성한다. 이때, 스페이서절연막은 콘택홀의 선폭을 감소시키기 위해 형성하는 것으로서, 균일한 두께의 증착이 용이하고, 산화막물질인 제2층간절연막(38) 식각시 식각배리어 역할을 해줄 수 있는 Si3N4, SiN 또는 SiON 중에서 선택된 어느 하나의 질화막으로 형성하는 것이 바람직하다. 이때, 질화막은 열(Thermal)을 수반하는 CVD(Chemical Vapor Deposition)와 같은 증착공정에 의해 증착한 열질화막(Thermal nitride)으로써 단차피복성(Step coverage)이 우수하여 균일한 두께로 증착이 가능하다. 예컨대, 150Å∼200Å 두께로 형성한다.Subsequently, a spacer insulating film is formed over the entire surface. In this case, the spacer insulating layer is formed to reduce the line width of the contact hole, and is easy to deposit a uniform thickness, and Si 3 N 4 , SiN may serve as an etching barrier when etching the second interlayer insulating layer 38, which is an oxide material. Or a nitride film selected from SiON. In this case, the nitride film is a thermal nitride film deposited by a deposition process such as CVD (Chemical Vapor Deposition) with heat, and thus the nitride film is excellent in step coverage and can be deposited with a uniform thickness. . For example, it is formed to a thickness of 150 kPa to 200 kPa.

이어서, 스페이서식각을 진행한다. 이때, 스페이서식각은 에치백(Etchback)으로 진행하며, 이로써 하드마스크질화막패턴(39A)의 측벽에만 스페이서(41)가 형성된다.Subsequently, spacer etching is performed. At this time, the spacer etching proceeds to etchback, whereby the spacers 41 are formed only on the sidewalls of the hard mask nitride layer pattern 39A.

위와 같은 스페이서(41)에 의해 하드마스크질화막패턴(39A)의 CD21은 스페이서두께만큼 선폭이 감소된 'CD22'로 감소된다. 이로 미루어 볼때, 스페이서절연막의 증착두께를 조절하면 CD22의 선폭도 조절이 가능함을 알 수 있다. By the spacer 41 as described above, the CD21 of the hard mask nitride film pattern 39A is reduced to 'CD22' whose line width is reduced by the thickness of the spacer. From this, it can be seen that the line width of the CD22 can be controlled by adjusting the deposition thickness of the spacer insulating film.

도 4d에 도시된 바와 같이, 스페이서(41)와 하드마스크질화막패턴(39A)을 식각마스크로 이용하여 제2층간절연막(38)을 식각하므로써 랜딩플러그(37)의 표면을 노출시키는 비트라인콘택홀(42)을 형성한다. 비트라인콘택홀(42) 형성을 위한 식각 공정은 자기정렬콘택식각을 이용하며, C4F8, C5F8 또는 CH2F2 중에서 선택된 어느 하나의 가스를 사용하여 진행한다.As shown in FIG. 4D, the bit line contact hole exposing the surface of the landing plug 37 by etching the second interlayer insulating layer 38 using the spacer 41 and the hard mask nitride layer pattern 39A as an etching mask. To form 42. The etching process for forming the bit line contact hole 42 uses self-aligned contact etching, and proceeds using any one gas selected from C 4 F 8 , C 5 F 8, or CH 2 F 2 .

결과적으로, 비트라인콘택홀(42)의 최종선폭 FICD는 스페이서(41)에 의한 'CD22'가 전사되므로, 최초 포토레지스트패턴에 의한 선폭 CD21보다 더 작아짐을 알 수 있다. 이와 같이, 스페이서(41)를 잔류시킨 상태에서 콘택홀(42)을 형성하면, 콘택홀(42)의 선폭 감소 효과가 증대된다. 따라서, 스페이서(41)는 콘택홀(42) 형성을 위한 식각공정시 제거되지 않는 식각배리어 역할을 하는 물질로 형성하는 것이 반드시 필요한 것이다.As a result, it can be seen that the final line width FICD of the bit line contact hole 42 is smaller than the line width CD21 due to the initial photoresist pattern since the 'CD22' is transferred by the spacer 41. As such, when the contact hole 42 is formed while the spacer 41 remains, the line width reduction effect of the contact hole 42 is increased. Therefore, it is essential that the spacer 41 is formed of a material that serves as an etching barrier that is not removed during the etching process for forming the contact hole 42.

한편, 비트라인콘택홀(42)의 선폭을 감소시키면 비트라인콘택홀(42)의 상부면적을 감소시킬 수 있으므로, 후속 스토리지노드콘택홀과의 브릿지(bridge)를 방지할 수도 있다.On the other hand, reducing the line width of the bit line contact hole 42 can reduce the upper area of the bit line contact hole 42, it is possible to prevent the bridge (block) with the subsequent storage node contact hole.

일예로, 포토레지스트패턴의 리플로우를 이용한 CD 감소량은 30nm 정도이며, 본 발명의 실시예에 따라 스페이서절연막의 두께를 150Å으로 얇게 적용하여도 콘택홀의 FICD를 30nm(사이드당 15nm)를 감소시킬 수 있다.For example, the amount of CD reduction using the reflow of the photoresist pattern is about 30 nm, and the FICD of the contact hole can be reduced by 30 nm (15 nm per side) even if the thickness of the spacer insulating film is reduced to 150 mW according to an embodiment of the present invention. have.

또한, 하드마스크질화막패턴(39A)과 스페이서(41)가 모두 질화막 계열의 물질이므로 비트라인콘택홀(42) 식각 후 진행하는 세정 공정에서 습식 케미컬에 의한 비트라인콘택홀(42)의 탑부 선폭 증가를 방지할 수 있다.In addition, since the hard mask nitride pattern 39A and the spacer 41 are both nitride-based materials, the top line width of the bit line contact hole 42 is increased by the wet chemical in the cleaning process performed after the bit line contact hole 42 is etched. Can be prevented.

본 발명은 비트라인콘택홀 공정 뿐만 아니라 선폭 감소가 요구되는 다른 공정에도 용이하게 확장 적용할 수 있다.The present invention can be easily applied to not only the bit line contact hole process but also other processes requiring line width reduction.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 포토레지스트패턴의 리플로우 공정을 진행하지 않으면서도 콘택홀의 최종 선폭을 감소시킬 수 있는 효과가 있다.The present invention described above has the effect of reducing the final line width of the contact hole without performing the reflow process of the photoresist pattern.

또한, 스페이서의 두께조절을 통해 콘택홀의 선폭을 조절할 수 있는 효과가 있다.In addition, it is possible to adjust the line width of the contact hole by adjusting the thickness of the spacer.

또한, 포토레지스트 패턴의 리플로우 공정을 생략하므로서 리플로우 공정을 통한 선폭 감소시 문제가 되었던 포토레지스트의 마진 부족 및 선폭 재현성 저하를 개선할 수 있는 효과가 있다.In addition, by omitting the reflow process of the photoresist pattern, there is an effect that can improve the lack of margin and line width reproducibility of the photoresist, which was a problem when reducing the line width through the reflow process.

Claims (10)

기판 상에 절연막을 형성하는 단계;Forming an insulating film on the substrate; 상기 절연막 상에 하드마스크를 형성하는 단계;Forming a hard mask on the insulating film; 상기 하드마스크 상에 포토레지스트패턴을 형성하는 단계;Forming a photoresist pattern on the hard mask; 상기 하드마스크를 식각하여 하드마스크패턴을 형성하는 단계;Etching the hard mask to form a hard mask pattern; 상기 하드마스크패턴의 식각된 측벽에 스페이서를 형성하는 단계; 및Forming a spacer on the etched sidewall of the hard mask pattern; And 상기 하드마스크패턴과 스페이서를 식각마스크로 상기 절연막을 식각하여 콘택홀을 형성하는 단계Forming a contact hole by etching the insulating layer using the hard mask pattern and the spacer as an etch mask 를 포함하는 반도체소자의 콘택홀 제조 방법.Contact hole manufacturing method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 하드마스크패턴과 스페이서는 동일한 물질로 형성하는 반도체소자의 콘택홀 제조 방법.The method of claim 1, wherein the hard mask pattern and the spacer are formed of the same material. 제1항에 있어서,The method of claim 1, 상기 하드마스크패턴과 스페이서는 상기 절연막 식각시 식각선택비가 큰 물질로 형성하는 반도체소자의 콘택홀 제조 방법.And the hard mask pattern and the spacer are formed of a material having a large etching selectivity when the insulating layer is etched. 제1항에 있어서,The method of claim 1, 상기 하드마스크패턴의 식각된 측벽에 스페이서를 형성하는 단계는,Forming a spacer on the etched sidewall of the hard mask pattern, 상기 하드마스크패턴을 포함한 전면에 상기 스페이서로 사용되는 스페이서절연막을 형성하는 단계; 및Forming a spacer insulating film used as the spacer on the entire surface including the hard mask pattern; And 에치백으로 상기 스페이서절연막을 식각하여 상기 스페이서를 형성하는 단계Etching the spacer insulating layer using an etch back to form the spacer 를 포함하는 반도체소자의 콘택홀 제조 방법.Contact hole manufacturing method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 하드마스크패턴과 상기 스페이서는 질화막으로 형성하며, 상기 절연막은 산화막으로 형성하는 반도체소자의 콘택홀 제조 방법.And the hard mask pattern and the spacer are formed of a nitride film, and the insulating film is formed of an oxide film. 제5항에 있어서,The method of claim 5, 상기 질화막은, 열을 수반하는 증착공정에 의한 열질화막(thermal nitride)으로 형성하는 반도체 소자의 콘택홀 제조 방법.The nitride film is a contact hole manufacturing method of a semiconductor device formed of a thermal nitride film (thermal nitride) by a deposition process involving heat. 제6항에 있어서,The method of claim 6, 상기 질화막은, Si3N4, SiN 또는 SiON 중에서 선택된 어느 하나로 형성하는 반도체 소자의 콘택홀 제조 방법.The nitride film is a contact hole manufacturing method of a semiconductor device formed of any one selected from Si 3 N 4 , SiN or SiON. 제1항에 있어서,The method of claim 1, 상기 스페이서는 150Å∼200Å 두께로 형성하는 반도체 소자의 콘택홀 제조 방법.The spacer is a contact hole manufacturing method of a semiconductor device to form a thickness of 150 ~ 200Å. 제1항에 있어서,The method of claim 1, 상기 콘택홀 형성을 위한 상기 절연막의 식각은, Etching of the insulating film for forming the contact hole, C4F8, C5F8 또는 CH2F2 중에서 선택된 어느 하나의 가스를 사용하여 진행하는 반도체소자의 콘택홀 제조 방법.A method for manufacturing a contact hole in a semiconductor device which proceeds using any one of C 4 F 8 , C 5 F 8 or CH 2 F 2 . 제1항 내지 제9항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 9, 상기 콘택홀은 비트라인콘택홀인 반도체소자의 콘택홀 제조 방법.And the contact hole is a bit line contact hole.
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KR101460697B1 (en) * 2008-11-28 2014-11-13 삼성전자 주식회사 Fabricating method of semiconductor integrated circuit devices

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KR101460697B1 (en) * 2008-11-28 2014-11-13 삼성전자 주식회사 Fabricating method of semiconductor integrated circuit devices
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