JP3961024B2 - オフセット自動無効化を行うセンス増幅器 - Google Patents
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Description
本発明は、ランダム・アクセス・メモリに対するセンス増幅器(senseamplifier)に関し、特に、フィードバック手法を用いるオフセット誤差の無効化を行うセンス増幅器に関する。
発明の背景
典型的なランダム・アクセス・メモリ(RAM)は、メモリ・セルの行および列のアレイを含んでいる。メモリ・セルの行は、ワード線を付勢することによりアクセスされる。各列におけるメモリ・セルは、「ビット」線および反転ビット(「ビットB」)線によりセンス増幅器に接続される。メモリの読出しアクセス中、センス増幅器がアクティブなワード線を持つメモリ・セルの状態を決定する。このメモリは、ワード線に沿って各メモリ・セルごとにセンス増幅器を含む。別の形態では、2組以上の「ビット」線および「ビットB」線がセンス増幅器に対してマルチプレックスされる。
RAMの主パラメータの1つは、そのアクセス時間である。メモリ・セルに対するアクセス時間は、ワード線を付勢する時間、メモリ・セルから「ビット」線および「ビットB」線への信号を転送する時間、およびセンス増幅器による「ビット」線および「ビットB」線を検知する時間を含む幾つかの成分の和である。典型的な4メガビットの100MHzRAMにおいて、アクティブな「ビット」線における電圧変化は典型的に約100ミリボルトであり、約30ミリボルト/ナノ秒の速度で「ビット」線および「ビットB」線に電位が生じる。このため、「ビット」線および「ビットB」線に100ミリボルトを生じるには、アクセス時間の30%を表わす約3ナノ秒が要求される。センス増幅器は、典型的に、10〜20ミリボルト程度のオフセット誤差を持つ差動増幅器として構成される。「ビット」線の電位はセンス増幅器を切換えるためにはこのオフセット誤差を克服しなければならないから、アクセス時間は、メモリ・セルの状態の1つに対して増加される。アクセス時間の残りは、行デコーダおよびワード線の付勢により占められ、この両者は典型的に、低い抵抗値の相互接続金属のストラッピング(strapping)の使用により、そして(または)チップのセグメンテーションにより低減される。
ビット線がより高速な検知のため供給電圧の半分に予め荷電される高速DRAMが、P.Gillingham等により「IEEE Journal of Solid State Circuit」、1991年8月、第26巻、第8部、1171〜1175ページに開示されている。センス増幅器のオフセットがビット線に記憶されるDRAMの形態は、T.Sugibayashi等により「ISSCC95 Digest of Technical Papers」1995年2月17日、254および255ページに記載されている。
発明の概要
本発明によれば、ランダム・アクセス・メモリのメモリ・セルの状態を決定するためのセンス増幅器が提供される。メモリ・セルは、これに接続された「ビット」線および「ビットB」線を有する。このセンス増幅器は、差動増幅器の形態に接続された第1および第2のトランジスタを含んでいる。第1および第2のトランジスタは、メモリ・セルの状態を検知するため「ビット」線および「ビットB」線にそれぞれ接続された制御電極を有する。センス増幅器は更に、差動増幅器形態で接続された第3および第4のトランジスタを含んでいる。差動増幅器の形態は、オフセット誤差を有し、かつ読出し位相でメモリ・セルの状態を表示するための第1および第2の差動出力を提供する。このセンス増幅器は更に、第3および第4のトランジスタの制御電極間にそれぞれ接続された第1および第2のコンデンサと、「ビット」線および「ビットB」線が読出されていない無効化位相における第1および第2のコンデンサに対してオフセット誤差を表わす電圧を接続するフィードバック回路と、読出し位相と無効化位相において動作するよう第1、第2、第3および第4のトランジスタをバイアスするバイアス回路とを含んでいる。
第1および第2の実施の形態において、第3のトランジスタがカスコード形態で第1のトランジスタと直列に接続され、第4のトランジスタがカスコード形態で第2のトランジスタと直列に接続されている。第1および第3のトランジスタの位置は交換でき、第2および第4のトランジスタの位置はカスコード形態で交換できる。第3の実施の形態において、第3のトランジスタが第1のトランジスタと並列に接続され、第4のトランジスタは第2のトランジスタと並列に接続されている。
このフィードバック回路は、第1の差動出力と第3のトランジスタのゲートとの間に接続された第5のトランジスタと、第2の差動出力と第4のトランジスタのゲートとの間に接続された第6のトランジスタと、無効化位相において第5および第6のトランジスタをオンに切換え、かつ読出し位相において第5および第6のトランジスタをオフに切換える制御回路とを含む。
このセンス増幅器は更に、事前充電位相において「ビット」線および「ビットB」線を等しい電圧に予め充電するため「ビット」線および「ビットB」線に接続されるビット線等化回路を含むことが望ましい。前記無効化位相と事前充電位相とは同時であることが望ましい。ピーク電流は、必要に応じて、RAMにおける各センス増幅器またはセンス増幅器のグループを異なる時点で分散されるように無効化することによって低減される。
【図面の簡単な説明】
本発明を更によく理解するために、参考のため本文に援用される添付図面を参照する。
図1は、本発明のセンス増幅器の組込みに適するランダム・アクセス・メモリの概略図、
図2は、本発明によるセンス増幅器の第1の実施の形態の概略図、
図3は、図2のセンス増幅器と関連する制御信号のタイミング図、
図4は、本発明のセンス増幅器の第2の実施の形態の概略図、および
図5は、本発明のセンス増幅器の第3の実施の形態の概略図である。
詳細な説明
本発明の組込みに適するランダム・アクセス・メモリ(RAM)10の一例の部分ブロック図が略図的に図1に示される。メモリ・セル14、16、18、20などが、行および列のアレイに配列されている。典型的なRAMは、多数のメモリ・セルを含んでいる。各行におけるメモリ・セルは、ワード線に接続される。このため、例えば、メモリ・セル14、16はワード線24に接続され、メモリ・セル18、20はワード線26に接続される。行のデコーダ30が、読出しあるいは書込み中に、ワード線の1つを付勢する。各列におけるメモリ・セルは、「ビット」線および反転ビット(ビットB)線に接続される。このため、例えば、メモリ・セル14、18は、「ビット」線32と「ビットB」線34とに接続される。ビット線32と「ビットB」線34とは、センス増幅器40に接続される。このセンス増幅器は、「ビット」線および「ビットB」線における電位を検知し、アクティブなワード線を持つメモリ・セルの状態を表わす出力を提供する。このため、例えば、ワード線24がアクティブである時、センス増幅器40がメモリ・セル14の状態を表わす出力を与える。別の形態においては、2組以上のビット線が、列デコーダの制御下でセンス増幅器にマルチプレックスされる。ランダム・アクセス・メモリが種々の異なる形態を持つことが理解される。本発明は、メモリ・セルの状態を検知するためメモリ・セルに接続された「ビット」線および「ビットB」線を有するRAMに適用することができる。本発明は、スタティック・ランダム・アクセス・メモリ(SRAM)に特に適用可能である。
本発明によるセンス増幅器の第1の実施の形態の概略図が図2に示される。
「ビット」線50と「ビットB」線52とが、メモリ・セルアレイ中のメモリ・セル54に選択的に接続される。「ビット」線50は、トランジスタ56のゲートに接続され、「ビットB」線52はトランジスタ58のゲートに接続される。トランジスタ56および58のソースは、差動増幅器の形態でノード60に接続される。このノード60は、バイアス・トランジスタ62を介して接地される。トランジスタ56のドレーンは、カスコード形態でトランジスタ66のソースに接続される。トランジスタ58のドレーンは、カスコード形態でトランジスタ68のソースに接続される。トランジスタ66のドレーンは、バイアス・トランジスタ70を介して電源電圧VDDに接続される。トランジスタ68のドレーンは、バイアス・トランジスタ72を介して電源電圧VDDに接続される。トランジスタ56、58、62、66、68、70および72は、差動増幅器を構成している。この増幅器の差動出力OUTBおよびOUTは、トランジスタ66および68のドレーンにそれぞれ現れる。差動出力OUTおよびOUTBは、典型的に、要求される負荷駆動能力を提供するセンス増幅器の第2段74に接続される。トランジスタ62、70および72は、動作中に差動増幅器のトランジスタ56、58、66および68にバイアスを課すバイアス回路を構成する。図2の形態においては、トランジスタ56、58、62、66および68はNタイプのMOSトランジスタであり、トランジスタ70、72はPタイプのMOSトランジスタである。
当技術において周知のように、差動増幅器は、プロセスの変動、エージング、温度変動、などによるオフセット誤差を有する。エージングを補償することにより、実地信頼性は改善される。典型的なオフセット誤差は、10〜20ミリボルト程度である。RAMに対するセンス増幅器の関連では、オフセット誤差は、閾値の逸脱として現れる。即ち、メモリ・セルの状態「1」を検知するための閾値電圧は、メモリ・セルの状態「0」を検知するための閾値電圧とは異なる。このオフセット誤差はメモリ・セルの1および0の状態に対して異なるアクセス時間を生じるが、これはメモリ・セルの状態に従って差動増幅器の閾値レベルに異なる時点で達するためである。
本発明によれば、センス増幅器は、オフセット誤差を自動的に無効化する回路を含んでいる。コンデンサ80は、トランジスタ66のゲートと接地の如き基準電位との間に接続される。コンデンサ82は、トランジスタ68のゲートと接地の如き基準電位との間に接続される。トランジスタ84は、トランジスタ66のドレーンに接続されたソースと、トランジスタ66のゲートとコンデンサ80とに接続されたドレーンとを有する。トランジスタ86は、トランジスタ68のドレーンに接続されたソースと、トランジスタ68のゲートとコンデンサ82とに接続されたドレーンとを有する。トランジスタ84、86は、メモリ・セル54が読出されていない時動作のナル位相(nullihg phase of operation)において、センス増幅器の各差動出力をコンデンサ80、82に接続する電子的に制御されるスイッチとして機能する。トランジスタ84、86は、PタイプのMOSトランジスタである。以下に述べるように、トランジスタ84、86およびコンデンサ80、82は、カスコード・トランジスタ66、68と関連して、センス増幅器におけるオフセット誤差の無効化を行う。
センス増幅器は、「ビット」線50と「ビットB」線52とに接続されるビット線等化回路90を含むことが望ましい。トランジスタ92は、事前充電電圧VPと「ビット」線50との間に接続されている。トランジスタ94は、事前充電電圧VPと「ビットB」線52との間に接続されている。トランジスタ96は、「ビット」線50と「ビットB」線52との間に接続されている。トランジスタ92、94および96はPタイプのMOSトランジスタでよく、その各々は事前充電動作相においてアクティブである反転された可能化(EN B)制御信号を受取る。制御信号がアクティブである時、トランジスタ92、94および96がターンオンされる。事前充電相においては、「ビット」線50および「ビットB」線52は事前充電電圧VPに接続され、かつ相互に接続される。望ましい実施形態においては、事前充電電圧VPは、電源電圧VDDの半分である。このため、例えば、電源電圧VDDが5.0ボルトである時、事前充電電圧VPは2.5ボルトである。
図2のセンス増幅器の動作のための典型的なタイミング信号が、図3に示される。オフセット誤差無効化回路におけるトランジスタ84、86のゲートと、ビット線等化回路90におけるトランジスタ92、94のゲートとに、EN B制御信号が印加される。このEN B制御信号は、RAMの動作を制御する制御回路98により生成される。EN B信号がローである時、メモリ・セル54に接続されたワード線は不動作状態にされてメモリ・セルの読出しを禁止する。EN B信号がローである時、ビット線等化回路のトランジスタ92、94、96はオンに切換えられ、「ビット」線50および「ビットB」線52を事前充電電圧VPに予め充電させる。
更に、トランジスタ84および86は、EN B信号がローである時は、オンに切換えられる。トランジスタ84は、トランジスタ66のドレーンにおける電圧をコンデンサ80へ印加し、トランジスタ86は、トランジスタ68のドレーンにおける電圧をコンデンサ82へ印加する。「ビット」線50および「ビットB」線52におけるセンス増幅器に対する入力がビット線等化回路90の付勢により等価であるので、トランジスタ68、66のドレーンにおける差動出力OUTおよびOUT Bがセンス増幅器のオフセット誤差を表わす。この差動出力は、トランジスタ84、86によって、それぞれコンデンサ80、82と、トランジスタ66、68のゲートとに接続される。
フィードバック装置が、前記オフセット誤差を無効化させる。特に、オフセット誤差が出力電圧をその公称値より高くするならば、この高い電圧はトランジスタ68のゲートへ印加されて、別の電流をトランジスタ68へ流れさせ、出力電圧のその公称値への低下を生じる。反対に、出力電圧がその公称値より低ければ、この低い電圧はトランジスタ68のゲートへ印加されて、トランジスタ68に流れる電流の低下と、当該出力電圧のその公称値への上昇とを生じる。トランジスタ66、84およびコンデンサ80を含む無効化回路(nulling circuit)は、同じように動作する。EN B制御信号がメモリ・セルの読出し中にハイの状態に不活化されると、トランジスタ84、86がオフに切換えられ、要求されるフィードバック電圧がコンデンサ80、82に蓄えられる。コンデンサ80、82に蓄えられた電圧は、メモリ・セル54の読出し中にトランジスタ66、68のゲートへ印加され、これによりオフセット誤差を実質的に無効化する。
図3に示されるように、メモリ・セル54に接続されたワード線は、EN B制御信号にオーバーラップしない時間中は、アクティブなハイ状態にある。ワード線がアクティブである読出し動作相においては、コンデンサ80、82はオフセット誤差を無効化するために適当な電圧に止まり、トランジスタ84、86はオフのままである。「ビット」線50および「ビットB」線52の事前充電と、オフセット誤差の無効化とは、図2および図3の実施の形態におけるEN B制御信号のアクティブ状態の間は、同時に行われる。一例として、事前充電および無効化の動作は、4ミリ秒の間隔で反復することができる。コンデンサ80、82の値および所望のオフセット誤差無効化の精度に応じて、異なる間隔を用いることができることが理解されよう。ピーク電流は、必要に応じて、RAMにおける各センス増幅器またはセンス増幅器グループを異なる時点で分散状態に無効化することにより低減される。
コンデンサ80、82のキャパシタンス値は、リーク後に、閾値調整値を所望の精度以内に保持するように選択される。コンデンサ80と82間の1ミリボルトの差は、両方における垂下が200ミリボルトの場合、妥当と見なされる。この精度は、トランジスタ56、58に対するトランジスタ66、68の比を変更することによって変化させることができる。キャパシタンスの最小値は、少なくとも、トランジスタ84、86のゲート対ドレーンの重複キャパシタンスより大きい程度であるべきである。センス増幅器の共通モード阻止特性によって、コンデンサの電圧減衰に対する不感性が与えられる。キャパシタンスの最大値は、面積の制約によって制限され、コンデンサがメモリのビット線対のピッチ以内に適合するように選定されるべきである。キャパシタンス値に対する実際範囲は、約0.1ないし1.0ピコファラッドである。しかし、他のキャパシタンス値も本発明の範囲内で使用できる。より大きなコンデンサは、より少ない頻度のリフレッシング(refreshing)を必要とし、このため電力を低減する。しかし、より大きなコンデンサは、より大きなチップ面積を必要として、充電により多くの時間を必要とする。
図2に示されたセンス増幅器の事例においては、電源電圧VDDが5.0ボルトであり、トランジスタ70、72のゲートに印加されるバイアス電圧は0ボルトである。センス増幅器は、トランジスタ62のゲートに対する5ボルトの反転パワーダウン(PD B)信号の印加によって動作可能状態にされる。異なるバイアス回路構成を本発明の範囲内で使用することができる。例えば、トランジスタ70、72は、カレント・ミラー回路で置換することができる。また、トランジスタ70、72は、PD B信号により制御することができる。「ビット」線50および「ビットB」線52は、2.5ボルトの等しい電圧に予め充電されることが望ましい。センス増幅器の共通モード範囲内で、異なる事前充電電圧を用いることができる。無効化および事前充電の動作相においては、ノード60における電圧は、典型的に1.0ボルト程度であり、出力OUTおよびOUT Bにおける電圧は3.0ないし3.5ボルト程度である。読出し動作相においては、メモリ・セル54が「ビット」線50および「ビットB」線52を約100ミリボルトだけ差を生じさせる。トランジスタ56、58に印加される差電圧は、差動増幅器の利得に比例して差動出力OUT、OUT Bを変化させる。先に述べたように、コンデンサ80、82に蓄えられるオフセット誤差電圧は、センス増幅器にメモリ・セル54のいずれかの状態に対して実質的に等しい閾値を持たせる。
本発明のセンス増幅器の第2の実施の形態が、図4に示される。図2および図4における類似の要素は、同じ参照番号を持つ。メモリ・セル54、ビット線等化回路90、制御回路98および第2段74は、図示の簡素化のため図4から省かれた。図4の回路は、トランジスタ56、66の位置が入れ替わり、トランジスタ58、68の位置が入れ替わっているという点で図2の回路と異なる。このため、センス増幅器の差動出力OUTおよびOUT Bが、それぞれトランジスタ58、56のドレーンに現れる。トランジスタ66のドレーンはトランジスタ56のソースに接続され、トランジスタ68のドレーンはトランジスタ58のソースに接続される。トランジスタ66、68のソースは、ノード60に接続されている。トランジスタ84のソースは、トランジスタ56のドレーンに接続され、この構成が差動出力OUT Bを構成する。トランジスタ86のソースはトランジスタ58のドレーンに接続され、これが差動出力OUTを構成する。
図4のセンス増幅器の動作は、図2に示され先に述べたセンス増幅器の動作と実質的に同じである。差動増幅器のオフセット誤差は、トランジスタ66、68、84、86およびコンデンサ80、82の組合わせによって無効化される。図4の実施の形態は、やや高い事前充電電圧VP(図2参照)を「ビット」線50と「ビットB」線52とに印加させる。
本発明のセンス増幅器の第3の実施の形態が、図5に示される。図2および図5における類似の要素は同じ参照番号を有する。メモリ・セル54、ビット線等化回路90、制御回路98および第2段74は、図示の簡素化のため図5からは省かれている。図5のセンス増幅器は、トランジスタ56、66が並列に接続され、トランジスタ58、68が並列に接続される点において図2のセンス増幅器とは異なる。更に、トランジスタ56、66のドレーンは共に接続され、差動出力OUT Bを構成する。トランジスタ57、66のソースは、ノード60に接続されている。トランジスタ58、58のドレーンは共に接続され、差動出力OUTを構成する。トランジスタ58、68のソースは、ノード60に接続されている。トランジスタ84は、差動出力OUT Bとトランジスタ66のゲートとの間に接続され、トランジスタ86は、差動出力OUTとトランジスタ68のゲートとの間に接続されている。第3の実施の形態は、異なるレイアウトの制約の犠牲においてより高い利得を持ち、このことはセンス増幅器が、有効な面積利用のため1ビット線の対(あるいはマルチプレックスされるならば、グループ)間の間隔と整合することが必要であるならば、有利である。
図5のセンス増幅器の動作は、図2に示され先に述べたセンス増幅器の動作と実質的に同じである。図5のセンス増幅器においては、差動増幅器の各脚部における総電流が並列接続されるトランジスタ間で分割される。
先に示し述べたセンス増幅器の各々において、センス増幅器の差動出力が一部はビット線電圧により制御され、一部は差動増幅器のオフセット誤差によって制御される。オフセット誤差が無効化されるので、メモリ・セルのアクセス時間が短縮される。本発明によるオフセットの無効化は、より長いビット線を許容し、これにより所与のメモリ・サイズに対するワード線の分布度を低減する。このことは、ワード線の付勢時間を短縮し、これにより更にアクセス時間を短縮する。更に、シリコン面積を有効に利用するため他の回路ブロックに対してピッチ整合されねばならない埋設用途に対しては、行数で除した列数として定義される異なるメモリのアスペクト比を用いることができる。
本発明のセンス増幅器については、CMOS構成に関して記述した。本文に示したオフセット誤差無効化の技法が、例えばBICMOSおよびバイポーラ技術の如き他の技法に適用できることが理解されよう。
現在本発明の望ましい実施形態と見なされるものについて示し記述したが、当業者には、請求の範囲により定義される如き本発明の範囲から逸脱することなく種々の変更および修正が可能であることが明らかであろう。
Claims (6)
- ランダム・アクセス・メモリのメモリ・セルの状態を決定するセンス増幅器であって、前記メモリ・セルがそこに接続された「ビット」線と「ビットB」線とを有するセンス増幅器において、
差動増幅器の形態に接続され、メモリ・セルの状態を検知するため前記「ビット」線および「ビットB」線にそれぞれ接続された制御電極を有する第1および第2のトランジスタと、
オフセット誤差を持ち、読出し位相の間メモリ・セルの状態を表示する差動出力を与える差動増幅器の形態に接続された各々が制御電極を有する第3および第4のトランジスタと、
前記第3および第4のトランジスタの制御電極と基準電位間にそれぞれ接続された第1および第2のコンデンサと、
前記「ビット」線および「ビットB」線が読出されていない無効化位相において、前記オフセット誤差を表わす電圧を前記第1および第2のコンデンサへ接続するフィードバック回路と、
前記読出し位相と無効化位相中の動作に対して前記第1、第2、第3および第4のトランジスタにバイアスを課すバイアス回路と
を備え、
前記第3のトランジスタが前記第1のトランジスタと並列に接続され、前記第4のトランジスタが前記第2のトランジスタと並列に接続される
センス増幅器。 - 前記フィードバック回路が、前記差動出力の1つと前記第1のコンデンサとの間に接続された第5のトランジスタと、
前記差動出力の他方と前記第2のコンデンサとの間に接続された第6のトランジスタと、前記無効化位相において前記第5と第6のトランジスタをオンに切換え、かつ前記読出し位相において前記第5と第6のトランジスタをオフに切換える制御回路と
を含む請求項1記載のセンス増幅器。 - 事前充電位相において前記「ビット」線および「ビットB」線を等しい電圧に事前充電するため該「ビット」線および「ビットB」線に接続されたビット線等化回路を更に備える請求項1記載のセンス増幅器。
- 前記無効化位相と前記事前充電位相とが同時である請求項3記載のセンス増幅器。
- ランダム・アクセス・メモリのメモリ・セルの状態を決定するセンス増幅器であって、該メモリ・セルがそこに接続された「ビット」線および「ビットB」線を有する該センス増幅器において、
差動増幅器の形態で接続され、それぞれがドレーンとゲートとを有し、前記メモリ・セルの状態を検知するため、該ゲートが前記「ビット」線および「ビットB」線にそれぞれ接続された第1および第2のトランジスタと、
前記第1および第2のトランジスタとそれぞれ並列に接続され、それぞれがドレーンとゲートを有し、前記第1と第3のトランジスタのドレーンが第1の差動出力を構成し、前記第2と第4のトランジスタのドレーンが第2の差動出力を構成し、前記第1および第2の差動出力が読出し位相におけるメモリ・セルの状態を表示する第3および第4のトランジスタと、
前記第3および第4のトランジスタのゲートと基準電位との間に接続された第1および第2のコンデンサと、
前記「ビット」線および「ビットB」線が読出し中でない無効化位相において、前記第1および第2の差動出力を前記第3および第4のトランジスタのゲートにそれぞれ接続するフィードバック回路と、
前記読出し位相と前記無効化位相中の動作に対して、前記第1、第2、第3および第4のトランジスタにバイアスを課すバイアス回路と
を備えるセンス増幅器。 - 前記フィードバック回路が、前記第1の差動出力と前記第3のトランジスタのゲートとの間に接続された第5のトランジスタと、前記第2の差動出力と前記第4のトランジスタのゲートとの間に接続された第6のトランジスタと、前記無効化位相において前記第5と第6のトランジスタをオンに切換え、かつ前記読出し位相において前記第5と第6のトランジスタをオフに切換える制御回路とを含む請求項5記載のセンス増幅器。
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