JP3955560B2 - 再生信号処理装置 - Google Patents

Description

本発明は、記録媒体から再生された入力再生信号の波形を等化し、該等化した波形に基づいて２値化信号を出力する再生信号処理装置に関するものである。

従来、磁気テープ、磁気ディスク、光ディスクなどの記録媒体から再生された信号の波形等化技術が知られている（特許文献１〜３参照）。

特にＣＤ（compact disk）、ＤＶＤ（digital versatile disk）などの光ディスクの再生信号処理装置においては、記録媒体の種類、記録方式、再生速度などによって入力再生信号の特性が異なるため、複数の波形等化特性が必要であり、かつ広範囲の周波数帯域に対応しなければならない。
特開平５−１３５３１３号公報 特開平１０−２５５２１４号公報 特開２０００−１８２３３０号公報

従来の再生信号処理装置は、入力再生信号の特性変化を考慮した波形等化を達成できるものではなかった。

本発明の目的は、入力再生信号の特性に対応した最適な波形等化特性を実現できる再生信号処理装置を提供することにある。

上記目的を達成するため、本発明に係る再生信号処理装置は、例えばＣＤの１倍速再生と２倍速再生では入力再生信号のビットレートに大きな開きがある点に鑑み、アナログデジタル変換器の前段にアナログフィルタを、当該アナログデジタル変換器の後段に波形等化器をそれぞれ配置し、入力再生信号のビットレートとアナログフィルタの特性との関係に応じてアナログデジタル変換器のサンプリング周波数を決め、かつ入力再生信号のビットレートとアナログフィルタの特性との関係に応じて波形等化器のタップ数を変更することとしたものである。

また、例えばＤＶＤから再生されたコントロール信号とデータ信号では入力再生信号の周波数帯域に高低差がある点に鑑み、入力再生信号の周波数帯域の高低に応じて波形等化器のタップ係数を変更する。

本発明によれば、入力再生信号のビットレートや周波数特性に応じてクロック周波数や波形等化器のタップ数やタップ係数を変更することとしたので、入力再生信号の特性に対応した最適な波形等化特性を実現することができる。

以下、本発明の実施の形態について図面を参照しながら説明する。なお、ここに示す実施の形態はあくまでも一例であって、必ずしもこの実施の形態に限定されるものではない。

図１は、本発明に係る再生信号処理装置の構成例を示している。図１において、１０１はアナログフィルタ、１０２はアナログデジタル変換器（ＡＤＣ）、１０３は波形等化器、１０４はクロック生成部、１０５はビタビ（Viterbi）復号器、１０６は波形評価部である。

アナログフィルタ１０１は、ＣＤ、ＤＶＤなどの光ディスクから再生された入力再生信号ＩＮを受け取るフィルタであり、ローパスフィルタ特性を持つ。ＡＤＣ１０２は、アナログフィルタ１０１の出力であるアナログ再生信号Ｗをデジタル再生信号Ｘに変換するための変換器である。クロック生成部１０４は、デジタル再生信号Ｘからクロック信号を抽出し、このクロック信号に同期した第１及び第２のクロック信号ＣＬＫＡ，ＣＬＫＢを生成することを主な機能とするものである。第１のクロック信号ＣＬＫＡは、ＡＤＣ１０２のサンプリング周波数を決める信号であり、ＡＤＣ１０２だけでなく波形等化器１０３へも供給される。後述するように、ＡＤＣ１０２のサンプリング周波数は、デジタル再生信号Ｘから知られる入力再生信号ＩＮのビットレートと、アナログフィルタ１０１の特性との関係に応じて決定される。第２のクロック信号ＣＬＫＢは、波形等化器１０３の内部動作周波数を決める信号である。当該第２のクロック信号ＣＬＫＢの周波数は、第１のクロック信号ＣＬＫＡの周波数と同じか又はその逓倍に設定される。更にクロック生成部１０４は、波形等化器１０３の動作を切り換えるための第１及び第２の制御信号ＣＴＬＣ，ＣＴＬＤを生成する機能をも有する。第１の制御信号ＣＴＬＣは、波形等化器１０３のタップ数の変更を指示するための信号である。第２の制御信号ＣＴＬＤは、デジタル再生信号Ｘから知られる入力再生信号ＩＮの周波数帯域の高低に応じて波形等化器１０３のタップ係数の変更を指示するための信号である。波形等化器１０３は、デジタル再生信号Ｘの波形を等化し、その結果を波形等化信号Ｙとしてビタビ復号器１０５へ供給する。ビタビ復号器１０５は、波形等化信号Ｙから最尤復号により２値化信号を得て、これを出力する。この２値化信号が図１の再生信号処理装置の出力信号ＯＵＴである。波形評価部１０６は、適応的な波形等化の実現のために、波形等化信号Ｙのタイミングジッタ値、アシンメトリ度などを表す評価信号Ｅを波形等化器１０３へ供給する。

図１中の波形等化器１０３は、ＦＩＲ（finite impulse response）フィルタとして働く。ＡＤＣ１０２のサンプリング周波数を変更した場合にその変更前後で同等の波形等化特性を得るためには、当該サンプリング周波数の変更に対応して波形等化器１０３のタップ数を変更する必要がある。例えばサンプリング周波数を２倍にすると、タップ数が奇数の場合は２倍した数から１だけ引いた数、偶数の場合は２倍した数にすればよい。つまり、元のタップ数が３である場合には、３×２−１＝５とする。以下の説明では、波形等化器１０３のタップ数が３又は５であるものとする。タップ数が３の場合の第２のクロック信号ＣＬＫＢの周波数は第１のクロック信号ＣＬＫＡの周波数と同じであり、タップ数が５の場合の第２のクロック信号ＣＬＫＢの周波数は第１のクロック信号ＣＬＫＡの周波数の２倍に設定される。

図２は、図１中のクロック生成部１０４の内部構成を示している。図２において、１６０は周波数位相比較器、１６１はフィルタ、１６２はＶＣＯ（voltage-controlled Oscillator）、１６３は分周器、１６４，１６５は制御レジスタである。第２のクロック信号ＣＬＫＢは分周器１６３の入力であり、第１のクロック信号ＣＬＫＡは当該分周器１６３の出力である。この分周器１６３における分周比は、波形等化器１０３のタップ数の変更と連動して変わるように第１の制御信号ＣＴＬＣにより制御される。第１及び第２の制御信号ＣＴＬＣ，ＣＴＬＤは、制御レジスタ１６４，１６５から得られるようになっている。当該再生信号処理装置の全体制御を司る不図示のマイクロプロセッサが、これら制御レジスタ１６４，１６５の設定をも実行する。なお、図２ではＡＤＣ１０２の出力であるデジタル再生信号Ｘから第１及び第２のクロック信号ＣＬＫＡ，ＣＬＫＢを抽出するようになっているが、波形等化器１０３の出力である波形等化信号Ｙをクロック生成部１０４の入力としてもよい。

図３は、図１中の波形等化器１０３の内部構成を示している。図３において、１１０はデジタル再生信号Ｘの伝播を遅延させるための複数段の遅延素子を構成するように互いに接続された６個のＤフリップフロップ、１１１は３個のマルチプレクサ、１１２は３個の乗算器、１１３は１個の加算器、１１４は制御部、１１５は係数部、１１６は出力部である。図示を省略するが、各Ｄフリップフロップ１１０は第１のクロック信号ＣＬＫＡに同期してデジタル再生信号Ｘを伝播させ、乗算器１１２及び加算器１１３はいずれも第２のクロック信号ＣＬＫＢに同期して演算動作を実行するようになっている。制御部１１４は、乗算器１１２の数が所要タップ数よりも少ない場合（所要タップ数が５である場合）に乗算器１１２及び加算器１１３を時分割利用するように、当該波形等化器１０３のタップ数を決めるＤフリップフロップ１１０の利用段数と、係数部１１５によるタップ係数Ａ，Ｂ，Ｃの供給とを制御するものである。なお、Ｄフリップフロップ１１０の数が乗算器１１２の数の３倍以上である場合には、第２のクロック信号ＣＬＫＢの周波数を上げることにより、乗算器１１２及び加算器１１３を３重以上に時分割利用すればよい。

図３中の３個のマルチプレクサ１１１は、６個のＤフリップフロップ１１０の出力のうちの３つをタップデータ信号Ｘａ，Ｘｂ，Ｘｃとして選択する。３個の乗算器１１２は、マルチプレクサ１１１により選択されたＤフリップフロップ１１０の出力、すなわちタップデータ信号Ｘａ，Ｘｂ，Ｘｃの各々にタップ係数Ａ，Ｂ，Ｃを乗算する。１個の加算器１１３は、３個の乗算器１１２の出力の総和を計算し、その加算結果Ｇを出力部１１６へ供給する。出力部１１６は、加算結果Ｇを入力とし、クリッピング（丸め）処理の結果を波形等化信号Ｙとして出力する。制御部１１４は、第１及び第２の選択信号Ｓ１，Ｓ２を生成する。第１の選択信号Ｓ１はマルチプレクサ１１１及び出力部１１６へ、第２の選択信号Ｓ２は係数部１１５へそれぞれ供給される。係数部１１５は、３個の乗算器１１２の各々へタップ係数Ａ，Ｂ，Ｃを供給する。この係数部１１５は、波形等化信号Ｙ、評価信号Ｅのうち少なくとも一方に応じてタップ係数Ａ，Ｂ，Ｃを適応的に更新できるようになっている。

図４は、図３中の制御部１１４の内部構成を示している。図４の制御部１１４は、４個のＤフリップフロップ１２０と、１個のＮＯＲゲート１２１と、１個のＡＮＤゲート１２２と、１個のＥＸＯＲ（排他的論理和）ゲート１２３と、１個のＯＲゲート１２４とを備え、第１及び第２のクロック信号ＣＬＫＡ，ＣＬＫＢ、第１及び第２の制御信号ＣＴＬＣ，ＣＴＬＤ、並びにリセット信号ＲＥＳＥＴを入力とし、第１及び第２の選択信号Ｓ１，Ｓ２を出力とするものである。

図５は、図３中の係数部１１５の内部構成を示している。図５において、１３０は３個の出力側マルチプレクサ、１３１は各々係数Ａａ，Ａｂ，Ｂａ，Ｂｂ，Ｃａ，Ｃｂを保持するための６個のレジスタ、１３２は係数学習部、１３３は３個の入力側マルチプレクサである。出力側マルチプレクサ１３０は、第２の選択信号Ｓ２に応じて、タップ数が３の場合にはタップ係数Ａ，Ｂ，Ｃとして１組の係数（Ａａ，Ｂａ，Ｃａ）を選択し、タップ数が５の場合には１組の係数（Ａａ，Ｂａ，Ｃａ）に続いて、他の組の係数（Ｃｂ，Ｂｂ）を選択する。係数学習部１３２は、波形等化信号Ｙ又は評価信号Ｅに応じてタップ係数Ａ，Ｂ，Ｃを適応的に更新するように学習する機能を有し、レジスタ１３１に書き込まれるべき更新係数を供給するとともに、その選択のための入力側マルチプレクサ１３３へ第３の選択信号Ｓ３を供給する。

図６は、図３中の出力部１１６の内部構成を示している。図６において、１４０は加算器、１４１，１４３は第１及び第２のマルチプレクサ、１４２，１４５は第１及び第２のＤフリップフロップ、１４４はクリップ部、１４６はインバータ、１４７はＡＮＤゲート、Ｍはタップ数が５の場合の積和結果である。加算器１４０、第１のマルチプレクサ１４１及び第１のＤフリップフロップ１４２は、タップ数が５の場合に図３中の加算器１１３から供給された加算結果Ｇを累算して積和結果Ｍを求めるための累算器を構成する。そのため、第１のマルチプレクサ１４１には第１の選択信号Ｓ１と第１の制御信号ＣＴＬＣの反転信号との論理積信号が、第１のＤフリップフロップ１４２には第２のクロック信号ＣＬＫＢがそれぞれ与えられる。タップ数が３の場合には、図３中の加算器１１３から供給された加算結果Ｇをそのまま利用できる。したがって、第２のマルチプレクサ１４３は、第１の制御信号ＣＴＬＣに応じて、加算結果Ｇ又は積和結果Ｍのいずれかを選択する。クリップ部１４４は、第２のマルチプレクサ１４３の出力にクリッピング（丸め）処理を施す。第２のＤフリップフロップ１４５は、第１のクロック信号ＣＬＫＡに同期してクリップ部１４４の出力を取り込み、これを波形等化信号Ｙとして出力する。

さて、図７はＤＶＤから再生された入力再生信号ＩＮの一例を示している。図示の信号の前半部分は例えばコントロール用であり、周波数帯域が低い。一方、後半のデータ信号部分は周波数帯域が高い。このような周波数帯域の異なる波形が逐次的に入力されるときには、波形等化器１０３のタップ数を変更するのではなく、第２の制御信号ＣＴＬＤによりタップ係数Ａ，Ｂ，Ｃを切り換える。つまり、図３において第２の選択信号Ｓ２のみを切り換え、第１の選択信号Ｓ１はそのままとする。

図８は、図７中のコントロール信号及びデータ信号の各々に対応した波形等化特性を示している。ここでは説明の簡単のために、いずれの場合もローパスフィルタ特性で波形を等化するものとする。Ｆcd1 はコントロール信号に対応したカットオフ周波数であり、Ｆcd2 はデータ信号に対応したカットオフ周波数である（Ｆcd1 ＜Ｆcd2 ）。このように入力再生信号ＩＮの周波数帯域の高低に応じて、第２の制御信号ＣＴＬＤによりタップ係数Ａ，Ｂ，Ｃを変更することによって、波形等化器１０３のカットオフ周波数を切り換えるのである。

図９（ａ）、図９（ｂ）及び図９（ｃ）は、ＡＤＣ１０２の量子化雑音スペクトラム強度分布を、アナログフィルタ１０１の特性と重ね合わせて表したものである。これらの図を用いて、第１のクロック信号ＣＬＫＡの周波数決定方法を説明する。

図９（ａ）は、ＣＤの２倍速再生の場合の図である。Ｆs1 はＡＤＣ１０２のサンプリング周波数、Ｆca はアナログフィルタ１０１のカットオフ周波数、Ｆcd は波形等化器１０３のカットオフ周波数である。ここに、Ｆca ＝Ｆcd とする。図示のとおりＡＤＣ１０２の量子化雑音は、直流からナイキスト周波数（サンプリング周波数Ｆs1 の半分）までの範囲にほぼ均一に分布する。

図９（ｂ）は、ＣＤの１倍速再生の場合の図である。つまり、入力再生信号ＩＮのビットレートは２倍速再生の場合の半分である。Ｆs2 はＡＤＣ１０２のサンプリング周波数であって、図９（ａ）におけるＦs1 の半分である。Ｆca は変化しないものとし、Ｆcd はＦca の半分である。したがって、アナログフィルタ１０１と波形等化器１０３とを組み合わせた帯域は図９（ａ）の場合の半分になっている。この場合、ＡＤＣ１０２の量子化ビット数が不変であれば量子化雑音電力の総和は図９（ａ）の場合と同じであるので、図９（ｂ）にハッチングで示すとおり、単位周波数あたりの量子化雑音電力が図９（ａ）の場合の２倍になってしまい、カットオフ周波数Ｆca 以下の帯域内における信号対雑音比が劣化してしまう。

図９（ｃ）は、同じくＣＤの１倍速再生においてＡＤＣ１０２のサンプリング周波数を図９（ｂ）の場合の２倍（つまり２Ｆs2 ＝Ｆs1 ）にした図である。この場合、単位周波数あたりの量子化雑音電力が図９（ａ）の場合と同等となり、図９（ａ）と同等の信号対雑音比が得られる。つまり、ＣＤの１倍速再生におけるＡＤＣ１０２のサンプリング周波数を２倍速再生の場合と同等にすることによって、信号対雑音比が改善される。

以上のとおり、ＡＤＣ１０２のサンプリング周波数、すなわち第１のクロック信号ＣＬＫＡの周波数は、入力再生信号ＩＮのビットレートと、アナログフィルタ１０１の特性（特にカットオフ周波数）との関係に応じて決定される。一方、波形等化器１０３は、第１のクロック信号ＣＬＫＡの周波数が２倍になっても同等の波形等化特性を得るため、前述のとおりタップ数を２倍にするように制御される。具体的に説明すると、図９（ａ）及び図９（ｂ）の場合にはタップ数を３とし、図９（ｃ）の場合にはタップ数を５とする。

つまり、本実施の形態によれば、アナログフィルタ１０１のカットオフ周波数Ｆca と波形等化器１０３のカットオフ周波数Ｆcd とのうち大きい方と、ＡＤＣ１０２のサンプリング周波数との比が一定となるように制御することで、波形等化器１０３の出力である波形等化信号Ｙに含まれる単位周波数あたりの量子化雑音電力が一定となるように制御するのである。

図１０はタップ数が５の場合の制御部１１４の動作例を、図１１はタップ数が５の場合の波形等化器１０３の全体の動作例をそれぞれ示している。図１０のとおり第１の制御信号ＣＴＬＣをハイ（Ｈ）レベルに、第２の制御信号ＣＴＬＤをロー（Ｌ）レベルにそれぞれ保持すれば、第１及び第２の選択信号Ｓ１，Ｓ２は、図４に示したリセット信号ＲＥＳＥＴの供給後に第１のクロック信号ＣＬＫＡと同じ周波数でＨレベルとＬレベルとをトグルする。これにより、図３の波形等化器１０３における時分割動作が達成される。なお、図示を省略するが、第１及び第２の制御信号ＣＴＬＣ，ＣＴＬＤをいずれもＬレベルに保持すれば、第１及び第２の選択信号Ｓ１，Ｓ２がＬレベルを保持することとなり、波形等化器１０３のタップ数が３となる。また、第２の制御信号ＣＴＬＤをＨレベルにすれば、係数部１１５への第２の選択信号Ｓ２のみを変更することができる。

図１２は、図５中の係数学習部１３２の内部構成を示している。ここでは、波形等化信号Ｙのエンベロープを使用する場合について説明する。図１２において、１５０はピーク値検出部、１５１は特徴値検出部、１５２は係数演算部、１５３は学習制御部である。ピーク値検出部１５０は、波形等化信号Ｙの上側のピーク値及び下側のピーク値を検出する。特徴値検出部１５１は、検出された両ピーク値から波形等化信号Ｙの最大振幅値Ａmax、最小振幅値Ａminなどを検出し、その結果を特徴信号Ｆとして出力する。係数演算部１５２は、波形評価部１０６からの評価信号Ｅ又は特徴値検出部１５１からの特徴信号Ｆに基づき、タップ係数Ａ，Ｂ，Ｃの更新値を計算し、あるいは設定すべきタップ係数Ａ，Ｂ，Ｃを選択する。学習制御部１５３は、特徴値検出部１５１の検出タイミングを制御し、前述の第３の選択信号Ｓ３を生成するとともに、係数演算部１５２の動作を制御するための第４及び第５の選択信号Ｓ４，Ｓ５を生成する。

図１３は、図１２中の係数演算部１５２の内部構成を示している。図１３において、１７０は入力マルチプレクサ、１７１は判定回路、１７２は係数メモリ、１７３は更新量選択回路、１７４は加算器、１７５は出力マルチプレクサである。入力マルチプレクサ１７０は、第４の選択信号Ｓ４に応じて、波形評価部１０６からの評価信号Ｅ又は特徴値検出部１５１からの特徴信号Ｆのいずれかを選択する。評価信号Ｅは比較的長い時間にわたる波形等化信号Ｙの評価結果を表す信号であり、特徴信号Ｆは比較的短い時間間隔における波形等化信号Ｙの特徴を表す信号である。判定回路１７１は、評価信号Ｅ又は特徴信号Ｆを予め定めた値と比較してその良否を判定し、その判定結果に応じて更新係数を決定する。係数メモリ１７２は、予め複数組のタップ係数を記憶したメモリであり、評価信号Ｅ又は特徴信号Ｆの判定に応じて、そのうちの１組を選択する。更新量選択回路１７３は、評価信号Ｅ又は特徴信号Ｆの判定に応じてタップ係数Ａ，Ｂ，Ｃの微調整のための更新量を選択する回路である。加算器１７４は、現在のタップ係数Ａ，Ｂ，Ｃと更新量とを加算する。出力マルチプレクサ１７５は、第５の選択信号Ｓ５に応じて、係数メモリ１７２の出力又は加算器１７４の出力のいずれかを更新係数として選択する。タップ係数Ａ，Ｂ，Ｃを段階的に変更する場合には係数メモリ１７２の出力が、タップ係数Ａ，Ｂ，Ｃを徐々に変更する場合には加算器１７４の出力がそれぞれ選択されるようになっている。

図１４は、図１２の係数学習部１３２による波形等化信号Ｙの特徴値検出を説明するための図である。波形等化信号Ｙのエンベロープから得られる情報として、上側のピーク値と下側のピーク値とがある。これらより、波形等化信号Ｙの最大振幅値Ａmax と最小振幅値Ａmin とが得られる。

以上のとおり、図３中の係数部１１５は、波形等化信号Ｙのエンベロープから検出された一定時間内の最大振幅値Ａmax と最小振幅値Ａmin とに応じて、３個の乗算器１１２の各々へ供給すべきタップ係数Ａ，Ｂ，Ｃを適応的に更新する機能を有する。これにより、波形等化信号Ｙのゲイン調整が実現できる。なお、符号化方式に起因した情報を波形等化信号Ｙの特徴値として利用することで、適応的な波形等化を実現することとしてもよい。

図１５は、図３の波形等化器１０３のゲイン特性を評価信号Ｅに応じて段階的に変更した例を示している。図１５の例では、波形等化器１０３のブースト値を段階的に変更するものとしている。ブースト値の変更は、波形等化器１０３のタップ係数Ａ，Ｂ，Ｃの変更だけで実現することができる。図１３中の判定回路１７１は、ブースト値と評価信号Ｅとの対応関係を記憶しながらブースト値を更新した後、最良の状態を再現するためのブースト値を選択する機能を有する。

なお、図１中のアナログフィルタ１０１の特性もまた、入力再生信号ＩＮのビットレートに応じて変更することができる。図１６（ａ）及び図１６（ｂ）は、アナログフィルタ１０１の特性変更例を示している。Ｆi1 及びＦi2 は入力信号帯域を、Ｆc1 及びＦc2 はアナログフィルタ１０１のカットオフ周波数をそれぞれ表す。図１６（ａ）では、アナログフィルタ１０１の群遅延特性を考慮して、入力信号帯域Ｆi1 よりやや高めにカットオフ周波数Ｆc1 を設定している。図１６（ｂ）は、入力再生信号ＩＮのビットレートが半分になり、したがって入力信号帯域がＦi1 からＦi2 へと半減した場合を示している。このように入力信号帯域が半減すると、これと同じ比率でアナログフィルタ１０１のカットオフ周波数をＦc1 からＦc2 へと引き下げる。ただし、アナログフィルタ１０１の特性変更には大きな制約があり、アナログフィルタ１０１と波形等化器１０３との双方の特性変更が必要となる場合もある。したがって、アナログフィルタ１０１と波形等化器１０３とのうち少なくとも一方のカットオフ周波数が変化したとき、ＡＤＣ１０２の量子化雑音電力が一定となるように制御するのがよい。

以上説明してきたとおり、本発明に係る再生信号処理装置は、入力再生信号の特性に対応した最適な波形等化特性を実現することができ、各種の記録媒体から再生された信号の波形等化に有用である。

本発明に係る再生信号処理装置の構成例を示すブロック図である。 図１中のクロック生成部の内部構成を示すブロック図である。 図１中の波形等化器の内部構成を示すブロック図である。 図３中の制御部の内部構成を示す回路図である。 図３中の係数部の内部構成を示すブロック図である。 図３中の出力部の内部構成を示すブロック図である。 入力再生信号の一例を示す波形図である。 図７中のコントロール信号及びデータ信号の各々に対応した波形等化特性を示す図である。 （ａ）〜（ｃ）は図１中の第１のクロック信号の周波数決定方法を説明するための図である。 図４の制御部の動作例を示すタイミングチャート図である。 図３の波形等化器の動作例を示すタイミングチャート図である。 図５中の係数学習部の内部構成を示すブロック図である。 図１２中の係数演算部の内部構成を示すブロック図である。 図１２の係数学習部による波形等化信号の特徴値検出を説明するための波形図である。 図３の波形等化器のゲイン特性を評価信号に応じて段階的に変更した例を示す図である。 （ａ）及び（ｂ）は、図１中のアナログフィルタの特性変更例を示す図である。

符号の説明

１０１ アナログフィルタ
１０２ アナログデジタル変換器（ＡＤＣ）
１０３ 波形等化器
１０４ クロック生成部
１０５ ビタビ復号器
１０６ 波形評価部
１１０ Ｄフリップフロップ（遅延素子）
１１１ マルチプレクサ
１１２ 乗算器
１１３ 加算器
１１４ 制御部
１１５ 係数部
１１６ 出力部
Ａ，Ｂ，Ｃ タップ係数
ＣＬＫＡ 第１のクロック信号
ＣＬＫＢ 第２のクロック信号
ＣＴＬＣ 第１の制御信号
ＣＴＬＤ 第２の制御信号
Ｅ 評価信号
Ｆ 特徴信号
Ｆc1 ，Ｆc2 アナログフィルタのカットオフ周波数
Ｆca アナログフィルタのカットオフ周波数
Ｆcd 波形等化器のカットオフ周波数
Ｆcd1 ，Ｆcd2 波形等化器のカットオフ周波数
Ｆi1 ，Ｆi2 入力信号帯域
Ｆs1 ，Ｆs2 ＡＤＣのサンプリング周波数
ＩＮ 入力再生信号
ＯＵＴ 出力信号（２値化信号）
Ｓ１〜Ｓ５ 第１〜第５の選択信号
Ｗ アナログ再生信号
Ｘ デジタル再生信号
Ｙ 波形等化信号

Claims (8)

1. 記録媒体から再生された入力再生信号の波形を等化し、該等化した波形に基づいて２値化信号を出力する再生信号処理装置であって、
   ローパスフィルタ特性を持ち、前記入力再生信号を受け取るアナログフィルタと、
   前記アナログフィルタの出力をデジタル再生信号に変換するためのアナログデジタル変換器と、
   前記アナログデジタル変換器のサンプリング周波数を決めるクロック信号を生成するためのクロック生成部と、
   前記デジタル再生信号の波形を等化するための波形等化器とを備え、
   前記波形等化器の出力である波形等化信号に含まれる単位周波数あたりの量子化雑音電力を一定とするために、前記アナログフィルタのカットオフ周波数が同じで前記入力再生信号のビットレートが１／Ｎ（Ｎは２のべき乗）になったとき、前記アナログデジタル変換器のサンプリング周波数は変更せず、かつ前記波形等化器のタップ数をＮ倍にすることを特徴とする再生信号処理装置。
2. 請求項１記載の再生信号処理装置において、
   前記アナログフィルタのカットオフ周波数が同じで前記入力再生信号のビットレートが１／２になったとき、前記アナログデジタル変換器のサンプリング周波数は変更せず、かつ前記波形等化器のタップ数を２倍にすることを特徴とする再生信号処理装置。
3. 請求項１記載の再生信号処理装置において、
   前記アナログフィルタのカットオフ周波数と前記波形等化器のカットオフ周波数とのうちの大きい方と、前記アナログデジタル変換器のサンプリング周波数との比が一定となるように、前記アナログデジタル変換器のサンプリング周波数を決めることを特徴とする再生信号処理装置。
4. 請求項１記載の再生信号処理装置において、
   前記入力再生信号の周波数特性に応じて前記波形等化器のタップ係数を変更するための手段を更に備えたことを特徴とする再生信号処理装置。
5. 請求項１記載の再生信号処理装置において、
   前記波形等化器は、
   前記デジタル再生信号の伝播を遅延させるための複数段の遅延素子と、
   前記複数段の遅延素子の出力の各々にタップ係数を乗算するための複数の乗算器と、
   前記複数の乗算器の各々へタップ係数を供給するための係数部と、
   前記複数の乗算器の出力の総和を計算するための加算器とを備えたことを特徴とする再生信号処理装置。
6. 請求項５記載の再生信号処理装置において、
   前記波形等化器は、前記乗算器の数が所要タップ数よりも少ない場合に前記複数の乗算器及び前記加算器を時分割利用するように、前記波形等化器のタップ数を決める前記遅延素子の利用段数と、前記係数部によるタップ係数の供給とを制御するための制御部を更に備えたことを特徴とする再生信号処理装置。
7. 請求項５記載の再生信号処理装置において、
   前記複数の乗算器の各々へ供給すべきタップ係数を適応的に更新させるように、前記波形等化器の出力である波形等化信号を評価する信号を前記波形等化部へ供給するための波形評価部を更に備えたことを特徴とする再生信号処理装置。
8. 請求項５記載の再生信号処理装置において、
   前記係数部は、前記波形等化器の出力である波形等化信号のエンベロープから検出された一定時間内の最大振幅値と最小振幅値とに応じて、前記複数の乗算器の各々へ供給すべきタップ係数を適応的に更新する機能を有することを特徴とする再生信号処理装置。

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