JP3951634B2

JP3951634B2 - 物理量検出回路

Info

Publication number: JP3951634B2
Application number: JP2001151597A
Authority: JP
Inventors: 寛岡田; 博文上野山
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-05-21
Filing date: 2001-05-21
Publication date: 2007-08-01
Anticipated expiration: 2021-05-21
Also published as: JP2002340613A

Description

【０００１】
【発明の属する技術分野】
本発明は、物理量の検出に用いられる物理量検出回路に関するもので、例えば、車輪速度センサ等の回転状態の検出に用いられる回転検出回路に好適である。
【０００２】
【従来の技術】
圧力ゲージなどのブリッジを信号源とするセンサは、信号に対しオフセット等の誤差項が大きいため、その誤差項を調整するための調整手段が不可欠である。その一手法として、ＣＭＯＳのＥＰＲＯＭをメモリとし、製品状態での調整端子を用いることで、メモリに誤差項を記憶させて上記調整を行なうことが提案されており、このような構成が量産化されている。
【０００３】
【発明が解決しようとする課題】
車輪速度等の検出に用いられる回転検出センサは、２値化出力が一般的であるが、近年、内部の信号処理回路が複雑化している。さらに、回転検出信号が車両制御上重要な信号となることから信号処理回路内の論理回路に冗長化も盛り込まれており、信号処理回路内の様々な場所における電圧（電流）が所望の電圧（電流）になっているか否か確認しないと不良品を取り除くことができない。しかしながら、単純に各場所毎に検査用端子を増やすことはチップコストを上げることになってしまう。
【０００４】
本発明は上記点に鑑みて、検査端子を増加させることなく、信号処理回路内の各場所における電圧（電流）が所望値であるか否かが確認できるような物理量検出回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、検出対象となる物理量に応じた出力信号を発生させるセンシング部（２３、２４）と、センシング部での特性バラツキを記憶するメモリ手段（３０）が備えられ、該メモリ手段によってセンシング部からの出力信号を補正することで、検出対象となる物理量に応じた出力を発生する信号処理回路とを有してなる物理量検出回路において、信号処理回路内の複数の場所における信号が測定されるように構成し、これら複数の場所における信号が複数の場所よりも少ない数の端子（１３）から測定されるように構成している。さらに、信号処理回路に、前記センシング部の出力信号に基づいて形成される所定の信号を複数化する冗長化手段（３７ａ〜３７ｊ）を組み込み、該冗長化手段によって複数化された信号のいずれか異常となった場合にも、信号処理回路から物理量に応じた出力信号が発生するようにし、該冗長化手段によって複数化された信号それぞれが端子から出力されるように構成することを特徴としている。
【０００６】
このような構成とすることで、検査端子を増加させることなく、信号処理回路内の各場所における電圧（電流）が所望値であるか否かが確認できる。また、冗長化手段を用いた場合に、複数化された信号のいずれかが異常となった場合にも物理量に応じた出力信号が発生するように構成されていると、その物理量に応じた出力信号が間違っていたとしても、そこから上記異常を診断することができないが、上記のように複数化された信号それぞれが端子から出力されるようにすることで、各信号を確認することが可能となる。
この場合、例えば、請求項２に示すように、端子を１つの測定端子（１３）とすることができる。
【０００７】
請求項３に記載の発明では、複数の場所における信号が入力されるセレクタ（３６）を有し、該セレクタによって各場所の信号を選択することで、１つの測定端子から各場所の信号を出力するように構成されていることを特徴としている。このように、セレクタを用いることで、各場所の信号を選択して出力することが可能となり、請求項１に示す効果を得ることができる。
【０００８】
請求項５に記載の発明では、制御手段に対して外部から信号入力するための調整端子（１２）を備え、該調整端子を介してメモリ手段への書き込みも行なえるようになっていることを特徴としている。このように、調整端子を介して制御手段に外部からの信号入力が成されるようにすることで、制御手段により、メモリ手段への書き込みと、セレクタの制御を行なうことができる。
【００１１】
請求項７に記載の発明では、請求項１乃至６に記載の物理量検出回路が物理量として回転状態を検出する回転検出回路である場合において、センシング部からの出力信号に基づき、前の出力信号に応じた信号を保持する保持手段（３９ａ）を有し、該保持手段の出力に基づいて回転方向の検出を行なうようになっており、保持手段は、今回の出力信号に応じた信号と該保持手段に保持された前の出力信号に応じた信号とが一致しているときには、今回の出力信号に応じた信号を出力するようになっていることを特徴としている。
【００１２】
このように、保持手段を備えることにより、前の回転状態と今回の回転状態とが異なっていても、前の回転状態における出力を保持することで、後述するレーシング防止機能を果たすことができる。
【００１３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１４】
【発明の実施の形態】
（第１実施形態）
本発明の一実施形態が適用された車輪速度センサ１の全体構成を図１に示す。また、図１に示す車輪速度センサ１の模式図を図２（ａ）、（ｂ）に示す。図１に示すように、本車輪速度センサ１は、タイヤの回転軸２の回転に連動して回転される着磁ロータ３に対向するように配置され、着磁ロータ３の回転による磁気変化をＭＲＥ（磁気抵抗効果）素子で検出すると共に、ＭＲＥ素子からの検出信号を信号処理回路部で解析することで、着磁ロータ３のＮ極及びＳ極の変化に対応した方形波電流を出力するようになっている。そして、このような車輪速度センサ１に、後述するタイヤの回転方向検出機能やレーシング防止機能を備えた構成としている。
【００１５】
この車輪速度センサ１の出力形式は、図３（ａ）に示すような２端子定電流出力型であり、ロータの回転方向に基づいて、図３（ｂ）に示すような電流を出力する。そして、外部回路では、この電流を抵抗４で電圧に変換し、１Ｖ又は１．９Ｖをしきい値とする２つのコンパレータ５、６によって、回転数検出信号と回転方向検出信号に分離するようになっている。
【００１６】
このような本車輪速度センサ１は、具体的には図２（ａ）、（ｂ）のように構成される。図２（ａ）に示すように、車輪速度センサ１は、ＭＲＥ素子からなる素子回路用ＩＣ７と信号処理回路部が形成された処理回路用ＩＣ８とを備えて構成されている。これら各ＩＣ７、８は樹脂９によってモールド化され、樹脂９から＋端子１０と−端子１１、さらには調整端子１２および測定端子１３が引き出された構成とされている。これにより、樹脂モールド部が構成されている。そして、このように構成された樹脂モールド部が、図２（ｂ）に示すようにハウジング１４内に収容されることで、車輪速度センサ１が構成され、＋端子１０と−端子１１のみがハウジング１４の外部に露出し、調整端子１２および測定端子１３がハウジング１４の外部に露出しない状態となっている。
【００１７】
ここで、調整端子１２とは、ＭＲＥ素子からの信号に存在するオフセット等の誤差項を調整するために用いられる端子をいう。例えば２つのＭＲＥ素子からの出力によって回転数検出および回転方向検出を行なう場合、図４（ａ）に示すように、ＭＲＥ素子からの検出信号（もしくはこれを増幅した信号）Ａ、Ｂを所定のしきい値Ａ、Ｂでスレッショルドすることになるが、しきい値Ａ、Ｂが検出信号Ａ、Ｂの中央に無い場合（図４（ｂ））は、中央に有る場合（図４（ｃ））と比べ、２値化信号の波形がずれてしまう。特に、着磁ロータ３と車輪速度センサ１との間隔が広くなり、検出信号の振幅が小さくなると、２値化そのものができなくなる。調整端子１２は、このような波形ズレを打ち消すべく、上記誤差項を見込んでしきい値Ａ、Ｂを設定するために用いられる。なお、この調整端子１２を用いた具体的なしきい値調整方法については後述する。
【００１８】
また、測定端子１３とは、車輪速度センサ１に備えられる信号処理回路内の各場所における電圧（電流）が所望値であるか否かを確認するための端子である。この測定端子１３を用いた具体的な電圧確認方法についても後述する。
【００１９】
続いて、図５に、車輪速度センサ１の具体的な回路構成を示し、この図に基づいて車輪速度センサ１の回路構成についての説明を行なう。
【００２０】
図５に示すように、車輪速度センサ１は、定電流形成用および各回路の電源用とされる電圧源２１、定電流を発生させる定電流源２２、ホイートストンブリッジを形成した２つのＭＲＥ素子２３、２４とその他の回路によって構成された信号処理回路部とを有した構成となっている。２つのＭＲＥ素子２３、２４は、着磁ロータ３のピッチ（Ｎ極、Ｓ極の間隔）に応じて２系統がチップ上にレイアウトされている。これら２つのＭＲＥ素子２３、２４のうちの一方（ここではＭＲＥ素子２３）は、回転数検出信号を出力するためのものであり、他方（ここではＭＲＥ素子２４）は、回転方向検出信号を出力するためのものである。各ＭＲＥ素子２３、２４の出力としては、ホイートストンブリッジの対向する２点（中点）の電位差が用いられ、各ＭＲＥ素子２３、２４の各出力が信号処理回路に入力されるようになっている。
【００２１】
各ＭＲＥ素子２３、２４の各出力は、増幅器２５、２６によって増幅されるようになっている。そして、これらの増幅器２５、２６を介した増幅出力がコンパレータ２７、２８によって２値化されるようになっている。
【００２２】
これら各コンパレータ２７、２８に入力されるしきい値Ａ、Ｂは調整端子１２を介して調整される。信号処理回路部には、制御回路２９、ＥＰＲＯＭを備えたメモリ３０及び２つのＤ／Ａコンバータ３１、３２が備えられており、調整端子１２を介して信号入力を行なうと、入力された信号が制御回路によってデータ信号、クロック信号、リセット信号、モードアドレス信号等に分離され、メモリ３０への書き込みが行われたのち、メモリ３０に記憶されたデータに応じて各Ｄ／Ａコンバータ３１、３２からアナログ電圧のしきい値Ａ、Ｂを出力するようになっている。
【００２３】
また、このようにコンパレータ２７、２８によって２値化された信号が論理回路部３３に入力され、論理回路部３３では、２値化信号に基づいて正転であるか又は逆転であるかの判定を行ない、これによって所望の電流波形が得られるように各電流ドライバ３４、３５を駆動するようになっている。
【００２４】
そして、このような回路構成の各場所の電圧（電流）が入力されるセレクタ３６が備えられている。具体的には、各ＭＲＥ素子２３、２４の出力、各Ｄ／Ａコンバータ３１、３２の出力、メモリ３０に記憶されたデータ等、論理回路部３３内に各部の電圧（電流）が入力されるようになっている。このセレクタ３６は、例えば一般的なＣＭＯＳのアナログスイッチで構成され、制御回路２９によって制御されるようになっている。このセレクタ３６を介して、各場所の電圧（電流）が選択的に測定端子１３に出力されるようになっている。
【００２５】
続いて、図６に、上記回路内に備えられた論理回路部３３の詳細を示し、この図に基づき論理回路部３３についての説明を行なう。
【００２６】
図６に示すように、論理回路部３３には、エッジ発生部３７、正逆判定部３８、前回転判定部３９、出力論理部４０が備えられている。
【００２７】
エッジ発生部３７には、３つの遅延回路３７ａ、３７ｂ、３７ｃと、３つのＥＸ−ＯＲ回路３７ｄ、３７ｅ、３７ｆ、３つのＡＮＤ回路３７ｇ、３７ｈ、３７ｉ、及びＯＲ回路３７ｊが備えられている。３つの遅延回路３７ａ〜３７ｃは、回路の冗長化を行なうための冗長手段に相当する。これら各遅延回路３７ａ〜３７ｃには、２値化された２つの信号（以下、２値化信号Ａ、Ｂという）のうちの一方（２値化信号Ａ）が入力され、各遅延回路３７ａ〜３７ｃの出力は、２値化信号Ａと共に各ＥＸ−ＯＲ回路３７ｄ〜３７ｆに入力され、各ＥＸ−ＯＲ回路３７ｄ〜３７ｆの出力のいずれか２つずつが各ＡＮＤ回路３７ｇ〜３７ｉに入力されると共に、各ＥＸ−ＯＲ回路３７ｇ〜３７ｉの出力がセレクタ３６に送られるようになっている。そして、各ＡＮＤ回路３７ｇ〜３７ｉでは、入力された２つのＥＸ−ＯＲ回路３７ｇ〜３７ｉの出力に対して多数決を行ない、その結果に基づきＯＲ回路３７ｊでクロック信号ＣＬＫａを発生させるようになっている。
【００２８】
また、エッジ発生部３７には、２値化信号Ａが入力される遅延回路３７ｋと、２値化信号Ａ及び遅延回路３７ｋの出力が入力されるＥＸ−ＯＲ回路３７ｍが備えられており、これらによって、上記したクロック信号ＣＬＫａとは異なるクロック信号ＣＬｋｌを発生させるようになっている。さらに、エッジ発生部３７には、２値化信号Ａ、Ｂが共に入力されるＥＸ−ＮＯＲ回路３７ｎ、ＥＸ−ＮＯＲ回路３７ｎの出力が入力される遅延回路３７ｐ、及びＥＸ−ＮＯＲ回路３７ｎと遅延回路３７ｐの出力が入力されるＥＸ−ＯＲ回路３７ｑが備えられている。これらによって、２値化信号Ａ、Ｂの両方のエッジを示すクロック信号ＣＬＫｅを発生させるようになっている。
【００２９】
正逆判定部３８は、タイヤが正転しているか、逆転しているかを判定する役割を果たす。この正逆判定部３８には、２値化信号Ｂを入力とすると共にクロック信号ＣＬＫｅをクロックとするＤ型フリップフロップ３８ａと、Ｄ型フリップフロップ３８ａ及び２値化信号Ａの各出力が入力される２つのＥＸ−ＮＯＲ回路３８ｂ、３８ｃとによって構成されている。これらのうちＥＸ−ＮＯＲ回路３８ｂによって正逆判定が行なわれるようになっている。
【００３０】
前回転判定部３９は、レーシング防止機能の役割を果たす。この前回転判定部３９には、ＥＸ−ＮＯＲ回路３８ｂの出力を入力とすると共にクロック信号ＣＬＫａをクロックとするＤ型フリップフロップ（保持手段）３９ａと、Ｄ型フリップフロップ３９ａ及びＥＸ−ＮＯＲ回路３８ｃの各出力が入力されるＥＸ−ＮＯＲ回路３９ｂとが備えられている。これらの構成においては、Ｄ型フリップフロップ３９ａにて前の回転状態を保持すると共に、ＥＸ−ＮＯＲ回路３９ｂにて前の回転状態と今回の回転状態とが同じか否かを判定し、それらが異なっている場合には前の回転状態から出力が切替わらないように論理が組まれている。
【００３１】
出力論理部４０は、正転、逆転に応じた出力を発生させるものである。この出力論理部４０には、ＥＸ−ＮＯＲ回路３９ｂの出力およびクロック信号ＣＬＫａに基づいてクロック信号ＣＬＫｃを形成するＡＮＤ回路４０ａと、クロック信号ＣＬＫｃをクロックとし、ＮＯＴ回路４０ｂを通じて自身の出力を反転させた信号を入力とするＤ型フリップフロップ４０ｃと、ＥＸ−ＯＲ回路３８ｃ及びＤ型フリップフロップ３９ａの各出力とクロック信号ＣＬＫｌとが入力されるＡＮＤ回路４０ｄと、ＡＮＤ回路４０ｄ及びＤ型フリップフロップ４０ｃの各出力が入力されるＯＲ回路４０ｅとが備えられている。これらのうち、ＯＲ回路４０ｅから正転に応じた出力を発生させ、ＡＮＤ回路４０ｄから逆転に応じた出力を発生させるようになっている。
【００３２】
図７に、上記構成の論理回路部３３によるタイミングチャートを示す。この図に示した点線よりも紙面左側は正転時におけるタイミングチャート、紙面右側は逆転時におけるタイミングチャートとなっている。なお、この図中、ＥＸはＥＸ−ＮＯＲ回路３８ｎの出力、ＳＣＨｅは遅延回路３７ｐの出力、Ｂ０はＤ型フリップフロップ３８ａの出力、ＲａはＥＸ−ＮＯＲ回路３８ｃの出力、ＳＣＨａは遅延回路３７ａ〜３７ｃの出力、Ｒａ０はＤ型フリップフロップ３９ａの出力、ＲｅはＥＸ−ＮＯＲ回路３９ｂの出力、ＣｉｒはＤ型フリップフロップ４０ｃの出力、ＴｉＬは遅延回路３７ｋの出力、ＲｅｖはＡＮＤ回路４０ｄの出力、ＨＬはＯＲ回路４０ｅの出力、Ｉｏｕｔは論理回路部３３の出力（つまり、ＲｅｖとＨＬを合成したもの）に相当している。
【００３３】
この図に示された２値化信号Ａと２値化信号Ｂとに基づいて信号処理回路での処理が行なわれるが、ここでは、２値化信号Ｂの方が２値化信号Ａよりも位相が遅れている場合に正転、２値化信号Ａの方が２値化信号Ｂよりも位相が遅れている場合には逆転となる。このように、正転から逆転に変化した時には、２値化信号Ａ、Ｂの位相が逆転することになるが、論理回路部３３の出力Ｉｏｕｔを見てみると分かるように、逆転となってもすぐに逆転時の出力に切替わっておらず、正転時の出力が維持された状態とされている。
【００３４】
これは、前回転判定部３９によって前の回転状態と今回の回転状態とが異なっていても、前の回転状態における出力を保持しているためであり、これによってレーシング防止機能が果たされている。すなわち、レーシング防止機能とは、タイヤがロックした時もしくは信号の切替え前後で機械振動によりガタガタして、出力すべき信号が正逆正逆を繰り返した場合に、その出力の変化を防止（マスク）する機能をいい、上記のように１エッジ分、正転から逆転もしくは逆転から正転への変化をマスクすることで、このようなレーシング防止機能を果たすことが可能となる。
【００３５】
以上のように動作する論理回路部３３を有して車輪速度センサ１が構成されている。このような車輪速度センサ１は、実動作モード、Ｅｐライトモード、アナログリードモードの３つのモードで動作する。
【００３６】
実動作モードは、車輪速度センサ１が実際の製品として使用される際に動作するモードである。この時には、調整端子１２には何も入力せず、メモリ３０からＥＰＲＯＭに記憶されたデータがＤ／Ａコンバータ３１、３２に出力され、Ｄ／Ａコンバータ３１、３２を介して所定のしきい値Ａ、Ｂが設定される。そして、このしきい値Ａ、Ｂに基づいて、各ＭＲＥ素子２３、２４の出力を増幅した信号がスレッシュされると共に、２値化信号Ａ、Ｂとして論理回路部３３に入力されて、正転、逆転に応じた信号を発生させる。このモードのときにはセレクタ３６は動作せず、測定端子１３での各電位の確認は行なわれない。
【００３７】
Ｅｐライトモードは、車輪速度センサ１が完成品とされる前にメモリ３０にデータを入力するモードであり、メモリ３０内のラッチ部に予め書き込むデータの入力を行なう。このモードにおいてもセレクタ３６は動作せず、測定端子１３での各電位の確認は行なわれない。
【００３８】
アナログリードモードは、調整すべきアナログ信号、すなわち各ＭＲＥ素子２３、２４のオフセット出力やコンパレータ２７、２８のしきい値電圧等を測定端子１３に出力するためのモードである。この時には、調整端子１２からの入力信号に基づいて制御回路２９がセレクタ３６を駆動し、セレクタ３６は制御回路２９からのクロックのタイミングに合わせて、どの場所の電圧を出力するかを決め、測定端子１３から様々な場所の電圧を出力する。なお、セレクタ３６を一般的なＣＭＯＳのアナログスイッチで構成した場合、デジタルであるかアナログであるかに無関係に出力可能であるため、車輪速度センサ１を構成する回路内のいずれの場所に関しても、その場所の電圧（電流）が所望値となっているか否かを確認することが可能である。また、確認したい端子数も制御回路２９に備えられるアドレスカウンタのカウント数だけ見ることが可能である。
【００３９】
以上説明したように、本実施形態に示す車輪速度センサ１においては、複数の場所の電圧（電流）を、その場所の数よりも少ない端子で確認できるようにしている。このため、検査端子を増加させることなく、信号処理回路内の各場所における電圧（電流）が所望値であるか否かを確認することができる。そして、セレクタ３６を備え、制御回路２９によってセレクタ３６が出力する電圧（電流）を適宜選択することで、その検査端子を測定端子１３のみとすることができる。
【００４０】
また、上述したように、本車輪速度センサ１では、複数の遅延回路３７ａ〜３７ｃおよび複数のＥＸ−ＯＲ回路３７ｄ〜３７ｆを備えた構成とすることで回路の冗長化を図っている。すなわち、回路内の一部の機能が止まった時に、システム上重大な問題となる場合、その機能を複数化することによって重大問題を防ぐのである。しかしながら、このような冗長化を図るべく機能を複数化した場合、複数のうちのいずれかが故障したとしても、その故障を確認することができなくなる場合がある。例えば、本実施形態のような車輪速度センサ１の場合、３系統の多数決化によって車輪の回転数が半減して出力され、回転数自体は出力されるが、その回転数が間違ったものとなる可能性があり、回転数が出力されないのであれば故障を確認できるのであるが、間違っていても回転数が出力されるために故障を確認できなくなる。
【００４１】
これに対し、本実施形態では、各ＥＸ−ＯＲ回路３７ｄ〜３７ｆの出力がセレクタ３６を介して測定端子１３から確認できるようにしている。このため、各ＥＸ−ＯＲ回路３７ｄ〜３７ｆの出力が所望値となっているか否かを個々に確認でき、上記不都合をなくすことができる。
【００４２】
また、本実施形態では、正逆判定部に２つのＥＸ−ＮＯＲ回路３８ｂ、３８ｃを備え、ここでも冗長化を図っている。このため、ここでも各ＥＸ−ＮＯＲ回路３８ｂ、３８ｃの出力がセレクタ３６を介して測定端子１３から確認できるようにするべきであるとも考えられる。しかしながら、ＥＸ−ＯＲ回路３８ｂ、３８ｃの下段に前回転判定部が備えられており、ＥＸ−ＯＲ回路３８ｂ、３８ｃの出力が異常になると正転、逆転信号が正常ではなくなるため、正転、逆転信号をダイアグ信号として用いてＥＸ−ＯＲ回路３８ｂ、３８ｃの故障診断を行なうことが可能となるため、その必要性を無くすことができる。
【００４３】
（他の実施形態）
上記実施形態では、物理量として回転検出を行なう車輪速度センサに本発明の一実施形態を適用したが、他の物理量、例えば圧力や加速度の検出に本発明の一実施形態を適用しても良い。
【図面の簡単な説明】
【図１】本発明の一実施形態が適用される車輪速度センサ１の組み付け状態を示した全体図である。
【図２】図１に示す車輪速度センサ１の模式図であり、（ａ）は樹脂モールド部の全体図、（ｂ）は樹脂モールド部をハウジングに収容したときの図である。
【図３】（ａ）は、車輪速度センサ１が接続される外部回路を示す図であり、（ｂ）は、着磁ロータ３の回転に伴う出力波形を示した図である。
【図４】（ａ）は、検出信号としきい値との関係を示した図であり、（ｂ）は、しきい値が各信号波形の中央に無い場合における２値化信号の波形を示した図であり、（ｃ）は、しきい値が各信号波形の中央に有る場合における２値化信号の波形を示した図である。
【図５】車輪速度センサ１の回路構成を示した図である。
【図６】車輪速度センサ１に備えられた論理回路部３３の具体的なロジックを示した図である。
【図７】図６に示す論理回路部３３のタイミングチャートを示す図である。
【符号の説明】
１…車輪速度センサ、１０…＋端子、１１…−端子、１２…調整端子、
１３…測定端子、２３、２４…ＭＲＥ素子、２９…制御回路、３０…メモリ、
３１、３２…Ｄ／Ａコンバータ、３３…論理回路部、３６…セレクタ、
３７…エッジ発生部、３７ａ〜３７ｃ…遅延回路、
３７ｄ〜３７ｆ…ＥＸ−ＯＲ回路、３８…正逆判定部、３９…前回転判定部、
３９ａ…Ｄ型フリップフロップ、３９ｂ…ＥＸ−ＮＯＲ回路、
４０…出力論理部。

Claims

検出対象となる物理量に応じた出力信号を発生させるセンシング部（２３、２４）と、
前記センシング部での特性バラツキを記憶するメモリ手段（３０）が備えられ、該メモリ手段によって前記センシング部からの出力信号を補正することで、前記検出対象となる物理量に応じた出力を発生する信号処理回路とを有してなる物理量検出回路において、
前記信号処理回路内の複数の場所における信号が測定されるように構成され、これら複数の場所における信号が前記複数の場所よりも少ない数の端子（１３）から測定されるように構成されており、
前記信号処理回路には、前記センシング部の出力信号に基づいて形成される所定の信号を複数化する冗長化手段（３７ａ〜３７ｊ）が組み込まれ、該冗長化手段によって複数化された信号のいずれかが異常となった場合にも、前記信号処理回路から前記物理量に応じた出力信号が発生するようになっており、該冗長化手段によって複数化された信号それぞれが前記端子から出力されるように構成されていることを特徴とする物理量検出回路。
前記端子は、１つの測定端子（１３）であることを特徴とする請求項１に記載の物理量検出回路。
前記複数の場所における信号が入力されるセレクタ（３６）を有し、該セレクタによって各場所の信号を選択することで、前記１つの測定端子から前記各場所の信号を出力するように構成されていることを特徴とする請求項２に記載の物理量検出回路。
前記セレクタによる選択を制御する制御手段（２９）が備えられていることを特徴とする請求項３に記載の物理量検出回路。
前記制御手段に対して外部から信号入力するための調整端子（１２）を備え、該調整端子を介して前記メモリ手段への書き込みも行なえるようになっていることを特徴とする請求項４に記載の物理量検出回路。
前記冗長化手段は、複数の遅延回路（３７ａ〜３７ｃ）と、該複数の遅延回路それぞれの出力および前記センシング部の出力信号に基づいて形成される所定の信号が入力されるＥＸ−ＯＲ回路（３７ｄ〜３７ｆ）とを有して構成されており、
前記ＥＸ−ＯＲ回路の出力が前記端子から確認できるように構成されていることを特徴とする請求項１ないし５のいずれか１つに記載の物理量検出回路。
請求項１乃至６に記載の物理量検出回路が前記物理量として回転状態を検出する回転検出回路である場合において、
前記センシング部からの出力信号に基づき、前の出力信号に応じた信号を保持する保持手段（３９ａ）を有し、該保持手段の出力に基づいて回転方向の検出を行なうようになっており、
前記保持手段は、今回の出力信号に応じた信号と該保持手段に保持された前の出力信号に応じた信号とが一致したときには、前記今回の出力信号に応じた信号を出力するようになっていることを特徴とする回転検出回路。