JP3949203B2 - 液晶表示素子の駆動方法および駆動装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、テレビジョンやモニターやカーナビゲーションなどの表示部として用いられるノンインターレース方式の１フィールド走査線相当分の縦方向画素数を有するマトリックス型表示素子を駆動する液晶表示素子の駆動方法および駆動装置に関するものである。
【０００２】
【従来の技術】
図５はインターレース（飛越走査）方式の概要を示す。図５（ａ）は実際の映像信号の垂直帰線消去期間中の垂直同期信号２０を示している。この垂直同期信号２０は、等化パルスの前期間（３Ｈ期間）と、垂直同期パルス期間２０ａと、等化パルスの後期間（３Ｈ期間）とで示される。垂直同期信号２０の垂直同期パルス期間２０ａにおいて始まりからの第１フィールドの映像のタイミングを、図５（ａ）の丸枠で囲んだ番号で示し、第２フィールドの映像のタイミングを、図５（ａ）の四角枠で囲んだ番号で示す。なお、このタイミングは、垂直同期パルス期間２０ａの始まりからの映像の関係を示しているものであり、実際の映像は垂直同期パルス期間２０ａの始まりから１７Ｈまたは１８Ｈ期間後からである。図５（ａ）に示すように、第２フィールドは第１フィールドに対し０．５水平周期分早くなっている。
【０００３】
また、図５（ｂ）には、インターレース方式の表示装置の場合の第１フィールドの水平走査タイミングを左側の丸枠で囲んだ番号で示し、第２フィールドの水平走査タイミングを右側の四角枠で囲んだ番号で示す。
図６はノンインターレース（順次走査）方式の従来の液晶表示素子の駆動装置の構成を示すブロック図である。なお、通常のＣＲＴ（陰極線管）では、第１フィールドの走査線が２６２．５本あり、第２フィールドの走査線も同数だけあり、全走査線数は５２５本となっている。つまり、２フィールド走査線相当分の縦方向画素数を有している。しかし、液晶表示素子では、製造の難しさから、その縦方向画素数は１フィールド走査線相当分となっているものが多い。
【０００４】
図６に示すノンインターレース方式の従来の液晶表示素子の駆動装置は、１フィールド走査線相当分の縦方向画素数を有するマトリックス型表示素子２１に信号データを印加するデータドライバ２２と、マトリックス型表示素子２１を縦方向に走査する走査ドライバ２３と、水平・垂直の同期信号を基準としてデータドライバ２２および走査ドライバ２３に制御信号を送るタイミングパルスコントローラ２４とから構成されている。
【０００５】
タイミングパルスコントローラ２４に入力される信号として、同期分離用のＩＣによって映像信号より分離された水平同期信号（Ｈ・ＳＹＮＣ）２５および垂直同期信号（Ｖ・ＳＹＮＣ）２６があり、出力される信号として、垂直のスタートパルスＳＴＶ，垂直のクロックパルスＣＰＶ，水平のスタートパルスＳＴＨおよび水平サンプリングクロックＣＰＨがある。垂直のスタートパルスＳＴＶを基準として、第１フィールドおよび第２フィールドのスタート映像が各々決定される。
【０００６】
ここで問題となることは、同期分離用のＩＣや構成部品によって、タイミングパルスコントローラ２４に入力される垂直同期信号（Ｖ・ＳＹＮＣ）２６は、実際の映像信号の垂直同期パルス期間に対してどのタイミングで入力されるかは規定がされていないという事情がある。以下、具体的に説明する。
図７（ａ）はタイミングパルスコントローラ２４に入力される垂直同期信号（Ｖ・ＳＹＮＣ）２６の始まりが、垂直同期パルス期間２０ａの始まりに対して０〜０．５水平周期の時間（Ｔ１）だけ遅延した場合の状態を示す。図７（ａ）では、Ｔ１＝０．２５Ｈとなっている。この場合、１フィールド走査線相当分の縦方向画素数を有するマトリックス型表示素子２１に表示すると、図７（ｂ）に示すように、第１フィールドのｍ（ｍ＝１，２，・・・，ｎ，・・）ライン目の信号と第２フィールドのｍライン目の信号とが同じ走査表示ラインに表示される。この場合、第１フィールドの映像信号と第２フィールドの映像信号のペアリングが、送られてくる映像信号のペアリングと異なることになる。つまり、第１フィールドのｍライン目の信号に同一走査表示ライン上で重なるべき第２フィールドのｍ＋１ライン目の信号に対して、前後関係が逆転している。
【０００７】
図８（ａ）はタイミングパルスコントローラ２４に入力される垂直同期信号（Ｖ・ＳＹＮＣ）２６の始まりが、垂直同期パルス期間２０ａの始まりに対して０．５〜１水平周期の時間（Ｔ２）だけ遅延した場合の状態を示す。図８（ａ）では、Ｔ２＝０．７５Ｈとなっている。この場合、１フィールド走査線相当分の縦方向画素数を有するマトリックス型表示素子２１に表示すると、図８（ｂ）に示すように、第１フィールドのｍ（ｍ＝１，２，・・・，ｎ，・・）ライン目の信号と第２フィールドのｍ＋１ライン目の信号とが同じ走査表示ラインに表示される。この場合、第１フィールドの映像信号と第２フィールドの映像信号のペアリングが、送られてくる映像信号のペアリングと同一になる。つまり、第１フィールドのｍライン目の信号に同一走査表示ライン上で重なるべき第２フィールドのｍ＋１ライン目の信号に対して、そのとおりになっている。
【０００８】
【発明が解決しようとする課題】
上記のように従来の液晶表示素子の駆動装置では、同期分離用のＩＣや構成部品によって、タイミングパルスコントローラ２４に入力される垂直同期信号（Ｖ・ＳＹＮＣ）２６に遅延量の変動があるために、図８の場合には、第１フィールドの映像信号と第２フィールドの映像信号のペアリングが、送られてくる映像信号のペアリングと同一となって問題ないが、図７の場合には、第１フィールドの映像信号と第２フィールドの映像信号のペアリングが、送られてくる映像信号のペアリングに対して前後関係が逆転してしまうため、横一本ラインが２重に見えたりするなど、垂直解像度が低下してしまうという問題があった。
【０００９】
この発明は、上記従来の問題を解決し、１フィールド走査線相当分の縦方向画素数を有するマトリックス型の液晶表示素子を駆動する際に、使用する同期分離用のＩＣや構成部品によって分離された垂直同期信号の遅延量が変動したとしても、第１フィールドの映像信号と第２フィールドの映像信号のペアリング関係を常に適正な状態に保ち、垂直解像度の低下のない高精細な映像表示を行うことのできる液晶表示素子の駆動方法および駆動装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】
この発明の液晶表示素子の駆動方法は、１フレーム走査線の半分の本数の１フィールド走査線相当分の縦方向画素数を有するマトリックス型表示素子への信号データの印加と、マトリックス型表示素子の縦方向の走査とを、第１フィールドおよび第２フィールドで１フレームを構成するインターレース方式の映像信号を同期分離して作成した水平同期信号および垂直同期信号に基づいて制御する液晶表示素子の駆動方法であって、同期分離前の映像信号の垂直同期パルス期間の始点に対する同期分離された垂直同期信号の始点の遅延時間ｔが、Ｈを水平周期，ｋを０または正の整数としたときに、０≦ｔ−ｋＨ＜０．５Ｈで示される第１の範囲に属するときには垂直同期信号を０．５水平周期の時間遅延させて制御し、遅延時間ｔが、０．５Ｈ≦ｔ−ｋＨ＜１Ｈで示される第２の範囲に属するときには垂直同期信号を遅延させることなく制御することを特徴とする。
【００１１】
この駆動方法によれば、同期分離前の映像信号に対する垂直同期信号の遅延時間ｔが、０≦ｔ−ｋＨ＜０．５Ｈで示される第１の範囲に属するときには垂直同期信号を０．５水平周期の時間遅延させて制御し、遅延時間ｔが、０．５Ｈ≦ｔ−ｋＨ＜１Ｈで示される第２の範囲に属するときには垂直同期信号を遅延させることなく制御することにより、同期分離用のＩＣや構成部品によって、入力する垂直同期信号の遅延量が変動しても、上述のように垂直同期信号の位相を調整して、第１フィールドのｍライン目の映像信号と第２フィールドのｍ＋１ライン目の映像信号とを同一走査表示ラインに表示させる正規のペアリングを実現し、第１フィールドの映像信号と第２フィールドの映像信号のペアリング関係を常に適正な状態に保って、垂直解像度の低下のない高精細な映像表示を行うことができる。
【００１２】
この発明の液晶表示素子の駆動装置は、１フレーム走査線の半分の本数の１フィールド走査線相当分の縦方向画素数を有するマトリックス型表示素子に信号データを印加するデータドライバと、マトリックス型表示素子を縦方向に走査する走査ドライバと、第１フィールドおよび第２フィールドで１フレームを構成するインターレース方式の映像信号を同期分離して作成した水平同期信号および垂直同期信号を入力してデータドライバおよび走査ドライバを制御するタイミングパルスコントローラとを備えた液晶表示パネルの駆動装置であって、同期分離前の映像信号の垂直同期パルス期間の始点に対する同期分離された垂直同期信号の始点の遅延時間ｔが、Ｈを水平周期，ｋを０または正の整数としたときに、０≦ｔ−ｋＨ＜０．５Ｈで示される第１の範囲と、０．５Ｈ≦ｔ−ｋＨ＜１Ｈで示される第２の範囲とのうちどちらに属するかを判別する判別回路と、判別回路の判別結果に基づいて、遅延時間ｔが第１の範囲に属するときには垂直同期信号を０．５水平周期の時間遅延させてタイミングパルスコントローラへ出力し、遅延時間ｔが第２の範囲に属するときには垂直同期信号を遅延させることなくタイミングパルスコントローラへ出力する遅延制御回路とを設けたことを特徴とする。
【００１３】
この構成によれば、判別回路および遅延制御回路を設け、同期分離前の映像信号に対する垂直同期信号の遅延時間ｔが、０≦ｔ−ｋＨ＜０．５Ｈで示される第１の範囲に属するときには垂直同期信号を０．５水平周期の時間遅延させてタイミングパルスコントローラへ入力させ、遅延時間ｔが、０．５Ｈ≦ｔ−ｋＨ＜１Ｈで示される第２の範囲に属するときには垂直同期信号を遅延させることなくタイミングパルスコントローラへ入力させることにより、同期分離用のＩＣや構成部品によって、入力する垂直同期信号の遅延量が変動しても、上述のように垂直同期信号の位相を調整して、第１フィールドのｍライン目の映像信号と第２フィールドのｍ＋１ライン目の映像信号とを同一走査表示ラインに表示させる正規のペアリングを実現し、第１フィールドの映像信号と第２フィールドの映像信号のペアリング関係を常に適正な状態に保って、垂直解像度の低下のない高精細な映像表示を行うことができる。
【００１４】
【発明の実施の形態】
以下、この発明の実施の形態について、図面に基づいて説明する。
図１はこの発明の実施の形態におけるノンインターレース（順次走査）方式の液晶表示素子の駆動装置の構成を示すブロック図である。
この液晶表示素子の駆動装置は、１フィールド走査線相当分の縦方向画素数を有するマトリックス型表示素子１に信号データを印加するデータドライバ２と、マトリックス型表示素子１を縦方向に走査する走査ドライバ３と、第１フィールドおよび第２フィールドで１フレームを構成する映像信号を外部の同期分離用のＩＣで同期分離して作成した水平同期信号および垂直同期信号を入力してデータドライバ２および走査ドライバ３を制御するタイミングパルスコントローラ４と、外部の同期分離用のＩＣから出力される垂直同期信号（Ｖ・ＳＹＮＣ）６を遅延させてあるいは遅延することなくタイミングパルスコントローラ４へ出力する遅延制御回路７と、入力される映像信号の垂直同期パルス期間の始点と同期分離用のＩＣから出力される垂直同期信号（Ｖ・ＳＹＮＣ）６の始点とを比較して遅延制御回路７を制御する比較回路（判別回路）８とを備えている。
【００１５】
なお、タイミングパルスコントローラ４は、同期分離用のＩＣにおいて映像信号より分離された水平同期信号（Ｈ・ＳＹＮＣ）５と、垂直同期信号（Ｖ・ＳＹＮＣ）６を遅延制御回路７により遅延あるいは非遅延させた垂直同期信号６ａとを入力し、データドライバ２に対して水平のスタートパルスＳＴＨと水平サンプリングクロックＣＰＨとを出力し、走査ドライバ３に対して垂直のスタートパルスＳＴＶと垂直のクロックパルスＣＰＶとを出力するように構成されている。
【００１６】
図２は比較回路８の具体例を示すブロック図である。
この比較回路８は、垂直同期信号（Ｖ・ＳＹＮＣ）６をインバータ１１で反転させた反転垂直同期信号（／Ｖ・ＳＹＮＣ）６ｂをＤタイプフリップフロップ１３ａおよび１３ｂのＤ入力に与える。また、１ショットマルチバイブレータ１２により、水平同期信号（Ｈ・ＳＹＮＣ）５から水平周期に立ち上がりが同期したデューティ比５０％のクロック１０ｂと、クロック１０ｂと同周期で０．５水平周期遅れたクロック１０ａとを作成し、クロック１０ａ，１０ｂをそれぞれＤタイプフリップフロップ１３ａ，１３ｂのクロック入力に与える。Ｄタイプフリップフロップ１３ａ，１３ｂではそれぞれのクロック１０ａ，１０ｂの立ち上がりでＤ入力に入力された反転垂直同期信号（／Ｖ・ＳＹＮＣ）６ｂを読み込むことによりＱ出力１５，１６が得られる。
【００１７】
Ｄタイプフリップフロップ１３ａのＱ出力１５は、次段のＤタイプフリップフロップ１４ａのＤ入力とＤタイプフリップフロップ１４ｂのクロック入力とに与えられ、また、Ｄタイプフリップフロップ１３ｂのＱ出力１６は、次段のＤタイプフリップフロップ１４ｂのＤ入力とＤタイプフリップフロップ１４ａのクロック入力とに与えられる。Ｄタイプフリップフロップ１４ａ，１４ｂの出力にはそれぞれＱ出力１５ａ，１６ａが得られる。
【００１８】
このＱ出力１５ａ，１６ａはそれぞれ次段のＡＮＤ回路１７ａ，１７ｂに入力される。また、ＡＮＤ回路１７ａ，１７ｂにはそれぞれ、複合同期信号を入力としてフィールド判別を行うフィールド判別回路１９より出力された信号１０ｃ，１０ｄが入力される。ＡＮＤ回路１７ａに入力される信号１０ｃは第１フィールドの際にハイレベルとなり、第２フィールドの際にローレベルとなる信号であり、ＡＮＤ回路１７ｂに入力される信号１０ｄは第１フィールドの際にローレベルとなり、第２フィールドの際にハイレベルとなる信号である。なお、フィールド判別回路１９の一例としては、特公平６−４０６６２号公報などに記載されている。
【００１９】
ＡＮＤ回路１７ａから出力される信号１５ｂとＡＮＤ回路１７ｂから出力される信号１６ｂとは最終段のＯＲ回路１８に入力され、ＯＲ回路１８から信号１５ｂと信号１６ｂの論理和である制御信号９が出力される。この制御信号９により図１の遅延制御回路７を制御している。図３は垂直同期信号（Ｖ・ＳＹＮＣ）６の始点が映像信号の垂直同期パルス期間の始点に対し、０．２５水平周期の時間だけ遅延した場合の比較回路８の各部タイミングおよび状態の関係を示している。なお、映像信号と複合同期信号１０とは同タイミングであるので、ここでは映像信号の代わりに、複合同期信号１０を基準として示している。この図３の場合には、制御信号９は、第１フィールドおよび第２フィールドともにハイレベルとなる。なお、図３では垂直同期信号（Ｖ・ＳＹＮＣ）６の映像信号に対する遅延時間を０．２５水平周期としたが、遅延時間をｔ，Ｈを水平周期，ｋを０または正の整数としたときに、０≦ｔ−ｋＨ＜０．５Ｈで示される第１の範囲であるときには、制御信号９は、第１フィールドおよび第２フィールドともにハイレベルとなる。
【００２０】
図４は垂直同期信号（Ｖ・ＳＹＮＣ）６の始点が映像信号の垂直同期パルス期間の始点に対し、０．７５水平周期の時間だけ遅延した場合の比較回路８の各部タイミングおよび状態の関係を示している。なお、図３と同様、映像信号の代わりに、複合同期信号１０を基準として示している。この図４の場合には、制御信号９は、第１フィールドおよび第２フィールドともにローレベルとなる。なお、図４では垂直同期信号（Ｖ・ＳＹＮＣ）６の映像信号に対する遅延時間を０．７５水平周期としたが、遅延時間をｔ，Ｈを水平周期，ｋを０または正の整数としたときに、０．５Ｈ≦ｔ−ｋＨ＜１Ｈで示される第２の範囲であるときには、制御信号９は、第１フィールドおよび第２フィールドともにローレベルとなる。
【００２１】
図３の場合のように制御信号９がハイレベルのとき、遅延制御回路７では遅延量を０．５水平周期とし、図４の場合のように制御信号９がローレベルのとき、遅延制御回路７では遅延量を０とする。これにより、第１フィールドのｍライン目の映像信号と第２フィールドのｍ＋１ライン目の映像信号とを同一走査表示ラインに表示でき、図８（ｂ）に示す正規のペアリングが実現する。
【００２２】
以上のようにこの実施の形態によれば、比較回路８および遅延制御回路７を設け、同期分離前の映像信号に対する垂直同期信号６の遅延時間ｔが、０≦ｔ−ｋＨ＜０．５Ｈで示される第１の範囲に属するときには垂直同期信号６を０．５水平周期の時間遅延させてタイミングパルスコントローラ４へ入力させ、遅延時間ｔが、０．５Ｈ≦ｔ−ｋＨ＜１Ｈで示される第２の範囲に属するときには垂直同期信号６を遅延させることなくタイミングパルスコントローラ４へ入力させることにより、同期分離用のＩＣや構成部品によって、入力する垂直同期信号６の遅延量が変動しても、上述のように垂直同期信号の位相を調整して、第１フィールドのｍライン目の映像信号と第２フィールドのｍ＋１ライン目の映像信号とを同一走査表示ラインに表示させる正規のペアリングを実現し、第１フィールドの映像信号と第２フィールドの映像信号のペアリング関係を常に適正な状態に保って、垂直解像度の低下のない高精細な映像表示を行うことができる。
【００２３】
【発明の効果】
この発明によれば、同期分離前の映像信号に対する垂直同期信号の遅延時間ｔが、０≦ｔ−ｋＨ＜０．５Ｈ（Ｈ；水平周期，ｋ；０または正の整数）で示される第１の範囲に属するときには垂直同期信号を０．５水平周期の時間遅延させて制御し、遅延時間ｔが、０．５Ｈ≦ｔ−ｋＨ＜１Ｈで示される第２の範囲に属するときには垂直同期信号を遅延させることなく制御することにより、同期分離用のＩＣや構成部品によって、入力する垂直同期信号の遅延量が変動しても、上述のように垂直同期信号の位相を調整して、第１フィールドのｍライン目の映像信号と第２フィールドのｍ＋１ライン目の映像信号とを同一走査表示ラインに表示させる正規のペアリングを実現し、第１フィールドの映像信号と第２フィールドの映像信号のペアリング関係を常に適正な状態に保って、垂直解像度の低下のない高精細な映像表示を行うことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態における液晶表示素子の駆動装置の構成を示すブロック図である。
【図２】この発明の実施の形態における比較回路の具体例を示すブロック図である。
【図３】この発明の実施の形態において垂直同期信号が垂直同期パルス期間に対して０．２５水平周期の時間だけ遅延した場合の比較回路の各部タイミングおよび状態の関係を示す図である。
【図４】この発明の実施の形態において垂直同期信号が垂直同期パルス期間に対して０．７５水平周期の時間だけ遅延した場合の比較回路の各部タイミングおよび状態の関係を示す図である。
【図５】インターレース方式を説明するための概念図である。
【図６】ノンインターレース方式の従来の液晶表示素子の駆動装置の構成を示すブロック図である。
【図７】従来例において垂直同期信号が垂直同期パルス期間に対して０〜０．５水平周期の時間だけ遅延した場合の第１フィールドと第２フィールドのペアリング関係を説明するための概念図である。
【図８】従来例において垂直同期信号が垂直同期パルス期間に対して０．５〜１水平周期の時間だけ遅延した場合の第１フィールドと第２フィールドのペアリング関係を説明するための概念図である。
【符号の説明】
１ マトリックス型表示素子
２ データドライバ
３ 走査ドライバ
４ タイミングパルスコントローラ
７ 遅延制御回路
８ 比較回路（判別回路）

Claims (2)

1. １フレーム走査線の半分の本数の１フィールド走査線相当分の縦方向画素数を有するマトリックス型表示素子への信号データの印加と、前記マトリックス型表示素子の縦方向の走査とを、第１フィールドおよび第２フィールドで１フレームを構成するインターレース方式の映像信号を同期分離して作成した水平同期信号および垂直同期信号に基づいて制御する液晶表示素子の駆動方法であって、
   同期分離前の前記映像信号の垂直同期パルス期間の始点に対する同期分離された前記垂直同期信号の始点の遅延時間ｔが、Ｈを水平周期，ｋを０または正の整数としたときに、
   ０≦ｔ−ｋＨ＜０．５Ｈ
   で示される第１の範囲に属するときには前記垂直同期信号を０．５水平周期の時間遅延させて制御し、前記遅延時間ｔが、
   ０．５Ｈ≦ｔ−ｋＨ＜１Ｈ
   で示される第２の範囲に属するときには前記垂直同期信号を遅延させることなく制御することを特徴とする液晶表示素子の駆動方法。
2. １フレーム走査線の半分の本数の１フィールド走査線相当分の縦方向画素数を有するマトリックス型表示素子に信号データを印加するデータドライバと、前記マトリックス型表示素子を縦方向に走査する走査ドライバと、第１フィールドおよび第２フィールドで１フレームを構成するインターレース方式の映像信号を同期分離して作成した水平同期信号および垂直同期信号を入力して前記データドライバおよび走査ドライバを制御するタイミングパルスコントローラとを備えた液晶表示素子の駆動装置であって、
   同期分離前の前記映像信号の垂直同期パルス期間の始点に対する同期分離された前記垂直同期信号の始点の遅延時間ｔが、Ｈを水平周期，ｋを０または正の整数としたときに、
   ０≦ｔ−ｋＨ＜０．５Ｈ
   で示される第１の範囲と、
   ０．５Ｈ≦ｔ−ｋＨ＜１Ｈ
   で示される第２の範囲とのうちどちらに属するかを判別する判別回路と、
   前記判別回路の判別結果に基づいて、前記遅延時間ｔが前記第１の範囲に属するときには前記垂直同期信号を０．５水平周期の時間遅延させて前記タイミングパルスコントローラへ出力し、前記遅延時間ｔが前記第２の範囲に属するときには前記垂直同期信号を遅延させることなく前記タイミングパルスコントローラへ出力する遅延制御回路とを設けたことを特徴とする液晶表示素子の駆動装置。

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