JP3945085B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は化合物半導体多層薄膜を用いた半導体装置、特にその化合物半導体多層薄膜上に作成される電極の配向方向を定める技術に関するものである。
【０００２】
【従来の技術】
ＧａＡｓ基板上に半導体薄膜作成装置を用いて成長されたＡｌＧａＡｓ／ＧａＡｓ系多層薄膜や、ＡｌＧａＡｓ／ＩｎＧａＡｓ系多層薄膜は、ＦＥＴ（電界効果トランジスタ）等の電子デバイスに応用されている。これら化合物半導体多層薄膜において、特にチャネル層にＩｎを含むＰ−ＨＥＭＴ（シュードモーフィックＨＥＭＴ）は、ゲート長０．０８μｍで最大発振周波数２７０ＧＨｚを示すなど、高周波動作時に優れた特性を示すことが、文献等により示されている（P.C.Chao et.al:IEEE Transaction on Electron Devices,36,461(1989)等）。しかしＩｎ組成が高くなると、ＩｎＧａＡｓ層とＧａＡＳ基板との格子不整合が大きくなり、臨界膜厚を超えた時点でチャネル層に転位などの欠陥が入るという問題がある。
【０００３】
そこでバッファ層にＩｎを含む（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）層を用い、欠陥をこのバッファ層中で緩和させることによって、チャネル層中の欠陥濃度を低減した、高Ｉｎ組成のＩｎＡｌＡｓ／ＩｎＧａＡｓ多層構造（Ｍ−ＨＥＭＴ構造）が提案されるに至っている（K.Higuchi,M.mori,M.Kudo and T.Mishima:Jpn.J.Appl.Phys.35,5642(1996) ）。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記したとおり、Ｍ−ＨＥＭＴ構造は格子不整合系であるため、界面に起因する結晶欠陥の発生・存在確率が高い。この結晶欠陥がチャネル層までに侵入している状態の上にＦＥＴのゲート電極を形成した場合、欠陥位置にて電流のリーク等が発生し、トランジスタがピンチオフしない等の不良が発生するという問題があった。
【０００５】
そこで、本発明の目的は、上記課題を解決し、格子不整合系の化合物半導体多層薄膜を用いた半導体装置において、化合物半導体多層薄膜に結晶欠陥が発生していても、それが電極に影響しないようにして、半導体装置のピンチオフ特性及び信頼性の向上を図ることを可能とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明は、次のように構成したものである。
【０００７】
（１）請求項１に記載の発明は、ＧａＡｓ基板上に成長され、凹型欠陥の発生する方向が〔１１０〕、〔１−１０〕あるいはこれと等価な方位に揃えられている（Ａｌ１−ｙＧａｙ）１−ｘＩｎｘＡｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜を用いて、チャネル層下にバッファ層を作成した半導体装置において、前記チャネル層の上方に配置される電極の長手方向を、前記化合物半導体多層薄膜上に存在する前記凹型欠陥の配向方向に一致させたことを特徴とする半導体装置である。
【０００８】
ここに〔１−１０〕は、〔１バー１０〕方向を意味する。
【０００９】
本発明の半導体装置は、結晶欠陥を持つ（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜を用いて作成される。しかし、この化合物半導体多層薄膜の凹型欠陥は、その発生する方向が〔１１０〕、〔１−１０〕あるいはこれと等価な方位に揃えられている。従って、この化合物半導体多層薄膜をバッファ層とし、チャネル層の上方に作成される電極の長手方向を、化合物半導体多層薄膜上に存在する凹型欠陥の配向方向に一致させて、つまり結晶欠陥と同じ方向にして電極を設けると、結晶欠陥の位置を避けて電極を設けることができる。よって、従来の欠点であった、欠陥位置にて電流のリーク等が発生してトランジスタがピンチオフしなくなる等の不良の発生を大幅に削減することができる。
【００１０】
ここで、格子不整合系であるために多数の結晶欠陥が存在するＧａＡｓ基板上に成長された（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜において、欠陥の発生方向を主に一方向に揃えることが重要であるが、これは、例えば（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１．０≦ｙ≦１）化合物半導体多層薄膜を、半導体薄膜製造装置によって、１００nm/min未満の成長速度で形成することにより可能である。
【００１１】
従って、予め欠陥の配向する方向を調べておき、ＦＥＴのゲート電極のように細長い形状を持つ電極を欠陥と同方向に配置することによって、デバイスの特性、信頼低下を防ぎ、また不良の発生件数も減少させることができるようになる。
【００１２】
（２）請求項２に記載の発明は、請求項１記載の半導体装置において、前記半導体装置が電界効果トランジスタであり、そのゲート電極のゲート幅方向を、前記化合物半導体多層薄膜上に存在する凹型欠陥の配向方向に一致させたことを特徴とする。
【００１３】
これは電界効果トランジスタ（ＦＥＴ）に限定したものであり、ＦＥＴの細長い形状を持つゲート電極の長手方向を、結晶欠陥と同方向に形成することにより、上記不良の発生を大幅に削減することができる。
【００１４】
（３）請求項３に記載の発明は、請求項１又は２記載の半導体装置において、ＧａＡｓ基板上に形成された（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜が、基板界面から離れるに従って直線的、もしくは段階的に異なるＩｎ組成を持つような構造であることを特徴とする。
【００１５】
この特徴によれば、素子特性の優れたＩｎＡｌＡｓ／ＩｎＧａＡｓ系のＨＥＭＴを実現することができる。
【００１６】
（４）請求項４に記載の発明は、請求項１、２又は３記載の半導体装置において、前記ＧａＡｓ基板の表面の面方位が、（００１）面あるいはこれと等価な面であること、又は（００１）面あるいはこれと等価な面から任意の面方位に対して最大で５°傾斜していることを特徴とする。
【００１７】
これ以上に傾けた方位では、結晶面の凹凸がさらに拡大するので、これを避けたものである。
【００１８】
要するに、ＧａＡｓ基板上に成長した（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）層において、面方位が、（００１）面あるいはこれと等価な面、または（００１）面あるいはこれと等価な面から任意の面方位に対して最大で５°傾斜している基板を用い、成長する（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓが必ずＧａＡｓ基板と異なる格子定数を持つようにＡｌ、Ｇａ及びＩｎの組成を設計し、薄膜の成長速度を１００nm/min未満に制御することにより、直線的に伸びる結晶の発生方向を〔１１０〕、〔１−１０〕あるいはこれと等価な方位のうち、主に一方のみにすることが可能となる。
【００１９】
このように結晶欠陥の発生方向が制御されている場合、例えばＦＥＴのゲートのように細長い形状を持つ電極の長手方向を、結晶欠陥と同方向に形成することにより、不良の発生を大幅に削減することができる。
【００２０】
【発明の実施の形態】
以下、本発明を図示の実施形態に係る化合物半導体多層薄膜及び半導体装置の一例に基づいて説明する。
【００２１】
図２において、０１は半絶縁性ＧａＡｓ基板であり、そのＧａＡｓ基板表面の主たる面方位は（００１）面であるが、（００１）面から任意の面方位に対して最大で５°傾斜していてもよい。０２はこのＧａＡｓ基板０１上に成長した、バッファ層としての（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜であり、その上には順次ＩｎＧａＡｓチャネル層２１、ｎ型ドープＩｎＡｌＡｓキャリア供給層２２、アンドープＩｎＧａＡｓコンタクト層２３が設けられている。
【００２２】
化合物半導体多層薄膜０２は、ＭＯＶＰＥ（有機金属気相エピタキシャル成長）装置を用いて成長れており、図３に示すように、ＧａＡｓ基板０１上に、薄膜２０nmのアンドープＧａＡｓ層０３、膜厚２０nmのアンドープＡｌＡｓ層０４、膜厚５０nmのアンドープＩｎ0.15Ａｌ0.85Ａｓ層０５、膜厚５０nmのアンドープＩｎ0.23Ａｌ0.77Ａｓ層０６、膜厚５０nmのアンドープＩｎ0.30Ａｌ0.70Ａｓ層０７、膜厚１００nmのアンドープＩｎ0.35Ａｌ0.65Ａｓ層０８及び膜厚１５nmのアンドープＩｎ0.37Ｇａ0.63Ａｓ層０９を、基板界面から離れるに従って段階的に異なるＩｎ組成を持つように成長したものから成る。
【００２３】
図１は上記化合物半導体多層薄膜０２を用いて作成した電界効果トランジスタの平面図であり、上記アンドープＩｎＧａＡｓコンタクト層２３上には、ゲート電極１２が設けられていると共に、図示してないｎ型キャップ層を介してソース電極１１及びドレイン電極１３が設けられている。
【００２４】
１０は上記の化合物半導体多層薄膜０２上に存在する凹型欠陥であり、上記アンドープＩｎＧａＡｓコンタクト層２３上に凹凸として現れている様子を示す。
【００２５】
ここでの特徴は、上記化合物半導体多層薄膜０２は、その直線的に伸びる結晶の発生方向、つまり凹型欠陥１０の発生方向が〔１１０〕、〔１−１０〕あるいはこれと等価な方位のうち、主に一方のみに決定づけられている点にある。このように結晶欠陥の発生方向が一方向に揃った化合物半導体多層薄膜０２を得るため、上記のように面方位が（００１）面のＧａＡｓ基板０１を用い、且つ成長する（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓが必ずＧａＡｓ基板と異なる格子定数を持つようにＡｌ、Ｇａ及びＩｎの組成を設計すると共に、薄膜の成長速度を１００nm/min未満に制御している。
【００２６】
このようにＧａＡｓ基板０１上に成長された格子不整合系の化合物半導体多層薄膜０２を持つ電界効果トランジスタにおいて、そのゲート電極１２は、その長手方向が結晶欠陥（凹型欠陥１０）の発生方向と同一方向になるように配向されている。
【００２７】
上記のように結晶欠陥の発生方向が特定された化合物半導体多層薄膜０２上に、ＦＥＴの細長い形状を持つゲート電極１２を、その長手方向を凹型欠陥１０の配向方向に一致させて設けると、結晶欠陥と交差しない方向にゲート電極１２が形成されることとなる。このため、欠陥位置におけるリーク電流の発生を防止してトランジスタのピンチオフ特性及び信頼性を向上させることができ、結果としてトランジスタ製造上の不良の発生を大幅に削減することができる。
【００２８】
【実施例】
ＭＯＶＰＥ（有機金属気相エピタキシャル成長）装置を用いて、ＧａＡｓ（００１）基板０１上に、アンドープＧａＡｓ層（薄膜２０nm）０３、アンドープＡｌＡｓ層（膜厚２０nm）０４、アンドープＩｎ0.15Ａｌ0.85Ａｓ層（膜厚５０nm）０５、アンドープＩｎ0.23Ａｌ0.77Ａｓ層（膜厚５０nm）０６、アンドープＩｎ0.30Ａｌ0.70Ａｓ層（膜厚５０nm）０７、アンドープＩｎ0.35Ａｌ0.65Ａｓ層（膜厚１００nm）０８及びアンドープＩｎ0.37Ｇａ0.63Ａｓ層（膜厚１５nm）０９を、基板界面から離れるに従って段階的に異なるＩｎ組成を持つように成長した。この構造を図３に示す。
【００２９】
この図３の構造における（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ層０２の基板に対する格子不整合は、それぞれ１．２％（０５層）、１．８％（０６層）、２．２％（０７層）、２．６％（０８層）及び２．７％（０９層）である。ここで０５層以上の層の成長速度を、６０nm/min（本発明）及び１００nm/min（比較例）とした２つのサンプルを作成した。これら２サンプルの化合物半導体多層薄膜０２の表面状態を、ＡＦＭ（原子間力顕微鏡）にて観察した。結果を図４、図５及び図６、図７に示す。
【００３０】
図４及び図６は化合物半導体多層薄膜０２の表面凹凸の面内分布であって、色の濃淡がエピタキシャル結晶表面の凹凸を示しており、このうち黒色部分が深い凹型の欠陥の存在を表している。また図５及び図７は、図４及び図６中の直線上の凹凸を断面から観察した図である。
【００３１】
図６と図７に示す１００nm/min成長のサンプル（比較例）は、表面に無秩序に凹型の欠陥が観察され、面内の全ての部分に激しい凹凸が存在していることが分かる。
【００３２】
一方、図４と図５に示す６０nm/min成長のサンプル（本発明）は、表面に凹型欠陥が存在しているという点では１００nm/min成長サンプルと同様であるが、欠陥は〔１−１０〕方向に配向しており、また一つの大きさは大きいものの、密度は小さいため、欠陥の無い領域も広く取れることが分かる。
【００３３】
次に、この６０nm/min成長のサンプル（本発明）と１００nm/min成長のサンプル（比較例）の（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜を用いて電子デバイスを作成した。この例を、モデル化した図１と図８で示す。
【００３４】
ここでは、ＦＥＴのゲート電極１２のように、一方向（ゲート幅方向）に細長い形状を有する電極を、結晶欠陥を持つ（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜０２の上方に形成するものとし、ＦＥＴのソース電極１１、ゲート電極１２、ドレイン電極１３を形成した。
【００３５】
この時、１００nm/min以上で上記薄膜を成長したサンプル（比較例）の場合では、図８に示すように、無秩序に欠陥が存在するため、ゲート電極１２は高い確率で結晶の凹型欠陥１０と交わってしまい、この凹型欠陥１０の影響によってデバイス特性の劣化や不良の発生が生じる。
【００３６】
これに対し、１００nm/min未満（今回の場合は６０nm/min）で成長したサンプル（本発明）の場合では、図１に示すように、表面の凹型欠陥１０は〔１−１０〕方向に配向し、且つ密度も小さい。このことから、ゲート電極１２を、そのゲート幅方向が凹型欠陥１０の向きと同じ〔１−１０〕方向に伸びるように配向して配置することができ、これによりゲート電極１２は凹型欠陥１０の影響を殆ど受けなくすることができた。即ち、この図１の実施形態により、（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜を用いたＦＥＴ等の電子デバイスのピンチオフ特性や信頼性を向上させ、且つ不良の発生数を減少させることができた。
【００３７】
【発明の効果】
以上説明したように本発明によれば、次のような優れた効果が得られる。
【００３８】
（１）請求項１に記載の発明によれば、ＧａＡｓ基板上に成長され、凹型欠陥の発生する方向が〔１１０〕、〔１−１０〕あるいはこれと等価な方位に揃えられている（Ａｌ１−ｙＧａｙ）１−ｘＩｎｘＡｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜を用いて、チャネル層下にバッファ層を作成した半導体装置において、前記チャネル層の上方に配置される電極の長手方向を、前記化合物半導体多層薄膜上に存在する前記凹型欠陥の配向方向に一致させたので、結晶欠陥の位置を避けて電極を配設することができる。よって、従来の欠点であった、欠陥位置にて電流のリーク等が発生する不都合をなくし、ピンチオフ特性や信頼性の向上を図ると共に、不良発生を大幅に削減することができる。
【００３９】
（２）請求項２に記載の発明によれば、電界効果トランジスタのゲート電極のゲート幅方向を、前記化合物半導体多層薄膜上に存在する凹型欠陥の配向方向に一致させたので、電界効果トランジスタのピンチオフ特性及び信頼性の低下を防ぎ、不良の発生を大幅に削減することができる。
【００４０】
（３）請求項３に記載の発明によれば、ＧａＡｓ基板上に形成された（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜が、基板界面から離れるに従って直線的、もしくは段階的に異なるＩｎ組成を持つ構造としたので、素子特性の優れたＩｎＡｌＡｓ／ＩｎＧａＡｓ系のＨＥＭＴを実現することができる。
【００４１】
（４）請求項４に記載の発明によれば、前記ＧａＡｓ基板の表面の面方位が、（００１）面あるいはこれと等価な面であること、又は（００１）面あるいはこれと等価な面から任意の面方位に対して最大で５°傾斜している範囲としているので、結晶面の凹凸の拡大を抑えることができる。また、かかるＧａＡｓ基板を用い、成長する（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓが必ずＧａＡｓ基板と異なる格子定数を持つようにＡｌ、Ｇａ及びＩｎの組成を設計し、薄膜の成長速度を１００nm/min未満に制御することにより、直線的に伸びる結晶の発生方向を〔１１０〕、〔１−１０〕あるいはこれと等価な方位のうち、主に一方のみに揃えることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る、速度６０nm/minで成長した（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜上に電極を形成したデバイス表面のモデル図である。
【図２】本発明の一実施形態に係る化合物半導体薄膜の概略縦断面図である。
【図３】本発明の一実施形態に係る化合物半導体薄膜の縦断面図である。
【図４】本発明の一実施形態に係る、速度６０nm/minで成長した（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜表面のＡＦＭ観察結果を示す図（顕微鏡写真）である。
【図５】本発明の一実施形態に係る、速度６０nm/minで成長した（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜表面のＡＦＭ観察結果を示す図である。
【図６】比較例として、速度１００nm/minで成長した（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜表面のＡＦＭ観察結果を示す図（顕微鏡写真）である。
【図７】比較例として、速度１００nm/minで成長した（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜表面のＡＦＭ観察結果を示す図である。
【図８】比較例として、速度１００nm/minで成長した（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜上に電極を形成されたデバイス表面のモデル図である。
【符号の説明】
０１ 半絶縁性ＧａＡｓ基板
０２ （Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜
０３ 膜厚２０nmのアンドープＧａＡｓ層
０４ 膜厚２０nmのアンドープＡｌＡｓ層
０５ 膜厚５０nmのアンドープＩｎ0.15Ａｌ0.85Ａｓ層
０６ 膜厚５０nmのアンドープＩｎ0.23Ａｌ0.77Ａｓ層
０７ 膜厚５０nmのアンドープＩｎ0.30Ａｌ0.70Ａｓ層
０８ 膜厚１００nmのアンドープＩｎ0.35Ａｌ0.65Ａｓ層
０９ 膜厚１５nmのアンドープＩｎ0.37Ｇａ0.63Ａｓ層
１０ 凹型欠陥
１１ ＦＥＴにおけるソース電極
１２ ＦＥＴにおけるゲート電極
１３ ＦＥＴにおけるドレイン電極
【発明の属する技術分野】
本発明は化合物半導体多層薄膜を用いた半導体装置、特にその化合物半導体多層薄膜上に作成される電極の配向方向を定める技術に関するものである。
【０００２】
【従来の技術】
ＧａＡｓ基板上に半導体薄膜作成装置を用いて成長されたＡｌＧａＡｓ／ＧａＡｓ系多層薄膜や、ＡｌＧａＡｓ／ＩｎＧａＡｓ系多層薄膜は、ＦＥＴ（電界効果トランジスタ）等の電子デバイスに応用されている。これら化合物半導体多層薄膜において、特にチャネル層にＩｎを含むＰ−ＨＥＭＴ（シュードモーフィックＨＥＭＴ）は、ゲート長０．０８μｍで最大発振周波数２７０ＧＨｚを示すなど、高周波動作時に優れた特性を示すことが、文献等により示されている（P.C.Chao et.al:IEEE Transaction on Electron Devices,36,461(1989)等）。しかしＩｎ組成が高くなると、ＩｎＧａＡｓ層とＧａＡＳ基板との格子不整合が大きくなり、臨界膜厚を超えた時点でチャネル層に転位などの欠陥が入るという問題がある。
【０００３】
そこでバッファ層にＩｎを含む（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）層を用い、欠陥をこのバッファ層中で緩和させることによって、チャネル層中の欠陥濃度を低減した、高Ｉｎ組成のＩｎＡｌＡｓ／ＩｎＧａＡｓ多層構造（Ｍ−ＨＥＭＴ構造）が提案されるに至っている（K.Higuchi,M.mori,M.Kudo and T.Mishima:Jpn.J.Appl.Phys.35,5642(1996) ）。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記したとおり、Ｍ−ＨＥＭＴ構造は格子不整合系であるため、界面に起因する結晶欠陥の発生・存在確率が高い。この結晶欠陥がチャネル層までに侵入している状態の上にＦＥＴのゲート電極を形成した場合、欠陥位置にて電流のリーク等が発生し、トランジスタがピンチオフしない等の不良が発生するという問題があった。
【０００５】
そこで、本発明の目的は、上記課題を解決し、格子不整合系の化合物半導体多層薄膜を用いた半導体装置において、化合物半導体多層薄膜に結晶欠陥が発生していても、それが電極に影響しないようにして、半導体装置のピンチオフ特性及び信頼性の向上を図ることを可能とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明は、次のように構成したものである。
【０００７】
（１）請求項１に記載の発明は、ＧａＡｓ基板上に成長され、凹型欠陥の発生する方向が〔１１０〕、〔１−１０〕あるいはこれと等価な方位に揃えられている（Ａｌ１−ｙＧａｙ）１−ｘＩｎｘＡｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜を用いて、チャネル層下にバッファ層を作成した半導体装置において、前記チャネル層の上方に配置される電極の長手方向を、前記化合物半導体多層薄膜上に存在する前記凹型欠陥の配向方向に一致させたことを特徴とする半導体装置である。
【０００８】
ここに〔１−１０〕は、〔１バー１０〕方向を意味する。
【０００９】
本発明の半導体装置は、結晶欠陥を持つ（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜を用いて作成される。しかし、この化合物半導体多層薄膜の凹型欠陥は、その発生する方向が〔１１０〕、〔１−１０〕あるいはこれと等価な方位に揃えられている。従って、この化合物半導体多層薄膜をバッファ層とし、チャネル層の上方に作成される電極の長手方向を、化合物半導体多層薄膜上に存在する凹型欠陥の配向方向に一致させて、つまり結晶欠陥と同じ方向にして電極を設けると、結晶欠陥の位置を避けて電極を設けることができる。よって、従来の欠点であった、欠陥位置にて電流のリーク等が発生してトランジスタがピンチオフしなくなる等の不良の発生を大幅に削減することができる。
【００１０】
ここで、格子不整合系であるために多数の結晶欠陥が存在するＧａＡｓ基板上に成長された（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜において、欠陥の発生方向を主に一方向に揃えることが重要であるが、これは、例えば（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１．０≦ｙ≦１）化合物半導体多層薄膜を、半導体薄膜製造装置によって、１００nm/min未満の成長速度で形成することにより可能である。
【００１１】
従って、予め欠陥の配向する方向を調べておき、ＦＥＴのゲート電極のように細長い形状を持つ電極を欠陥と同方向に配置することによって、デバイスの特性、信頼低下を防ぎ、また不良の発生件数も減少させることができるようになる。
【００１２】
（２）請求項２に記載の発明は、請求項１記載の半導体装置において、前記半導体装置が電界効果トランジスタであり、そのゲート電極のゲート幅方向を、前記化合物半導体多層薄膜上に存在する凹型欠陥の配向方向に一致させたことを特徴とする。
【００１３】
これは電界効果トランジスタ（ＦＥＴ）に限定したものであり、ＦＥＴの細長い形状を持つゲート電極の長手方向を、結晶欠陥と同方向に形成することにより、上記不良の発生を大幅に削減することができる。
【００１４】
（３）請求項３に記載の発明は、請求項１又は２記載の半導体装置において、ＧａＡｓ基板上に形成された（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜が、基板界面から離れるに従って直線的、もしくは段階的に異なるＩｎ組成を持つような構造であることを特徴とする。
【００１５】
この特徴によれば、素子特性の優れたＩｎＡｌＡｓ／ＩｎＧａＡｓ系のＨＥＭＴを実現することができる。
【００１６】
（４）請求項４に記載の発明は、請求項１、２又は３記載の半導体装置において、前記ＧａＡｓ基板の表面の面方位が、（００１）面あるいはこれと等価な面であること、又は（００１）面あるいはこれと等価な面から任意の面方位に対して最大で５°傾斜していることを特徴とする。
【００１７】
これ以上に傾けた方位では、結晶面の凹凸がさらに拡大するので、これを避けたものである。
【００１８】
要するに、ＧａＡｓ基板上に成長した（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）層において、面方位が、（００１）面あるいはこれと等価な面、または（００１）面あるいはこれと等価な面から任意の面方位に対して最大で５°傾斜している基板を用い、成長する（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓが必ずＧａＡｓ基板と異なる格子定数を持つようにＡｌ、Ｇａ及びＩｎの組成を設計し、薄膜の成長速度を１００nm/min未満に制御することにより、直線的に伸びる結晶の発生方向を〔１１０〕、〔１−１０〕あるいはこれと等価な方位のうち、主に一方のみにすることが可能となる。
【００１９】
このように結晶欠陥の発生方向が制御されている場合、例えばＦＥＴのゲートのように細長い形状を持つ電極の長手方向を、結晶欠陥と同方向に形成することにより、不良の発生を大幅に削減することができる。
【００２０】
【発明の実施の形態】
以下、本発明を図示の実施形態に係る化合物半導体多層薄膜及び半導体装置の一例に基づいて説明する。
【００２１】
図２において、０１は半絶縁性ＧａＡｓ基板であり、そのＧａＡｓ基板表面の主たる面方位は（００１）面であるが、（００１）面から任意の面方位に対して最大で５°傾斜していてもよい。０２はこのＧａＡｓ基板０１上に成長した、バッファ層としての（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜であり、その上には順次ＩｎＧａＡｓチャネル層２１、ｎ型ドープＩｎＡｌＡｓキャリア供給層２２、アンドープＩｎＧａＡｓコンタクト層２３が設けられている。
【００２２】
化合物半導体多層薄膜０２は、ＭＯＶＰＥ（有機金属気相エピタキシャル成長）装置を用いて成長れており、図３に示すように、ＧａＡｓ基板０１上に、薄膜２０nmのアンドープＧａＡｓ層０３、膜厚２０nmのアンドープＡｌＡｓ層０４、膜厚５０nmのアンドープＩｎ0.15Ａｌ0.85Ａｓ層０５、膜厚５０nmのアンドープＩｎ0.23Ａｌ0.77Ａｓ層０６、膜厚５０nmのアンドープＩｎ0.30Ａｌ0.70Ａｓ層０７、膜厚１００nmのアンドープＩｎ0.35Ａｌ0.65Ａｓ層０８及び膜厚１５nmのアンドープＩｎ0.37Ｇａ0.63Ａｓ層０９を、基板界面から離れるに従って段階的に異なるＩｎ組成を持つように成長したものから成る。
【００２３】
図１は上記化合物半導体多層薄膜０２を用いて作成した電界効果トランジスタの平面図であり、上記アンドープＩｎＧａＡｓコンタクト層２３上には、ゲート電極１２が設けられていると共に、図示してないｎ型キャップ層を介してソース電極１１及びドレイン電極１３が設けられている。
【００２４】
１０は上記の化合物半導体多層薄膜０２上に存在する凹型欠陥であり、上記アンドープＩｎＧａＡｓコンタクト層２３上に凹凸として現れている様子を示す。
【００２５】
ここでの特徴は、上記化合物半導体多層薄膜０２は、その直線的に伸びる結晶の発生方向、つまり凹型欠陥１０の発生方向が〔１１０〕、〔１−１０〕あるいはこれと等価な方位のうち、主に一方のみに決定づけられている点にある。このように結晶欠陥の発生方向が一方向に揃った化合物半導体多層薄膜０２を得るため、上記のように面方位が（００１）面のＧａＡｓ基板０１を用い、且つ成長する（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓが必ずＧａＡｓ基板と異なる格子定数を持つようにＡｌ、Ｇａ及びＩｎの組成を設計すると共に、薄膜の成長速度を１００nm/min未満に制御している。
【００２６】
このようにＧａＡｓ基板０１上に成長された格子不整合系の化合物半導体多層薄膜０２を持つ電界効果トランジスタにおいて、そのゲート電極１２は、その長手方向が結晶欠陥（凹型欠陥１０）の発生方向と同一方向になるように配向されている。
【００２７】
上記のように結晶欠陥の発生方向が特定された化合物半導体多層薄膜０２上に、ＦＥＴの細長い形状を持つゲート電極１２を、その長手方向を凹型欠陥１０の配向方向に一致させて設けると、結晶欠陥と交差しない方向にゲート電極１２が形成されることとなる。このため、欠陥位置におけるリーク電流の発生を防止してトランジスタのピンチオフ特性及び信頼性を向上させることができ、結果としてトランジスタ製造上の不良の発生を大幅に削減することができる。
【００２８】
【実施例】
ＭＯＶＰＥ（有機金属気相エピタキシャル成長）装置を用いて、ＧａＡｓ（００１）基板０１上に、アンドープＧａＡｓ層（薄膜２０nm）０３、アンドープＡｌＡｓ層（膜厚２０nm）０４、アンドープＩｎ0.15Ａｌ0.85Ａｓ層（膜厚５０nm）０５、アンドープＩｎ0.23Ａｌ0.77Ａｓ層（膜厚５０nm）０６、アンドープＩｎ0.30Ａｌ0.70Ａｓ層（膜厚５０nm）０７、アンドープＩｎ0.35Ａｌ0.65Ａｓ層（膜厚１００nm）０８及びアンドープＩｎ0.37Ｇａ0.63Ａｓ層（膜厚１５nm）０９を、基板界面から離れるに従って段階的に異なるＩｎ組成を持つように成長した。この構造を図３に示す。
【００２９】
この図３の構造における（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ層０２の基板に対する格子不整合は、それぞれ１．２％（０５層）、１．８％（０６層）、２．２％（０７層）、２．６％（０８層）及び２．７％（０９層）である。ここで０５層以上の層の成長速度を、６０nm/min（本発明）及び１００nm/min（比較例）とした２つのサンプルを作成した。これら２サンプルの化合物半導体多層薄膜０２の表面状態を、ＡＦＭ（原子間力顕微鏡）にて観察した。結果を図４、図５及び図６、図７に示す。
【００３０】
図４及び図６は化合物半導体多層薄膜０２の表面凹凸の面内分布であって、色の濃淡がエピタキシャル結晶表面の凹凸を示しており、このうち黒色部分が深い凹型の欠陥の存在を表している。また図５及び図７は、図４及び図６中の直線上の凹凸を断面から観察した図である。
【００３１】
図６と図７に示す１００nm/min成長のサンプル（比較例）は、表面に無秩序に凹型の欠陥が観察され、面内の全ての部分に激しい凹凸が存在していることが分かる。
【００３２】
一方、図４と図５に示す６０nm/min成長のサンプル（本発明）は、表面に凹型欠陥が存在しているという点では１００nm/min成長サンプルと同様であるが、欠陥は〔１−１０〕方向に配向しており、また一つの大きさは大きいものの、密度は小さいため、欠陥の無い領域も広く取れることが分かる。
【００３３】
次に、この６０nm/min成長のサンプル（本発明）と１００nm/min成長のサンプル（比較例）の（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜を用いて電子デバイスを作成した。この例を、モデル化した図１と図８で示す。
【００３４】
ここでは、ＦＥＴのゲート電極１２のように、一方向（ゲート幅方向）に細長い形状を有する電極を、結晶欠陥を持つ（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜０２の上方に形成するものとし、ＦＥＴのソース電極１１、ゲート電極１２、ドレイン電極１３を形成した。
【００３５】
この時、１００nm/min以上で上記薄膜を成長したサンプル（比較例）の場合では、図８に示すように、無秩序に欠陥が存在するため、ゲート電極１２は高い確率で結晶の凹型欠陥１０と交わってしまい、この凹型欠陥１０の影響によってデバイス特性の劣化や不良の発生が生じる。
【００３６】
これに対し、１００nm/min未満（今回の場合は６０nm/min）で成長したサンプル（本発明）の場合では、図１に示すように、表面の凹型欠陥１０は〔１−１０〕方向に配向し、且つ密度も小さい。このことから、ゲート電極１２を、そのゲート幅方向が凹型欠陥１０の向きと同じ〔１−１０〕方向に伸びるように配向して配置することができ、これによりゲート電極１２は凹型欠陥１０の影響を殆ど受けなくすることができた。即ち、この図１の実施形態により、（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜を用いたＦＥＴ等の電子デバイスのピンチオフ特性や信頼性を向上させ、且つ不良の発生数を減少させることができた。
【００３７】
【発明の効果】
以上説明したように本発明によれば、次のような優れた効果が得られる。
【００３８】
（１）請求項１に記載の発明によれば、ＧａＡｓ基板上に成長され、凹型欠陥の発生する方向が〔１１０〕、〔１−１０〕あるいはこれと等価な方位に揃えられている（Ａｌ１−ｙＧａｙ）１−ｘＩｎｘＡｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜を用いて、チャネル層下にバッファ層を作成した半導体装置において、前記チャネル層の上方に配置される電極の長手方向を、前記化合物半導体多層薄膜上に存在する前記凹型欠陥の配向方向に一致させたので、結晶欠陥の位置を避けて電極を配設することができる。よって、従来の欠点であった、欠陥位置にて電流のリーク等が発生する不都合をなくし、ピンチオフ特性や信頼性の向上を図ると共に、不良発生を大幅に削減することができる。
【００３９】
（２）請求項２に記載の発明によれば、電界効果トランジスタのゲート電極のゲート幅方向を、前記化合物半導体多層薄膜上に存在する凹型欠陥の配向方向に一致させたので、電界効果トランジスタのピンチオフ特性及び信頼性の低下を防ぎ、不良の発生を大幅に削減することができる。
【００４０】
（３）請求項３に記載の発明によれば、ＧａＡｓ基板上に形成された（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜が、基板界面から離れるに従って直線的、もしくは段階的に異なるＩｎ組成を持つ構造としたので、素子特性の優れたＩｎＡｌＡｓ／ＩｎＧａＡｓ系のＨＥＭＴを実現することができる。
【００４１】
（４）請求項４に記載の発明によれば、前記ＧａＡｓ基板の表面の面方位が、（００１）面あるいはこれと等価な面であること、又は（００１）面あるいはこれと等価な面から任意の面方位に対して最大で５°傾斜している範囲としているので、結晶面の凹凸の拡大を抑えることができる。また、かかるＧａＡｓ基板を用い、成長する（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓが必ずＧａＡｓ基板と異なる格子定数を持つようにＡｌ、Ｇａ及びＩｎの組成を設計し、薄膜の成長速度を１００nm/min未満に制御することにより、直線的に伸びる結晶の発生方向を〔１１０〕、〔１−１０〕あるいはこれと等価な方位のうち、主に一方のみに揃えることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る、速度６０nm/minで成長した（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜上に電極を形成したデバイス表面のモデル図である。
【図２】本発明の一実施形態に係る化合物半導体薄膜の概略縦断面図である。
【図３】本発明の一実施形態に係る化合物半導体薄膜の縦断面図である。
【図４】本発明の一実施形態に係る、速度６０nm/minで成長した（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜表面のＡＦＭ観察結果を示す図（顕微鏡写真）である。
【図５】本発明の一実施形態に係る、速度６０nm/minで成長した（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜表面のＡＦＭ観察結果を示す図である。
【図６】比較例として、速度１００nm/minで成長した（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜表面のＡＦＭ観察結果を示す図（顕微鏡写真）である。
【図７】比較例として、速度１００nm/minで成長した（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜表面のＡＦＭ観察結果を示す図である。
【図８】比較例として、速度１００nm/minで成長した（Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜上に電極を形成されたデバイス表面のモデル図である。
【符号の説明】
０１ 半絶縁性ＧａＡｓ基板
０２ （Ａｌ1-y Ｇａy ）1-x Ｉｎx Ａｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜
０３ 膜厚２０nmのアンドープＧａＡｓ層
０４ 膜厚２０nmのアンドープＡｌＡｓ層
０５ 膜厚５０nmのアンドープＩｎ0.15Ａｌ0.85Ａｓ層
０６ 膜厚５０nmのアンドープＩｎ0.23Ａｌ0.77Ａｓ層
０７ 膜厚５０nmのアンドープＩｎ0.30Ａｌ0.70Ａｓ層
０８ 膜厚１００nmのアンドープＩｎ0.35Ａｌ0.65Ａｓ層
０９ 膜厚１５nmのアンドープＩｎ0.37Ｇａ0.63Ａｓ層
１０ 凹型欠陥
１１ ＦＥＴにおけるソース電極
１２ ＦＥＴにおけるゲート電極
１３ ＦＥＴにおけるドレイン電極
Claims (4)
- ＧａＡｓ基板上に成長され、凹型欠陥の発生する方向が〔１１０〕、〔１−１０〕あるいはこれと等価な方位に揃えられている（Ａｌ１−ｙＧａｙ）１−ｘＩｎｘＡｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜を用いて、チャネル層下にバッファ層を作成した半導体装置において、前記チャネル層の上方に配置される電極の長手方向を、前記化合物半導体多層薄膜上に存在する前記凹型欠陥の配向方向に一致させたことを特徴とする半導体装置。
- 請求項１記載の半導体装置において、前記半導体装置が電界効果トランジスタであり、そのゲート電極のゲート幅方向を、前記化合物半導体多層薄膜上に存在する前記凹型欠陥の配向方向に一致させたことを特徴とする半導体装置。
- 請求項１又は２記載の半導体装置において、ＧａＡｓ基板上に形成された（Ａｌ１−ｙＧａｙ）１−ｘＩｎｘＡｓ（但し、０＜ｘ≦１、０≦ｙ≦１）化合物半導体多層薄膜が、基板界面から離れるに従って直線的、もしくは段階的に異なるＩｎ組成を持つような構造であることを特徴とする半導体装置。
- 請求項１、２又は３記載の半導体装置において、前記ＧａＡｓ基板の表面の面方位が、（００１）面あるいはこれと等価な面であること、又は（００１）面あるいはこれと等価な面から任意の面方位に対して最大で５°傾斜していることを特徴とする半導体装置。
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