JP3937360B2

JP3937360B2 - 平面表示装置

Info

Publication number: JP3937360B2
Application number: JP08240895A
Authority: JP
Inventors: 隆西尾; 千春小塩; 国幹土屋; 哲也松本
Original assignee: Pioneer Corp
Current assignee: Pioneer Corp
Priority date: 1995-04-07
Filing date: 1995-04-07
Publication date: 2007-06-27
Anticipated expiration: 2022-06-27
Also published as: JPH08288062A; US5748159A

Description

【０００１】
【産業上の利用分野】
本発明は、ヒステリシス特性を有する静電スイッチを利用してＥＬ素子等の表示素子を選択駆動することにより画像表示を行う平面表示装置に関する。
【０００２】
【従来の技術】
たとえば、実用化されている平面表示装置として液晶ディスプレイが存在する。液晶ディスプレイにおける駆動方式は、クロストークを抑制し、高解像度化や高コントラスト化を図るために、各表示セル毎に薄膜トランジスタ等の能動素子を設け、これを選択駆動するいわゆるアクティブマトリクス方式が一般に用いられている。
【０００３】
【発明が解決しようとする課題】
ところが、上述したアクティブマトリクス方式は、薄膜トランジスタの如き半導体素子を各表示セル毎に設ける必要があることから、特に大画面化を考えた場合、製造が著しく困難であり、歩留まりは悪く、コストアップを招いてしまうという問題があった。
【０００４】
本発明は、このような事情に対処してなされたもので、製造を容易とし低コスト化を図るとともに、アクティブマトリクス方式より高速で安定した表示動作が可能な平面表示装置を提供することを目的とする。
【０００５】
本発明は、上記目的を達成するために、一つには、互いに平行に配列された複数の行電極と、前記行電極と直交する方向に配列された複数の列電極と、前記行電極と前記列電極との各交点の近傍に配置された複数の表示セルと、前記各交点において前記列電極及び前記行電極と前記表示セルとの間に接続され、前記表示セルを選択的に表示させるスイッチング素子とを有する平面表示装置であって、前記スイッチング素子は、基板上に絶縁層を介して形成された第１の電極と、該第１の電極に対して間隔を有して形成され、前記列電極に接続される第２の電極と、前記第１の電極の下に前記絶縁層を介して形成され、前記行電極に接続される第３の電極とを備え、前記第２の電極と前記第３の電極への電圧印加によって、前記第１の電極と前記第２の電極が導通することにより、前記表示セルの選択的な表示がなされることを特徴とする。
また一つには、前述の平面表示装置において、前記列電極及び前記行電極からの信号によって、前記第２の電極と前記第３の電極への電圧印加がなされることを特徴とする。
また一つには、前述の平面表示装置において、前記第１の電極は、前記第２の電極と前記第３の電極の相対向する面の一部分に配置されることを特徴とする。
また一つには、前述の平面表示装置において、前記第２の電極と前記第３の電極との間に蓄積された電荷の相互間の静電力により前記第２の電極が前記第３の電極側に引き付けられて、前記第１の電極と前記第２の電極とが導通することを特徴とする。
また一つには、前述の平面表示装置において、前記スイッチング素子はヒステリシス特性を有することを特徴とする。
【０００６】
【作用】
本発明の平面表示装置では、行電極と直交する方向に配列された複数の列電極との各交点の近傍に配置される複数の表示セルを選択的に表示させるために、ヒステリシス特性を有するスイッチ素子を表示セル毎に設ける構成とした。このスイッチング素子は、第１の電極と、この第１の電極と離間して形成され、前記列電極に接続される第２の電極と、この第１の電極と絶縁層を介して形成され、前記行電極に接続される第３の電極とを備えるものであり、スイッチング動作で導通することがない第３の電極への電圧印加によって第１の電極と第２の電極とを導通させるものである。これによると、絶縁された第３の電極への電圧印加による機械的なスイッチング動作によって表示セルを選択するので、高速で安定した表示動作が可能となり、また、このスイッチング素子の構造によって、半導体素子を各表示セル毎に設ける場合に比べ、パターニング工程等が極めて簡単なものとなり、歩留まりも良好なものとなる。
【０００７】
また、これらのスイッチング素子を選択駆動するようにしたので、クロストークを抑制し、高解像度化や高コントラスト化を図ることができる。
【０００８】
【実施例】
以下、本発明の実施例の詳細を図面に基づいて説明する。
図１乃至図３は、本発明の平面表示装置に係る画素セルとしてＥＬを適用した場合の一実施例を示すものである。
【０００９】
これらの図に示すように、単結晶シリコン又はポリシリコン（ｐ-Ｓｉ）等からなるｎ型Ｓｉ基板１には、走査ラインに相当する行電極としてのセレクト電極３（第３の電極）が拡散又は金属膜のフォトリソによるパターンニングにより形成されている。セレクト電極３は、ｎ型Ｓｉ基板１上に形成されたＳｉＯ_２からなる厚さが８０ｎｍの絶縁層４によって被覆されている。
【００１０】
絶縁層４上には、厚さｄ2 が１６０ｎｍとされた非導電性材料からなるスペーサ層６及び厚さｄ3 が１６０ｎｍとされたビーム層８が形成されている。スペーサ層６及びビーム層８には、異方性ドライエッチング及び等方性ドライエッチングによって形成された凹部１６がそれぞれの画素セルに対応させて形成されている。凹部１６内部の絶縁層４上には、下部電極５（第１の電極）が形成されている。下部電極５上には、絶縁層１１によってＥＬ層１０が挟持された構造の表示セル１０Ａが設けられている。表示セル１０Ａ上にはコモン電極であるＥＬ駆動電極１２が形成されている。なお、ビーム層８は凹部１６上に設けられるので、タレないように張力が発生するようになっている。
【００１１】
また、下部電極５上には、ビーム層８の下面側に形成された列電極としてのアドレス電極７（第２の電極）が設けられている。アドレス電極７と下部電極５との間隔ｄ1 は１６０ｎｍとされており、上記のセレクト電極３に所定のセレクトパルスＳP が印加され、更にこのセレクトパルスＳP に同期してアドレス電極７に表示セル１０Ａを選択するためのデータパルスＤP が印加されると、選択された表示セル１０Ａに対応する凹部１６に位置したアドレス電極７とセレクト電極３との間に蓄積された電荷の相互間の静電力によりアドレス電極７がセレクト電極３側に引き付けられ、アドレス電極７と下部電極５とが導通する（図１の状態では静電スイッチ１５がオンする）。このとき、これらセレクト電極３及びアドレス電極７に印加されるパルスに同期してＥＬ層１０上に形成されているコモン電極であるＥＬ駆動電極１２に所定の駆動パルスが印加されることにより、選択された表示セル１０Ａが発光動作を行うようになっている。なお、下部電極５は静電界を遮断しないように、セレクト電極３とアドレス電極７の相対向する面の一部分に配置される。
【００１２】
続いて、上述した平面表示装置の製造方法を、図４を用いて説明する。
なお、以下に説明する図は、説明の便宜上、一画素セル当りの製造方法について示している。
【００１３】
まず、同図（ａ），（ｂ）に示すように、単結晶シリコン又はポリシリコン（p-si）等からなるｎ型ｓｉ基板１にフォトレジストを塗布してマスク２を形成した後、マスクパターンニングを施す。
【００１４】
次いで、同図（ｃ），（ｄ）に示すように、ｎ型ｓｉ基板１にセレクト電極３を形成するための導電層を形成した後、マスク２を除去する。マスク２を除去した後、同図（ｅ），（ｆ），（ｇ）に示すように、ｎ型ｓｉ基板１上に絶縁層４を形成し、更に絶縁層４上に下部電極５を形成するための電極層を形成し、電極層に対してパターンニングを施すことにより、下部電極５を形成する。
【００１５】
下部電極５を形成した後、同図（ｈ），（ｉ），（ｊ）に示すように、下部電極５を覆うように絶縁層４上にスペーサ層６を形成し、スペーサ層６上にアドレス電極７を形成するための電極層を形成し、電極層に対してパターンニングを施すことにより、アドレス電極７を形成する。アドレス電極７を形成した後、同図（ｋ）に示すように、スペーサ層６上にビーム層８を形成してアドレス電極７を被覆する。
【００１６】
ビーム層８を形成した後、同図（ｌ），（ｍ），（ｎ）に示すように、ビーム層８上にフォトレジスト９を塗布し、フォトレジスト９に対してパターンニングを施し、更にビーム層８に対して異方性ドライエッチングを施す。
【００１７】
ビーム層８に対して異方性ドライエッチングを施した後、同図（ｏ）に示すように、スペーサ層６に対し等方性ドライエッチングを施して凹部１６を形成し、絶縁層４上に形成した下部電極５を露出させる。ちなみに、この凹部１６は、画素セル毎に形成されるものである。
【００１８】
次に、上述した平面表示装置の動作を、図５及び図６を用いて説明する。
ここで、静電スイッチ１５をオン（クローズ）させるために必要な電圧をＶon、また静電スイッチ１５がオフ（オープン）する電圧をＶoff とし、Ｖoff はＶonの約半分の電圧とする。
【００１９】
まず、１番目の走査ラインであるセレクトライン（１）のセレクト電極３に水平同期信号に応じて印加される１／２ＶonのセレクトパルスＳP が印加され、これに同期してデータラインであるアドレス電極７に１番目の走査ライン上の表示セル１０Ａを選択するための−１／２ＶonのデータパルスＤP が印加されると、選択された表示セル１０Ａに対応する凹部１６に位置したアドレス電極７とセレクト電極３との間に蓄積された電荷の相互間の静電力によりアドレス電極７がセレクト電極３側に引き付けられ、アドレス電極７と下部電極５とが導通する。すなわち、図１の１番目の走査ライン上の選択された表示セル１０Ａに対応する静電スイッチ１５がオン状態となる。
【００２０】
このとき、これらセレクト電極３及びアドレス電極７に印加されるパルスに同期してＥＬ層１０上に形成されているコモン電極であるＥＬ駆動電極１２に所定の駆動パルスが印加されることにより、選択された表示セル１０Ａの発光が選択される。
【００２１】
このように、表示セル１０Ａの発光を選択した後、静電スイッチ１５が図６に示すようなヒステリシス特性をもつため、スイッチをオンさせるに必要な電位差｜Ｖon｜より低い電位差｜３／４Ｖon｜で静電スイッチ１５はオン状態を維持する。すなわち、セレクト電極３には、３／８Ｖon及びアドレス電極７には−３／８Ｖonの電圧が印加され、表示セルの発光状態が維持される。
【００２２】
以下、順番に走査ラインに対応した表示セルの発光、非発光の状態が選択され、維持される。
【００２３】
このような走査が最終ラインであるセレクトライン（Ｎ）まで行われることにより、１画面が構成される。なお、発光状態の停止は、セレクト電極３とアドレス電極７との電位差を｜１／２Ｖon≒Ｖoff ｜以下とすることにより行われる。
【００２４】
ここで、それぞれの走査ライン上の表示セル１０Ａを選択するためのスイッチング素子１５は、図６に示すように、ヒステリシス特性を有している。すなわち、横軸が電圧変化量であり、縦軸がアドレス電極７の変位量であり、同図から解る通り、略３２Ｖ程度でアドレス電極７が略１６００オングストロームの変位量を示し、この時点から電圧を徐々に減らしていくと、略２２Ｖ程度でアドレス電極７の変位量が零近傍まで復帰するような略１０Ｖ程度の幅をもったヒステリシス特性を有している。
【００２５】
したがって、このようにヒステリシス幅の大きいスイッチング素子１５を選択駆動することで、表示セル１０Ａを選択的に表示させることができるので、表示パネルにメモリ機能を付与することが容易となる。また、このようにスイッチング素子１５は、ヒステリシスの幅（スイッチング素子１５をオンする電圧Ｖonとスイッチング素子１５をオフさせる電圧Ｖoff ＝１／２Ｖonとの差）が大きいので、平面表示装置の駆動電圧（ＶHOLD＝３／４Ｖon）のマージンが大幅にアップする。
【００２６】
このように、本実施例では、基板１に設けられた走査ラインに相当する行電極としてのセレクト電極３と直交する方向に配列された複数の列電極としてのアドレス電極７との各交点の近傍に配置される複数の表示セル１０Ａを選択的に表示させるために、ヒステリシス特性を有する微小機械的静電スイッチからなるスイッチング素子１５を各表示セル１０Ａ毎に設け、これらのスイッチング素子１５を選択駆動するようにしたので、薄膜トランジスタ等の半導体素子を各表示セル毎に設ける場合に比べてパターニング工程等が極めて簡単であり、歩留まりも良好であることから、製造が容易であり低コスト化が図れるとともに、アクティブマトリクス方式と同等の画像品質が得られる。
【００２７】
また、アドレス電極７と下部電極５との導通は機械的動作によって行われるので、これらアドレス電極７と下部電極５とが非導通の場合、これらの間のインピーダンス比が大きく、クロストーク等の発生を確実に防止することができるとともに、高コントラスト化を図ることができ、更には低消費電力化等を図ることもでき、しかもこれらアドレス電極７と下部電極５とで構成されるスイッチング素子１５はヒステリシス幅が大きいのでメモリ性を容易に実現することもできる。
【００２８】
なお、本実施例では、本発明の平面表示装置に係る画素セルとしてＥＬを適用した場合について説明したが、この例に限らず、図７及び図８に示すように、アドレス電極７と下部電極５とが導通した際、複数のゲート電極７ａと下部電極５との間に印加される電圧によって生じた電界により複数の素子１０Ｂから電子を放出させ、図示省略の蛍光体を発光させる画素セルとしてのＦＥＤ（フィールドエミッション素子）を適用するようにしてもよい。
【００２９】
以上説明したように、本発明の平面表示装置によれば、行電極と直交する方向に配列された複数の列電極との各交点の近傍に配置される複数の表示セルを選択的に表示させるために、ヒステリシス特性を有するスイッチ素子を表示セル毎に設ける構成としたものであり、このスイッチング素子は、第１の電極と、この第１の電極と離間して形成され、前記列電極に接続される第２の電極と、この第１の電極と絶縁層を介して形成され、前記行電極に接続される第３の電極とを備えるものであって、スイッチング動作で導通することがない第３の電極への電圧印加によって第１の電極と第２の電極とを導通させるものである。これによると、絶縁された第３の電極への電圧印加による機械的なスイッチング動作によって表示セルを選択するので、高速で安定した表示動作が可能となり、また、このスイッチング素子の構造によって、半導体素子を各表示セル毎に設ける場合に比べ、パターニング工程等が極めて簡単なものとなり、歩留まりも良好なものとなる。また、このようなスイッチング素子を選択駆動するようにしたので、クロストークを抑制し、高解像度化や高コントラスト化を図ることができる。したがって、製造を容易とし低コスト化を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の平面表示装置に係る画素セルとしてＥＬを適用した場合の一実施例に係る平面表示装置の等価回路を示す図である。
【図２】図１の画素セルを示す図である。
【図３】図１の画素セルを示す平面図である。
【図４】図１の平面表示装置の製造方法を説明するための図である。
【図５】図１の平面表示装置の動作を説明するためのタイムチャートである。
【図６】図１のスイッチング素子の特性を示す図である。
【図７】図１の画素セルとしてのＥＬに代えて、ＦＥＤ（フィールドエミッション素子）を適用した場合の他の実施例を示す図である。
【図８】図７のＦＥＤ（フィールドエミッション素子）を示す平面図である。
【符号の説明】
１ｎ型Ｓｉ基板
３セレクト電極（第３の電極）
４，１１絶縁層
５下部電極（第１の電極）
６スペーサ層
７アドレス電極（第２の電極）
８ビーム層
１０ＥＬ層
１０Ａ表示セル
１２ＥＬ駆動電極
１５静電スイッチ
１６凹部

Claims

互いに平行に配列された複数の行電極と、前記行電極と直交する方向に配列された複数の列電極と、前記行電極と前記列電極との各交点の近傍に配置された複数の表示セルと、前記各交点において前記列電極及び前記行電極と前記表示セルとの間に接続され、前記表示セルを選択的に表示させるスイッチング素子とを有する平面表示装置であって、
前記スイッチング素子は、基板上に絶縁層を介して形成された第１の電極と、該第１の電極に対して間隔を有して形成され、前記列電極に接続される第２の電極と、前記第１の電極の下に前記絶縁層を介して形成され、前記行電極に接続される第３の電極とを備え、前記第２の電極と前記第３の電極への電圧印加によって、前記第１の電極と前記第２の電極が導通することにより、前記表示セルの選択的な表示がなされることを特徴とする平面表示装置。
前記列電極及び前記行電極からの信号によって、前記第２の電極と前記第３の電極への電圧印加がなされることを特徴とする請求項１に記載された平面表示装置。
前記第１の電極は、前記第２の電極と前記第３の電極の相対向する面の一部分に配置されることを特徴とする請求項１又は２に記載された平面表示装置。
前記第２の電極と前記第３の電極との間に蓄積された電荷の相互間の静電力により前記第２の電極が前記第３の電極側に引き付けられて、前記第１の電極と前記第２の電極とが導通することを特徴とする請求項１〜３のいずれかに記載された平面表示装置。
前記スイッチング素子はヒステリシス特性を有することを特徴とする請求項１〜４のいずれかに記載された平面表示装置。