JP3933331B2 - Manufacturing method of semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、たとえばＬＳＩ（大規模集積回路）などの半導体装置の製造方法に関する。特に、半導体基板上に形成された絶縁膜の表面に金属配線を配設するための方法に関する。
【０００２】
【従来の技術】
ＬＳＩなどの半導体装置の製造工程において、半導体基板上に形成された絶縁膜の表面に金属配線をパターン形成するために、いわゆるダマシン法が用いられることがある。
図２は、従来のダマシン法による金属配線のパターン形成工程を順に示す断面図である。まず、図２(a) に示すように、半導体基板９１の上に、ＳｉＯ2（酸化シリコン）からなる絶縁膜９２が形成される。そして、図２(b) に示すように、絶縁膜９２の表面の金属配線を形成すべき領域に対応する部分に、フォトリソグラフィ技術により、金属配線埋め込み用の凹部９３が形成される。
【０００３】
その後、図２(c) に示すように、凹部９３が形成された絶縁膜９２上に、たとえばＴｉＮ（窒化チタン）からなるバリアメタル膜９４が形成される。さらに、図２(d) に示すように、このバリアメタル膜９４の上に、たとえばＣｕ（銅）のような金属からなるシード膜９５が形成される。そして、図２(e) に示すように、シード膜９５上に、シード膜９５と同種の金属を用いた電気メッキが施されることにより金属配線膜９６が形成される。
【０００４】
次に、ＣＭＰ(Chemical Mechanical Polishing：化学的機械的研磨法) 処理が行われて、図２(e) 〜(g) に示すように、絶縁膜９２上の金属配線膜９６、シード膜９５およびバリアメタル膜９４が順に削られていく。そして、絶縁膜９２の凹部９３外の表面領域９２ａ上に積層された金属配線膜９６、シード膜９５およびバリアメタル膜９４がすべて削られて、表面領域９２ａの全域が露出するとＣＭＰ処理が終了される。これにより、絶縁膜９２の表面には、凹部９３に埋め込まれた金属配線９７のパターンが形成されることになる。
【０００５】
【発明が解決しようとする課題】
ところが、上述した従来の方法では、図２(g) に示すように、ＣＭＰ処理が終了した時点で、絶縁膜９２の凹部９３外の表面と金属配線９７の表面とが面一にならずに、金属配線９７の表面が断面視において皿状に窪む、いわゆるディッシングを生じてしまうといった問題があった。
【０００６】
詳細に説明すれば、シード膜９５上に電気メッキによって金属配線膜９６を形成すると、図２(e) に示すように、金属配線膜９６の表面には、絶縁膜９２の凹部９３と対向する部分に窪みが生じる。この後に行われるＣＭＰ処理で用いられる定盤パッドは、たとえば発泡ポリウレタンのような柔軟性を有する材料で構成されているため、金属配線膜９６の表面起伏に沿った形状に変形して、その金属配線膜９６の表面全域をほぼ均一に研磨していく。したがって、金属配線膜９６の表面は、絶縁膜９２の凹部９３に対向する部分が窪んだ状態で削られていき、凹部９３内の金属配線膜９６が絶縁膜９２の凹部９３外の表面とほぼ面一になった時点では、図２(f) に示すように、表面領域９２ａ上に金属配線膜９６、シード膜９５およびバリアメタル膜９４が残った状態となる。
【０００７】
この表面領域９２ａ上に残留している金属配線膜９６、シード膜９５およびバリアメタル膜９４を除去すべくＣＭＰ処理が続けられると、凹部９３内の金属配線膜９６が徐々に削り取られていく。また、金属配線膜９６は、バリアメタル膜９４よりも削れやすいので、表面領域９２ａにおいてバリアメタル膜９４が露出した後は、表面領域９２ａ上のバリアメタル膜９４よりも凹部９３内の金属配線膜９６の研磨レートが大きくなる。その結果、表面領域９２ａの全域が露出した時点で、凹部９３内に埋め込まれた状態の金属配線９７にディッシングを生じてしまう。
【０００８】
このような金属配線９７のディッシングにより、金属配線９７の断面積が設計値よりも小さくなり、その結果、金属配線９７の電気抵抗が大きくなる。
また、半導体基板上に多層配線が施される場合には、金属配線９７にディッシングが生じていると、その後の工程に悪影響を及ぼしてしまう。たとえば、金属配線９７にディッシングが生じていると、金属配線９７が埋め込まれた絶縁膜９２上に新たな酸化シリコン絶縁膜を形成した場合に、この新たな酸化シリコン絶縁膜の表面の金属配線９７に対向する部分が窪んでしまうために、新たな金属配線埋め込み用の凹部をパターニングするためのフォトリソグラフィ工程中の露光処理時において焦点ずれを生じてしまう。また、新たな酸化シリコン膜上に金属配線膜を形成した後、凹部外の金属配線膜の不要部分を除去するためにＣＭＰ処理を施しても、新たな酸化シリコン絶縁膜に生じた窪みに金属配線膜が残ってしまい、この残留した金属配線膜によって、新たな金属配線の短絡を生じるおそれがある。
【０００９】
このような不都合を回避する方法として、新たな酸化シリコン絶縁膜の表面を平坦化した後にフォトリソグラフィ工程を実行することが考えられるが、この方法は、工程数が増加し、製造コストの増大を招くので好ましくない。
そこで、この発明の目的は、上述の技術的課題を解決し、金属配線にディッシングが生じることを防止できる半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、半導体基板上に形成された絶縁膜の表面に金属配線を配設するための方法であって、上記絶縁膜に凹部を形成する工程と、この凹部が形成された絶縁膜上に金属配線材料からなる金属配線膜を積層する工程と、上記凹部を形成する工程と上記金属配線膜を積層する工程との間に、上記凹部が形成された絶縁膜上にバリアメタル膜を積層する工程と、上記絶縁膜の凹部外の表面領域上に積層された金属配線膜を選択的に除去する工程と、この金属配線膜の選択除去後に、上記凹部の上方に積層された金属配線膜を、化学的機械的研磨法により研磨する工程とを含み、上記金属配線膜を選択的に除去する工程では、上記絶縁膜の凹部外の表面領域上に積層されたバリアメタル膜も選択的に除去することを特徴とする半導体装置の製造方法である。
【００１１】
また、請求項２記載の発明は、上記化学的機械的研磨法により研磨する工程は、金属配線膜の表面と上記絶縁膜の凹部外の表面とがほぼ面一になるまで続けられることを特徴とする請求項１記載の半導体装置の製造方法である。
以上の発明によれば、絶縁膜の凹部外の表面領域上の金属配線膜は、化学的機械的研磨法による処理が行われる前に除去されているから、不要な金属配線膜を除去するための化学的機械的研磨法による処理は、金属配線膜の表面が絶縁膜の凹部外の表面と面一になった時点で終了することができる。したがって、絶縁膜の凹部に埋め込まれた金属配線にディッシングを生じることを防止できる。
【００１２】
これにより、設計値どおりの断面積および電気抵抗を有する良質な金属配線を得ることができる。
また、絶縁膜の表面と金属配線の表面とをほぼ面一にできるから、この発明に係る方法が多層配線に適用される場合には、絶縁膜および金属配線上に新たな絶縁膜をほぼ平坦に形成することができる。よって、この新たに形成した絶縁膜に金属配線埋め込み用の凹部をパターニングするためのフォトリソグラフィ工程中の露光処理時において焦点ずれを生じることを防止できる。また、新たな絶縁膜に生じた窪みに金属配線膜が残ることによる金属配線の短絡を防止できる。しかも、この焦点ずれや金属配線の短絡を防止するために、新たに形成した絶縁膜を平坦化するための処理を追加して行う必要もないので、製造コストの増大を招くといったこともない。
バリアメタル膜は、たとえばＴｉ（チタン）やＴｉＮ（窒化チタン）などで構成され、化学的機械的研磨法においては、Ｃｕ（銅）などの金属材料で構成される金属配線膜よりも削れにくい。そのため、化学的機械的研磨法による処理において、金属配線膜とともに絶縁膜の凹部外の表面領域上に積層されたバリアメタル膜を研磨した場合、バリアメタル膜よりも金属配線膜の方が研磨レートが大きいために、金属配線膜が余分に削られてしまう。その結果、金属配線にディッシングを生じてしまう。
絶縁膜の凹部外の表面領域上に積層されたバリアメタル膜は、化学的機械的研磨法による処理を行う前に、絶縁膜の凹部外の表面領域上に積層された金属配線膜とともに除去される。したがって、化学的機械的研磨法による処理時に、バリアメタル膜を除去するために金属配線膜の研磨が進みすぎるといったことがない。ゆえに、バリアメタル膜が形成されている場合であっても、金属配線にディッシングが生じることを防止できる。
【００１３】
請求項３記載の発明は、上記金属配線膜を選択的に除去する工程は、上記金属配線膜の表面の上記凹部に対向する領域上にパターニング用マスクを選択的に形成する工程と、このパターニング用マスクでマスキングされた部分以外の金属配線膜を選択的に除去する工程とを含むことを特徴とする請求項１または２記載の半導体装置の製造方法である。
【００１４】
なお、上記パターニング用マスクでマスキングされた部分以外の金属配線膜は、エッチングにより除去されることが好ましい。
この発明によれば、絶縁膜の凹部外の表面領域上の金属配線膜は、金属配線膜の表面の凹部に対向する領域にパターニング用マスクを形成した後に、たとえば、パターニング用マスクでマスキングされた部分以外のエッチングを行うことにより除去することができる。
【００１８】
【発明の実施の形態】
以下に、この発明の一実施形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。この図１に示す製造方法は、半導体基板上に形成された絶縁膜の表面に凹部を形成して、金属配線を上記凹部に埋め込んだ状態に配設するための方法である。
【００１９】
まず、図１(a) に示すように、シリコン基板１の一方表面に、たとえばＳｉＯ2（酸化シリコン）からなる絶縁膜２を形成する。この絶縁膜２は、たとえば、シリコン基板１を酸素雰囲気中で加熱して、シリコン基板１の一方表面を酸化させる熱酸化法や、酸化シリコンの気化物をシリコン基板１の一方表面上に沈着させるＣＶＤ(Chemical Vapor Deposition) 法により形成することができる。
【００２０】
次に、図１(b) に示すように、フォトリソグラフィ技術により、絶縁膜２の表面の金属配線を形成すべき領域に対応する部分に、金属配線埋め込み用の凹部３を形成する。つづいて、図１(c) に示すように、凹部３が形成された絶縁膜２上に、スパッタ法によって、たとえばＴｉＮ（窒化チタン）からなるバリアメタル膜４を形成する。さらに、図１(d) に示すように、バリアメタル膜４の上に、スパッタ法によって、たとえばＣｕからなるシード膜５を形成する。そして、図１(e) に示すように、たとえば電気メッキによって、シード膜５の上にシード膜５と同種の金属（たとえばＣｕ）からなる金属配線膜６を形成する。この金属配線膜６の膜厚は、凹部３内が金属配線膜６で満たされるのに十分な膜厚に設定されるとよく、また、絶縁膜２に複数の凹部が形成されている場合には、最も幅の広い凹部内が金属配線膜６で満たされるのに十分な膜厚に設定されるのが好ましい。たとえば、凹部３の深さが約１μｍの場合、金属配線膜６の膜厚は約２〜３μｍに設定されるのが好ましい。
【００２１】
なお、バリアメタル膜４は、シード膜５を構成するＣｕなどの金属が絶縁膜２中に拡散するのを防ぐためのものであり、上記したＴｉＮの他にも、たとえばＴｉ、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）、Ｗ（タングステン）などで構成することができる。また、シード膜５および金属配線膜６の材料としては、上記したＣｕの他にも、たとえばＡｕ（金）やＡｇ（銀）のような導電性の優れた金属材料を用いることができる。
【００２２】
次いで、図１(f) に示すように、金属配線膜６の表面の凹部３と対向する領域に、フォトリソグラフィ技術によって、たとえば、ＳｉＯ2からなるパターニング用マスク７を形成する。このパターニング用マスク７の膜厚は、たとえば、約０．１〜０．５μｍに設定されるのが好ましい。
その後、パターニング用マスク７でマスキングされた部分以外のバリアメタル膜４、シード膜５および金属配線膜６を除去すべく、たとえばウエットエッチングによるパターニングを行う。これにより、図１(g) に示すように、絶縁膜２の凹部３上に積層されたバリアメタル膜４、シード膜５および金属配線膜６のみが残されて、絶縁膜２の凹部３外の表面領域２ａのほぼ全域が露出する。
【００２３】
その後、たとえばウエットエッチングにより、図１(h) に示すように、パターニング用マスク７を除去する。つづいて、ＣＭＰ(Chemical Mechanical Polishing：化学的機械的研磨法) 処理が行われることにより、凹部３上の金属配線膜６が化学的および物理的に削られていき、この金属配線膜６の表面と絶縁膜２の凹部３外の表面（表面領域２ａ）とがほぼ面一になると、このＣＭＰ処理が終了される。これにより、図１(i) に示すように、絶縁膜２の表面に、凹部３に埋め込まれた平坦な金属配線８のパターンを得ることができる。
【００２４】
以上のようにこの実施形態によれば、絶縁膜２の凹部３以外の表面領域２ａ上のバリアメタル膜４、シード膜５および金属配線膜６がＣＭＰ処理前に除去されているから、不要な金属配線膜６を除去するためのＣＭＰ処理は、金属配線膜６の表面が絶縁膜２の凹部３外の表面とほぼ面一になった時点で終了することができる。したがって、絶縁膜２の凹部３に埋め込まれた金属配線８にディッシングを生じることを防止できる。
【００２５】
これにより、設計値どおりの断面積および電気抵抗を有する良質な金属配線８を得ることができる。
また、絶縁膜２の表面と金属配線８の表面とがほぼ面一になるから、この実施形態に係る方法が多層配線に適用される場合には、絶縁膜２および金属配線８上に新たな絶縁膜をほぼ平坦に形成することができる。よって、この新たに形成した絶縁膜に金属配線埋め込み用の凹部をパターニングするためのフォトリソグラフィ工程中の露光処理時において焦点ずれを生じることを防止できる。また、新たな絶縁膜に生じた窪みに金属配線膜が残ることによる金属配線の短絡を防止できる。しかも、この焦点ずれや金属配線の短絡を防止するために、新たに形成した絶縁膜を平坦化するための処理を追加して行う必要もないので、製造コストの増大を招くといったこともない。
【００２６】
この発明の一実施形態の説明は以上のとおりであるが、この発明は、上述の一実施形態に限定されるものではない。たとえば、パターニング用マスクは、上記したＳｉＯ2などの酸化物以外に、たとえばＳｉ3Ｎ4（窒化シリコン）のような窒化物で構成されてもよい。
また、上述の実施形態においては、バリアメタル膜上に、スパッタ法によってシード膜が形成され、このシード膜上に、電気メッキによって金属配線膜が形成されるとしている。しかしながら、必ずしもシード膜が形成される必要はなく、たとえば、バリアメタル膜上に、スパッタ法によって金属配線膜が直接に形成されてもよい。
【００２７】
その他、特許請求の範囲に記載された事項の範囲内で、種々の設計変更を施すことができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】従来のダマシン法による金属配線のパターン形成工程を示す断面図である。
【符号の説明】
１ シリコン基板
２ 絶縁膜
２ａ 表面領域
３ 凹部
４ バリアメタル膜
５ シード膜
６ 金属配線膜
７ パターニング用マスク
８ 金属配線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device such as an LSI (Large Scale Integrated circuit). In particular, the present invention relates to a method for disposing metal wiring on the surface of an insulating film formed on a semiconductor substrate.
[0002]
[Prior art]
In a manufacturing process of a semiconductor device such as an LSI, a so-called damascene method may be used to form a metal wiring pattern on the surface of an insulating film formed on a semiconductor substrate.
FIG. 2 is a cross-sectional view sequentially illustrating a metal wiring pattern forming process by a conventional damascene method. First, as shown in FIG. 2A, an insulating film 92 made of SiO 2 (silicon oxide) is formed on a semiconductor substrate 91. Then, as shown in FIG. 2B, a recess 93 for embedding the metal wiring is formed by a photolithography technique in a portion corresponding to a region where the metal wiring is to be formed on the surface of the insulating film 92.
[0003]
Thereafter, as shown in FIG. 2C, a barrier metal film 94 made of, for example, TiN (titanium nitride) is formed on the insulating film 92 in which the recesses 93 are formed. Further, as shown in FIG. 2D, a seed film 95 made of a metal such as Cu (copper) is formed on the barrier metal film 94. Then, as shown in FIG. 2E, a metal wiring film 96 is formed on the seed film 95 by performing electroplating using the same kind of metal as the seed film 95.
[0004]
Next, CMP (Chemical Mechanical Polishing) processing is performed, and as shown in FIGS. 2E to 2G, the metal wiring film 96, the seed film 95 and the insulating film 92 are formed. The barrier metal film 94 is sequentially cut away. Then, the metal wiring film 96, the seed film 95, and the barrier metal film 94 stacked on the surface region 92a outside the recess 93 of the insulating film 92 are all removed, and the CMP process is completed when the entire surface region 92a is exposed. The As a result, a pattern of the metal wiring 97 embedded in the recess 93 is formed on the surface of the insulating film 92.
[0005]
[Problems to be solved by the invention]
However, in the above-described conventional method, as shown in FIG. 2G, the surface of the insulating film 92 outside the recess 93 and the surface of the metal wiring 97 are not flush with each other when the CMP process is completed. There is a problem in that the surface of the metal wiring 97 is dished in a cross-sectional view, so-called dishing occurs.
[0006]
More specifically, when the metal wiring film 96 is formed on the seed film 95 by electroplating, the surface of the metal wiring film 96 faces the concave portion 93 of the insulating film 92 as shown in FIG. A depression is generated in the part. Since the surface plate pad used in the subsequent CMP process is made of a flexible material such as foamed polyurethane, it is deformed into a shape along the surface undulation of the metal wiring film 96, and the metal The entire surface of the wiring film 96 is polished almost uniformly. Therefore, the surface of the metal wiring film 96 is shaved in a state where the portion facing the recess 93 of the insulating film 92 is depressed, and the metal wiring film 96 in the recess 93 is almost the same as the surface of the insulating film 92 outside the recess 93. As shown in FIG. 2 (f), the metal wiring film 96, the seed film 95, and the barrier metal film 94 are left on the surface region 92a when they are flush with each other.
[0007]
When the CMP process is continued to remove the metal wiring film 96, seed film 95, and barrier metal film 94 remaining on the surface region 92a, the metal wiring film 96 in the recess 93 is gradually scraped off. Further, since the metal wiring film 96 is easier to scrape than the barrier metal film 94, after the barrier metal film 94 is exposed in the surface region 92a, the metal wiring film in the recess 93 is more than the barrier metal film 94 on the surface region 92a. The polishing rate of 96 increases. As a result, when the entire surface region 92 a is exposed, dishing occurs in the metal wiring 97 embedded in the recess 93.
[0008]
Due to the dishing of the metal wiring 97, the cross-sectional area of the metal wiring 97 becomes smaller than the design value, and as a result, the electrical resistance of the metal wiring 97 increases.
In addition, when multilayer wiring is provided on a semiconductor substrate, if the metal wiring 97 is dished, it adversely affects subsequent processes. For example, if dishing occurs in the metal wiring 97, when a new silicon oxide insulating film is formed on the insulating film 92 in which the metal wiring 97 is embedded, the metal wiring 97 on the surface of the new silicon oxide insulating film is formed. As a result, the portion facing the recesses is recessed, and thus defocusing occurs during the exposure process in the photolithography process for patterning a new recess for embedding a metal wiring. In addition, after forming a metal wiring film on a new silicon oxide film, even if a CMP process is performed to remove an unnecessary portion of the metal wiring film outside the recess, a metal is formed in the recess generated in the new silicon oxide insulating film. The wiring film remains, and the remaining metal wiring film may cause a short circuit of a new metal wiring.
[0009]
As a method of avoiding such inconvenience, it is conceivable to perform a photolithography process after planarizing the surface of a new silicon oxide insulating film. However, this method increases the number of processes and increases the manufacturing cost. Since it invites, it is not preferable.
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor device manufacturing method capable of solving the above technical problems and preventing dishing from occurring in metal wiring.
[0010]
[Means for Solving the Problems and Effects of the Invention]
The invention according to claim 1 for achieving the above object is a method for disposing a metal wiring on a surface of an insulating film formed on a semiconductor substrate, the step of forming a recess in the insulating film. And forming the recess between the step of laminating the metal wiring film made of a metal wiring material on the insulating film in which the recess is formed, and the step of forming the recess and the step of laminating the metal wiring film. A step of laminating a barrier metal film on the formed insulating film, a step of selectively removing the metal wiring film laminated on the surface region outside the concave portion of the insulating film, and a selective removal of the metal wiring film, a metal wiring film laminated above the recess, viewed including the step of polishing by chemical mechanical polishing method, the step of selectively removing the metal wiring film, concave outer surface region of the insulating film The barrier metal film laminated on the top is also selectively removed A method of manufacturing a semiconductor device, characterized in that that.
[0011]
The invention according to claim 2 is characterized in that the step of polishing by the chemical mechanical polishing method is continued until the surface of the metal wiring film and the surface of the insulating film outside the recess are substantially flush. A method for manufacturing a semiconductor device according to claim 1.
According to the above invention, the metal wiring film on the surface region outside the concave portion of the insulating film is removed before the processing by the chemical mechanical polishing method is performed, so that the unnecessary metal wiring film is removed. This chemical mechanical polishing method can be terminated when the surface of the metal wiring film is flush with the surface outside the recess of the insulating film. Accordingly, dishing can be prevented from occurring in the metal wiring embedded in the recess of the insulating film.
[0012]
Thereby, a good-quality metal wiring having a cross-sectional area and electrical resistance as designed can be obtained.
In addition, since the surface of the insulating film and the surface of the metal wiring can be made almost flush with each other, when the method according to the present invention is applied to a multilayer wiring, a new insulating film is almost flat on the insulating film and the metal wiring. Can be formed. Therefore, it is possible to prevent defocusing from occurring during the exposure process during the photolithography process for patterning the concave portion for embedding the metal wiring in the newly formed insulating film. Further, it is possible to prevent a short circuit of the metal wiring due to the metal wiring film remaining in the recess generated in the new insulating film. In addition, it is not necessary to add a process for flattening the newly formed insulating film in order to prevent this defocusing or short-circuiting of the metal wiring, so that the manufacturing cost is not increased.
The barrier metal film is made of, for example, Ti (titanium), TiN (titanium nitride), or the like. In the chemical mechanical polishing method, the barrier metal film is harder to cut than a metal wiring film made of a metal material such as Cu (copper). For this reason, when a barrier metal film laminated on the surface region outside the recess of the insulating film is polished together with the metal wiring film in the chemical mechanical polishing method, the polishing rate of the metal wiring film is higher than that of the barrier metal film. Therefore, the metal wiring film is excessively shaved. As a result, dishing occurs in the metal wiring.
The barrier metal film stacked on the surface area outside the recess of the insulating film is removed together with the metal wiring film stacked on the surface area outside the recess of the insulating film before the treatment by the chemical mechanical polishing method. The Therefore, the metal wiring film is not excessively polished to remove the barrier metal film during the chemical mechanical polishing method. Therefore, dishing can be prevented from occurring in the metal wiring even when the barrier metal film is formed.
[0013]
According to a third aspect of the present invention, the step of selectively removing the metal wiring film includes the step of selectively forming a patterning mask on a region of the surface of the metal wiring film facing the recess, and the patterning. 3. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of selectively removing a metal wiring film other than a portion masked by the mask for use.
[0014]
The metal wiring film other than the portion masked with the patterning mask is preferably removed by etching.
According to this invention, the metal wiring film on the surface region outside the recess of the insulating film is masked with, for example, the patterning mask after forming the patterning mask in the region facing the recess on the surface of the metal wiring film. It can be removed by etching other than the portion.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps. The manufacturing method shown in FIG. 1 is a method for forming a recess in the surface of an insulating film formed on a semiconductor substrate and disposing the metal wiring in a state of being embedded in the recess.
[0019]
First, as shown in FIG. 1A, an insulating film 2 made of, for example, SiO 2 (silicon oxide) is formed on one surface of a silicon substrate 1. The insulating film 2 is formed, for example, by heating the silicon substrate 1 in an oxygen atmosphere to oxidize one surface of the silicon substrate 1 or depositing a vaporized silicon oxide on the one surface of the silicon substrate 1. It can be formed by a CVD (Chemical Vapor Deposition) method.
[0020]
Next, as shown in FIG. 1B, a recess 3 for embedding metal wiring is formed in a portion corresponding to a region where the metal wiring is to be formed on the surface of the insulating film 2 by photolithography. Subsequently, as shown in FIG. 1C, a barrier metal film 4 made of, for example, TiN (titanium nitride) is formed by sputtering on the insulating film 2 in which the recesses 3 are formed. Further, as shown in FIG. 1D, a seed film 5 made of Cu, for example, is formed on the barrier metal film 4 by sputtering. Then, as shown in FIG. 1E, a metal wiring film 6 made of the same kind of metal as the seed film 5 (for example, Cu) is formed on the seed film 5 by, for example, electroplating. The film thickness of the metal wiring film 6 is preferably set to a film thickness sufficient to fill the recess 3 with the metal wiring film 6, and when a plurality of recesses are formed in the insulating film 2. Is preferably set to a thickness sufficient to fill the widest recess with the metal wiring film 6. For example, when the depth of the recess 3 is about 1 μm, the thickness of the metal wiring film 6 is preferably set to about 2 to 3 μm.
[0021]
The barrier metal film 4 is for preventing a metal such as Cu constituting the seed film 5 from diffusing into the insulating film 2. In addition to the above TiN, for example, Ti, Ta (tantalum) , TaN (tantalum nitride), W (tungsten), or the like. As the material for the seed film 5 and the metal wiring film 6, in addition to the above-described Cu, a metal material having excellent conductivity such as Au (gold) or Ag (silver) can be used.
[0022]
Next, as shown in FIG. 1 (f), a patterning mask 7 made of, for example, SiO 2 is formed by a photolithography technique in a region facing the recess 3 on the surface of the metal wiring film 6. The film thickness of the patterning mask 7 is preferably set to about 0.1 to 0.5 μm, for example.
Thereafter, in order to remove the barrier metal film 4, the seed film 5, and the metal wiring film 6 other than the portion masked by the patterning mask 7, patterning is performed by wet etching, for example. As a result, as shown in FIG. 1 (g), only the barrier metal film 4, the seed film 5 and the metal wiring film 6 stacked on the recess 3 of the insulating film 2 are left, and the outside of the recess 3 of the insulating film 2 is left. Almost the entire surface region 2a is exposed.
[0023]
Thereafter, the patterning mask 7 is removed by wet etching, for example, as shown in FIG. Subsequently, by performing CMP (Chemical Mechanical Polishing) treatment, the metal wiring film 6 on the recess 3 is chemically and physically scraped, and the surface of the metal wiring film 6 is removed. When the surface of the insulating film 2 outside the recess 3 (surface region 2a) is substantially flush, the CMP process is finished. Thereby, as shown in FIG. 1 (i), a pattern of the flat metal wiring 8 embedded in the recess 3 can be obtained on the surface of the insulating film 2.
[0024]
As described above, according to this embodiment, the barrier metal film 4, the seed film 5, and the metal wiring film 6 on the surface region 2 a other than the recess 3 of the insulating film 2 are removed before the CMP process. The CMP process for removing the metal wiring film 6 can be completed when the surface of the metal wiring film 6 is substantially flush with the surface of the insulating film 2 outside the recess 3. Therefore, dishing can be prevented from occurring in the metal wiring 8 embedded in the recess 3 of the insulating film 2.
[0025]
As a result, a high-quality metal wiring 8 having a cross-sectional area and electrical resistance as designed can be obtained.
In addition, since the surface of the insulating film 2 and the surface of the metal wiring 8 are almost flush with each other, when the method according to this embodiment is applied to a multilayer wiring, a new material is formed on the insulating film 2 and the metal wiring 8. The insulating film can be formed almost flat. Therefore, it is possible to prevent defocusing from occurring during the exposure process during the photolithography process for patterning the concave portion for embedding the metal wiring in the newly formed insulating film. Further, it is possible to prevent a short circuit of the metal wiring due to the metal wiring film remaining in the recess generated in the new insulating film. In addition, it is not necessary to add a process for flattening the newly formed insulating film in order to prevent this defocusing or short-circuiting of the metal wiring, so that the manufacturing cost is not increased.
[0026]
The description of one embodiment of the present invention is as described above, but the present invention is not limited to the above-described one embodiment. For example, the patterning mask may be made of a nitride such as Si 3 N 4 (silicon nitride) in addition to the oxide such as SiO 2 described above.
In the above-described embodiment, a seed film is formed on the barrier metal film by a sputtering method, and a metal wiring film is formed on the seed film by electroplating. However, the seed film is not necessarily formed. For example, a metal wiring film may be directly formed on the barrier metal film by a sputtering method.
[0027]
In addition, various design changes can be made within the scope of the matters described in the claims.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
FIG. 2 is a cross-sectional view showing a metal wiring pattern forming process by a conventional damascene method.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Insulating film 2a Surface area 3 Recessed part 4 Barrier metal film 5 Seed film 6 Metal wiring film 7 Patterning mask 8 Metal wiring

Claims (3)

半導体基板上に形成された絶縁膜の表面に金属配線を配設するための方法であって、
上記絶縁膜に凹部を形成する工程と、
この凹部が形成された絶縁膜上に金属配線材料からなる金属配線膜を積層する工程と、
上記凹部を形成する工程と上記金属配線膜を積層する工程との間に、上記凹部が形成された絶縁膜上にバリアメタル膜を積層する工程と、
上記絶縁膜の凹部外の表面領域上に積層された金属配線膜を選択的に除去する工程と、
この金属配線膜の選択除去後に、上記凹部の上方に積層された金属配線膜を、化学的機械的研磨法により研磨する工程とを含み、
上記金属配線膜を選択的に除去する工程では、上記絶縁膜の凹部外の表面領域上に積層されたバリアメタル膜も選択的に除去することを特徴とする半導体装置の製造方法。A method for disposing metal wiring on a surface of an insulating film formed on a semiconductor substrate,
Forming a recess in the insulating film;
A step of laminating a metal wiring film made of a metal wiring material on the insulating film in which the recess is formed;
A step of laminating a barrier metal film on the insulating film in which the concave portion is formed, between the step of forming the concave portion and the step of laminating the metal wiring film;
Selectively removing the metal wiring film laminated on the surface region outside the recess of the insulating film;
After selective removal of the metal wiring film, viewing including the step of polishing the upper to the stacked metal wiring film of the recesses, by a chemical mechanical polishing method,
A method of manufacturing a semiconductor device, wherein in the step of selectively removing the metal wiring film, the barrier metal film laminated on the surface region outside the recess of the insulating film is also selectively removed . 上記化学的機械的研磨法により研磨する工程は、金属配線膜の表面と上記絶縁膜の凹部外の表面とがほぼ面一になるまで続けられることを特徴とする請求項１記載の半導体装置の製造方法。  2. The semiconductor device according to claim 1, wherein the step of polishing by the chemical mechanical polishing method is continued until the surface of the metal wiring film and the surface of the insulating film outside the recess are substantially flush with each other. Production method. 上記金属配線膜を選択的に除去する工程は、上記金属配線膜の表面の上記凹部に対向する領域上にパターニング用マスクを選択的に形成する工程と、
このパターニング用マスクでマスキングされた部分以外の金属配線膜を選択的に除去する工程とを含むことを特徴とする請求項１または２記載の半導体装置の製造方法。The step of selectively removing the metal wiring film includes a step of selectively forming a patterning mask on a region of the surface of the metal wiring film facing the concave portion;
3. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of selectively removing a metal wiring film other than a portion masked by the patterning mask.
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