JP3628903B2 - Manufacturing method of semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、配線層間の接続などのためのプラグを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体の配線材料には、アルミニウム系合金が従来から適用されてきたが、低消費電力化および高速動作化などのために、より導電性の高い銅の適用についての研究がなされている。
銅は、ドライエッチングなどによる微細なパターニングが困難であるため、いわゆるダマシン法による配線の微細加工が有力な形成手法である。ダマシン法では、絶縁膜に、配線パターンに対応した微細な溝が形成され、この絶縁膜上に、たとえば電解めっき法によって、銅層が形成される。その後、ＣＭＰ（化学的機械的研磨）法によって表面を平坦化すると、溝外の銅が除去され、絶縁膜の溝内には、微細な銅配線パターンが埋設される。
【０００３】
半導体装置の高集積化のために、配線の多層化が従来から行われている。すなわち、層間絶縁膜を挟んで、複数層の配線層が積層して設けられる。配線層間の接続は、層間絶縁膜に形成したヴィアホール（ｖｉａ ｈｏｌｅ）内に金属プラグを埋め込むことにより達成される。この金属プラグを埋め込むための開口と、上層の配線を形成するための溝とを連続的に形成するようにした配線形成プロセスは、デュアルダマシンプロセスと呼ばれる。
【０００４】
従来からのデュアルダマシンプロセスは、図６に示されている。
まず、図６（ａ）に示すように、半導体基板上に形成された第１酸化シリコン膜２に、第１層の配線層を形成する銅配線３がダマシン法により形成される。すなわち、第１酸化シリコン膜２には、配線パターンに対応した溝２ａが形成され、この溝２ａの内壁には、ＴｉＮなどからなるバリアメタル層４が被着される。この状態で、溝２ａ内には、第１層の銅配線３が埋設される。その後、銅配線３および第１酸化シリコン膜２の表面に窒化シリコン膜５が形成される。
【０００５】
次に、図６（ｂ）に示すように、窒化シリコン膜５上に第２酸化シリコン膜６、窒化シリコン膜７が形成される。そして、窒化シリコン膜７が、ドライエッチングにより、ＶＩＡコンタクトパターンにパターニングされる。その後、第３酸化シリコン膜８が積層して形成される。第２層の配線パターンに対応したレジストを用いたパターニングにより、第３シリコン膜８、第２シリコン膜６が一括してエッチングされ、溝８ａおよび第１層の銅配線層３を露出させるプラグ用開口９が形成される。
【０００６】
これに引き続き、図６（ｃ）に示すように、全面に、ＴｉＮなどからなるバリア層１０および銅のシード層１１がそれぞれスパッタ法により成膜される。そして、全面のシード層１１を利用した電解めっきによって、全面に銅層１２が形成される。
次いで、図６（ｄ）に示すように、ＣＭＰ法による平坦化処理によって、溝８ａ外の銅層１２、シード層１１およびバリア層１０が除去され、溝８ａ内に微細なパターンの銅配線１２Ａが残され、プラグ用開口９には、第１層の銅配線３と第２層の銅配線１２Ａとを電気接続する銅プラグ１３が埋め込まれることになる。
【０００７】
図７には、別の多層配線構造の形成方法が示されている。まず、図７（ａ）に示すように、半導体基板上に形成された第１酸化シリコン膜２２の表面には、バリアメタル層２３（ＴｉＮなど）を介在させて、アルミニウム系配線層２４がパターン形成される。
次いで、図７（ｂ）に示すように、アルミニウム系配線層２４上にプラグ用開口２５ａを有する第２酸化シリコン膜２５が形成される。
【０００８】
そして、図７（ｃ）に示すように、全面にバリアメタル層２６（ＴｉＮなど）が形成され、その後、ＣＶＤ法（化学的気相成長法）によって、タングステン膜２７が全面に堆積される。
次に、図７（ｄ）に示すように、タングステン膜２７をエッチバックして、あるいはタングステン膜２７をＣＭＰ研磨して、プラグ用開口２５ａ外のバリアメタル層２６を露出させ、さらに、全面にアルミニウム合金膜２８が堆積させられる。
【０００９】
そして図７（ｅ）に示すように、アルミニウム合金膜２８およびバリアメタル層２６をパターニングすることにより、第２層目のアルミニウム系配線２８Ａが得られる。このアルミニウム系配線２８Ａは、プラグ用開口２５ａ内に残されたタングステンプラグ２７Ａを介して、第１層のアルミニウム系配線層２４と電気的に接続されることになる。
【００１０】
【発明が解決しようとする課題】
半導体装置の高集積化のために配線パターンを微細化すると、これに伴ってプラグ用開口の開口面積も小さくなる。これにより、図６および図７の構成におけるプラグ用開口９，２５ａのアスペクト比（深さと開口の径との比）が大きくなる。
【００１１】
そのため、図６のプロセスでは、スパッタリングによって形成されるバリア層１０およびシード層１１のステップカバレッジが悪くなり、とくに、プラグ用開口９の底面において、バリア層１０およびシード層１１が良好に被着しなくなる。そのため、銅プラグ１３と第１層の銅配線３との接続が不安定になるおそれがある。
【００１２】
また、銅プラグ１３と第１層の銅配線３との間にバリア層１０が介在されるため、銅プラグ１３の底部付近におけるエレクトロマイグレーション耐性が悪くなるという問題もある。すなわち、第１層および第２層の銅配線３，１２Ａ間に比較的大きな電流が流れるときに、銅原子とバリア層１０を構成する原子との移動量の差のために、銅プラグ１３の底部付近にボイドが形成され、銅配線３，１２Ａ間の断線故障に至る場合がある。
【００１３】
さらに、第２層の銅配線１２Ａを溝８ａ内に埋め込むためのＣＭＰ処理では、銅層１２および銅で形成されたシード層１１のみならず、バリア層１０まで研磨しなければならない。ＣＭＰ処理による銅の研磨レートとバリア層１０の研磨レートとには差があるから、溝８ａ外のバリア層１０を完全に除去する過程で、溝８ａ内の銅配線１２Ａの頂部がえぐられ、いわゆるディッシングやエロージョンと呼ばれる不良が生じるおそれがある。
【００１４】
一方、上記図７のプロセスでは、微細化に伴ってプラグ用開口２５ａのアスペクト比がある程度高くなっても、ＣＶＤプロセスによるタングステンプラグ２７Ａの形成は良好に行うことができる。しかし、タングステンプラグ２７Ａの形成工程は、ＣＶＤプロセスによってタングステン膜２７を形成し、これにエッチバックまたはＣＭＰ法による平坦化処理を施すという、高価で複雑な工程となっている。そのため、より安価なプロセスが望まれている。
【００１５】
そこで、この発明の目的は、上述の技術的課題を解決し、安価なプロセスで配線層間の接続のための良好なプラグを形成することができる半導体装置の製造方法を提供することである。
この発明の他の目的は、アスペクト比の高い開口内に安価なプロセスで良好なプラグを埋設することができる半導体装置の製造方法を提供することである。
【００１６】
この発明のさらに他の目的は、銅の再配線を簡単なプロセスで形成できる半導体装置の製造方法を提供することである。
さの発明のさらなる目的は、銅の再配線層上に簡単なプロセスでバンプを成長させることができる半導体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、半導体基板上に銅析出反応の触媒物質を含む下地層を形成する工程と、この下地層上に下層絶縁膜を形成する工程と、この下層絶縁膜上に、上層絶縁膜を形成する工程と、この上層絶縁膜に配線パターンに対応した溝を形成する工程と、この溝の形成に引き続いて、上記下層絶縁膜に、上記下地層を露出させる開口を上記溝に連通するように形成する工程と、無電解めっきによって上記下地層上に銅を選択的に析出させることにより、上記開口内に銅プラグを形成する工程と、この銅プラグの形成前に、上記溝および開口の内壁を窒化する工程と、前記銅プラグの形成の後に、上記溝内に、当該銅プラグに接続された銅配線層を埋設する工程とを含むことを特徴とする半導体装置の製造方法である。
【００１８】
上記触媒物質は、銅、銀、パラジウムまたは白金のいずれかであってもよい。下地層を配線として利用する場合には、この下地層を銅で形成することが好ましい。
また、上記絶縁膜は、酸化シリコン膜等であってもよいし、レジスト膜であってもよい。
【００１９】
さらに、上記銅プラグは、配線層間を接続するためのプラグであってもよいし、半導体装置と外部との接続のためのいわゆるバンプであってもよい。
請求項１記載の発明によれば、銅析出反応の触媒物質を含む下地層が形成され、この下地層を絶縁膜の開口から露出させた状態で無電解めっきが行われる。これにより、下地層の露出部分にのみ選択的に銅が析出するため、開口内に銅プラグが選択的に成長する。このようにして、ＣＶＤ法のような高価なプロセスを用いることなく、簡単なプロセスで銅プラグを形成することができる。また、開口のアスペクト比が高い場合であっても、無電解めっき法は、薬液処理であるため、アスペクト比によらずに銅プラグが形成され、スパッタ法でシード層などを形成する場合のようなステップカバレッジ不良の問題が生じることもない。 また、この発明では、いわゆるデュアルダマシンプロセスによって、絶縁膜上に配線層が形成される。上記下層絶縁膜と上層絶縁膜とは連続的に形成された１層の厚い絶縁膜からなっていてもよい。すなわち、厚い絶縁膜に配線パターンに対応した溝を形成し、これに引き続いて、当該溝に連通するとともに所定位置において上記下地層を露出させる開口を形成すればよい。
なお、銅配線の埋設は、表面の全域に銅層を堆積する工程と、表面を平坦化して、溝外の銅を除去する工程とを含んでもよい。平坦化による銅の除去は、ＣＭＰ法により行われてもよい。
また、この発明では、銅配線または銅プラグに接触する下層側および上層側の絶縁膜の部分、すなわち、開口および溝の内壁が窒化させられる。これにより、銅が絶縁膜中に拡散することを防止できる。なお、絶縁膜の窒化処理は、半導体装置の製造工程中のいずれかにおいて銅に接触する表面領域の全てについて行われることが好ましい。すなわち、上層絶縁膜の全面に銅層が少なくとも一時的に堆積される場合には、この上層絶縁膜の表面の全域が、少なくとも銅層の形成の前に窒化されることが好ましい。
【００２０】
請求項２記載の発明は、上記下地層は、銅配線層であることを特徴とする請求項１記載の半導体装置の製造方法である。
この発明では、下地層は銅配線をなしている。このような下地層を用いることにより、銅の自己触媒作用を利用して、良好な銅プラグを形成することができる。 請求項３記載の発明は、上記下地層は、アルミニウム系配線層の表面に形成された表面銅層であることを特徴とする請求項１記載の半導体装置の製造方法である。
【００２１】
請求項４記載の発明は、半導体基板上に銅析出反応の触媒物質を含む下地層を形成する工程と、この下地層上に絶縁膜を形成する工程と、この絶縁膜に、上記下地層を露出させる開口を形成する工程と、無電解めっきによって上記下地層上に銅を選択的に析出させることにより、上記開口内に銅プラグを形成する工程とを含み、上記下地層は、アルミニウム系配線層の表面に形成された表面銅層であることを特徴とする半導体装置の製造方法である。
請求項３または４の発明によれば、アルミニウム系配線層に下地層を介して電気接続される銅プラグを簡単なプロセスで形成することができる。
請求項５記載の発明は、上記銅プラグの形成の前に、上記開口の内壁を窒化させるステップをさらに含むことを特徴とする請求項４記載の半導体装置の製造方法である。
【００２２】
この発明によれば、開口の内壁を窒化することにより、シリコン酸化膜系絶縁膜において銅プラグに接触する表面部分には窒化物層が形成される。この窒化物層の働きにより、銅が絶縁層内に拡散していくことを防止することができる。
請求項６記載の発明は、上記絶縁膜上に、上記銅プラグに接続する配線層を形成する工程をさらに含むことを特徴とする請求項４または５記載の半導体装置の製造方法である。
【００２３】
この発明により、複数の配線層間を銅プラグで互いに接続した構成の良好な半導体装置を、簡単な工程で作製することができ、その微細化も容易に行うことができる。
請求項７記載の発明は、下層絶縁膜としての上記絶縁膜上に、別の上層絶縁膜を形成する工程と、上記上層絶縁膜に配線パターンに対応した溝を形成する工程とをさらに含み、上記下層絶縁膜に開口を形成する工程は、上記溝の形成に引き続いて、当該溝に連通するように上記開口を形成する工程を含み、さらに、上記銅プラグの形成の後に、上記溝内に、当該銅プラグに接続された銅配線層を埋設する工程を含むことを特徴とする請求項４または５記載の半導体装置の製造方法である。
【００２７】
請求項７記載の発明は、上記下地層は、内部配線層に接続されて形成され、上記絶縁膜上に上記銅プラグに接続された銅の再配線層を形成する工程をさらに含むことを特徴とする請求項４または５記載の半導体装置の製造方法である。
この発明によれば、無電解めっきによって開口内に形成された銅プラグに接続する銅の再配線層を形成することにより、銅の再配線層を有する半導体装置を、安価で、かつ、簡単なプロセスで作成できる。
【００２８】
請求項８記載の発明は、上記銅の再配線層上に、無電解めっきによって選択的に銅を析出させることにより、上記絶縁膜上に隆起した銅バンプを形成する工程をさらに含むことを特徴とする請求項７記載の半導体装置の製造方法である。
この発明によれば、無電解めっきを利用した簡単なプロセスで、銅の再配線層上に隆起した銅バンプを形成することができる。
【００２９】
なお、内部配線層との接続のための銅プラグの形成は無電解めっき以外の方法（たとえば、リフトオフ法により銅の再配線層の形成と同時に形成）により行うこととし、銅バンプの形成のみを無電解めっきにより行うようにしてもよい。この場合、再配線層が形成された基板表面にバンプ用開口を有する絶縁膜またはレジスト膜を形成し、バンプ用開口から露出する再配線層を下地層として、無電解めっきにより、バンプ用開口内に銅を選択的に析出させればよい。
【００３０】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。シリコンなどの半導体基板上に形成された第１酸化シリコン膜３１には、まず、図１（ａ）に示すように、いわゆるダマシン法によって第１層目の銅配線層３２が形成される。すなわち、第１酸化シリコン膜３１には、配線パターンに対応した微細な溝３１ａが加工されており、この溝３１ａ内に銅配線層３２が埋設されている。銅配線層３２の埋設に際しては、溝３１ａが加工された第１酸化シリコン膜３１の全面に、バリアメタル層３３（たとえば、ＴｉＮなどからなる。）および図示しないシード層（銅からなる。）をたとえばスパッタ法により形成し、その後、電解めっきによって、溝３１ａの深さよりも厚い銅層を上記シード層上に堆積させる。続いて、ＣＭＰ処理によって、溝３１ａ外の銅層、シード層およびバリアメタル層を除去して第１酸化シリコン膜３１の表面が露出するまで表面の平坦化を行うと、溝３１ａ内にのみ銅配線層３２が埋設された状態となる。この銅配線層３２（下地層）および露出した第１酸化シリコン膜３１の表面には、第１窒化シリコン膜３４が形成される。
【００３１】
次に、図１（ｂ）に示すように、第２酸化シリコン膜３５（下層絶縁膜）、第２窒化シリコン膜３６が順に積層される。そして、公知のフォトリソグラフィ技術によって、第２窒化シリコン膜３６がプラグ用開口３８に即したパターンでエッチングされる。その後、第３酸化シリコン膜３７（上層絶縁膜）が形成される。そして、第２層目の配線パターンに対応したレジストによるパターニングにより、第３酸化シリコン膜３７および第２酸化シリコン膜３５が一括してエッチングされ、溝３７ａとプラグ用開口３８（ヴィアホール：開口）が形成される。このプラグ用開口３８は、第１層目の銅配線層３２の表面を露出させる。このようにして、いわゆるデュアルダマシン構造が形成される。第２窒化シリコン膜３６は、溝３７ａの形成の際のエッチングストッパとして機能する。
【００３２】
この状態でプラズマ窒化処理が行われることにより、図１（ｂ）において「×」を付して示すように、第２および第３酸化シリコン膜３５，３７の露出した表面が窒化されて、ＳｉＯＮ層（あるいはＳｉＮ層）が形成される。すなわち、第２酸化シリコン膜３５においてプラグ用開口３８の内壁をなす表面、第３酸化シリコン膜３７において溝３７ａの内壁（側壁および底面）をなす表面、および第３酸化シリコン膜３７の上面の各表層部分が窒化されることになる。
【００３３】
次に、プラグ用開口３８から露出した第１層目の銅配線層３２の表面をシードとした無電解めっきにより、図１（ｃ）に示すように、銅プラグ４０がプラグ用開口３８内に選択的に成長させられる。すなわち、銅配線層３２の表面を下地層とし、この銅配線層３２を構成する銅の自己触媒作用により、プラグ用開口３８内にのみ選択的に銅が析出する。これにより、銅配線層３２に対する密着性の良好な銅プラグ４０が得られる。
【００３４】
無電解めっきは、めっき液中に半導体基板を浸漬したり、半導体基板にめっき液をスプレーしたりして行われるウェットプロセスであるので、プラグ用開口３８のアスペクト比が高い場合でも、銅配線層３２と銅プラグ４０は良好に密着し、スパッタリングを行う場合のようなステップカバレッジ不良の問題が生じるおそれはない。
【００３５】
銅プラグ４０の形成の後は、図１（ｄ）において二点鎖線で示すように、全面に銅層４１が堆積させられる。この銅層４１の堆積は、スパッタ法などのＰＶＤ法（物理的気相成長法）、ＣＶＤ法（化学的気相成長法）、ＥＰ（Ｅｌｅｃｔｒｏ Ｐｌａｔｉｎｇ：電解めっき）などで行うことができる。アスペクト比の大きなプラグ用開口３８は既に銅プラグ４０で埋められているから、ＰＶＤ法によって銅層４１を形成した場合でも、溝３７ａの内面に良好に密着した銅層４１を形成できる。銅層４１の膜厚は、溝３７ａの深さよりも厚くされる。
【００３６】
銅層４１の形成後には、ＣＭＰ法による表面研磨による平坦化処理が行われ、溝３７ａ外の銅層４１が除去され、第３酸化シリコン膜３７の表面が露出させられる。これにより、溝３７ａに埋設された第２層目の銅配線層４１Ａが得られる。
このようにこの実施形態の半導体装置の製造方法では、プラグ用開口３８から露出する第１層の銅配線層３２を下地層とした無電解めっきにより、簡単なプロセスで、良好な銅プラグ４０をプラグ用開口３８内に埋設することができる。
【００３７】
しかも、この実施形態の方法では、銅プラグ４０と銅配線層３２との間には、バリアメタル層が介在されておらず、銅プラグ４０および第２層目の銅配線層４１Ａと第２および第３酸化シリコン膜３５，３７との間の材料の拡散は、第２および第３酸化シリコン膜３５，３７の表層部に形成された窒化物層によって阻止されるようになっている。これにより、第１層目および第２層目の銅配線層３２，４１Ａ間で比較的大きな電流が流れる場合であっても、銅プラグ４０と第１層目の銅配線層３２との間でのエレクトロマイグレーションに起因する断線不良が生じることがない。
【００３８】
さらに、バリアメタル層を用いていないので、銅層４１に対するＣＭＰ処理の際には、銅層のみを除去すればよい。そのため、溝３７ａ外の銅層４１が除去されて第３酸化シリコン膜３７が露出した状態において、銅配線層４１Ａは良好な矩形断面を有することができる。すなわち、ディッシングやエロージョンが生じにくい。
【００３９】
図２は、この発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。この実施形態の方法は、上述の第１の実施形態の方法と類似しているので、図２において図１の各部に対応する部分には図１の場合と同じ参照符号が付されている。
この第２の実施形態の方法では、第１層目の銅配線層３２が形成され、さらに全面が第１窒化シリコン膜３４で覆われた状態から、図２（ａ）に示すように、厚い第２酸化シリコン膜３５Ａが形成される。そして、公知のフォトリソグラフィ技術によって、第２酸化シリコン膜３５Ａに、第２層目の配線パターンに対応した溝３７ａが形成される。
【００４０】
この後、さらに、図２（ｂ）に示すように、溝３７ａの底部と第２層目の銅配線層３２との間を所定位置で連通させるためのプラグ用開口３８ａが形成される。そして、この状態でプラズマ窒化処理が行われることにより、溝３７ａの内壁（側壁および底面）、プラグ用開口３８ａの内壁、および溝３７ａ外の第２酸化シリコン膜３５Ａの表面が窒化される。すなわち、第２酸化シリコン膜３５Ａの露出している全表面が窒化される。
【００４１】
次いで、図２（ｃ）に示すように、プラグ用開口３８ａから露出する銅配線層３２の表面をシードとした無電解めっきにより、銅プラグ３８がプラグ用開口３８ａ内に選択的に形成される。
この後のプロセスは、上述の第１の実施形態の場合と同様であり、これにより、図２（ｄ）に示すように、第１層目および第２層目の銅配線層３２，４１Ａを銅プラグ４０を介して接続した多層配線構造が得られる。
【００４２】
なお、上述の第１および第２の実施形態では、第１層目の銅配線層３２が埋設される溝３１ａの内壁にはバリアメタル層３３を配置しているが、図３（ａ）および図３（ｂ）に第１および第２の実施形態に対する変形例をそれぞれ示すように、溝３１ａの内壁をプラズマ窒化などで窒化しておけば（「×」で示す。）、バリアメタル層３３を排することができる。
【００４３】
図４は、この発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。この実施形態の方法では、層間絶縁膜を介して積層された第１層目および第２層目のアルミニウム系配線層５１，５２が、銅プラグ５３を介して接続されて、多層配線構造の半導体装置が形成される。
詳細に説明すると、まず、図４(a)に示すように、半導体基板（たとえば、シリコン基板）上に形成された第１酸化シリコン膜５５上に、バリアメタル層（たとえば、ＴｉＮからなる。）５６が積層され、さらに、ＰＶＤ法（たとえばスパッタ法）によって、アルミニウム合金層５１Ａが形成される。さらに、このアルミニウム合金層５１Ａ上に、下地層となる銅層５７（表面銅層）が、ＰＶＤ法（たとえば、スパッタ法または蒸着法）によって、可能な限り薄く形成される。アルミニウム合金層５１Ａは、たとえば、Ａｌ−Ｃｕ合金やＡｌ−Ｓｉ−Ｃｕ合金からなる。むろん、アルミニウム合金の代わりにアルミニウムが用いられてもよい。
【００４４】
次いで、図４（ｂ）に示すように、第１層の配線パターンに対応したレジスト５８がパターン形成され、このレジスト５８をマスクとして、銅層５７がエッチングされてパターニングされる。この場合のエッチングには、ウエットエッチングが適用されてもよいし、たとえばアルゴン粒子や塩素粒子を利用したドライエッチングが利用されてもよい。銅層５７は、膜厚が薄く、また、後述のプラグ用開口６１から露出する部分に存在していれば十分なので、ウエットエッチングでも十分である。
【００４５】
さらに、図４（ｃ）に示すように、上記レジスト５８をマスクとしたドライエッチング（たとえば、塩素系ドライエッチング。ウエットエッチングでもよいが、微細加工のためにはドライエッチングが好ましい。）によって、アルミニウム合金層５１Ａがパターニングされて第１層目のアルミニウム系配線層５１が形成され、さらに、バリアメタル層５６が同じパターンにパターニングされる。
【００４６】
レジスト５８を除去した後、図４（ｄ）に示すように、銅の拡散防止のためのストッパ層をなす窒化シリコン層６０が全面に薄く形成され、さらに、第２酸化シリコン膜５９が全面に形成される。その後、公知のフォトリソグラフィ技術の適用により、第２酸化シリコン膜５９および窒化シリコン層６０が開口されてプラグ用開口６１（ヴィアホール：開口）が形成され、下地の銅層５７が露出させられる。この状態で、プラズマ窒化処理が施されることにより、第２酸化シリコン膜５９の露出面の表層が窒化されて、ＳｉＯＮ膜が形成される。すなわち、第２酸化シリコン膜５９において、プラグ用開口６１の内壁を形成する表面および上面の表層部に窒化膜部（図４において「×」を付した部分）が形成される。
【００４７】
続いて、プラグ用開口６１から露出した銅層５７を下地層として利用した無電解めっきにより、銅の自己触媒作用を利用して、プラグ用開口６１内に選択的に銅を析出させる。これにより、プラグ用開口６１に埋設された銅プラグ５３が形成される。
次に、図４（ｅ）に示すように、必要に応じてバリアメタル層６２（ＴｉＮなど）を介在させて、第２層目のアルミニウム系配線層５２が形成される。このアルミニウム系配線層５２は、Ａｌ−Ｃｕ合金やＡｌ−Ｓｉ−Ｃｕ合金などのアルミニウム合金で形成されてもよく、アルミニウムで形成されてもよい。
【００４８】
バリアメタル層５６，６２は、必ずしも必要ではないが、シリコンノジュールの防止やスパイク防止のために、設けられることが好ましい。
以上のようにこの実施形態の方法では、第１層目のアルミニウム系配線層５１の上面に銅層５７が形成され、この銅層５７をシードとして利用した無電解めっきによって、プラグ用開口６１内に選択的に銅を析出させて銅プラグ５３を形成するようにしている。したがって、プラグ用開口６１のアスペクト比が高い場合であっても、第１層のアルミニウム系配線層５１との接続状態の良好な銅プラグ５３を形成することができる。
【００４９】
そして、ＣＶＤ法によるタングステン層の形成と、このタングステン層のエッチングによってプラグを形成していた従来技術（図７）に比較して、はるかに安価でかつ簡単なプロセスで、第１層および第２層のアルミニウム系配線層５１，５２間を接続する銅プラグ５３を形成することが可能になる。また、銅プラグは、タングステンプラグよりも抵抗が低いので、低抵抗化を実現できる。
【００５０】
また、酸化シリコン膜５９への銅材料の拡散についても、酸化シリコン膜５９の表面の窒化処理によって防止しているので、この点においても、プロセスの簡略化が図られている。
図５は、この発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。この実施形態は、いわゆるチップサイズパッケージの半導体装置の製造工程に本発明の方法を適用した例である。より具体的には、半導体装置の内部配線層に接続された銅再配線層の形成、およびこの銅再配線層に接続された銅バンプの形成のために、本発明の方法が適用される。
【００５１】
まず、図５（ａ）に示すように、半導体基板上の第１絶縁膜７１には、配線パターンに対応した溝７１ａが形成され、この溝７１ａ内に銅配線パッド７２（下地層を兼ねる内部配線層）が埋め込まれる。この銅配線パッド７２の代わりに、ポリシリコンやアルミニウムにより内部配線およびパッド（内部配線層）を形成し、このパッド上にスパッタ法などにより銅を被着して下地層を形成してもよい。さらに、銅配線パッド７２に対応する開口７３を有するポリイミド膜７４（絶縁膜）が形成される。ポリイミド膜の代わりに窒化シリコン膜を用いてもよい。
【００５２】
次に、図５（ｂ）に示すように、ポリイミド膜７４の表面上で、予め定めた銅パッド７２同士を接続する銅再配線層７６が形成される。銅再配線層７６の形成には、たとえば、リフトオフ法が適用できる。すなわち、ポリイミド膜７４の全面に、スパッタリングにより銅のシード層を成膜し、その上に、レジストパターンを形成する。そして、銅の電解めっきを行った後に、レジストを除去することにより、不要な銅層部分を剥離する。その後、ウエットエッチングなどにより、銅のシード層を除去する。なお、ここでは、一括して銅再配線を行ったが、プラグ部分のアスペクトが高い場合、無電解めっきを用いて銅プラグ７５だけを先に形成し、その後、上記の再配線プロセスを用いて、銅再配線層７６を形成してもよい。
【００５３】
この後、バンプ用開口８０ａを有する絶縁膜８０を図５（ｃ）のように形成する。そして、図５（ｄ）に示すように、銅の無電解めっきにより、バンプ用開口８０ａから露出する銅再配線層７６を下地層として、その上に選択的に銅バンプ７７が成長させられる。
この後は、図５（ｅ）に示すように、銅バンプ７７の上に半田ボール８１が形成される。
【００５４】
なお、図５（ｃ）の工程において、絶縁膜８０の代わりにレジストを用い、選択的無電解銅めっきを施して、当該レジストに形成されたバンプ用開口内に選択的に銅バンプ７７を成長させるようにしてもよい。その後、レジストを除去し、さらに樹脂封止すれば、図５（ｄ）と同様の形態を作ることができる。
このように、この実施形態によれば、無電解めっきを利用した簡単なプロセスにより、銅バンプ７７の形成が達成されている。これにより、チップサイズパッケージの半導体装置の生産コストの低減に寄与することができる。
【００５５】
同様な構成を作成するための従来技術では、プラグ用の開口を形成した後に、開口の内壁を含む全面にスパッタリングなどでシード層を形成し、このシード層上にレジストをパターン形成した上で電解めっきを行うことにより、銅再配線層が形成され、さらに別のレジストパターンを用いて、同様のプロセスにより銅バンプが形成される。この後、シード層の不要部分がウエットエッチングにより除去される。このようなプロセスでは、シード層の全面形成や、シード層の不要部分の除去などが必要であるため、工程が複雑である。しかもプラグ用の開口のアスペクト比が高い場合には、プラグ用開口内において、シード層と内部配線のパッドとの密着性が不十分になる場合もあり、接続不良が生じるおそれがある。
【００５６】
この実施形態の方法にはこのような欠点がなく、開口７３のアスペクト比が高くても密着性の良好な銅プラグ７５を形成でき、かつ簡単なプロセスで銅バンプ７７を形成できる。
以上、この発明の４つの実施形態について説明したが、この発明は、他の形態でも実施することができる。たとえば、上述の第１の実施形態では、デュアルダマシンプロセスに本発明が適用された例について説明したが、この発明はシングルダマシンプロセスにおける銅プラグの形成に適用されてもよい。すなわち、図１のプロセスにおいて、銅プラグ４０を形成した後に酸化シリコン膜３７を形成し、この酸化シリコン膜３７に溝３７ａを形成して、この溝３７ａに銅配線層４１ａを埋設するようにしてもよい。
【００５７】
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】この発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】第１および第２の実施形態の変形例を説明するための断面図である。
【図４】この発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】この発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】従来からのデュアルダマシンプロセスを工程順に示す断面図である。
【図７】多層配線構造の形成のための別の従来技術を工程順に示す断面図である。
【符号の説明】
３２ 銅配線層
３５ 酸化シリコン膜
３７ 酸化シリコン膜
３７ａ 溝
３８ プラグ用開口
４０ 銅プラグ
４１ 銅層
４１Ａ 銅配線層
５１ アルミニウム系配線層
５１Ａ アルミニウム合金層
５２ アルミニウム系配線層
５３ 銅プラグ
５７ 銅層
５９ 酸化シリコン膜
６１ プラグ用開口
７２ 銅配線パッド
７３ 開口
７４ ポリイミド膜
７５ 銅プラグ
７６ 銅再配線層
７７ 銅バンプ
８０ 絶縁膜
８０ａ バンプ用開口[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device having a plug for connection between wiring layers.
[0002]
[Prior art]
Aluminum-based alloys have been conventionally applied to semiconductor wiring materials, but studies have been made on the application of copper having higher conductivity in order to reduce power consumption and speed.
Since copper is difficult to be finely patterned by dry etching or the like, fine forming of wiring by a so-called damascene method is an effective forming technique. In the damascene method, a fine groove corresponding to a wiring pattern is formed in an insulating film, and a copper layer is formed on the insulating film by, for example, electrolytic plating. Thereafter, when the surface is flattened by a CMP (Chemical Mechanical Polishing) method, the copper outside the groove is removed, and a fine copper wiring pattern is buried in the groove of the insulating film.
[0003]
In order to achieve high integration of semiconductor devices, multilayer wiring has been conventionally performed. That is, a plurality of wiring layers are provided with an interlayer insulating film interposed therebetween. Connection between wiring layers is achieved by embedding metal plugs in via holes formed in the interlayer insulating film. The wiring formation process in which the opening for embedding the metal plug and the groove for forming the upper layer wiring are continuously formed is called a dual damascene process.
[0004]
A conventional dual damascene process is illustrated in FIG.
First, as shown in FIG. 6A, a copper wiring 3 for forming a first wiring layer is formed on a first silicon oxide film 2 formed on a semiconductor substrate by a damascene method. That is, a groove 2a corresponding to the wiring pattern is formed in the first silicon oxide film 2, and a barrier metal layer 4 made of TiN or the like is deposited on the inner wall of the groove 2a. In this state, the first-layer copper wiring 3 is embedded in the groove 2a. Thereafter, a silicon nitride film 5 is formed on the surfaces of the copper wiring 3 and the first silicon oxide film 2.
[0005]
Next, as shown in FIG. 6B, a second silicon oxide film 6 and a silicon nitride film 7 are formed on the silicon nitride film 5. Then, the silicon nitride film 7 is patterned into a VIA contact pattern by dry etching. Thereafter, a third silicon oxide film 8 is laminated and formed. By patterning using a resist corresponding to the second layer wiring pattern, the third silicon film 8 and the second silicon film 6 are collectively etched to expose the groove 8a and the first layer copper wiring layer 3. An opening 9 is formed.
[0006]
Subsequently, as shown in FIG. 6C, a barrier layer 10 made of TiN or the like and a copper seed layer 11 are formed on the entire surface by sputtering. Then, a copper layer 12 is formed on the entire surface by electrolytic plating using the seed layer 11 on the entire surface.
Next, as shown in FIG. 6D, the copper layer 12, the seed layer 11 and the barrier layer 10 outside the trench 8a are removed by the planarization process by the CMP method, and the copper wiring 12A having a fine pattern in the trench 8a is removed. The plug opening 9 is filled with a copper plug 13 that electrically connects the first-layer copper wiring 3 and the second-layer copper wiring 12A.
[0007]
FIG. 7 shows another method for forming a multilayer wiring structure. First, as shown in FIG. 7A, an aluminum-based wiring layer 24 is patterned on the surface of the first silicon oxide film 22 formed on the semiconductor substrate with a barrier metal layer 23 (TiN or the like) interposed therebetween. It is formed.
Next, as shown in FIG. 7B, a second silicon oxide film 25 having plug openings 25 a is formed on the aluminum-based wiring layer 24.
[0008]
Then, as shown in FIG. 7C, a barrier metal layer 26 (TiN or the like) is formed on the entire surface, and then a tungsten film 27 is deposited on the entire surface by a CVD method (chemical vapor deposition method).
Next, as shown in FIG. 7D, the tungsten film 27 is etched back, or the tungsten film 27 is polished by CMP to expose the barrier metal layer 26 outside the plug opening 25a, and further on the entire surface. An aluminum alloy film 28 is deposited.
[0009]
Then, as shown in FIG. 7E, by patterning the aluminum alloy film 28 and the barrier metal layer 26, a second-layer aluminum wiring 28A is obtained. The aluminum-based wiring 28A is electrically connected to the first-layer aluminum-based wiring layer 24 through the tungsten plug 27A left in the plug opening 25a.
[0010]
[Problems to be solved by the invention]
When the wiring pattern is miniaturized for high integration of the semiconductor device, the opening area of the plug opening is reduced accordingly. Thereby, the aspect ratio (ratio between the depth and the diameter of the opening) of the plug openings 9 and 25a in the configuration of FIGS. 6 and 7 is increased.
[0011]
Therefore, in the process of FIG. 6, the step coverage of the barrier layer 10 and the seed layer 11 formed by sputtering is deteriorated. In particular, the barrier layer 10 and the seed layer 11 are satisfactorily deposited on the bottom surface of the plug opening 9. Disappear. Therefore, the connection between the copper plug 13 and the first-layer copper wiring 3 may become unstable.
[0012]
Further, since the barrier layer 10 is interposed between the copper plug 13 and the first-layer copper wiring 3, there is a problem that the electromigration resistance near the bottom of the copper plug 13 is deteriorated. That is, when a relatively large current flows between the copper wirings 3 and 12A of the first layer and the second layer, due to the difference in the amount of movement between the copper atoms and the atoms constituting the barrier layer 10, the copper plug 13 A void is formed in the vicinity of the bottom, which may lead to a disconnection failure between the copper wirings 3 and 12A.
[0013]
Further, in the CMP process for embedding the second layer copper wiring 12A in the trench 8a, not only the copper layer 12 and the seed layer 11 formed of copper but also the barrier layer 10 must be polished. Since there is a difference between the polishing rate of copper by the CMP process and the polishing rate of the barrier layer 10, in the process of completely removing the barrier layer 10 outside the groove 8a, the top of the copper wiring 12A in the groove 8a is swept away, There is a risk that defects called so-called dishing and erosion may occur.
[0014]
On the other hand, in the process of FIG. 7, the tungsten plug 27A can be satisfactorily formed by the CVD process even if the aspect ratio of the plug opening 25a is increased to some extent as the size is reduced. However, the process of forming the tungsten plug 27A is an expensive and complicated process in which the tungsten film 27 is formed by a CVD process and is subjected to a planarization process by etch back or CMP. Therefore, a cheaper process is desired.
[0015]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device that can solve the above technical problem and can form a good plug for connection between wiring layers by an inexpensive process.
Another object of the present invention is to provide a method of manufacturing a semiconductor device in which a good plug can be embedded in an opening having a high aspect ratio by an inexpensive process.
[0016]
Still another object of the present invention is to provide a method of manufacturing a semiconductor device in which copper rewiring can be formed by a simple process.
A further object of the present invention is to provide a semiconductor device manufacturing method capable of growing bumps on a copper redistribution layer by a simple process.
[0017]
[Means for Solving the Problems and Effects of the Invention]
In order to achieve the above object, an invention according to claim 1 includes a step of forming a base layer containing a catalyst substance for copper deposition reaction on a semiconductor substrate, and a step of forming a base layer on the base layer.UnderlayerForming an insulating film;A step of forming an upper insulating film on the lower insulating film, a step of forming a groove corresponding to the wiring pattern in the upper insulating film,thisFollowing the formation of the groove, the lower layerOpening that exposes the underlying layer in the insulating filmTo communicate with the grooveForming a copper plug in the opening by selectively depositing copper on the underlayer by electroless plating; andNitriding the groove and the inner wall of the opening before the formation of the copper plug; and burying a copper wiring layer connected to the copper plug in the groove after the formation of the copper plug;A method for manufacturing a semiconductor device, comprising:
[0018]
The catalyst material may be copper, silver, palladium, or platinum. When using the underlayer as wiring, it is preferable to form the underlayer with copper.
The insulating film may be a silicon oxide film or the like, or may be a resist film.
[0019]
Further, the copper plug may be a plug for connecting the wiring layers, or may be a so-called bump for connecting the semiconductor device to the outside.
According to the first aspect of the present invention, the base layer containing the catalyst substance for the copper deposition reaction is formed, and the electroless plating is performed in a state where the base layer is exposed from the opening of the insulating film. As a result, since copper is selectively deposited only on the exposed portion of the underlayer, a copper plug is selectively grown in the opening. Thus, a copper plug can be formed by a simple process without using an expensive process such as a CVD method. Even when the aspect ratio of the opening is high, since the electroless plating method is a chemical treatment, a copper plug is formed regardless of the aspect ratio, and a seed layer or the like is formed by a sputtering method. The problem of poor step coverage does not occur.In the present invention, the wiring layer is formed on the insulating film by a so-called dual damascene process. The lower insulating film and the upper insulating film may be composed of a single thick insulating film formed continuously. That is, a groove corresponding to the wiring pattern is formed in the thick insulating film, and subsequently, an opening communicating with the groove and exposing the base layer at a predetermined position may be formed.
The embedding of the copper wiring may include a step of depositing a copper layer over the entire surface and a step of planarizing the surface to remove copper outside the groove. The removal of copper by planarization may be performed by a CMP method.
Further, according to the present invention, the insulating film portions on the lower layer side and the upper layer side that are in contact with the copper wiring or the copper plug, that is, the opening and the inner wall of the groove are nitrided. This can prevent copper from diffusing into the insulating film. Note that the nitriding treatment of the insulating film is preferably performed on the entire surface region in contact with copper in any of the manufacturing steps of the semiconductor device. That is, when a copper layer is at least temporarily deposited on the entire surface of the upper insulating film, it is preferable that the entire surface of the upper insulating film is nitrided at least before the formation of the copper layer.
[0020]
According to a second aspect of the present invention, in the semiconductor device manufacturing method according to the first aspect, the underlayer is a copper wiring layer.
In the present invention, the underlayer forms a copper wiring. By using such an underlayer, a good copper plug can be formed utilizing the autocatalytic action of copper. A third aspect of the present invention is the method of manufacturing a semiconductor device according to the first aspect, wherein the underlayer is a surface copper layer formed on the surface of the aluminum-based wiring layer.
[0021]
According to a fourth aspect of the present invention, there is provided a step of forming a base layer containing a catalyst substance for copper deposition reaction on a semiconductor substrate, a step of forming an insulating film on the base layer, and the base layer on the insulating film. A step of forming an opening to be exposed, and a step of selectively depositing copper on the underlayer by electroless plating to form a copper plug in the opening. A method for manufacturing a semiconductor device, comprising a surface copper layer formed on a surface of a layer.
Claim 3 or 4According to this invention, the copper plug electrically connected to the aluminum-based wiring layer through the underlayer can be formed by a simple process.
Claim5The described invention further includes a step of nitriding the inner wall of the opening before forming the copper plug.4It is a manufacturing method of the semiconductor device of description.
[0022]
According to the present invention, a nitride layer is formed on the surface portion of the silicon oxide insulating film that contacts the copper plug by nitriding the inner wall of the opening. The nitride layer can prevent copper from diffusing into the insulating layer.
Claim6The described invention further includes a step of forming a wiring layer connected to the copper plug on the insulating film.4 or 5It is a manufacturing method of the semiconductor device of description.
[0023]
According to the present invention, a semiconductor device having a good structure in which a plurality of wiring layers are connected to each other with copper plugs can be manufactured by a simple process, and the miniaturization thereof can be easily performed.
Claim7The described invention further includes a step of forming another upper layer insulating film on the insulating film as a lower layer insulating film, and a step of forming a groove corresponding to a wiring pattern in the upper layer insulating film, and the lower layer insulating film The step of forming an opening in the film includes the step of forming the opening so as to communicate with the groove following the formation of the groove, and further, the copper plug is formed in the groove after the formation of the copper plug. The method includes embedding a copper wiring layer connected to the plug.4 or 5It is a manufacturing method of the semiconductor device of description.
[0027]
Claim7The described invention further includes a step of forming the copper rewiring layer connected to the copper plug on the insulating film, wherein the base layer is connected to the internal wiring layer. Term4 or 5It is a manufacturing method of the semiconductor device described.
According to the present invention, by forming a copper rewiring layer connected to a copper plug formed in the opening by electroless plating, a semiconductor device having a copper rewiring layer can be manufactured at low cost and in a simple manner. Can be created in the process.
[0028]
Claim8The described invention further includes a step of forming a raised copper bump on the insulating film by selectively depositing copper on the copper rewiring layer by electroless plating. Term7It is a manufacturing method of the semiconductor device of description.
According to the present invention, a raised copper bump can be formed on a copper rewiring layer by a simple process using electroless plating.
[0029]
The formation of the copper plug for connection with the internal wiring layer is performed by a method other than electroless plating (for example, the formation of the copper rewiring layer by the lift-off method), and only the formation of the copper bump is performed. You may make it carry out by electroless plating. In this case, an insulating film or resist film having a bump opening is formed on the surface of the substrate on which the rewiring layer is formed, and the rewiring layer exposed from the bump opening is used as an underlying layer by electroless plating to form the inside of the bump opening. Copper may be selectively deposited on the substrate.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention in the order of steps. First, as shown in FIG. 1A, a first copper wiring layer 32 is formed on a first silicon oxide film 31 formed on a semiconductor substrate such as silicon by a so-called damascene method. That is, in the first silicon oxide film 31, a fine groove 31a corresponding to the wiring pattern is processed, and the copper wiring layer 32 is embedded in the groove 31a. When embedding the copper wiring layer 32, a barrier metal layer 33 (eg, made of TiN) and a seed layer (not shown) (not shown) are formed on the entire surface of the first silicon oxide film 31 in which the trench 31a has been processed. For example, a copper layer thicker than the depth of the groove 31a is deposited on the seed layer by electrolytic sputtering and then by electrolytic plating. Subsequently, when the surface of the first silicon oxide film 31 is planarized by removing the copper layer, the seed layer, and the barrier metal layer outside the trench 31a by CMP, the copper is only in the trench 31a. The wiring layer 32 is buried. A first silicon nitride film 34 is formed on the copper wiring layer 32 (underlying layer) and the exposed surface of the first silicon oxide film 31.
[0031]
Next, as shown in FIG. 1B, a second silicon oxide film 35 (lower insulating film) and a second silicon nitride film 36 are sequentially stacked. Then, the second silicon nitride film 36 is etched with a pattern corresponding to the plug opening 38 by a known photolithography technique. Thereafter, a third silicon oxide film 37 (upper insulating film) is formed. Then, the third silicon oxide film 37 and the second silicon oxide film 35 are collectively etched by patterning with a resist corresponding to the wiring pattern of the second layer, and the groove 37a and the plug opening 38 (via hole: opening) are etched. Is formed. The plug opening 38 exposes the surface of the first-layer copper wiring layer 32. In this way, a so-called dual damascene structure is formed. The second silicon nitride film 36 functions as an etching stopper when forming the groove 37a.
[0032]
By performing the plasma nitridation process in this state, the exposed surfaces of the second and third silicon oxide films 35 and 37 are nitrided as indicated by “x” in FIG. A layer (or SiN layer) is formed. That is, each of the surface forming the inner wall of the plug opening 38 in the second silicon oxide film 35, the surface forming the inner wall (side wall and bottom surface) of the groove 37 a in the third silicon oxide film 37, and the upper surface of the third silicon oxide film 37. The surface layer portion is nitrided.
[0033]
Next, as shown in FIG. 1C, the copper plug 40 is placed in the plug opening 38 by electroless plating using the surface of the first-layer copper wiring layer 32 exposed from the plug opening 38 as a seed. Selectively grown. That is, the surface of the copper wiring layer 32 is used as a base layer, and copper is selectively deposited only in the plug opening 38 by the autocatalytic action of copper constituting the copper wiring layer 32. As a result, a copper plug 40 having good adhesion to the copper wiring layer 32 is obtained.
[0034]
Since the electroless plating is a wet process performed by immersing a semiconductor substrate in a plating solution or spraying a plating solution on the semiconductor substrate, the copper wiring layer can be used even when the aspect ratio of the plug opening 38 is high. 32 and the copper plug 40 are in good contact with each other, and there is no possibility of causing a problem of poor step coverage as in the case of performing sputtering.
[0035]
After the formation of the copper plug 40, a copper layer 41 is deposited on the entire surface as shown by a two-dot chain line in FIG. The copper layer 41 can be deposited by a PVD method (physical vapor deposition method) such as a sputtering method, a CVD method (chemical vapor deposition method), an EP (Electroplating). Since the plug opening 38 having a large aspect ratio is already filled with the copper plug 40, even when the copper layer 41 is formed by the PVD method, it is possible to form the copper layer 41 that is well adhered to the inner surface of the groove 37a. The film thickness of the copper layer 41 is made thicker than the depth of the groove 37a.
[0036]
After the formation of the copper layer 41, a planarization process is performed by surface polishing by a CMP method, the copper layer 41 outside the groove 37a is removed, and the surface of the third silicon oxide film 37 is exposed. As a result, a second-layer copper wiring layer 41A embedded in the groove 37a is obtained.
As described above, in the method of manufacturing the semiconductor device of this embodiment, a good copper plug 40 can be obtained by a simple process by electroless plating using the first copper wiring layer 32 exposed from the plug opening 38 as a base layer. It can be embedded in the plug opening 38.
[0037]
Moreover, in the method of this embodiment, no barrier metal layer is interposed between the copper plug 40 and the copper wiring layer 32, and the copper plug 40 and the second-layer copper wiring layer 41A, the second and Diffusion of the material between the third silicon oxide films 35 and 37 is prevented by the nitride layer formed in the surface layer portion of the second and third silicon oxide films 35 and 37. As a result, even when a relatively large current flows between the first and second copper wiring layers 32 and 41A, the copper plug 40 and the first copper wiring layer 32 are connected. The disconnection defect due to the electromigration is not caused.
[0038]
Furthermore, since no barrier metal layer is used, only the copper layer needs to be removed during the CMP process for the copper layer 41. Therefore, in a state where the copper layer 41 outside the groove 37a is removed and the third silicon oxide film 37 is exposed, the copper wiring layer 41A can have a good rectangular cross section. That is, dishing and erosion are unlikely to occur.
[0039]
FIG. 2 is a cross-sectional view showing the method of manufacturing a semiconductor device according to the second embodiment of the present invention in the order of steps. Since the method of this embodiment is similar to the method of the first embodiment described above, the same reference numerals as those in FIG. 1 are assigned to the portions corresponding to the respective portions in FIG. 1 in FIG.
In the method of the second embodiment, the first copper wiring layer 32 is formed, and the entire surface is covered with the first silicon nitride film 34, as shown in FIG. A second silicon oxide film 35A is formed. Then, a groove 37a corresponding to the second-layer wiring pattern is formed in the second silicon oxide film 35A by a known photolithography technique.
[0040]
Thereafter, as shown in FIG. 2B, a plug opening 38a is formed for connecting the bottom of the groove 37a and the second copper wiring layer 32 at a predetermined position. By performing plasma nitriding in this state, the inner wall (side wall and bottom surface) of the groove 37a, the inner wall of the plug opening 38a, and the surface of the second silicon oxide film 35A outside the groove 37a are nitrided. That is, the entire exposed surface of the second silicon oxide film 35A is nitrided.
[0041]
Next, as shown in FIG. 2C, the copper plug 38 is selectively formed in the plug opening 38a by electroless plating using the surface of the copper wiring layer 32 exposed from the plug opening 38a as a seed. .
The subsequent processes are the same as in the case of the first embodiment described above. As a result, as shown in FIG. 2D, the first and second copper wiring layers 32 and 41A are formed. A multilayer wiring structure connected through the copper plug 40 is obtained.
[0042]
In the first and second embodiments described above, the barrier metal layer 33 is disposed on the inner wall of the groove 31a in which the first copper wiring layer 32 is embedded. If the inner wall of the groove 31a is nitrided by plasma nitriding or the like (indicated by “x”) as shown in FIG. Can be eliminated.
[0043]
FIG. 4 is a cross-sectional view showing a semiconductor device manufacturing method according to the third embodiment of the present invention in the order of steps. In the method of this embodiment, the first and second aluminum-based wiring layers 51 and 52 stacked via an interlayer insulating film are connected via a copper plug 53 to form a semiconductor having a multilayer wiring structure. A device is formed.
More specifically, first, as shown in FIG. 4A, a barrier metal layer (eg, made of TiN) is formed on a first silicon oxide film 55 formed on a semiconductor substrate (eg, a silicon substrate). 56 are laminated, and an aluminum alloy layer 51A is formed by PVD (for example, sputtering). Further, a copper layer 57 (surface copper layer) serving as a base layer is formed as thin as possible on the aluminum alloy layer 51A by a PVD method (for example, a sputtering method or a vapor deposition method). Aluminum alloy layer 51AIs made of, for example, an Al—Cu alloy or an Al—Si—Cu alloy. Of course, aluminum may be used instead of the aluminum alloy.
[0044]
Next, as shown in FIG. 4B, a resist 58 corresponding to the wiring pattern of the first layer is formed, and the copper layer 57 is etched and patterned using the resist 58 as a mask. In this case, wet etching may be applied, and dry etching using argon particles or chlorine particles, for example, may be used. Since the copper layer 57 is thin and needs only to be present in a portion exposed from a plug opening 61 described later, wet etching is sufficient.
[0045]
Further, as shown in FIG. 4C, aluminum is formed by dry etching using the resist 58 as a mask (for example, chlorine-based dry etching; wet etching may be used, but dry etching is preferable for fine processing). The alloy layer 51A is patterned to form the first aluminum-based wiring layer 51, and the barrier metal layer 56 is patterned into the same pattern.
[0046]
After the resist 58 is removed, as shown in FIG. 4D, a silicon nitride layer 60 that forms a stopper layer for preventing copper diffusion is formed thin on the entire surface, and a second silicon oxide film 59 is formed on the entire surface. It is formed. Thereafter, by applying a known photolithography technique, the second silicon oxide film 59 and the silicon nitride layer 60 are opened to form plug openings 61 (via holes: openings), and the underlying copper layer 57 is exposed. In this state, plasma nitridation is performed, whereby the surface layer of the exposed surface of the second silicon oxide film 59 is nitrided to form a SiON film. That is, in the second silicon oxide film 59, a nitride film portion (portion marked with “x” in FIG. 4) is formed on the surface forming the inner wall of the plug opening 61 and the surface layer portion of the upper surface.
[0047]
Subsequently, copper is selectively deposited in the plug openings 61 by electroless plating using the copper layer 57 exposed from the plug openings 61 as a base layer. As a result, the copper plug 53 embedded in the plug opening 61 is formed.
Next, as shown in FIG. 4E, a second-layer aluminum wiring layer 52 is formed with a barrier metal layer 62 (TiN or the like) interposed as necessary. The aluminum-based wiring layer 52 may be formed of an aluminum alloy such as an Al—Cu alloy or an Al—Si—Cu alloy, or may be formed of aluminum.
[0048]
The barrier metal layers 56 and 62 are not necessarily required, but are preferably provided to prevent silicon nodules and spikes.
As described above, in the method of this embodiment, the copper layer 57 is formed on the upper surface of the first aluminum-based wiring layer 51, and the inside of the plug opening 61 is formed by electroless plating using the copper layer 57 as a seed. The copper plug 53 is formed by selectively depositing copper. Therefore, even when the aspect ratio of the plug opening 61 is high, it is possible to form the copper plug 53 having a good connection state with the first aluminum-based wiring layer 51.
[0049]
Then, compared with the conventional technique (FIG. 7) in which the plug is formed by forming the tungsten layer by the CVD method and etching the tungsten layer, the first layer and the second layer are much cheaper and simpler. It is possible to form the copper plug 53 for connecting the aluminum-based wiring layers 51 and 52 of the layers. Moreover, since the resistance of the copper plug is lower than that of the tungsten plug, the resistance can be reduced.
[0050]
Further, the diffusion of the copper material into the silicon oxide film 59 is also prevented by the nitriding treatment of the surface of the silicon oxide film 59, so that the process is also simplified in this respect.
FIG. 5 is a sectional view showing a method of manufacturing a semiconductor device according to the fourth embodiment of the present invention in the order of steps. This embodiment is an example in which the method of the present invention is applied to a manufacturing process of a so-called chip size package semiconductor device. More specifically, the method of the present invention is applied for forming a copper rewiring layer connected to the internal wiring layer of the semiconductor device and forming a copper bump connected to the copper rewiring layer.
[0051]
First, as shown in FIG. 5A, a groove 71a corresponding to the wiring pattern is formed in the first insulating film 71 on the semiconductor substrate, and a copper wiring pad 72 (internal portion serving also as a base layer) is formed in the groove 71a. Wiring layer) is embedded. Instead of the copper wiring pad 72, an internal wiring and a pad (internal wiring layer) may be formed of polysilicon or aluminum, and a base layer may be formed by depositing copper on the pad by a sputtering method or the like. Further, a polyimide film 74 (insulating film) having an opening 73 corresponding to the copper wiring pad 72 is formed. A silicon nitride film may be used instead of the polyimide film.
[0052]
Next, as shown in FIG. 5B, a copper rewiring layer 76 that connects predetermined copper pads 72 to each other is formed on the surface of the polyimide film 74. For example, a lift-off method can be applied to the formation of the copper rewiring layer 76. That is, a copper seed layer is formed on the entire surface of the polyimide film 74 by sputtering, and a resist pattern is formed thereon. And after performing copper electroplating, an unnecessary copper layer part is peeled by removing a resist. Thereafter, the copper seed layer is removed by wet etching or the like. Here, the copper rewiring is performed collectively. However, when the plug portion has a high aspect ratio, only the copper plug 75 is formed first using electroless plating, and then the above rewiring process is used. The copper rewiring layer 76 may be formed.
[0053]
Thereafter, an insulating film 80 having bump openings 80a is formed as shown in FIG. Then, as shown in FIG. 5D, copper bumps 77 are selectively grown on the copper rewiring layer 76 exposed from the bump openings 80a as a base layer by electroless plating of copper.
Thereafter, as shown in FIG. 5 (e), solder balls 81 are formed on the copper bumps 77.
[0054]
In the step of FIG. 5C, a resist is used in place of the insulating film 80, and selective electroless copper plating is performed to selectively grow copper bumps 77 in the bump openings formed in the resist. You may make it make it. After that, if the resist is removed and further resin-sealed, a form similar to that shown in FIG.
As described above, according to this embodiment, the formation of the copper bump 77 is achieved by a simple process using electroless plating. Thereby, it can contribute to the reduction of the production cost of the semiconductor device of a chip size package.
[0055]
In a conventional technique for creating a similar structure, after forming an opening for a plug, a seed layer is formed on the entire surface including the inner wall of the opening by sputtering or the like, and a resist is patterned on the seed layer and then electrolysis is performed. By performing plating, a copper redistribution layer is formed, and a copper bump is formed by a similar process using another resist pattern. Thereafter, unnecessary portions of the seed layer are removed by wet etching. In such a process, the formation of the entire seed layer and the removal of unnecessary portions of the seed layer are necessary, so that the process is complicated. In addition, when the aspect ratio of the plug opening is high, the adhesion between the seed layer and the pad of the internal wiring may be insufficient in the plug opening, which may cause a connection failure.
[0056]
The method of this embodiment does not have such drawbacks, and even if the aspect ratio of the opening 73 is high, the copper plug 75 having good adhesion can be formed, and the copper bump 77 can be formed by a simple process.
As mentioned above, although four embodiment of this invention was described, this invention can be implemented also with another form. For example, in the first embodiment described above, the example in which the present invention is applied to the dual damascene process has been described. However, the present invention may be applied to formation of a copper plug in a single damascene process. That is, in the process of FIG. 1, after forming the copper plug 40, the silicon oxide film 37 is formed, the groove 37a is formed in the silicon oxide film 37, and the copper wiring layer 41a is buried in the groove 37a. Also good.
[0057]
In addition, various modifications can be made within the scope of the matters described in the claims.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention in the order of steps.
FIG. 2 is a cross-sectional view showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention in the order of steps.
FIG. 3 is a cross-sectional view for explaining a modification of the first and second embodiments.
FIG. 4 is a cross-sectional view showing a method of manufacturing a semiconductor device according to a third embodiment of the present invention in the order of steps.
FIG. 5 is a cross-sectional view showing a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention in the order of steps.
FIG. 6 is a sectional view showing a conventional dual damascene process in the order of steps.
FIG. 7 is a cross-sectional view showing another conventional technique for forming a multilayer wiring structure in the order of steps.
[Explanation of symbols]
32 Copper wiring layer
35 Silicon oxide film
37 Silicon oxide film
37a groove
38 Opening for plug
40 copper plug
41 Copper layer
41A Copper wiring layer
51 Aluminum wiring layer
51A Aluminum alloy layer
52 Aluminum wiring layer
53 Copper plug
57 Copper layer
59 Silicon oxide film
61 Opening for plug
72 Copper wiring pads
73 opening
74 Polyimide film
75 copper plug
76 Copper rewiring layer
77 Copper bump
80 Insulating film
80a Bump opening

Claims (8)

半導体基板上に銅析出反応の触媒物質を含む下地層を形成する工程と、
この下地層上に下層絶縁膜を形成する工程と、
この下層絶縁膜上に、上層絶縁膜を形成する工程と、
この上層絶縁膜に配線パターンに対応した溝を形成する工程と、
この溝の形成に引き続いて、上記下層絶縁膜に、上記下地層を露出させる開口を上記溝に連通するように形成する工程と、
無電解めっきによって上記下地層上に銅を選択的に析出させることにより、上記開口内に銅プラグを形成する工程と、
この銅プラグの形成前に、上記溝および開口の内壁を窒化する工程と、
前記銅プラグの形成の後に、上記溝内に、当該銅プラグに接続された銅配線層を埋設する工程とを含むことを特徴とする半導体装置の製造方法。Forming a base layer containing a catalyst material for copper deposition reaction on a semiconductor substrate;
Forming a lower insulating film on the underlying layer;
A step of forming an upper insulating film on the lower insulating film;
Forming a groove corresponding to the wiring pattern in the upper insulating film;
Subsequent to the formation of the groove, a step of forming an opening exposing the base layer in the lower insulating film so as to communicate with the groove ;
By selectively depositing copper onto the underlying layer by electroless plating, forming a copper plug in said opening,
Nitriding the inner walls of the groove and opening before forming the copper plug;
A step of embedding a copper wiring layer connected to the copper plug in the groove after the formation of the copper plug . 上記下地層は、銅配線層であることを特徴とする請求項１記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the underlayer is a copper wiring layer. 上記下地層は、アルミニウム系配線層の表面に形成された表面銅層であることを特徴とする請求項１記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the underlayer is a surface copper layer formed on a surface of an aluminum-based wiring layer. 半導体基板上に銅析出反応の触媒物質を含む下地層を形成する工程と、  Forming a base layer containing a catalyst material for copper deposition reaction on a semiconductor substrate;
この下地層上に絶縁膜を形成する工程と、  Forming an insulating film on the underlayer;
この絶縁膜に、上記下地層を露出させる開口を形成する工程と、  Forming an opening in the insulating film to expose the base layer;
無電解めっきによって上記下地層上に銅を選択的に析出させることにより、  By selectively depositing copper on the base layer by electroless plating,
上記開口内に銅プラグを形成する工程とを含み、  Forming a copper plug in the opening,
上記下地層は、アルミニウム系配線層の表面に形成された表面銅層であることを特徴とする半導体装置の製造方法。  The method for manufacturing a semiconductor device, wherein the underlayer is a surface copper layer formed on a surface of an aluminum-based wiring layer. 上記銅プラグの形成の前に、上記開口の内壁を窒化させるステップをさらに含むことを特徴とする請求項４記載の半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 4 , further comprising the step of nitriding the inner wall of the opening before forming the copper plug. 上記絶縁膜上に、上記銅プラグに接続する配線層を形成する工程をさらに含むことを特徴とする請求項４または５記載の半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 4 , further comprising a step of forming a wiring layer connected to the copper plug on the insulating film. 上記下地層は、内部配線層に接続されて形成され、上記絶縁膜上に上記銅プラグに接続された銅の再配線層を形成する工程をさらに含むことを特徴とする請求項４または５記載の半導体装置の製造方法。The underlying layer is formed is connected to the internal wiring layer, according to claim 4 or 5, wherein further comprising forming a redistribution layer of copper connected to said copper plug on the insulating film Semiconductor device manufacturing method. 上記銅の再配線層上に、無電解めっきによって選択的に銅を析出させることにより、上記絶縁膜上に隆起した銅バンプを形成する工程をさらに含むことを特徴とする請求項７記載の半導体装置の製造方法。8. The semiconductor according to claim 7 , further comprising a step of forming a copper bump raised on the insulating film by selectively depositing copper on the copper rewiring layer by electroless plating. Device manufacturing method.
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