JP2001257226A - Semiconductor integrated circuit device - Google Patents
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- H01L2224/11—Manufacturing methods
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、半導体チップ上の最上層配線であっ
て、ボンディング材料が接続される引き出し電極を有す
る半導体集積回路装置に適用して有効な技術に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device having an extraction electrode connected to a bonding material, which is the uppermost wiring on a semiconductor chip. It is about technology.
【０００２】[0002]
【従来の技術】例えば、特開平５−１１４６５５号公報
に記載されているように、ボンディング材料が接続され
る最上層配線の引き出し電極は、Ａｌを主材料とする金
属膜によって構成されており、半導体チップの主面に形
成された半導体集積回路と電気的に接続されている。2. Description of the Related Art For example, as described in Japanese Patent Application Laid-Open No. 5-114655, a lead electrode of an uppermost layer wiring to which a bonding material is connected is formed of a metal film mainly composed of Al. It is electrically connected to a semiconductor integrated circuit formed on the main surface of the semiconductor chip.
【０００３】ところが、半導体素子の微細化に伴って最
上層配線であるＡｌ配線間のスペースが狭くなると、Ａ
ｌ配線間のアスペクト比（配線膜厚／配線間スペース）
が増大するため、Ａｌ配線の加工時にメタル残渣が発生
する頻度が高くなり、Ａｌ配線のショートマージンが低
下するという問題が生ずる。However, when the space between the Al wirings, which are the uppermost wirings, is narrowed with the miniaturization of the semiconductor element, A
lAspect ratio between wirings (wiring thickness / wiring space)
Increases, the frequency of occurrence of metal residues during the processing of Al wiring increases, and the short margin of the Al wiring decreases.
【０００４】さらに、Ａｌ配線の段差に起因して、Ａｌ
配線の上層に形成される表面保護膜の表面の平坦性が不
足するため、Ａｌ配線の側壁部分において表面保護膜に
クラックなどが生ずるという課題も残されている。Further, due to the step of the Al wiring, Al
Since the surface flatness of the surface protective film formed on the upper layer of the wiring is insufficient, there is also a problem that a crack or the like is generated in the surface protective film on the side wall of the Al wiring.
【０００５】そこで、最上層配線にダマシンプロセスで
形成されたＣｕ配線を適用する検討が本発明者によって
行われた。Ｃｕダマシン配線では段差が生じないため、
表面保護膜の表面が完全に平坦化されて、表面保護膜の
クラックなどを防止することができる。また、Ｃｕ配線
は低抵抗であり、高エレクトロマイグレーション耐性を
有することから、Ｃｕ配線で構成することにより最上層
配線の信頼度を向上することができる。Therefore, the present inventor has studied to apply a Cu wiring formed by a damascene process to the uppermost wiring. Since there is no step in Cu damascene wiring,
The surface of the surface protective film is completely flattened, and cracks and the like of the surface protective film can be prevented. Further, since the Cu wiring has low resistance and high electromigration resistance, the reliability of the uppermost layer wiring can be improved by using the Cu wiring.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、本発明
者が検討したろころによると、Ｃｕ配線の上層の表面保
護膜にＣｕ配線に達するスルーホールを形成すると、露
出したＣｕ配線の表面が酸化されて、Ｃｕ配線とＡｕま
たは半田等のボンディング材料との接着性が悪くなり、
ボンディング材料の剥がれや導通不良などが発生するこ
とが明らかとなった。However, according to the roller examined by the present inventors, when a through hole reaching the Cu wiring is formed in the surface protective film on the upper layer of the Cu wiring, the surface of the exposed Cu wiring is oxidized. Therefore, the adhesiveness between the Cu wiring and a bonding material such as Au or solder becomes poor,
It has been clarified that peeling of the bonding material and poor conduction occur.
【０００７】本発明の目的は、半導体チップ上の最上層
配線である引き出し電極の信頼度を向上し、同時に引き
出し電極とボンディング材料との良好な接着性を得るこ
とのできる技術を提供することにある。An object of the present invention is to provide a technique capable of improving the reliability of a lead electrode, which is the uppermost layer wiring on a semiconductor chip, and at the same time obtaining good adhesion between the lead electrode and a bonding material. is there.
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【０００９】[0009]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、少なくともボン
ディング領域における引き出し電極が、下層から順に凹
パターンに埋め込まれた相対的に厚いＣｕ配線と、相対
的に薄い導電膜とで構成されるものである。 （２）本発明の半導体集積回路装置は、少なくともボン
ディング領域における引き出し電極が、下層から順に凹
パターンに埋め込まれた相対的に厚いＣｕ配線と、相対
的に薄いＡｌ膜、Ｗ膜、ＴｉＮ膜またはＴａＮ膜とで構
成されるものである。 （３）本発明の半導体集積回路装置は、少なくともボン
ディング領域における引き出し電極が、下層から順に凹
パターンに埋め込まれた相対的に厚いＣｕ配線と、相対
的に薄い導電膜とで構成され、この導電膜の上層に表面
保護膜が設けられているものである。 （４）本発明の半導体集積回路装置は、少なくともボン
ディング領域における引き出し電極が、下層から順に凹
パターンに埋め込まれた相対的に厚いＣｕ配線と、相対
的に薄い導電膜とで構成され、Ｃｕ配線の上層に設けら
れた表面保護膜に穿孔するスルーホールを通してＣｕ配
線と上記導電膜とが接続されているものである。 （５）本発明の半導体集積回路装置は、少なくともボン
ディング領域における引き出し電極が、下層から順に凹
パターンに埋め込まれた相対的に厚いＣｕ配線と、相対
的に薄い導電膜とで構成され、Ｃｕ配線の上層に設けら
れた積層構造の表面保護膜に穿孔するスルーホールを通
してＣｕ配線と上記導電膜とが接続されており、表面保
護膜の最下層をプラズマＳｉＮ膜で構成するものであ
る。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows. That is, (1) In the semiconductor integrated circuit device of the present invention, at least the extraction electrode in the bonding region is composed of a relatively thick Cu wiring buried in a concave pattern in order from the lower layer and a relatively thin conductive film. Things. (2) In the semiconductor integrated circuit device according to the present invention, at least the lead electrode in the bonding region has a relatively thick Cu wiring embedded in a concave pattern in order from the lower layer and a relatively thin Al film, W film, TiN film or It is composed of a TaN film. (3) In the semiconductor integrated circuit device of the present invention, at least the extraction electrode in the bonding region is composed of a relatively thick Cu wiring buried in a concave pattern in order from the lower layer and a relatively thin conductive film. A surface protective film is provided on the film. (4) In the semiconductor integrated circuit device of the present invention, at least the lead electrode in the bonding region is composed of a relatively thick Cu wiring embedded in a concave pattern in order from the lower layer and a relatively thin conductive film, and the Cu wiring The Cu wiring and the conductive film are connected through through holes formed in a surface protective film provided in the upper layer. (5) In the semiconductor integrated circuit device according to the present invention, at least the lead electrode in the bonding region is composed of a relatively thick Cu wiring and a relatively thin conductive film buried in a concave pattern in order from the lower layer. The Cu wiring and the conductive film are connected to each other through through holes formed in a surface protection film having a laminated structure provided in the upper layer, and the lowermost layer of the surface protection film is formed of a plasma SiN film.
【００１０】上記した手段によれば、引き出し電極の主
となる構成材料をダマシンプロセスで形成された相対的
に厚いＣｕ配線とすることにより、低抵抗でかつ高エレ
クトロマイグレーション耐性を有する引き出し電極が得
られる。さらに、ボンディング材料と接する引き出し電
極の表面層を相対的に薄いＡｌ膜、Ｗ膜、ＴｉＮ膜また
はＴａＮ膜で構成することによって、引き出し電極とボ
ンディング材料との接着性が良好となり、ボンディング
材料の剥がれや導通不良などの問題を回避することがで
きる。また、引き出し電極の段差に起因した表面保護膜
の表面の凹凸が改善されて表面保護膜に生ずるクラック
を防ぐことができる。According to the above-described means, a lead electrode having low resistance and high electromigration resistance can be obtained by using a relatively thick Cu wiring formed by a damascene process as a main constituent material of the lead electrode. Can be Further, by forming the surface layer of the extraction electrode in contact with the bonding material with a relatively thin Al film, W film, TiN film or TaN film, the adhesion between the extraction electrode and the bonding material is improved, and the bonding material is peeled off. And problems such as poor conduction can be avoided. In addition, the unevenness of the surface of the surface protective film due to the step of the extraction electrode is improved, and cracks generated in the surface protective film can be prevented.
【００１１】[0011]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００１２】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。In all the drawings for describing the embodiments, components having the same functions are denoted by the same reference numerals, and their repeated description will be omitted.
【００１３】（実施の形態１）図１に、本発明の一実施
の形態である引き出し電極を示す半導体基板の要部断面
図を示す。(Embodiment 1) FIG. 1 is a cross-sectional view of a main part of a semiconductor substrate showing a lead electrode according to an embodiment of the present invention.
【００１４】半導体基板１の最上層配線である引き出し
電極２は、主にダマシンプロセスで形成されたＣｕ配線
２ａによって構成されており、図示はしないが、スルー
ホールを通して半導体基板１の主面に形成された半導体
集積回路と電気的に接続されている。The lead electrode 2, which is the uppermost layer wiring of the semiconductor substrate 1, is mainly composed of a Cu wiring 2a formed by a damascene process, and although not shown, formed on the main surface of the semiconductor substrate 1 through a through hole. Electrically connected to the semiconductor integrated circuit.
【００１５】Ｃｕ配線２ａは、層間絶縁膜３に形成され
た凹パターン４の内部に埋め込まれたＣｕ膜によって構
成され、その厚さは、例えば０.５〜２μｍ程度であ
り、低抵抗でかつ高エレクトロマイグレーション耐性を
有する。凹パターン４の内壁にはＣｕの拡散またはＣｕ
の酸化を防ぐ機能を有するバリア層５が設けられてい
る。バリア層５は、例えばＴｉＮ、Ｔａ、ＴａＮ、Ｗ、
ＷＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＷＳｉＮなどによって
構成される。The Cu wiring 2a is constituted by a Cu film embedded in a concave pattern 4 formed in the interlayer insulating film 3, and has a thickness of, for example, about 0.5 to 2 μm, and has a low resistance and Has high electromigration resistance. The inner wall of the concave pattern 4 has Cu diffusion or Cu
Is provided with a barrier layer 5 having a function of preventing oxidation. The barrier layer 5 is made of, for example, TiN, Ta, TaN, W,
It is composed of WN, TiSiN, TaSiN, WSiN and the like.
【００１６】上記Ｃｕ配線２ａは表面保護膜６によって
覆われている。表面保護膜６は、半導体基板１上に形成
された絶縁膜のうちの最終絶縁膜であり、例えば下層か
ら順に無機絶縁膜６ａおよびＰＩＱ膜６ｂが積層されて
構成されている。無機絶縁膜６ａの厚さは、例えば０.
５〜３μｍ程度であり、ＰＩＱ膜６ｂの厚さは、例えば
２〜１０μｍ程度である。The Cu wiring 2a is covered with a surface protection film 6. The surface protective film 6 is a final insulating film among the insulating films formed on the semiconductor substrate 1, and is configured by, for example, laminating an inorganic insulating film 6a and a PIQ film 6b in order from the lower layer. The thickness of the inorganic insulating film 6a is, for example,
The thickness is about 5 to 3 μm, and the thickness of the PIQ film 6 b is, for example, about 2 to 10 μm.
【００１７】無機絶縁膜６ａは、主に、例えばＳｉ
Ｏ2、Ｓｉ3Ｎ4またはＳｉＯ2とＳｉ3Ｎ4との積層膜から
なり、従って、無機絶縁膜６ａの構造としては、Ｓｉ3
Ｎ4／ＳＯＧ（Spin On Glass）／ＳｉＯ2、Ｓｉ3Ｎ4／
ＳｉＯ2、ＳｉＯ2／Ｓｉ3Ｎ4、ＳｉＯ2／ＳＯＧ／Ｓｉ3
Ｎ4が提案される。The inorganic insulating film 6a is mainly made of, for example, Si
O 2, a laminated film of Si 3 N 4 or SiO 2 and Si 3 N 4, therefore, the structure of the inorganic insulating film 6a, Si 3
N 4 / SOG (Spin On Glass) / SiO 2 , Si 3 N 4 /
SiO 2 , SiO 2 / Si 3 N 4 , SiO 2 / SOG / Si 3
N 4 is proposed.
【００１８】引き出し電極２にボンディング材料を接続
する領域（ボンディング領域）の表面保護膜６にはスル
ーホール７が穿孔しており、このスルーホール７が設け
られるＣｕ配線２ａの表面にはＡｌ膜２ｂが形成されて
いる。従って、ボンディング領域における引き出し電極
２では、Ｃｕ配線２ａとＡｌ膜２ｂとが下層から順に積
層されて構成されている。A through hole 7 is formed in the surface protective film 6 in a region (bonding region) where the bonding material is connected to the extraction electrode 2, and an Al film 2b is formed on the surface of the Cu wiring 2a where the through hole 7 is provided. Are formed. Therefore, the lead electrode 2 in the bonding region is configured by laminating the Cu wiring 2a and the Al film 2b in order from the lower layer.
【００１９】Ａｌ膜２ｂは、半導体基板１上に堆積され
たＡｌを主材料とした金属膜、例えばＡｌ膜、Ａｌ−Ｃ
ｕ合金膜などをレジストパターンをマスクとしてエッチ
ング技術によって加工形成される。その厚さは、Ｃｕ配
線２ａの厚さよりも相対的に薄く、例えば０.０５〜１.
０μｍ程度であり、Ａｌ膜２ｂでＣｕ配線２ａの表面を
覆うことによってスルーホール７の形成によるＣｕ配線
２ａの露出を防いでいる。なお、Ｃｕ配線２ａとＡｌ膜
２ｂとの合金化反応を抑えるために、両者間にＴｉＮ、
ＴａＮによって構成されるバリア層を設けてもよい。The Al film 2b is a metal film mainly composed of Al deposited on the semiconductor substrate 1, for example, an Al film, Al--C
A u alloy film or the like is formed by etching using a resist pattern as a mask. Its thickness is relatively smaller than the thickness of the Cu wiring 2a, for example, 0.05 to 1.0.
The Al film 2b covers the surface of the Cu wiring 2a, thereby preventing the Cu wiring 2a from being exposed due to the formation of the through hole 7. In order to suppress the alloying reaction between the Cu wiring 2a and the Al film 2b, TiN,
A barrier layer made of TaN may be provided.
【００２０】さらに、引き出し電極２は、表面保護膜６
に穿孔されたスルーホール７を通じて、ＣＣＢ（Contro
lled Collapse Bonding）バンプ８が接合される下地金
属ＢＬＭと電気的に接続されている。Further, the extraction electrode 2 is provided with a surface protection film 6.
Through the CCB (Contro
(lled Collapse Bonding) The bump 8 is electrically connected to the base metal BLM to be bonded.
【００２１】下地金属ＢＬＭは、例えば３種類の金属層
９ａ〜９ｃが下層から順に積層されて構成されている。
最下層の金属層９ａは、例えばＣｒまたはＴｉからな
り、その厚さは、例えば０.０３〜０.２μｍ程度であ
る。また、中間の金属層９ｂは、例えばＮｉまたはＣｕ
からなり、その厚さは、例えば０.３〜３μｍ程度であ
る。さらに、最上層の金属層９ｃは、例えばＡｕからな
り、その厚さは、例えば０.０５〜０.２μｍ程度であ
る。従って、下地金属ＢＬＭの構造としては、Ａｕ／Ｎ
ｉ／Ｃｒ、Ａｕ／Ｃｕ／Ｃｒ、Ａｕ／Ｎｉ／Ｔｉ、Ａｕ
／Ｃｕ／Ｔｉが提案される。なお、中間の金属層９ｂに
は、Ｎｉ−Ｃｕ合金またはＮｉ−Ｗ合金を用いることも
できる。The base metal BLM is composed of, for example, three types of metal layers 9a to 9c laminated in order from the bottom.
The lowermost metal layer 9a is made of, for example, Cr or Ti, and has a thickness of, for example, about 0.03 to 0.2 μm. The intermediate metal layer 9b is made of, for example, Ni or Cu.
And its thickness is, for example, about 0.3 to 3 μm. Further, the uppermost metal layer 9c is made of, for example, Au, and has a thickness of, for example, about 0.05 to 0.2 μm. Accordingly, the structure of the underlying metal BLM is Au / N
i / Cr, Au / Cu / Cr, Au / Ni / Ti, Au
/ Cu / Ti is proposed. Note that a Ni-Cu alloy or a Ni-W alloy can be used for the intermediate metal layer 9b.
【００２２】下地金属ＢＬＭ上には、リフトオフ法また
はメタルマスク蒸着法等によって形成されたＣＣＢバン
プ８が接合されている。なお、半導体チップをパッケー
ジ基板に実装する際に、下地金属ＢＬＭとパッケージ基
板の電極パッドに接合されたＣＣＢバンプとを接続して
もよい。A CCB bump 8 formed by a lift-off method, a metal mask evaporation method, or the like is bonded on the base metal BLM. When the semiconductor chip is mounted on the package substrate, the base metal BLM may be connected to the CCB bump bonded to the electrode pad of the package substrate.
【００２３】次に、本発明の実施の形態１である引き出
し電極の製造方法の一例を図２〜図７を用いて工程順に
説明する。Next, an example of a method for manufacturing a lead electrode according to the first embodiment of the present invention will be described in the order of steps with reference to FIGS.
【００２４】まず、図２に示すように、レジストパター
ンをマスクとして半導体基板１上に形成された絶縁膜３
をエッチングすることにより、絶縁膜３に凹パターン４
を形成する。この絶縁膜３の下層には、絶縁膜３に対し
てエッチング選択比がとれる絶縁膜３ａが形成されてい
る。First, as shown in FIG. 2, an insulating film 3 formed on a semiconductor substrate 1 using a resist pattern as a mask.
Is etched to form a concave pattern 4 on the insulating film 3.
To form Under the insulating film 3, an insulating film 3a having an etching selectivity with respect to the insulating film 3 is formed.
【００２５】次に、図３に示すように、半導体基板１上
にＣｕの拡散を防止することのできる機能を有する厚さ
０.０５μｍ程度のバリア層５をスパッタリング法また
はＣＶＤ（Chemical Vapor Deposition）法などによっ
て堆積した後、スパッタリング法による成膜、あるいは
スパッタリング法とこれに続く電解めっき法との連続成
膜などによってＣｕ膜（図示せず）を堆積する。Next, as shown in FIG. 3, a barrier layer 5 having a function of preventing the diffusion of Cu and having a thickness of about 0.05 μm is formed on the semiconductor substrate 1 by sputtering or CVD (Chemical Vapor Deposition). After depositing by a method or the like, a Cu film (not shown) is deposited by a sputtering method or a continuous film formation of a sputtering method and a subsequent electrolytic plating method.
【００２６】次いで、半導体基板１に熱処理を施して、
Ｃｕ膜を構成するＣｕ原子を流動現象によって凹パター
ン４の内部へ流し込む（リフロー処理）。リフロー処理
は、例えば水素雰囲気中で約４５０℃程度に半導体基板
１を加熱して約２分間行われる。Next, the semiconductor substrate 1 is subjected to a heat treatment,
Cu atoms constituting the Cu film are flowed into the concave pattern 4 by a flow phenomenon (reflow processing). The reflow process is performed, for example, by heating the semiconductor substrate 1 to about 450 ° C. in a hydrogen atmosphere for about 2 minutes.
【００２７】この後、凹パターン４の外部のＣｕ膜およ
びバリア層５をＣＭＰ（Chemical Vapor Deposition）
法によって研磨除去して、凹パターン４の内部にバリア
層５およびＣｕ膜を埋め込み、Ｃｕ配線２ａを形成す
る。Thereafter, the Cu film and the barrier layer 5 outside the concave pattern 4 are removed by CMP (Chemical Vapor Deposition).
By polishing and removing by a method, the barrier layer 5 and the Cu film are embedded in the concave pattern 4 to form the Cu wiring 2a.
【００２８】次に、例えばＨ2プラズマ処理、またはＨ2
リフロー処理（４００〜４５０℃程度）などの還元処理
をＣｕ配線２ａの表面に施した後、大気中にさらすこと
なく、図４に示すように、半導体基板１上にＡｌを主材
料とする金属膜１０を堆積する。Next, for example, H 2 plasma treatment or H 2
After performing a reduction process such as a reflow process (about 400 to 450 ° C.) on the surface of the Cu wiring 2 a, without exposing it to the air, as shown in FIG. The film 10 is deposited.
【００２９】この後、図５に示すように、レジストパタ
ーンをマスクとして金属膜１０をエッチングし、ボンデ
ィング領域のＣｕ配線２ａの上部にＡｌ膜２ｂを形成す
る。ここで、後の工程でＣｕ配線２ａの表面が露出する
のを防ぐため、Ａｌ膜２ｂの平面積をＣｕ配線２ａの平
面積よりも大きく加工して、ボンディング領域のＣｕ配
線２ａの表面をＡｌ膜２ｂで完全に覆う。Thereafter, as shown in FIG. 5, the metal film 10 is etched using the resist pattern as a mask to form an Al film 2b over the Cu wiring 2a in the bonding area. Here, in order to prevent the surface of the Cu wiring 2a from being exposed in a later step, the plane area of the Al film 2b is processed so as to be larger than the plane area of the Cu wiring 2a, and the surface of the Cu wiring 2a in the bonding region is made of Al. Completely covered with membrane 2b.
【００３０】次に、図６に示すように、無機絶縁膜６ａ
およびＰＩＱ膜６ｂの積層からなる表面保護膜６を形成
する。まず、半導体基板１上に無機絶縁膜６ａを堆積し
た後、レジストパターンをマスクとして、Ａｌ膜２ｂが
エッチングされてＣｕ配線２ａが露出しない条件で無機
絶縁膜６ａをエッチングし、ボンディング領域にスルー
ホール７を形成する。次に、無機絶縁膜６ａの上層に感
光性のＰＩＱ膜６ｂを塗布した後、ＰＩＱ膜６ｂにリソ
グラフィ技術によって感光、現像処理を施し、次いで３
２０〜３５０℃程度の効果ベークを施すことで、上記ス
ルーホール７上のＰＩＱ膜６ｂを開孔する。Next, as shown in FIG. 6, the inorganic insulating film 6a
And a surface protection film 6 formed of a stack of PIQ films 6b. First, after depositing the inorganic insulating film 6a on the semiconductor substrate 1, using the resist pattern as a mask, the inorganic insulating film 6a is etched under the condition that the Al film 2b is etched and the Cu wiring 2a is not exposed, and a through hole is formed in the bonding region. 7 is formed. Next, after applying a photosensitive PIQ film 6b to the upper layer of the inorganic insulating film 6a, the PIQ film 6b is exposed and developed by a lithography technique.
By performing an effect bake at about 20 to 350 ° C., the PIQ film 6 b on the through hole 7 is opened.
【００３１】次に、図７に示すように、ＰＩＱ膜６ｂの
上層に、例えばスパッタリング法により金属層９ａ〜９
ｃを下層から順に堆積する。次いで、レジストパターン
をマスクとして、例えばウエットエッチング法により、
金属層９ｃおよび金属層９ｂを順次エッチングし、金属
層９ｃ、９ｂをパターン形成する。続いて、レジストパ
ターンをマスクとして、例えばドライエッチング法によ
り、金属層９ａをエッチングし、金属層９ａをパターン
形成することにより、金属層９ａ〜９ｃからなる下地金
属ＢＬＭを形成する。Next, as shown in FIG. 7, the metal layers 9a to 9 are formed on the PIQ film 6b by, for example, a sputtering method.
c is sequentially deposited from the lower layer. Then, using the resist pattern as a mask, for example, by a wet etching method,
The metal layer 9c and the metal layer 9b are sequentially etched to pattern-form the metal layers 9c and 9b. Subsequently, using the resist pattern as a mask, the metal layer 9a is etched by, for example, a dry etching method, and the metal layer 9a is patterned to form a base metal BLM including the metal layers 9a to 9c.
【００３２】次に、下地金属ＢＬＭ上に半田を、例えば
リフトオフ法またはメタルマスク蒸着によって形成した
後、ウエットバックにより上記半田を球形化してＣＣＢ
バンプ８を形成する。Next, after a solder is formed on the underlying metal BLM by, for example, a lift-off method or a metal mask evaporation, the solder is made spherical by wet back to form a CCB.
The bump 8 is formed.
【００３３】なお、本実施の形態１では、ボンディング
領域のＣｕ配線２ａ上のみにＡｌ膜２ｂを形成したが、
Ｃｕ配線２ａ上の全てにＡｌ膜２ｂを形成してもよい。In the first embodiment, the Al film 2b is formed only on the Cu wiring 2a in the bonding area.
The Al film 2b may be formed all over the Cu wiring 2a.
【００３４】また、本実施の形態１では、引き出し電極
２に下地電極ＢＬＭを介してＣＣＢバンプ８が接続され
たが、引き出し電極２に直接ボンディング材料、例えば
ワイヤーを接続してもよい。In the first embodiment, the CCB bump 8 is connected to the extraction electrode 2 via the base electrode BLM, but a bonding material, for example, a wire may be directly connected to the extraction electrode 2.
【００３５】また、本実施の形態１では、Ｃｕ配線２ａ
の表面をＡｌ膜２ｂによって覆ったが、例えばＷ膜、Ｔ
ｉＮ膜、ＴａＮ膜などの酸化され難い金属膜によってＣ
ｕ配線２ａを覆っても同様な効果が得られる。In the first embodiment, the Cu wiring 2a
Is covered with the Al film 2b.
A metal film that is hardly oxidized such as an iN film and a TaN film
Similar effects can be obtained by covering the u wiring 2a.
【００３６】このように、本実施の形態１によれば、引
き出し電極２を主としてダマシンプロセスで形成された
０.５〜２μｍ程度の相対的に厚いＣｕ配線２ａで構成
することによって、低抵抗でかつ高エレクトロマイグレ
ーション耐性を有する引き出し電極２が得られる。さら
に、ボンディング領域のＣｕ配線２ａを０.０５〜１.０
μｍ程度の相対的に薄いＡｌ膜２ｂで覆い、ボンディン
グ材料をＡｌ膜２ｂに接続させることによって、ボンデ
ィング材料との接着性が良好となり、ボンディング材料
の剥がれや導通不良などの問題を回避することができ
る。また、Ａｌ膜２ｂが相対的に薄いことから、引き出
し電極２の段差に起因した表面保護膜６の表面の凹凸が
改善されてＡｌ膜２ｂの側壁部分における応力が緩和
し、表面保護膜６に生ずるクラックを防ぐことができ
る。As described above, according to the first embodiment, the lead electrode 2 is formed of the relatively thick Cu wiring 2a having a thickness of about 0.5 to 2 μm mainly formed by the damascene process. In addition, a lead electrode 2 having high electromigration resistance can be obtained. Further, the Cu wiring 2a in the bonding area is set to 0.05 to 1.0.
By covering with a relatively thin Al film 2b of about μm and connecting the bonding material to the Al film 2b, the adhesion to the bonding material is improved, and problems such as peeling of the bonding material and poor conduction can be avoided. it can. Further, since the Al film 2b is relatively thin, the unevenness of the surface of the surface protection film 6 due to the step of the extraction electrode 2 is improved, so that the stress on the side wall portion of the Al film 2b is relaxed. Cracks that occur can be prevented.
【００３７】（実施の形態２）図８に、本発明の他の実
施の形態である引き出し電極を示す半導体基板の要部断
面図を示す。(Embodiment 2) FIG. 8 is a cross-sectional view of a principal part of a semiconductor substrate showing a lead electrode according to another embodiment of the present invention.
【００３８】半導体基板１の最上層配線である引き出し
電極２は、主にダマシンプロセスで形成されたＣｕ配線
２ａによって構成され、ボンディング領域では、このＣ
ｕ配線２の上にＡｌ膜２ｂが形成されて積層構造による
引き出し電極２が形成されている。しかし、前記実施の
形態１の最上層配線では、表面保護膜６の下層にＡｌ膜
２ｂが形成されたが、本実施の形態２では、表面保護膜
６の上層にＡｌ膜２ｂが形成される。The lead electrode 2, which is the uppermost layer wiring of the semiconductor substrate 1, is mainly composed of a Cu wiring 2a formed by a damascene process.
An Al film 2b is formed on the u wiring 2, and a lead electrode 2 having a laminated structure is formed. However, in the uppermost layer wiring of the first embodiment, the Al film 2b is formed below the surface protection film 6, but in the second embodiment, the Al film 2b is formed above the surface protection film 6. .
【００３９】次に、本発明の実施の形態２である引き出
し電極の製造方法の一例を図９〜図１１を用いて工程順
に説明する。Next, an example of a method for manufacturing a lead electrode according to the second embodiment of the present invention will be described in the order of steps with reference to FIGS.
【００４０】まず、前記実施の形態１において前記図２
および前記図３を用いて説明した製造方法と同様に、絶
縁膜３に形成された凹パターン４の内部にバリア層５お
よびＣｕ膜を埋め込み、Ｃｕ配線２ａを形成する。First, in the first embodiment, FIG.
Similarly to the manufacturing method described with reference to FIG. 3, the barrier layer 5 and the Cu film are buried inside the concave pattern 4 formed in the insulating film 3 to form the Cu wiring 2a.
【００４１】次に、例えばＮＨ2プラズマ処理などの還
元処理をＣｕ配線２ａの表面に施した後、大気中にさら
すことなく、図９に示すように、半導体基板１上にプラ
ズマＣＶＤ法でプラズマＳｉＮ膜１１を堆積し、続いて
表面保護膜１２を形成する。プラスマＳｉＮ膜１１は、
Ｃｕ配線２ａから表面保護膜１２へのＣｕの拡散を防ぐ
ために設けられる。Next, after a reduction process such as an NH 2 plasma process is performed on the surface of the Cu wiring 2a, the surface of the semiconductor substrate 1 is plasma-etched by a plasma CVD method as shown in FIG. An SiN film 11 is deposited, and a surface protection film 12 is subsequently formed. The plasma SiN film 11
It is provided to prevent the diffusion of Cu from the Cu wiring 2a to the surface protection film 12.
【００４２】次に、図１０に示すように、レジストパタ
ーンをマスクとして表面保護膜１２およびプラズマＳｉ
Ｎ膜１１を順次エッチングし、スルーホール１３を形成
する。次いで、図１１に示すように、半導体基板１上に
Ａｌを主材料とする金属膜１０、例えばＡｌ膜、Ａｌ−
Ｃｕ合金膜などを堆積する。Next, as shown in FIG. 10, the surface protective film 12 and the plasma Si
The N film 11 is sequentially etched to form a through hole 13. Then, as shown in FIG. 11, a metal film 10 containing Al as a main material, for example, an Al film, an Al-
A Cu alloy film or the like is deposited.
【００４３】この後、レジストパターンをマスクとして
金属膜１０をエッチングし、スルーホール１３を通して
Ｃｕ配線２ａに接するＡｌ膜２ｂを形成し、Ｃｕ配線２
ａの表面を覆うことによりＣｕ配線２ａの露出を防ぐ。Thereafter, the metal film 10 is etched using the resist pattern as a mask to form an Al film 2b in contact with the Cu wiring 2a through the through hole 13, and the Cu wiring 2b is formed.
Covering the surface of a prevents exposure of the Cu wiring 2a.
【００４４】このように、本実施の形態２によれば、ダ
マシンプロセスで形成されたＣｕ配線２ａの上層に表面
保護膜１２を形成し、さらに、スルーホール１３が穿孔
した表面保護膜１２の上層にＡｌ膜２ｂを形成すること
から、表面保護膜１２の表面を完全に平坦化することが
可能となり、表面保護膜１２に生ずるクラックを防ぐこ
とができる。As described above, according to the second embodiment, the surface protection film 12 is formed on the upper layer of the Cu wiring 2a formed by the damascene process, and further, the upper layer of the surface protection film 12 in which the through holes 13 are formed. Since the Al film 2b is formed on the surface, the surface of the surface protection film 12 can be completely flattened, and cracks generated in the surface protection film 12 can be prevented.
【００４５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。As described above, the invention made by the inventor has been specifically described based on the embodiments of the invention. However, the invention is not limited to the above embodiments, and various modifications may be made without departing from the gist of the invention. Needless to say, it can be changed.
【００４６】[0046]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows.
【００４７】本発明によれば、低抵抗で高エレクトロマ
イグレーション耐性を有する引き出し電極が得られ、ま
た、表面保護膜の表面の平坦性の改善によって表面保護
膜に生ずるクラックを防ぐことができるので、引き出し
電極の信頼度を向上することができる。さらに、引き出
し電極とボンディング材料との接着性を良好なものとす
ることができる。According to the present invention, a lead electrode having a low resistance and a high electromigration resistance can be obtained, and a crack generated in the surface protective film can be prevented by improving the flatness of the surface of the surface protective film. The reliability of the extraction electrode can be improved. Further, the adhesion between the extraction electrode and the bonding material can be improved.
【図１】本発明の一実施の形態である半導体チップ上の
引き出し電極を示す半導体基板の要部断面図である。FIG. 1 is a cross-sectional view of a main part of a semiconductor substrate showing a lead electrode on a semiconductor chip according to an embodiment of the present invention.
【図２】本発明の一実施の形態である半導体チップ上の
引き出し電極の製造方法の一例を示す半導体基板の要部
断面図である。FIG. 2 is a cross-sectional view of a main part of a semiconductor substrate, illustrating an example of a method for manufacturing a lead electrode on a semiconductor chip according to an embodiment of the present invention.
【図３】本発明の一実施の形態である半導体チップ上の
引き出し電極の製造方法の一例を示す半導体基板の要部
断面図である。FIG. 3 is a cross-sectional view of a main part of a semiconductor substrate, illustrating an example of a method for manufacturing a lead electrode on a semiconductor chip according to an embodiment of the present invention.
【図４】本発明の一実施の形態である半導体チップ上の
引き出し電極の製造方法の一例を示す半導体基板の要部
断面図である。FIG. 4 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating an example of a method for manufacturing a lead electrode on a semiconductor chip according to an embodiment of the present invention;
【図５】本発明の一実施の形態である半導体チップ上の
引き出し電極の製造方法の一例を示す半導体基板の要部
断面図である。FIG. 5 is a cross-sectional view of a main part of a semiconductor substrate, illustrating an example of a method for manufacturing a lead electrode on a semiconductor chip according to an embodiment of the present invention.
【図６】本発明の一実施の形態である半導体チップ上の
引き出し電極の製造方法の一例を示す半導体基板の要部
断面図である。FIG. 6 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating an example of a method for manufacturing a lead electrode on a semiconductor chip according to an embodiment of the present invention;
【図７】本発明の一実施の形態である半導体チップ上の
引き出し電極の製造方法の一例を示す半導体基板の要部
断面図である。FIG. 7 is a cross-sectional view of a main part of a semiconductor substrate, illustrating an example of a method for manufacturing a lead electrode on a semiconductor chip according to an embodiment of the present invention.
【図８】本発明の他の実施の形態である半導体チップ上
の引き出し電極を示す半導体基板の要部断面図である。FIG. 8 is a cross-sectional view of a main part of a semiconductor substrate showing a lead electrode on a semiconductor chip according to another embodiment of the present invention.
【図９】本発明の他の実施の形態である半導体チップ上
の引き出し電極の製造方法の一例を示す半導体基板の要
部断面図である。FIG. 9 is a cross-sectional view of a main part of a semiconductor substrate, illustrating an example of a method for manufacturing a lead electrode on a semiconductor chip according to another embodiment of the present invention.
【図１０】本発明の他の実施の形態である半導体チップ
上の引き出し電極の製造方法の一例を示す半導体基板の
要部断面図である。FIG. 10 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating an example of a method for manufacturing a lead electrode on a semiconductor chip according to another embodiment of the present invention.
【図１１】本発明の他の実施の形態である半導体チップ
上の引き出し電極の製造方法の一例を示す半導体基板の
要部断面図である。FIG. 11 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating an example of a method for manufacturing a lead electrode on a semiconductor chip according to another embodiment of the present invention;
１ 半導体基板 ２ 引き出し電極 ２ａ Ｃｕ配線 ２ｂ Ａｌ膜 ３ 絶縁膜 ３ａ 絶縁膜 ４ 凹パターン ５ バリア層 ６ 表面保護膜 ６ａ 無機絶縁膜 ６ｂ ＰＩＱ膜 ７ スルーホール ８ ＣＣＢバンプ ９ａ 金属層 ９ｂ 金属層 ９ｃ 金属層 １０ 金属膜 １１ プラズマＳｉＮ膜 １２ 表面保護膜 １３ スルーホール Reference Signs List 1 semiconductor substrate 2 lead electrode 2a Cu wiring 2b Al film 3 insulating film 3a insulating film 4 concave pattern 5 barrier layer 6 surface protection film 6a inorganic insulating film 6b PIQ film 7 through hole 8 CCB bump 9a metal layer 9b metal layer 9c metal layer Reference Signs List 10 metal film 11 plasma SiN film 12 surface protective film 13 through hole
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/92 ６０３Ｇ (72)発明者 青木 英雄 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 大平 義和 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 4M104 BB02 BB04 BB17 BB18 BB29 BB30 BB32 BB33 CC01 DD17 DD20 DD37 DD43 DD52 DD64 DD65 DD75 DD78 EE02 EE06 EE12 EE14 EE17 EE18 FF17 GG13 HH20 5F033 HH07 HH08 HH11 HH13 HH18 HH19 HH21 HH32 HH33 HH34 MM01 PP06 PP15 PP19 PP27 QQ08 QQ09 QQ10 QQ11 QQ19 QQ41 QQ48 QQ75 RR04 RR06 RR09 RR22 RR27 SS15 SS21 TT04 VV07 XX05 XX08 XX12 XX17 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 21/92 603G (72) Inventor Hideo Aoki 6-16 Shinmachi, Ome-shi, Tokyo 3 Hitachi, Ltd. Inside the Device Development Center (72) Inventor Yoshikazu Ohira 6-16, Shinmachi, Ome-shi, Tokyo F-term in the Hitachi, Ltd. Device Development Center Co., Ltd. (Reference) 4M104 BB02 BB04 BB17 BB18 BB29 BB30 BB32 BB33 CC01 DD17 DD20 DD37 DD43 DD52 DD64 DD65 DD75 DD78 EE02 EE06 EE12 EE14 EE17 EE18 FF17 GG13 HH20 5F033 HH07 HH08 HH11 HH13 HH18 HH19 HH21 HH32 HH33 HH34 MM01 PP06 PP15 PP19 PP27 QQ08 QQ09 QQ10 QQ11 QQRR
Claims (5)
き出し電極が、下層から順に凹パターンに埋め込まれた
相対的に厚い第１の導電膜と、相対的に薄い第２の導電
膜とで構成されることを特徴とする半導体集積回路装
置。At least a lead electrode in a bonding region is composed of a relatively thick first conductive film and a relatively thin second conductive film embedded in a concave pattern in order from the lower layer. Semiconductor integrated circuit device.
き出し電極が、下層から順に凹パターンに埋め込まれた
相対的に厚いＣｕ配線と、相対的に薄いＡｌ膜、Ｗ膜、
ＴｉＮ膜またはＴａＮ膜とで構成されることを特徴とす
る半導体集積回路装置。2. A method according to claim 1, wherein at least a lead electrode in a bonding region includes a relatively thick Cu wiring embedded in a concave pattern in order from a lower layer, a relatively thin Al film, a W film,
A semiconductor integrated circuit device comprising a TiN film or a TaN film.
き出し電極が、下層から順に凹パターンに埋め込まれた
相対的に厚い第１の導電膜と、相対的に薄い第２の導電
膜とで構成され、前記第２の導電膜の上層に表面保護膜
が設けられていることを特徴とする半導体集積回路装
置。3. The lead electrode in at least the bonding region is composed of a relatively thick first conductive film and a relatively thin second conductive film buried in a concave pattern in order from the lower layer. A semiconductor integrated circuit device, wherein a surface protective film is provided on a conductive film of the above.
き出し電極が、下層から順に凹パターンに埋め込まれた
相対的に厚い第１の導電膜と、相対的に薄い第２の導電
膜とで構成され、前記第１の導電膜の上層に設けられた
表面保護膜に穿孔するスルーホールを通して前記第１の
導電膜と前記第２の導電膜とが接続されていることを特
徴とする半導体集積回路装置。4. An extraction electrode at least in a bonding region is composed of a relatively thick first conductive film and a relatively thin second conductive film buried in a concave pattern in order from a lower layer. A semiconductor integrated circuit device, wherein the first conductive film and the second conductive film are connected to each other through a through hole formed in a surface protective film provided above the conductive film.
き出し電極が、下層から順に凹パターンに埋め込まれた
相対的に厚い第１の導電膜と、相対的に薄い第２の導電
膜とで構成され、前記第１の導電膜の上層に設けられた
積層構造の表面保護膜に穿孔するスルーホールを通して
前記第１の導電膜と前記第２の導電膜とが接続されてお
り、前記表面保護膜の最下層をプラズマＳｉＮ膜で構成
することを特徴とする半導体集積回路装置。5. At least a lead electrode in a bonding region is composed of a relatively thick first conductive film and a relatively thin second conductive film buried in a concave pattern in order from the lower layer. The first conductive film and the second conductive film are connected to each other through through holes formed in a surface protection film having a laminated structure provided above the conductive film, and the lowermost layer of the surface protection film is formed by plasma. A semiconductor integrated circuit device comprising a SiN film.
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