JP4605995B2

JP4605995B2 - Method for forming wiring structure

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Publication number: JP4605995B2
Application number: JP2003150282A
Authority: JP
Inventors: 剛史原田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-06-13
Filing date: 2003-05-28
Publication date: 2011-01-05
Anticipated expiration: 2023-05-28
Also published as: JP2004072074A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置等の電子デバイスにおける配線構造の形成方法に関するものである。
【０００２】
【従来の技術】
従来の配線構造の形成方法として、ＣＭＰ（chemical mechanical polishing ）工程後に熱処理（以下、アニールと称する）を行なう従来例（例えば特許文献１参照）がある。以下、この従来の配線形成方法について、絶縁膜に形成された配線溝に配線を形成する場合を例として図面を参照しながら説明する。
【０００３】
図１３（ａ）〜（ｅ）は従来例に係る配線構造の形成方法の各工程を示す断面図である。
【０００４】
まず、図１３（ａ）に示すように、シリコン基板１１上にプラズマＣＶＤ（chemical vapor deposition ）法を用いて下地酸化膜１２を堆積し、続いて同様の方法により、ＳｉＮ膜１３及びＳｉＯ₂膜１４を順次堆積する。続いて、レジストパターン（図示省略）をマスクとしてＳｉＯ₂膜１４に対してエッチングを行なうことにより、ＳｉＮ膜１３に達する凹部を形成した後、該レジストパターン及びＳｉＮ膜１３の露出部分を除去することによって配線用溝１５を形成する。
【０００５】
次に、図１３（ｂ）に示すように、配線用溝１５が形成されたＳｉＯ₂膜１４の上に、スパッタリング法によってバリアメタルＴａＮ膜１６を堆積させた後、その上にＣｕシード膜１７を堆積する。
【０００６】
その後、図１３（ｃ）に示すように、電解メッキ法を用いて、ＳｉＯ₂膜１４の上に配線用溝１５が完全に埋まるようにＣｕメッキ層１８を堆積する。
【０００７】
続いて、図１３（ｄ）に示すように、ＣＭＰ法によって、配線用溝１５の外側のＣｕメッキ層１８、Ｃｕシード膜１７及びバリアメタルＴａＮ膜１６をそれぞれを除去してＳｉＯ₂膜１４の表面を露出させる。これにより、配線用溝１５にＣｕ埋め込み配線層１９が形成される。
【０００８】
次に、温度を３００〜５００℃に、保持時間を５〜２０００秒に設定してアニール処理を行なうことにより、図１３（ｅ）に示すように、Ｃｕ埋め込み配線層１９に含まれている水分、水素及び二酸化炭素等を除去すると共に、Ｃｕ埋め込み配線層１９のグレインサイズを大きくする。
【０００９】
以上の工程を経ることにより、半導体装置の銅配線を形成することができる。
【００１０】
【特許文献１】
特開平１１−１８６２６１号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、前述の従来例には、以下に説明するような問題点がある。
【００１２】
図１４は従来例における問題点を説明するための図である。
【００１３】
図１４に示すように、下部配線層４２が埋め込まれた絶縁膜４１の上にはＳｉＮ膜４３、ＳｉＯ₂膜４４及びＦＳＧ膜（フッ素添加シリコン酸化膜）４５が順次形成されている。ＳｉＮ膜４３、ＳｉＯ₂膜４４及びＦＳＧ膜４５には凹部４６及び配線溝４７が設けられている。詳しくは、凹部４６は、ＳｉＮ膜４３及びＳｉＯ₂膜４４に形成され且つ下部配線層４２に達するビアホール４６ａと、ＦＳＧ膜４５に形成され且つビアホール４６ａと接続する配線溝４６ｂとから構成されている。また、配線溝４７も、配線溝４６ｂと同様にＦＳＧ膜４５に形成されている。凹部４６及び配線溝４７にはそれぞれ、バリア膜４８に囲まれた銅膜（上部配線層用導電膜）４９が埋め込まれている。また、ＦＳＧ膜４５の上及び銅膜４９の上にはＳｉＮ膜５０が形成されている。
【００１４】
ところが、従来例においては、配線形成過程におけるＣＭＰ工程（図１３（ｄ）参照）後に、銅膜４９に対してアニールを行なうと、図１４に示すように、例えば凹部４６に埋め込まれた銅膜４９の表面に表面割れ５１や亀裂５２等の表面欠陥が発生してしまうという問題がある。
【００１５】
前記に鑑み、本発明は、配線用導電膜における表面欠陥の発生を防止し、それにより信頼性の高い配線構造を持つ半導体装置等の電子デバイスを歩留まり良く製造する方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
前記の目的を達成するために、本願発明者は、「ＣＭＰ工程後」に「アニール」を行なう従来例において表面割れ５１や亀裂５２が発生する原因を検討した結果、次のような知見を得た。すなわち、従来例においては、凹部４６等に埋め込まれた状態の銅膜４９に対してアニールを行ない、それにより銅膜４９の結晶成長を完了させる。このため、既に平坦化されている銅膜４９の表面に該膜中の欠陥（例えば粒界に沿って存在する原子レベルの空孔）が凝集すると共に銅膜４９に不均一な収縮が生じるので、図１４に示すように、表面割れ５１や亀裂５２が発生する。尚、従来例において、銅膜４９よりなる配線構造の形成後、その上面全体にＳｉＮ膜５０を堆積しているが、ＳｉＮ膜５０は段差被覆性が低いため、ＳｉＮ膜５０によって表面割れ５１や亀裂５２を埋め込むことはできない。その結果、配線となる銅膜４９の表面の表面割れ５１等の表面欠陥は放置されることになるため、これが銅原子の表面拡散の経路となってエレクトロマイグレーション耐性が著しく劣化してしまう。
【００１７】
そこで、本願発明者は、アニール処理時に配線用導電膜に発生した表面欠陥を配線用導電膜の表面部と共に除去するために、「アニール処理の前後」に「ＣＭＰ工程」を分けて行ない、それにより信頼性の高い配線構造を形成する方法を着想した。
【００１８】
具体的には、本発明に係る配線構造の形成方法は、絶縁膜に凹部を形成する工程と、絶縁膜の上に導電膜を凹部が埋まるように堆積する工程と、導電膜に対して熱処理を行なう工程と、熱処理を行なう工程よりも前及び後の両方において導電膜を部分的に除去する工程とを備えている。
【００１９】
本発明の配線構造の形成方法によると、絶縁膜に設けられた凹部が埋まるように導電膜を堆積した後、該導電膜に対して熱処理を行なうと共に、該熱処理の前後にそれぞれ導電膜の部分的な除去を行なう。すなわち、熱処理前に導電膜を部分的に除去し、残存する導電膜に対して熱処理を行なうため、熱処理後の除去工程で比較的均一な導電膜の除去が行なえるように導電膜の硬度を保つことができる。また、熱処理後にも導電膜の部分的な除去を行なうため、熱処理時に導電膜に発生した表面割れ又は亀裂等を同時に除去することができる。その結果、導電膜を構成する原子が表面拡散する経路が発生しないので、配線構造のエレクロトロマイグレーション耐性の劣化を防止でき、それにより信頼性の高い配線構造を持つ半導体装置等の電子デバイスを歩留まり良く製造することができる。
【００２０】
また、本発明の配線構造の形成方法によると、導電膜を部分的に除去する工程（例えばＣＭＰ工程）を熱処理後に行なうことによって、導電膜に発生した割れ等の表面欠陥を一度に除去することができる。言い換えると、熱処理条件の特別な調整を行なうことなく表面欠陥を除去できるので、工程数を増やすことなく、信頼性の高い配線構造を形成することができる。
【００２１】
本発明の配線構造の形成方法において、凹部を形成する工程と導電膜を堆積する工程との間に、絶縁膜の上にバリア膜を凹部が途中まで埋まるように堆積する工程をさらに備え、熱処理を行なう工程よりも前に導電膜を部分的に除去する工程は、凹部の外側の導電膜を除去し、それによって凹部の外側のバリア膜を露出させる工程を含み、熱処理を行なう工程よりも後に導電膜を部分的に除去する工程は、凹部の外側のバリア膜、及び残存する導電膜の表面部を除去する工程を含んでいてもよい。
【００２２】
このようにすると、例えば熱処理前の除去工程では導電膜の研磨に適した条件を用いると共に熱処理後の除去工程ではバリア膜の研磨に適した条件を用いるなど、各除去工程で被研磨膜により適した条件を用いることができるため、研磨不足又は研磨過剰等が起こりにくくなる。その結果、より精度良く研磨を行なうことができると共に研磨時に必要とされるマージンを小さくすることができるので、余裕のある工程設計が可能となる。
【００２３】
また、このとき、導電膜は銅又は銅を含む合金よりなり、バリア膜はＴａ又はＴａＮよりなると、高い信頼性を持つ埋め込み銅配線を実現できる。
【００２４】
本発明の配線構造の形成方法において、凹部を形成する工程と導電膜を堆積する工程との間に、絶縁膜の上にバリア膜を凹部が途中まで埋まるように堆積する工程をさらに備え、熱処理を行なう工程よりも前に導電膜を部分的に除去する工程は、凹部の外側の導電膜を部分的に除去する工程を含み、熱処理を行なう工程よりも後に導電膜を部分的に除去する工程は、凹部の外側に残存する導電膜、及び凹部の外側のバリア膜を除去する工程を含んでいてもよい。
【００２５】
このようにすると、導電膜の膜質に起因して表面割れや亀裂が大きくなった場合にも、熱処理後の除去工程での導電膜の除去量が大きく設定されているので、導電膜の表面をより平坦化することができる。
【００２６】
また、このとき、導電膜は銅又は銅を含む合金よりなり、バリア膜はＴａ又はＴａＮよりなると、高い信頼性を持つ埋め込み銅配線を実現できる。
【００２７】
本発明の配線構造の形成方法において、凹部を形成する工程と導電膜を堆積する工程との間に、絶縁膜の上にバリア膜を凹部が途中まで埋まるように堆積する工程をさらに備え、熱処理を行なう工程よりも前に導電膜を部分的に除去する工程は、凹部の外側の導電膜、及び凹部の外側のバリア膜を除去する工程を含み、熱処理を行なう工程よりも後に導電膜を部分的に除去する工程は、残存する導電膜の表面部を除去する工程を含んでいてもよい。
【００２８】
このようにすると、熱処理後の除去工程（残存する導電膜の表面部を除去する工程）において、導電膜の除去に適した条件及びバリア膜の除去に適した条件以外に、例えば酸化膜等の絶縁膜の除去に適した条件を用いても、導電膜表面を平滑化する効果を得ることができる。具体的には、酸化膜の除去に適した条件を用いたＣＭＰによって、配線の周囲の酸化膜を除去した場合、配線用導電膜にも強い力が加えられるため、酸化膜の除去と同時に導電膜表面の平坦化も行なうことができる。
【００２９】
また、このとき、導電膜は銅又は銅を含む合金よりなり、バリア膜はＴａ又はＴａＮよりなると、高い信頼性を持つ埋め込み銅配線を実現できる。
【００３０】
本発明の配線構造の形成方法において、凹部は、ビアホールと、ビアホールの上側に形成され且つビアホールと接続する配線溝とから構成されていてもよい。これにより、デュアルダマシン構造を有し且つ高い信頼性を持つ配線構造を実現できる。
【００３１】
本発明の配線構造の形成方法において、熱処理は２００℃以上で且つ５００℃未満の温度で行なわれることが好ましい。
【００３２】
このようにすると、凹部内の導電膜の結晶を十分に成長させて該導電膜を緻密化することができる。このため、配線構造形成後に行なわれる熱処理において、凹部内の導電膜にさらなる結晶成長が起こることがないので、該導電膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【００３３】
本発明の配線構造の形成方法において、凹部の幅が０．２５μｍ以下であると、以上に述べたような効果が顕著に得られる。
【００３４】
本発明の配線構造の形成方法において、導電膜が銅又は銅を含む合金よりなると、高い信頼性を持つ埋め込み銅配線を実現できる。
【００３５】
本発明の配線構造の形成方法において、導電膜を除去する工程において化学的機械研磨法を用いると、凹部外側の導電膜を確実に除去できる。
【００３６】
本発明に係る電子デバイスの製造方法は、第１の配線構造と第２の配線構造とを有する電子デバイスの製造方法を前提とする。具体的には、第１の配線構造の形成方法は、基板上の第１の絶縁膜に第１の凹部を形成する工程と、第１の絶縁膜の上に第１の導電膜を第１の凹部が埋まるように堆積する工程と、第１の導電膜に対して熱処理を行なう工程と、熱処理を行なう工程よりも前及び後の両方において第１の導電膜を部分的に除去する工程とを備えている。また、第２の配線構造の形成方法は、基板上の第２の絶縁膜に第２の凹部を形成する工程と、第２の絶縁膜の上に第２の導電膜を第２の凹部が埋まるように堆積する工程と、第２の導電膜に対して熱処理を行なう工程と、第２の凹部の外側の第２の導電膜を除去する工程とを備えている。尚、本発明の電子デバイスの製造方法において、第２の凹部の幅は第１の凹部の幅よりも大きい。また、第２の配線構造の形成方法において、第２の凹部外側の第２の導電膜の除去を、第２の導電膜に対する熱処理よりも前に行なってもよいし、又は該熱処理よりも後に行なってもよい。
【００３７】
本発明の電子デバイスの製造方法によると、例えば０．２５μｍ以下の比較的狭い幅を持つ第１の凹部に第１の配線構造を形成する際に、本発明の配線構造の形成方法を用いるため、該方法による前述の効果が得られる。一方、例えば０．２５μｍよりも大きい比較的広い幅を持つ第２の凹部に第２の配線構造を形成する際には、広い幅を持つ凹部内の導電膜からは欠陥を放出させやすいことを考慮して、「アニール前」又は「アニール後」に「ＣＭＰ工程」を１回だけ行なう。このため、工程の複雑化を抑制しながら、表面割れ等の表面欠陥のない配線構造を実現できる。
【００３８】
すなわち、本発明の電子デバイスの製造方法によると、凹部の幅つまり配線幅に応じて、配線構造形成のためのＣＭＰ工程の実施タイミング及び回数を設定することにより、必要以上に工程を複雑化させることなく、所望の配線構造を形成することができる。
【００３９】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。本実施形態の特徴は、配線となる銅（Ｃｕ）膜のＣＭＰ工程とバリア膜のＣＭＰ工程との間に、Ｃｕ膜に対するアニール処理を行なうことである。
【００４０】
図１〜図７は、第１の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００４１】
まず、図１に示すように、例えば半導体基板（図示省略）の上に堆積された絶縁膜１０１の内部に下部配線層１０２を形成した後、下部配線層１０２が埋め込まれた絶縁膜１０１の表面を平坦化する。次に、平坦化された絶縁膜１０１及び下部配線層１０２のそれぞれの上に、例えばＣＶＤ法によりＳｉＮ膜１０３、ＳｉＯ₂膜１０４及びＦＳＧ膜１０５を順次堆積する。
【００４２】
次に、図２に示すように、例えばリソグラフィー法及びドライエッチング法を用いて、ＳｉＮ膜１０３、ＳｉＯ₂膜１０４及びＦＳＧ膜１０５の内部に、凹部１０６及び配線溝１０７を形成する。詳しくは、凹部１０６は、ＳｉＮ膜１０３及びＳｉＯ₂膜１０４に形成され且つ下部配線層１０２に達するビアホール１０６ａと、ＦＳＧ膜１０５に形成され且つビアホール１０６ａと接続する配線溝１０６ｂとから構成されている。すなわち、凹部１０６はデュアルダマシン構造を持つ。また、配線溝１０７は、配線溝１０６ｂと同様にＦＳＧ膜１０５に形成されている。
【００４３】
その後、図３に示すように、例えばＰＶＤ（physical vapor depositon）法により、ＦＳＧ膜１０５の表面並びに凹部１０６及び配線溝１０７の壁面及び底面に、凹部１０６及び配線溝１０７が途中まで埋まるようにバリア膜１０８及びＣｕシード膜１０９を堆積する。続いて、例えばメッキ法により、Ｃｕシード膜１０９の上に全面に亘って、凹部１０６及び配線溝１０７が完全に埋まるようにＣｕメッキ膜１１０を堆積する。
【００４４】
次に、図４に示すように、例えばＣＭＰ法を用いて、配線溝１０６ｂ及び１０７からはみ出した（つまりバリア膜１０８の上面よりも上側に位置する）Ｃｕシード膜１０９及びＣｕメッキ膜１１０を除去して配線溝１０６ｂ及び１０７の外側のバリア膜１０８を露出させる。これにより、凹部１０６及び配線溝１０７に、バリア膜１０８及びＣｕシード膜１０９によって囲まれたＣｕメッキ膜１１０が形成される。このとき、バリア膜１０８が過剰に研磨されて消失しないように、研磨パッドの回転速度及び圧力並びにスラリーの成分等を適切に設定する。具体的には、スラリーとして、例えばシリカ系の固形分（５質量％濃度）を含み且つ過酸化水素水を酸化剤とする中性スラリーを用い、研磨時の回転数（研磨パッドのウェハ表面に対する相対速度（時間平均値）：以下同じ）及び圧力（研磨パッドをウェハに押しつける圧力：以下同じ）をそれぞれ例えば１０１５ｍｍ／ｓｅｃ及び１７．７ｋＰａに設定する。
【００４５】
その後、残存するＣｕシード膜１０９及びＣｕメッキ膜１１０に対してアニール処理を行なう。このとき、アニール温度を例えば４００℃とし、その温度状態でのアニール時間を例えば１２０分間とする。これにより、図５に示すように、Ｃｕシード膜１０９とＣｕメッキ膜１１０との境界は消失して、両者が一体化したＣｕ膜１１１が形成される。また、このアニール処理によって、Ｃｕ膜１１１の結晶成長が完了すると共に例えばＴａＮよりなるバリア膜１０８の結晶性も向上する。その結果、このアニール処理後に行なわれるＣＭＰ工程においてバリア膜１０８をより容易に削ることができるので、ＣＭＰ工程におけるトルクを下げることができる。
【００４６】
しかし、このアニール処理は比較的高温で長時間に亘って行なわれるため、図５に示すように、Ｃｕ膜１１１の結晶が成長するに従って、Ｃｕ膜１１１中に存在する欠陥が、結晶成長に対する周辺からの阻害が少ないＣｕ膜１１１の表面に凝集する。その結果、Ｃｕ膜１１１の表面に表面割れ１１２又は亀裂１１３が形成される。
【００４７】
続いて、図６に示すように、例えばＣＭＰ法を用いて、配線溝１０６ｂ及び１０７からはみ出した（つまりＦＳＧ膜１０５の上面よりも上側に位置する）バリア膜１０８を除去して配線溝１０６ｂ及び１０７の外側のＦＳＧ膜１０５を露出させる。このとき、Ｃｕ膜１１１の表面上に生じた表面割れ１１２や亀裂１１３もバリア膜１０８とほぼ同じ速度で除去されるように、研磨パッドの回転速度及び圧力並びにスラリーの成分等を適切に設定する。具体的には、スラリーとして、例えばシリカ系の固形分（５質量％濃度）を含み且つ過酸化水素水を酸化剤とする中性スラリー（但し固形分又は中性成分の材料はＣｕ膜用スラリーと異なる）を用い、研磨時の回転数及び圧力をそれぞれ例えば７６１ｍｍ／ｓｅｃ及び１３．７ｋＰａに設定する。これにより、Ｃｕ膜１１１の表面に形成された表面割れ１１２や亀裂１１３を、バリア膜１０８の研磨時に合わせて除去することができる。すなわち、平坦且つ表面欠陥のないＣｕ膜１１１を得ることができる。
【００４８】
最後に、Ｃｕ膜１１１の表面の酸化を防止するために、図７に示すように、例えばＣＶＤ法により、ＦＳＧ膜１０５の上及びＣｕ膜１１１の上にＳｉＮ膜１１４を形成する。このとき、バリア膜１０８の研磨工程（図６参照）において、Ｃｕ膜１１１の表面欠陥は除去されているので、Ｃｕ膜１１１との密着性良くＳｉＮ膜１１４を堆積することができる。以上の工程によって、下部配線層１０２と、配線溝１０６ｂ及び１０７に埋め込まれたＣｕ膜１１１よりなる上部配線層とを持つ多層配線構造が形成される。ここで、該上部配線層と下部配線層１０２とは、ビアホール１０６ａに埋め込まれたＣｕ膜１１１よりなるプラグを介して接続される。尚、以上に説明した工程（図１〜図７参照）と同様の工程を繰り返すことにより、所望の層数の多層配線構造を有する半導体装置等の電子デバイスを製造することができる。
【００４９】
以上に説明したように、第１の実施形態によると、絶縁膜に設けられたビアホール１０６ａ並びに配線溝１０６ｂ及び１０７が埋まるように、バリア膜１０８、Ｃｕシード膜１０９及びＣｕメッキ膜１１０を順次堆積する。その後、配線溝１０６ｂ及び１０７からはみ出したＣｕ膜１０９及び１１０を除去した後、アニール処理を行なって、残存するＣｕ膜１０９及び１１０からなるＣｕ膜１１１を形成する。すなわち、アニール処理前にＣｕ膜を部分的に除去し、残存するＣｕ膜に対してアニール処理を行なうため、アニール処理後の除去工程で比較的均一なＣｕ膜の除去（本実施形態では、残存するＣｕ膜の表面部の除去）が行なえるようにＣｕ膜の硬度を保つことができる。また、アニール処理後に、配線溝１０６ｂ及び１０７からはみ出したバリア膜１０８を除去するため、アニール処理過程においてＣｕ膜１１１の表面に発生した表面割れ１１２や亀裂１１３をバリア膜１０８と共に同時に除去することができる。その結果、Ｃｕ膜１１１を構成するＣｕ原子が表面拡散する経路が発生しないので、配線構造のエレクロトロマイグレーション耐性の劣化を防止でき、それにより信頼性の高い配線構造を持つ半導体装置を歩留まり良く製造することができる。
【００５０】
また、第１の実施形態によると、Ｃｕ膜１１１に発生した表面割れ１１２等の表面欠陥を、アニール処理後におけるバリア膜１０８のＣＭＰ工程によって一度に除去することができる。言い換えると、アニール処理の条件の特別な調整を行なうことなく表面欠陥を除去できるので、工程数を増やすことなく、信頼性の高い配線構造を形成することができる。
【００５１】
また、第１の実施形態によると、例えばアニール処理前のＣＭＰ工程ではＣｕ膜の研磨に適した条件を用いると共にアニール処理後のＣＭＰ工程ではバリア膜の研磨に適した条件を用いるなど、各ＣＭＰ工程で被研磨膜により適した条件を用いることができるため、研磨不足又は研磨過剰等が起こりにくくなる。その結果、より精度良く研磨を行なうことができると共に研磨時に必要とされるマージンを小さくすることができるので、余裕のある工程設計が可能となる。
【００５２】
尚、ビアホールや配線溝等の設計寸法が小さくなるに従って、配線となるＣｕ膜は多くの欠陥を含むようになるので、Ｃｕ膜の埋め込み対象となる配線溝やホールの幅が０．２５μｍと同等か又はそれよりも小さくなると、前述の本実施形態の効果はより顕著に発揮される。但し、メッキ法等による埋め込み能力の限界を考慮した場合、埋め込み対象となる凹部の幅は０．０５μｍ以上であることが好ましい。
【００５３】
また、第１の実施形態において、配線用導電膜としてＣｕ膜を用いたが、これに代えて、Ａｌ膜若しくはＡｇ膜又はＣｕ、Ａｌ若しくはＡｇを含む合金膜を用いても同様の効果が得られる。また、バリア膜の種類は特に限定されないが、例えばＴａＮバリア膜又はＴａバリア膜を用いてもよい。
【００５４】
また、第１の実施形態において、Ｃｕ膜に対するアニール処理は２００℃以上で且つ５００℃未満の温度で行なわれることが好ましい。このようにすると、配線溝等の内部のＣｕ膜の結晶を十分に成長させて該Ｃｕ膜を緻密化することができるため、配線構造形成後に行なわれる熱処理において、該Ｃｕ膜にさらなる結晶成長が起こることがないので、該Ｃｕ膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【００５５】
（比較例）
以下、比較例に係る電子デバイスの製造方法について図面を参照しながら説明する。本比較例の特徴（つまり第１の実施形態との違い）は、配線となる銅（Ｃｕ）膜のＣＭＰ工程よりも前に、Ｃｕ膜に対するアニール処理を行なうことである。
【００５６】
図８は比較例に係る電子デバイスの製造方法の一工程を示す断面図である。
【００５７】
図８に示すように、下部配線層１０２が埋め込まれた絶縁膜１０１の上にはＳｉＮ膜１０３、ＳｉＯ₂膜１０４及びＦＳＧ膜１０５が順次形成されている。ＳｉＮ膜１０３、ＳｉＯ₂膜１０４及びＦＳＧ膜１０５には、凹部１０６及び配線溝１０７が設けられている。凹部１０６は、ＳｉＮ膜１０３及びＳｉＯ₂膜１０４に形成され且つ下部配線層１０２に達するビアホール１０６ａと、ＦＳＧ膜１０５に形成され且つビアホール１０６ａと接続する配線溝１０６ｂとから構成されている。配線溝１０７も、配線溝１０６ｂと同様にＦＳＧ膜１０５に形成されている。ＦＳＧ膜１０５の上には凹部１０６及び配線溝１０７が途中まで埋まるようにバリア膜１０８が形成されていると共に、バリア膜１０８の上には凹部１０６及び配線溝１０７が完全に埋まるようにＣｕ膜（上部配線層用導電膜）１１１が形成されている。
【００５８】
本比較例においては、「ＣＭＰ工程前」に「アニール」を行なう。すなわち、凹部１０６及び配線溝１０７からはみ出したＣｕ膜１１１の除去を行なうＣＭＰ工程の前にＣｕ膜１１１に対してアニールを行なう。ところが、比較例においては、Ｃｕ膜１１１に対してアニールを行なうと、図８に示すように、金属配線層となる銅膜部分にボイド（空洞）１２１が発生してしまうという問題がある。
【００５９】
ボイド１２１が発生する原因は次のように考えられる。すなわち、「ＣＭＰ工程前」に「アニール」を行なう本比較例においては、Ｃｕ膜１１１の体積が大きい状態で、ＣＭＰ工程前に２５０〜４００℃という比較的高温でアニール処理を行なう。このため、アニール直後においてＣｕ膜１１１中に含有されていた欠陥（例えば粒界に沿って存在する原子レベルの空孔）がビアホール１０６ａに凝集してしまうと共に、これらの欠陥を完全に除去することができないままＣｕ膜１１１の結晶成長が完了してしまう。これにより、図８に示すように、ビアホール部分のような、幅が狭い箇所にボイド１２１が発生する。その結果、配線抵抗が上昇するため、半導体装置の歩留まりが低下すると共に半導体装置の信頼性が低下する。このような現象は、配線溝やビアホール等の凹部の幅が０．２５μｍ以下になると、より顕著に生じる。
【００６０】
尚、比較例において、ボイド発生を防止するために、アニール処理を低温（例えば１５０℃程度）で行なった場合には、図９に示すように、別の問題が発生する。すなわち、この場合、アニール処理後に、凹部１０６及び配線溝１０７からはみ出したＣｕ膜１１１の除去をＣＭＰ法により行なうことによって、図９に示すように、Ｃｕ膜１１１よりなる上部配線層をボイドなく形成することができる。また、この時点ではＣｕ膜１１１の表面に割れ等の欠陥は存在しない。しかしながら、Ｃｕ膜１１１のアニール処理を低温で行なっているため、この時点における、Ｃｕ膜１１１の結晶成長及びＣｕ膜１１１からの欠陥の除去は共に不十分である。その結果、上部配線層の形成後又は上部配線層を保護するＳｉＮ膜１１４の形成後に行なわれる熱処理において、既に平坦化されているＣｕ膜１１１の表面に該膜中の欠陥が凝集すると共にＣｕ膜１１１に不均一な収縮が生じるので、図９に示すように、表面割れ１２２や亀裂１２３が発生する。
【００６１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。本実施形態の特徴は、配線となるＣｕ膜のＣＭＰ（Ｃｕ−ＣＭＰ）工程を２回に分けて行なうと共に、各Ｃｕ−ＣＭＰ工程の間に、Ｃｕ膜に対するアニール処理を行なうことである。
【００６２】
図１０（ａ）〜（ｄ）は、第２の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００６３】
まず、第１の実施形態（図１〜３参照）と同様に、図１０（ａ）に示すように、例えば半導体基板（図示省略）の上に堆積された絶縁膜１０１の内部に下部配線層１０２を形成した後、下部配線層１０２が埋め込まれた絶縁膜１０１の表面を平坦化する。次に、平坦化された絶縁膜１０１及び下部配線層１０２のそれぞれの上に、例えばＣＶＤ法によりＳｉＮ膜１０３、ＳｉＯ₂膜１０４及びＦＳＧ膜１０５を順次堆積する。次に、例えばリソグラフィー法及びドライエッチング法を用いて、ＳｉＮ膜１０３、ＳｉＯ₂膜１０４及びＦＳＧ膜１０５の内部に、凹部１０６及び配線溝１０７を形成する。凹部１０６は、ＳｉＮ膜１０３及びＳｉＯ₂膜１０４に形成され且つ下部配線層１０２に達するビアホール１０６ａと、ＦＳＧ膜１０５に形成され且つビアホール１０６ａと接続する配線溝１０６ｂとから構成されている。すなわち、凹部１０６はデュアルダマシン構造を持つ。また、配線溝１０７は、配線溝１０６ｂと同様にＦＳＧ膜１０５に形成されている。その後、例えばＰＶＤ法により、ＦＳＧ膜１０５の表面並びに凹部１０６及び配線溝１０７の壁面及び底面に、凹部１０６及び配線溝１０７が途中まで埋まるようにバリア膜１０８及びＣｕシード膜１０９を堆積する。続いて、例えばメッキ法により、Ｃｕシード膜１０９の上に全面に亘って、凹部１０６及び配線溝１０７が完全に埋まるようにＣｕメッキ膜１１０を堆積する。
【００６４】
次に、図１０（ｂ）に示すように、例えばＣＭＰ法を用いて、配線溝１０６ｂ及び１０７からはみ出した（つまりバリア膜１０８の上面よりも上側に位置する）Ｃｕメッキ膜１１０を部分的に除去する。このとき、スラリーとして、例えばシリカ系の固形分（５質量％濃度）を含み且つ過酸化水素水を酸化剤とする中性スラリーを用い、研磨時の回転数及び圧力をそれぞれ例えば１０１５ｍｍ／ｓｅｃ及び１７．７ｋＰａに設定する。
【００６５】
その後、Ｃｕシード膜１０９及び残存するＣｕメッキ膜１１０に対してアニール処理を行なう。このとき、アニール温度を例えば４００℃とし、その温度状態でのアニール時間を例えば１２０分間とする。これにより、図１０（ｃ）に示すように、Ｃｕシード膜１０９とＣｕメッキ膜１１０との境界は消失して、両者が一体化したＣｕ膜１１１が形成される。また、このアニール処理によって、Ｃｕ膜１１１の結晶成長が完了する。
【００６６】
続いて、図１０（ｄ）に示すように、例えばＣＭＰ法を用いて、配線溝１０６ｂ及び１０７からはみ出した（つまりＦＳＧ膜１０５の上面よりも上側に位置する）Ｃｕ膜１１１及びバリア膜１０８を除去してＦＳＧ膜１０５の表面を露出させると共にＦＳＧ膜１０５の表面を平坦化する。このとき、具体的なＣＭＰ条件は次の通りである。Ｃｕ膜１１１のＣＭＰにおいては、スラリーとして、例えばシリカ系の固形分（５質量％濃度）を含み且つ過酸化水素水を酸化剤とする中性スラリーを用い、研磨時の回転数及び圧力をそれぞれ例えば１０１５ｍｍ／ｓｅｃ及び１７．７ｋＰａに設定する。また、バリア膜１０８のＣＭＰにおいては、スラリーとして、例えばシリカ系の固形分（５質量％濃度）を含み且つ過酸化水素水を酸化剤とする中性スラリー（但し固形分又は中性成分の材料はＣｕ膜用スラリーと異なる）を用い、研磨時の回転数及び圧力をそれぞれ例えば７６１ｍｍ／ｓｅｃ及び１３．７ｋＰａに設定する。
【００６７】
最後に、第１の実施形態（図７参照）と同様に、Ｃｕ膜１１１の表面の酸化を防止するために、例えばＣＶＤ法により、ＦＳＧ膜１０５の上及びＣｕ膜１１１の上にＳｉＮ膜を形成する。
【００６８】
以上に説明したように、第２の実施形態によると、絶縁膜に設けられたビアホール１０６ａ並びに配線溝１０６ｂ及び１０７が埋まるように、バリア膜１０８、Ｃｕシード膜１０９及びＣｕメッキ膜１１０を順次堆積する。その後、配線溝１０６ｂ及び１０７からはみ出したＣｕ膜１１０を部分的に除去した後、アニール処理を行なって、Ｃｕ膜１０９及び残存するＣｕ膜１１０からなるＣｕ膜１１１を形成する。すなわち、アニール処理前にＣｕ膜を部分的に除去し、残存するＣｕ膜に対してアニール処理を行なうため、アニール処理後の除去工程で比較的均一なＣｕ膜の除去が行なえるようにＣｕ膜の硬度を保つことができる。また、アニール処理後に、配線溝１０６ｂ及び１０７からはみ出したＣｕ膜１１１及びバリア膜１０８を除去するため、アニール処理過程においてＣｕ膜１１１の表面に割れ等の表面欠陥が発生した場合にも該表面欠陥をＣｕ膜１１１と共に同時に除去することができる。その結果、Ｃｕ膜１１１を構成するＣｕ原子が表面拡散する経路が発生しないので、配線構造のエレクロトロマイグレーション耐性の劣化を防止でき、それにより信頼性の高い配線構造を持つ半導体装置を歩留まり良く製造することができる。
【００６９】
また、第２の実施形態によると、Ｃｕ膜１１１に表面欠陥が発生した場合にも該表面欠陥を、アニール処理後のＣＭＰ工程によって一度に除去することができる。言い換えると、アニール処理の条件の特別な調整を行なうことなく表面欠陥を除去できるので、工程数を増やすことなく、信頼性の高い配線構造を形成することができる。
【００７０】
また、第２の実施形態によると、Ｃｕ膜の膜質に起因して表面割れや亀裂が大きくなった場合にも、アニール処理後のＣＭＰ工程でのＣｕ膜の除去量が大きく設定されているので、Ｃｕ膜の表面をより平坦化することができる。
【００７１】
尚、ビアホールや配線溝等の設計寸法が小さくなるに従って、配線となるＣｕ膜は多くの欠陥を含むようになるので、Ｃｕ膜の埋め込み対象となる配線溝やホールの幅が０．２５μｍと同等か又はそれよりも小さくなると、前述の本実施形態の効果はより顕著に発揮される。但し、メッキ法等による埋め込み能力の限界を考慮した場合、埋め込み対象となる凹部の幅は０．０５μｍ以上であることが好ましい。
【００７２】
また、第２の実施形態において、配線用導電膜としてＣｕ膜を用いたが、これに代えて、Ａｌ膜若しくはＡｇ膜又はＣｕ、Ａｌ若しくはＡｇを含む合金膜を用いても同様の効果が得られる。また、バリア膜の種類は特に限定されないが、例えばＴａＮバリア膜又はＴａバリア膜を用いてもよい。
【００７３】
また、第２の実施形態において、Ｃｕ膜に対するアニール処理は２００℃以上で且つ５００℃未満の温度で行なわれることが好ましい。このようにすると、配線溝等の内部のＣｕ膜の結晶を十分に成長させて該Ｃｕ膜を緻密化することができるため、配線構造形成後に行なわれる熱処理において、該Ｃｕ膜にさらなる結晶成長が起こることがないので、該Ｃｕ膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【００７４】
（第３の実施形態）
以下、本発明の第３の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。本実施形態の特徴は、配線となるＣｕ膜及びバリア膜のそれぞれに対するＣＭＰ工程の後に、Ｃｕ膜に対するアニール処理を行ない、その後、もう１回、少なくともＣｕ膜を削ることができるＣＭＰ工程を行なうことである。
【００７５】
図１１（ａ）〜（ｄ）は、第３の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００７６】
まず、第１の実施形態（図１〜３参照）と同様に、図１１（ａ）に示すように、例えば半導体基板（図示省略）の上に堆積された絶縁膜１０１の内部に下部配線層１０２を形成した後、下部配線層１０２が埋め込まれた絶縁膜１０１の表面を平坦化する。次に、平坦化された絶縁膜１０１及び下部配線層１０２のそれぞれの上に、例えばＣＶＤ法によりＳｉＮ膜１０３、ＳｉＯ₂膜１０４及びＦＳＧ膜１０５を順次堆積する。次に、例えばリソグラフィー法及びドライエッチング法を用いて、ＳｉＮ膜１０３、ＳｉＯ₂膜１０４及びＦＳＧ膜１０５の内部に、凹部１０６及び配線溝１０７を形成する。凹部１０６は、ＳｉＮ膜１０３及びＳｉＯ₂膜１０４に形成され且つ下部配線層１０２に達するビアホール１０６ａと、ＦＳＧ膜１０５に形成され且つビアホール１０６ａと接続する配線溝１０６ｂとから構成されている。すなわち、凹部１０６はデュアルダマシン構造を持つ。また、配線溝１０７は、配線溝１０６ｂと同様にＦＳＧ膜１０５に形成されている。その後、例えばＰＶＤ法により、ＦＳＧ膜１０５の表面並びに凹部１０６及び配線溝１０７の壁面及び底面に、凹部１０６及び配線溝１０７が途中まで埋まるようにバリア膜１０８及びＣｕシード膜１０９を堆積する。続いて、例えばメッキ法により、Ｃｕシード膜１０９の上に全面に亘って、凹部１０６及び配線溝１０７が完全に埋まるようにＣｕメッキ膜１１０を堆積する。
【００７７】
次に、図１１（ｂ）に示すように、例えばＣＭＰ法を用いて、配線溝１０６ｂ及び１０７からはみ出した（つまりＦＳＧ膜１０５の上面よりも上側に位置する）Ｃｕシード膜１０９、Ｃｕメッキ膜１１０及びバリア膜１０８を除去してＦＳＧ膜１０５の表面を露出させると共にＦＳＧ膜１０５の表面を平坦化する。このとき、具体的なＣＭＰ条件は次の通りである。Ｃｕ膜１０９及び１１０のＣＭＰにおいては、スラリーとして、例えばシリカ系の固形分（５質量％濃度）を含み且つ過酸化水素水を酸化剤とする中性スラリーを用い、研磨時の回転数及び圧力をそれぞれ例えば１０１５ｍｍ／ｓｅｃ及び１７．７ｋＰａに設定する。また、バリア膜１０８のＣＭＰにおいては、スラリーとして、例えばシリカ系の固形分（５質量％濃度）を含み且つ過酸化水素水を酸化剤とする中性スラリー（但し固形分又は中性成分の材料はＣｕ膜用スラリーと異なる）を用い、研磨時の回転数及び圧力をそれぞれ例えば７６１ｍｍ／ｓｅｃ及び１３．７ｋＰａに設定する。
【００７８】
その後、残存するＣｕシード膜１０９及びＣｕメッキ膜１１０に対してアニール処理を行なう。このとき、アニール温度を例えば４００℃とし、その温度状態でのアニール時間を例えば１２０分間とする。これにより、図１１（ｃ）に示すように、Ｃｕシード膜１０９とＣｕメッキ膜１１０との境界は消失して、両者が一体化したＣｕ膜１１１が形成される。また、このアニール処理によって、Ｃｕ膜１１１の結晶成長が完了する。
【００７９】
しかし、このアニール処理は比較的高温で長時間に亘って行なわれるため、図１１（ｃ）に示すように、Ｃｕ膜１１１の結晶が成長するに従って、Ｃｕ膜１１１中に存在する欠陥が、結晶成長に対する周辺からの阻害が少ないＣｕ膜１１１の表面に凝集する。その結果、Ｃｕ膜１１１の表面に表面割れ１１２又は亀裂１１３が形成される。
【００８０】
続いて、図１１（ｄ）に示すように、例えばＣＭＰ法を用いて、Ｃｕ膜１１１の表面部と共に、表面割れ１１２や亀裂１１３を除去する。このとき、ＣＭＰ条件は、少なくともＣｕ膜を削ることができる条件であれば特に限定されない。具体的には、例えば図１１（ｂ）に示すＣＭＰ工程におけるＣｕ膜１０９及び１１０のＣＭＰ条件又はバリア膜１０８のＣＭＰ条件等を用いてもよい。また、Ｃｕ膜１１１の表面部を除去する工程において、Ｃｕ膜の除去に適した条件及びバリア膜の除去に適した条件以外に、例えば酸化膜等の絶縁膜の除去に適した条件を用いても、Ｃｕ膜１１１の表面を平滑化する効果を得ることができる。具体的には、酸化膜の除去に適した条件を用いたＣＭＰによって、配線となるＣｕ膜１１１の周囲の絶縁膜（本実施形態ではＦＳＧ膜１０５）を除去した場合、Ｃｕ膜１１１にも強い力が加えられるため、ＦＳＧ膜１０５の除去と同時にＣｕ膜１１１の表面の平坦化も行なうことができる。
【００８１】
以上に説明したように、第３の実施形態によると、絶縁膜に設けられたビアホール１０６ａ並びに配線溝１０６ｂ及び１０７が埋まるように、バリア膜１０８、Ｃｕシード膜１０９及びＣｕメッキ膜１１０を順次堆積する。その後、配線溝１０６ｂ及び１０７からはみ出したＣｕ膜１０９及び１１０並びにバリア膜１０８を除去した後、アニール処理を行なって、残存するＣｕ膜１０９及び１１０からなるＣｕ膜１１１を形成する。すなわち、アニール処理前にＣｕ膜を部分的に除去し、残存するＣｕ膜に対してアニール処理を行なうため、アニール処理後の除去工程で比較的均一なＣｕ膜の除去（本実施形態では、残存するＣｕ膜の表面部の除去）が行なえるようにＣｕ膜の硬度を保つことができる。また、アニール処理後に、Ｃｕ膜１１１の表面部を除去するため、アニール処理過程においてＣｕ膜１１１の表面に発生した表面割れ１１２や亀裂１１３を除去することができる。その結果、Ｃｕ膜１１１を構成するＣｕ原子が表面拡散する経路が発生しないので、配線構造のエレクロトロマイグレーション耐性の劣化を防止でき、それにより信頼性の高い配線構造を持つ半導体装置を歩留まり良く製造することができる。
【００８２】
また、第３の実施形態によると、Ｃｕ膜１１１に発生した表面割れ１１２等の表面欠陥を、アニール処理後のＣＭＰ工程によって一度に除去することができる。言い換えると、アニール処理の条件の特別な調整を行なうことなく表面欠陥を除去できるので、工程数を増やすことなく、信頼性の高い配線構造を形成することができる。
【００８３】
尚、ビアホールや配線溝等の設計寸法が小さくなるに従って、配線となるＣｕ膜は多くの欠陥を含むようになるので、Ｃｕ膜の埋め込み対象となる配線溝やホールの幅が０．２５μｍと同等か又はそれよりも小さくなると、前述の本実施形態の効果はより顕著に発揮される。但し、メッキ法等による埋め込み能力の限界を考慮した場合、埋め込み対象となる凹部の幅は０．０５μｍ以上であることが好ましい。
【００８４】
また、第３の実施形態において、配線用導電膜としてＣｕ膜を用いたが、これに代えて、Ａｌ膜若しくはＡｇ膜又はＣｕ、Ａｌ若しくはＡｇを含む合金膜を用いても同様の効果が得られる。また、バリア膜の種類は特に限定されないが、例えばＴａＮバリア膜又はＴａバリア膜を用いてもよい。
【００８５】
また、第３の実施形態において、Ｃｕ膜に対するアニール処理は２００℃以上で且つ５００℃未満の温度で行なわれることが好ましい。このようにすると、配線溝等の内部のＣｕ膜の結晶を十分に成長させて該Ｃｕ膜を緻密化することができるため、配線構造形成後に行なわれる熱処理において、該Ｃｕ膜にさらなる結晶成長が起こることがないので、該Ｃｕ膜の収縮及びそれに起因する表面割れ等の発生を防止できる。
【００８６】
（第４の実施形態）
以下、本発明の第４の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。本実施形態の特徴は、配線溝等となる凹部の幅に応じて、配線構造形成のためのＣＭＰ工程の実施タイミング及び回数を選択的に設定することである。このような特徴を本実施形態に持たせる理由は次の通りである。
【００８７】
すなわち、多層配線構造においては、一般に下層配線ほど配線幅が狭くなる一方、上層配線には比較的配線幅の広いものが多い。従って、配線溝等に導電膜を埋め込むことにより配線形成を行なう場合、配線溝等が狭い下層配線ほど表面欠陥等の不具合が生じやすくなる。また、各上層配線の形成時にアニール処理が行なわれるため、下層配線については、その形成後に複数回のアニール処理が行なわれることになり、その都度熱負荷が下層配線に対して加えられることになる。すなわち、より下層に位置する配線ほど、熱負荷が加えられる回数が増えるため、その影響によって配線用導電膜が変化しやすくなって不具合の発生する確率が高くなる。以上のような状況を考慮して、本実施形態においては、配線溝等が狭い配線又は下層に位置する配線の形成においては、第１の実施形態と同様に、配線となるＣｕ膜のＣＭＰ工程とバリア膜のＣＭＰ工程との間に、Ｃｕ膜に対するアニール処理を行なう。それに対して、配線溝等が広い配線又は上層に位置する配線の形成においては、工程の簡単化を重視して、「アニール前」のみに「ＣＭＰ工程」を行なう。
【００８８】
以下、埋め込み銅配線の多層構造を形成する場合を例として、図１２に示すフローチャートを参照しながら具体的に説明する。
【００８９】
まず、ステップＳ１０において、形成対象の配線の幅（つまり配線溝の幅又はビアホール若しくはコンタクトホールの直径）が０．２５μｍ以下かどうか判断する。
【００９０】
配線幅が０．２５μｍ以下である場合、第１の実施形態と同様の方法（図１〜図７参照）を用いることによって、つまりＣｕ膜のＣＭＰ工程とバリア膜のＣＭＰ工程との間にアニール処理を行なうことによって配線形成を行なう。
【００９１】
具体的には、ステップＳ１０１において、基板上に例えばＳｉＯ₂膜を堆積した後、ステップＳ１０２において、ＳｉＯ₂膜上に例えばＦＳＧ膜を堆積し、その後、ステップＳ１０３において、両膜中にホールを形成する。
【００９２】
次に、ステップＳ１０４において、ＦＳＧ膜に、ホールと接続する配線溝を形成し、その後、ステップＳ１０５及びＳ１０６において、ＦＳＧ膜の表面全体に亘ってバリア膜及びＣｕシード膜を順次堆積し、それによりホール及び配線溝を途中まで埋め込む。次に、ステップＳ１０７において、Ｃｕシード膜の上にＣｕメッキ膜を堆積し、それによりホール及び配線溝を完全に埋め込む。
【００９３】
次に、ステップＳ１０８（Ｃｕ−ＣＭＰ工程）において、ＣＭＰ法を用いて、配線溝からはみ出したＣｕメッキ膜及びＣｕシード膜を除去すると共に配線溝からはみ出したバリア膜を露出させる。続いて、ステップＳ１０９において、残存する各Ｃｕ膜に対してアニール処理を行なう。これにより、Ｃｕシード膜とＣｕメッキ膜とが一体化すると共に該一体化したＣｕ膜の結晶化が完了する。すなわち、配線となるＣｕ膜が緻密化される。
【００９４】
次に、ステップＳ１１０（バリアＣＭＰ工程）において、ＣＭＰ法を用いて、配線溝からはみ出したバリア膜を除去し、それによりＦＳＧ膜に埋め込みＣｕ配線を形成すると共にＦＳＧ膜表面を平坦化する。その後、ステップＳ１１１において、Ｃｕ配線が埋め込まれ且つ平坦化されたＦＳＧ膜の上にＳｉＮ膜を堆積する。これにより、Ｃｕ配線の酸化を防止できる。
【００９５】
ところで、ホールの直径又は配線溝の幅が０．２５μｍ以下である場合、言い換えると、配線パターンが微細である場合、アニール処理（ステップＳ１０９）において、Ｃｕ膜中に含有される欠陥が該Ｃｕ膜表面に凝集し、その結果、表面割れや亀裂が発生した状態でＣｕ膜の結晶成長が完了する。それに対して、本実施形態においては、アニール処理後に、２回目のＣＭＰ工程としてバリア膜のＣＭＰ工程（ステップＳ１１０）を行なうことによって、バリア膜と共に、Ｃｕ膜表面に発生した表面割れや亀裂を除去することができる。
【００９６】
一方、ステップＳ１０において、形成対象の配線の幅が０．２５μｍよりも大きいと判断された場合には、例えばアニール処理の前に、Ｃｕ−ＣＭＰ工程及びバリアＣＭＰ工程の両方を行なうことによって（Ｃｕメッキ膜、Ｃｕシード膜及びバリア膜を連続的に除去することによって）配線形成を行なう。言い換えると、ホールの直径又は配線溝の幅が０．２５μｍよりも大きい場合、配線構造の形成において、アニール処理後のＣＭＰ工程は行なわないものとする。
【００９７】
具体的には、ステップＳ２０１〜Ｓ２０７においては、ステップＳ１０１〜Ｓ１０７と同様に、基板上に例えばＳｉＯ₂膜及びＦＳＧ膜を順次堆積した後、両膜中にホールを形成し、その後、ＦＳＧ膜に、ホールと接続する配線溝を形成する。続いて、ホール及び配線溝を途中まで埋まるように、ＦＳＧ膜の表面全体に亘ってバリア膜及びＣｕシード膜を順次堆積した後、ホール及び配線溝が完全に埋まるように、Ｃｕシード膜の上にＣｕメッキ膜を堆積する。
【００９８】
次に、ステップＳ２０８及びＳ２０９（ＣＭＰ工程）において、ＣＭＰ法を用いて、配線溝からはみ出したＣｕメッキ膜、Ｃｕシード膜及びバリア膜を順次除去し、それによりＦＳＧ膜に埋め込みＣｕ配線を形成すると共にＦＳＧ膜表面を平坦化する。続いて、ステップＳ２１０において、残存する各Ｃｕ膜に対してアニール処理を行なう。これにより、Ｃｕシード膜とＣｕメッキ膜とが一体化すると共に該一体化したＣｕ膜の結晶化が完了する。すなわち、配線となるＣｕ膜が緻密化される。その後、ステップＳ２１１において、Ｃｕ配線が埋め込まれ且つ平坦化されたＦＳＧ膜の上にＳｉＮ膜を堆積する。これにより、Ｃｕ配線の酸化を防止できる。
【００９９】
ところで、ホールの直径又は配線溝の幅が０．２５μｍよりも大きくなると、つまり、配線幅が広くなると、配線用導電膜（Ｃｕ膜）における欠陥を放出することができる面も大きくなる。従って、配線幅が広くなった分だけＣｕ膜中に含まれる欠陥量は多くなる一方、配線表面の面積も広くなるので、Ｃｕ膜中の欠陥を放出させやすくなる。その結果、高温でアニール処理（ステップ２１０）を行なったとしても、配線となるＣｕ膜全体の結晶成長が完了する前にＣｕ膜中の欠陥が放出されるので、Ｃｕ膜つまり配線に表面割れや亀裂はほとんど発生しない。すなわち、ホールの直径又は配線溝の幅が０．２５μｍよりも大きい場合、アニール処理後に、表面欠陥を除去するための２回目のＣＭＰ工程を行なう必要はない。
【０１００】
ステップＳ１０１〜Ｓ１１１又はステップＳ２０１〜Ｓ２１１の処理が終了した後、ステップＳ２０において、全ての配線層の形成が終了したかどうか判断する。未形成の配線層が存在する場合、ステップＳ１０に戻る。全ての配線層の形成が終了している場合、ステップＳ３０に進み、最上層の配線層上にパッドを形成すると共に仕上げの熱処理を行なう。
【０１０１】
以上に説明したように、第４の実施形態によると、例えば０．２５μｍ以下の比較的狭い幅を持つ凹部に配線を形成する際には、第１の実施形態の方法を用いるため、第１の実施形態と同様の効果が得られる。一方、例えば０．２５μｍよりも大きい比較的広い幅を持つ凹部に配線を形成する際には、広い幅を持つ凹部内の導電膜からは欠陥を放出させやすいことを考慮して、「アニール前」のみに「ＣＭＰ工程」を行なう。このため、工程の複雑化を抑制しながら、ボイドや表面割れのない配線構造を実現できる。
【０１０２】
すなわち、第４の実施形態によると、配線幅に応じて、配線構造形成のためのＣＭＰ工程の実施タイミング及び回数を選択的に設定することにより、必要以上に工程を複雑化させることなく、所望の配線構造を形成することができる。
【０１０３】
尚、第４の実施形態において、広い幅を持つ凹部に配線を形成する際に、「アニール前」のみに「ＣＭＰ工程」を行なったが、これに代えて、「アニール後」のみに「ＣＭＰ工程」を行なってもよい。
【０１０４】
また、第４の実施形態において、配線用導電膜としてＣｕ膜を用いたが、これに代えて、Ａｌ膜若しくはＡｇ膜又はＣｕ、Ａｌ若しくはＡｇを含む合金膜を用いても同様の効果が得られる。また、バリア膜の種類は特に限定されないが、例えばＴａＮバリア膜又はＴａバリア膜を用いてもよい。
【０１０５】
また、第４の実施形態において、配線溝等が狭い配線又は下層に位置する配線の形成において、第１の実施形態を用いたが、これに代えて、第２又は第３の実施形態を用いてもよい。
【０１０６】
【発明の効果】
本発明によると、絶縁膜に設けられた凹部が埋まるように導電膜を堆積した後、該導電膜に対して熱処理を行なうと共に、熱処理の前後にそれぞれ導電膜の部分的な除去を行なう。すなわち、熱処理前に導電膜を部分的に除去して導電膜の体積を低減した後、残存する導電膜に対して熱処理を行なうため、該導電膜を十分に結晶化できる。また、熱処理後にも導電膜の部分的な除去を行なうため、熱処理時に導電膜に発生した表面割れ又は亀裂等を除去できる。その結果、導電膜を構成する原子が表面拡散する経路が発生しないため、配線構造のエレクロトロマイグレーション耐性の劣化を防止できるので、信頼性の高い配線構造を持つ半導体装置等の電子デバイスを歩留まり良く製造できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図２】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図３】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図４】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図５】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図６】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図７】本発明の第１の実施形態に係る電子デバイスの製造方法の一工程を示す断面図である。
【図８】比較例に係る電子デバイスの製造方法の一工程を示す断面図である。
【図９】比較例に係る電子デバイスの製造方法の一工程を示す断面図である。
【図１０】（ａ）〜（ｄ）は本発明の第２の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図１１】（ａ）〜（ｄ）は本発明の第３の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図１２】本発明の第４の実施形態に係る電子デバイスの製造方法を示すフローチャートである。
【図１３】（ａ）〜（ｅ）は従来の配線構造の形成方法の各工程を示す断面図である。
【図１４】従来の配線構造の形成方法における問題点を説明するための図である。
【符号の説明】
１０１絶縁膜
１０２下部配線層
１０３ＳｉＮ膜
１０４ＳｉＯ₂膜
１０５ＦＳＧ膜
１０６凹部
１０６ａビアホール
１０６ｂ配線溝
１０７配線溝
１０８バリア膜
１０９Ｃｕシード膜
１１０Ｃｕメッキ膜
１１１Ｃｕ膜
１１２表面割れ
１１３亀裂
１１４ＳｉＮ膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for forming a wiring structure in an electronic device such as a semiconductor device.
[0002]
[Prior art]
As a conventional method for forming a wiring structure, there is a conventional example in which a heat treatment (hereinafter referred to as annealing) is performed after a chemical mechanical polishing (CMP) process (see, for example, Patent Document 1). Hereinafter, this conventional wiring forming method will be described with reference to the drawings, taking as an example the case of forming a wiring in a wiring groove formed in an insulating film.
[0003]
FIGS. 13A to 13E are cross-sectional views showing respective steps of the conventional method for forming a wiring structure.
[0004]
First, as shown in FIG. 13A, a base oxide film 12 is deposited on a silicon substrate 11 by using a plasma CVD (chemical vapor deposition) method, and subsequently, a SiN film 13 and an SiON film are formed by a similar method. ₂ A film 14 is sequentially deposited. Subsequently, using a resist pattern (not shown) as a mask, SiO ₂ Etching the film 14 forms a recess reaching the SiN film 13, and then removes the resist pattern and the exposed portion of the SiN film 13 to form a wiring groove 15.
[0005]
Next, as shown in FIG. 13B, SiO in which the wiring groove 15 is formed. ₂ After depositing a barrier metal TaN film 16 on the film 14 by sputtering, a Cu seed film 17 is deposited thereon.
[0006]
After that, as shown in FIG. ₂ A Cu plating layer 18 is deposited on the film 14 so that the wiring groove 15 is completely filled.
[0007]
Subsequently, as shown in FIG. 13D, the Cu plating layer 18, the Cu seed film 17 and the barrier metal TaN film 16 outside the wiring groove 15 are removed by the CMP method to remove SiO. ₂ The surface of the film 14 is exposed. As a result, the Cu buried wiring layer 19 is formed in the wiring groove 15.
[0008]
Next, annealing is performed by setting the temperature to 300 to 500 ° C. and the holding time to 5 to 2000 seconds, so that moisture contained in the Cu embedded wiring layer 19 is obtained as shown in FIG. In addition to removing hydrogen, carbon dioxide, and the like, the grain size of the Cu embedded wiring layer 19 is increased.
[0009]
Through the above steps, the copper wiring of the semiconductor device can be formed.
[0010]
[Patent Document 1]
JP 11-186261 A
[0011]
[Problems to be solved by the invention]
However, the above-described conventional example has the following problems.
[0012]
FIG. 14 is a diagram for explaining a problem in the conventional example.
[0013]
As shown in FIG. 14, an SiN film 43, SiO 2 is formed on the insulating film 41 in which the lower wiring layer 42 is embedded. ₂ A film 44 and an FSG film (fluorine-added silicon oxide film) 45 are sequentially formed. SiN film 43, SiO ₂ The film 44 and the FSG film 45 are provided with a recess 46 and a wiring groove 47. Specifically, the recess 46 includes the SiN film 43 and SiO. ₂ The via hole 46a is formed in the film 44 and reaches the lower wiring layer 42, and the wiring groove 46b is formed in the FSG film 45 and connected to the via hole 46a. The wiring groove 47 is also formed in the FSG film 45 in the same manner as the wiring groove 46b. A copper film (conductive film for upper wiring layer) 49 surrounded by a barrier film 48 is embedded in each of the recess 46 and the wiring groove 47. A SiN film 50 is formed on the FSG film 45 and the copper film 49.
[0014]
However, in the conventional example, when the copper film 49 is annealed after the CMP process in the wiring formation process (see FIG. 13D), for example, as shown in FIG. There is a problem that surface defects such as surface cracks 51 and cracks 52 occur on the surface of 49.
[0015]
In view of the foregoing, it is an object of the present invention to provide a method for preventing the occurrence of surface defects in a conductive film for wiring and thereby manufacturing an electronic device such as a semiconductor device having a highly reliable wiring structure with a high yield. To do.
[0016]
[Means for Solving the Problems]
In order to achieve the above object, the present inventor has examined the cause of the occurrence of surface cracks 51 and cracks 52 in the conventional example in which “annealing” is performed “after the CMP process”, and as a result, has obtained the following knowledge. It was. That is, in the conventional example, the copper film 49 embedded in the recess 46 or the like is annealed, thereby completing the crystal growth of the copper film 49. For this reason, defects in the film (for example, atomic-level vacancies existing along the grain boundaries) aggregate on the surface of the copper film 49 that has already been flattened, and uneven shrinkage occurs in the copper film 49. As shown in FIG. 14, surface cracks 51 and cracks 52 occur. In the conventional example, after the wiring structure made of the copper film 49 is formed, the SiN film 50 is deposited on the entire upper surface. However, since the SiN film 50 has low step coverage, the SiN film 50 causes surface cracks 51 and The crack 52 cannot be embedded. As a result, surface defects such as surface cracks 51 on the surface of the copper film 49 to be a wiring are left untreated, and this becomes a route of surface diffusion of copper atoms, and the electromigration resistance is remarkably deteriorated.
[0017]
Therefore, the present inventor performs the “CMP process” separately before and after “annealing process” in order to remove the surface defects generated in the wiring conductive film together with the surface portion of the wiring conductive film during the annealing process. Invented a method for forming a highly reliable wiring structure.
[0018]
Specifically, the method for forming a wiring structure according to the present invention includes a step of forming a recess in an insulating film, a step of depositing a conductive film on the insulating film so as to fill the recess, and a heat treatment on the conductive film. And a step of partially removing the conductive film both before and after the step of performing the heat treatment.
[0019]
According to the method for forming a wiring structure of the present invention, after depositing a conductive film so as to fill a recess provided in an insulating film, the conductive film is subjected to heat treatment, and before and after the heat treatment, a portion of the conductive film is formed. Removal. That is, the conductive film is partially removed before the heat treatment, and the remaining conductive film is heat treated, so that the hardness of the conductive film is set so that a relatively uniform conductive film can be removed in the removal process after the heat treatment. Can keep. Further, since the conductive film is partially removed after the heat treatment, surface cracks or cracks generated in the conductive film during the heat treatment can be removed at the same time. As a result, there is no path for surface diffusion of atoms constituting the conductive film, so that deterioration of the electromigration resistance of the wiring structure can be prevented, thereby yielding an electronic device such as a semiconductor device having a highly reliable wiring structure. Can be manufactured well.
[0020]
In addition, according to the method for forming a wiring structure of the present invention, the step of removing the conductive film partially (for example, CMP process) is performed after the heat treatment, thereby removing surface defects such as cracks generated in the conductive film at a time. Can do. In other words, since surface defects can be removed without special adjustment of the heat treatment conditions, a highly reliable wiring structure can be formed without increasing the number of steps.
[0021]
The method for forming a wiring structure of the present invention further includes a step of depositing a barrier film on the insulating film so that the concave portion is partially buried between the step of forming the concave portion and the step of depositing the conductive film, and heat treatment The step of partially removing the conductive film before the step of performing the step includes the step of removing the conductive film outside the recess, thereby exposing the barrier film outside the recess, and after the step of performing the heat treatment. The step of partially removing the conductive film may include a step of removing the barrier film outside the recess and the surface portion of the remaining conductive film.
[0022]
In this case, for example, conditions suitable for polishing the conductive film are used in the removal step before the heat treatment, and conditions suitable for polishing the barrier film are used in the removal step after the heat treatment. Therefore, insufficient polishing or excessive polishing is less likely to occur. As a result, the polishing can be performed with higher accuracy and the margin required at the time of polishing can be reduced, so that a sufficient process design can be performed.
[0023]
At this time, if the conductive film is made of copper or an alloy containing copper and the barrier film is made of Ta or TaN, a buried copper wiring having high reliability can be realized.
[0024]
The method for forming a wiring structure of the present invention further includes a step of depositing a barrier film on the insulating film so that the concave portion is partially buried between the step of forming the concave portion and the step of depositing the conductive film, and heat treatment The step of partially removing the conductive film before the step of performing includes the step of partially removing the conductive film outside the recess, and the step of partially removing the conductive film after the step of performing the heat treatment May include a step of removing the conductive film remaining outside the recess and the barrier film outside the recess.
[0025]
In this way, even when surface cracks or cracks become large due to the film quality of the conductive film, the removal amount of the conductive film in the removal step after the heat treatment is set large, so the surface of the conductive film More flattening can be achieved.
[0026]
At this time, if the conductive film is made of copper or an alloy containing copper and the barrier film is made of Ta or TaN, a buried copper wiring having high reliability can be realized.
[0027]
The method for forming a wiring structure of the present invention further includes a step of depositing a barrier film on the insulating film so that the concave portion is partially buried between the step of forming the concave portion and the step of depositing the conductive film, and heat treatment The step of partially removing the conductive film before the step of performing includes the step of removing the conductive film outside the recess and the barrier film outside the recess, and partially removing the conductive film after the step of performing the heat treatment. The removing step may include a step of removing the surface portion of the remaining conductive film.
[0028]
In this case, in the removal step after the heat treatment (step of removing the surface portion of the remaining conductive film), in addition to conditions suitable for removing the conductive film and conditions suitable for removing the barrier film, for example, an oxide film or the like Even when conditions suitable for removing the insulating film are used, the effect of smoothing the surface of the conductive film can be obtained. Specifically, when the oxide film around the wiring is removed by CMP using conditions suitable for the removal of the oxide film, a strong force is also applied to the conductive film for wiring, so that the conductive film is conductive simultaneously with the removal of the oxide film. The film surface can also be planarized.
[0029]
At this time, if the conductive film is made of copper or an alloy containing copper and the barrier film is made of Ta or TaN, a buried copper wiring having high reliability can be realized.
[0030]
In the method for forming a wiring structure according to the present invention, the recess may be formed of a via hole and a wiring groove formed on the via hole and connected to the via hole. Thereby, a wiring structure having a dual damascene structure and high reliability can be realized.
[0031]
In the method for forming a wiring structure of the present invention, the heat treatment is preferably performed at a temperature of 200 ° C. or higher and lower than 500 ° C.
[0032]
In this case, the conductive film in the recess can be sufficiently grown to densify the conductive film. For this reason, in the heat treatment performed after the formation of the wiring structure, further crystal growth does not occur in the conductive film in the recess, so that the contraction of the conductive film and the occurrence of surface cracks and the like due to the shrinkage can be prevented.
[0033]
In the method for forming a wiring structure according to the present invention, when the width of the recess is 0.25 μm or less, the effects as described above are remarkably obtained.
[0034]
In the method for forming a wiring structure according to the present invention, when the conductive film is made of copper or an alloy containing copper, a buried copper wiring having high reliability can be realized.
[0035]
In the method for forming a wiring structure of the present invention, when a chemical mechanical polishing method is used in the step of removing the conductive film, the conductive film outside the recess can be reliably removed.
[0036]
The electronic device manufacturing method according to the present invention is premised on an electronic device manufacturing method having a first wiring structure and a second wiring structure. Specifically, the first wiring structure forming method includes a step of forming a first recess in a first insulating film on a substrate, and a first conductive film on the first insulating film. A step of depositing so as to fill the recesses, a step of performing a heat treatment on the first conductive film, and a step of partially removing the first conductive film both before and after the step of performing the heat treatment. It has. In addition, the second wiring structure forming method includes a step of forming a second recess in the second insulating film on the substrate, and a second conductive film formed on the second insulating film. A step of depositing so as to be buried, a step of heat-treating the second conductive film, and a step of removing the second conductive film outside the second recess. In the electronic device manufacturing method of the present invention, the width of the second recess is larger than the width of the first recess. In the second wiring structure forming method, the second conductive film outside the second recess may be removed before the heat treatment for the second conductive film, or after the heat treatment. You may do it.
[0037]
According to the electronic device manufacturing method of the present invention, when the first wiring structure is formed in the first recess having a relatively narrow width of, for example, 0.25 μm or less, the wiring structure forming method of the present invention is used. , The above-mentioned effect by the method can be obtained. On the other hand, when forming the second wiring structure in the second recess having a relatively wide width, for example, larger than 0.25 μm, it is easy to release defects from the conductive film in the recess having the wide width. Considering this, the “CMP process” is performed only once before “before annealing” or “after annealing”. For this reason, a wiring structure free from surface defects such as surface cracks can be realized while suppressing the complexity of the process.
[0038]
That is, according to the method for manufacturing an electronic device of the present invention, the process is complicated more than necessary by setting the execution timing and the number of times of the CMP process for forming the wiring structure according to the width of the recess, that is, the wiring width. Therefore, a desired wiring structure can be formed.
[0039]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
Hereinafter, an electronic device manufacturing method according to a first embodiment of the present invention will be described with reference to the drawings. The feature of this embodiment is that an annealing process is performed on the Cu film between the CMP process of the copper (Cu) film to be a wiring and the CMP process of the barrier film.
[0040]
1-7 is sectional drawing which shows each process of the manufacturing method of the electronic device which concerns on 1st Embodiment.
[0041]
First, as shown in FIG. 1, for example, a lower wiring layer 102 is formed inside an insulating film 101 deposited on a semiconductor substrate (not shown), and then the surface of the insulating film 101 in which the lower wiring layer 102 is embedded. To flatten. Next, on each of the planarized insulating film 101 and lower wiring layer 102, for example, a SiN film 103, SiO 2 is formed by a CVD method. ₂ A film 104 and an FSG film 105 are sequentially deposited.
[0042]
Next, as shown in FIG. 2, for example, using a lithography method and a dry etching method, the SiN film 103, the SiO 2 ₂ A recess 106 and a wiring groove 107 are formed inside the film 104 and the FSG film 105. Specifically, the recess 106 includes the SiN film 103 and SiO. ₂ The via hole 106a is formed in the film 104 and reaches the lower wiring layer 102, and the wiring groove 106b is formed in the FSG film 105 and connected to the via hole 106a. That is, the recess 106 has a dual damascene structure. Further, the wiring groove 107 is formed in the FSG film 105 in the same manner as the wiring groove 106b.
[0043]
Thereafter, as shown in FIG. 3, for example, by a PVD (physical vapor depositon) method, the barrier 106 is formed so that the recess 106 and the wiring groove 107 are partially embedded in the surface of the FSG film 105 and the wall surface and bottom surface of the recess 106 and the wiring groove 107. A film 108 and a Cu seed film 109 are deposited. Subsequently, a Cu plating film 110 is deposited over the entire surface of the Cu seed film 109 by, for example, plating so that the recess 106 and the wiring groove 107 are completely filled.
[0044]
Next, as shown in FIG. 4, the Cu seed film 109 and the Cu plating film 110 protruding from the wiring grooves 106 b and 107 (that is, located above the upper surface of the barrier film 108) are removed by using, for example, CMP. Thus, the barrier film 108 outside the wiring trenches 106b and 107 is exposed. As a result, a Cu plating film 110 surrounded by the barrier film 108 and the Cu seed film 109 is formed in the recess 106 and the wiring groove 107. At this time, the rotation speed and pressure of the polishing pad, the components of the slurry, and the like are appropriately set so that the barrier film 108 is not excessively polished and disappears. Specifically, as the slurry, for example, a neutral slurry containing silica-based solids (concentration of 5% by mass) and using hydrogen peroxide as an oxidizing agent is used. The relative speed (time average value): the same applies hereinafter) and the pressure (pressure for pressing the polishing pad against the wafer: the same applies hereinafter) are set to 1015 mm / sec and 17.7 kPa, for example.
[0045]
Thereafter, the remaining Cu seed film 109 and Cu plating film 110 are annealed. At this time, the annealing temperature is set to 400 ° C., for example, and the annealing time in the temperature state is set to 120 minutes, for example. As a result, as shown in FIG. 5, the boundary between the Cu seed film 109 and the Cu plating film 110 disappears, and a Cu film 111 in which both are integrated is formed. This annealing process completes the crystal growth of the Cu film 111 and improves the crystallinity of the barrier film 108 made of, for example, TaN. As a result, the barrier film 108 can be more easily scraped in the CMP process performed after the annealing treatment, so that the torque in the CMP process can be reduced.
[0046]
However, since this annealing process is performed at a relatively high temperature for a long time, as shown in FIG. 5, as the crystal of the Cu film 111 grows, the defects existing in the Cu film 111 become peripheral to the crystal growth. Aggregates on the surface of the Cu film 111 with little inhibition. As a result, a surface crack 112 or a crack 113 is formed on the surface of the Cu film 111.
[0047]
Subsequently, as shown in FIG. 6, the barrier film 108 protruding from the wiring trenches 106 b and 107 (that is, located above the upper surface of the FSG film 105) is removed by using, for example, a CMP method to remove the wiring trench 106 b and The FSG film 105 outside 107 is exposed. At this time, the rotational speed and pressure of the polishing pad, the components of the slurry, and the like are appropriately set so that the surface crack 112 and the crack 113 generated on the surface of the Cu film 111 are also removed at substantially the same speed as the barrier film 108. . Specifically, as the slurry, for example, a neutral slurry containing silica-based solid content (5% by mass concentration) and using hydrogen peroxide as an oxidizing agent (however, the solid content or neutral component material is a slurry for Cu film) And the rotational speed and pressure during polishing are set to 761 mm / sec and 13.7 kPa, respectively. Thereby, the surface crack 112 and the crack 113 formed on the surface of the Cu film 111 can be removed together with the polishing of the barrier film 108. That is, a Cu film 111 that is flat and free from surface defects can be obtained.
[0048]
Finally, in order to prevent the surface of the Cu film 111 from being oxidized, as shown in FIG. 7, an SiN film 114 is formed on the FSG film 105 and the Cu film 111 by, for example, the CVD method. At this time, since the surface defects of the Cu film 111 are removed in the polishing step of the barrier film 108 (see FIG. 6), the SiN film 114 can be deposited with good adhesion to the Cu film 111. Through the above steps, a multilayer wiring structure having the lower wiring layer 102 and the upper wiring layer made of the Cu film 111 embedded in the wiring grooves 106b and 107 is formed. Here, the upper wiring layer and the lower wiring layer 102 are connected via a plug made of a Cu film 111 embedded in the via hole 106a. By repeating the same process as the process described above (see FIGS. 1 to 7), an electronic device such as a semiconductor device having a multilayer wiring structure with a desired number of layers can be manufactured.
[0049]
As described above, according to the first embodiment, the barrier film 108, the Cu seed film 109, and the Cu plating film 110 are sequentially deposited so as to fill the via hole 106a and the wiring grooves 106b and 107 provided in the insulating film. To do. Thereafter, the Cu films 109 and 110 protruding from the wiring grooves 106b and 107 are removed, and then an annealing process is performed to form a Cu film 111 composed of the remaining Cu films 109 and 110. That is, since the Cu film is partially removed before the annealing process and the remaining Cu film is annealed, a relatively uniform removal of the Cu film is performed in the removing process after the annealing process (in this embodiment, the remaining The hardness of the Cu film can be maintained so that the surface portion of the Cu film can be removed. Further, in order to remove the barrier film 108 protruding from the wiring grooves 106b and 107 after the annealing process, the surface crack 112 and the crack 113 generated on the surface of the Cu film 111 during the annealing process can be removed together with the barrier film 108. it can. As a result, there is no path where Cu atoms constituting the Cu film 111 are diffused on the surface, so that deterioration of the electromigration resistance of the wiring structure can be prevented, thereby manufacturing a semiconductor device having a highly reliable wiring structure with high yield. can do.
[0050]
Further, according to the first embodiment, surface defects such as the surface crack 112 generated in the Cu film 111 can be removed at once by the CMP process of the barrier film 108 after the annealing treatment. In other words, since surface defects can be removed without special adjustment of the annealing conditions, a highly reliable wiring structure can be formed without increasing the number of steps.
[0051]
Further, according to the first embodiment, for example, each CMP process uses conditions suitable for polishing a Cu film in a CMP process before annealing, and uses conditions suitable for polishing a barrier film in a CMP process after annealing. Since conditions more suitable for the film to be polished can be used in the process, insufficient polishing or excessive polishing is less likely to occur. As a result, the polishing can be performed with higher accuracy and the margin required at the time of polishing can be reduced, so that a sufficient process design can be performed.
[0052]
As the design dimensions of via holes, wiring grooves, etc. become smaller, the Cu film that becomes the wiring contains more defects, so the width of the wiring groove or hole to be embedded in the Cu film is equivalent to 0.25 μm. If it is smaller or smaller than that, the effect of the above-described embodiment is more remarkably exhibited. However, when considering the limit of the embedding ability by the plating method or the like, it is preferable that the width of the recess to be embedded is 0.05 μm or more.
[0053]
In the first embodiment, the Cu film is used as the wiring conductive film, but the same effect can be obtained by using an Al film or an Ag film or an alloy film containing Cu, Al, or Ag instead. It is done. The type of the barrier film is not particularly limited, but for example, a TaN barrier film or a Ta barrier film may be used.
[0054]
In the first embodiment, the annealing process for the Cu film is preferably performed at a temperature of 200 ° C. or higher and lower than 500 ° C. In this way, the Cu film inside the wiring trench or the like can be sufficiently grown and the Cu film can be densified. Therefore, in the heat treatment performed after the wiring structure is formed, further crystal growth occurs in the Cu film. Since it does not occur, the shrinkage of the Cu film and the occurrence of surface cracks caused by the shrinkage can be prevented.
[0055]
(Comparative example)
Hereinafter, an electronic device manufacturing method according to a comparative example will be described with reference to the drawings. The feature of this comparative example (that is, the difference from the first embodiment) is that the Cu film is annealed before the CMP process of the copper (Cu) film to be a wiring.
[0056]
FIG. 8 is a cross-sectional view showing one step of a method of manufacturing an electronic device according to a comparative example.
[0057]
As shown in FIG. 8, the SiN film 103, SiO 2 is formed on the insulating film 101 in which the lower wiring layer 102 is embedded. ₂ A film 104 and an FSG film 105 are sequentially formed. SiN film 103, SiO ₂ The film 104 and the FSG film 105 are provided with a recess 106 and a wiring groove 107. The recess 106 includes the SiN film 103 and SiO. ₂ The via hole 106a is formed in the film 104 and reaches the lower wiring layer 102, and the wiring groove 106b is formed in the FSG film 105 and connected to the via hole 106a. The wiring groove 107 is also formed in the FSG film 105 like the wiring groove 106b. A barrier film 108 is formed on the FSG film 105 so that the recess 106 and the wiring groove 107 are partially filled, and a Cu film is formed on the barrier film 108 so that the recess 106 and the wiring groove 107 are completely filled. (Upper wiring layer conductive film) 111 is formed.
[0058]
In this comparative example, “annealing” is performed “before the CMP process”. That is, the Cu film 111 is annealed before the CMP process for removing the Cu film 111 protruding from the recess 106 and the wiring groove 107. However, in the comparative example, when the Cu film 111 is annealed, as shown in FIG. 8, there is a problem that a void (cavity) 121 is generated in a copper film portion that becomes a metal wiring layer.
[0059]
The cause of the void 121 is considered as follows. That is, in this comparative example in which “annealing” is performed “before the CMP process”, the annealing process is performed at a relatively high temperature of 250 to 400 ° C. before the CMP process with the volume of the Cu film 111 being large. For this reason, defects (for example, atomic-level vacancies existing along the grain boundaries) contained in the Cu film 111 immediately after annealing are aggregated in the via hole 106a, and these defects are completely removed. The crystal growth of the Cu film 111 is completed without being able to. As a result, as shown in FIG. 8, a void 121 is generated at a narrow portion such as a via hole portion. As a result, since the wiring resistance is increased, the yield of the semiconductor device is lowered and the reliability of the semiconductor device is lowered. Such a phenomenon is more prominent when the width of a recess such as a wiring groove or a via hole is 0.25 μm or less.
[0060]
In the comparative example, when annealing is performed at a low temperature (for example, about 150 ° C.) in order to prevent voids, another problem occurs as shown in FIG. That is, in this case, the upper wiring layer made of the Cu film 111 is formed without voids as shown in FIG. 9 by removing the Cu film 111 protruding from the recess 106 and the wiring groove 107 by the CMP method after the annealing process. can do. At this time, there is no defect such as a crack on the surface of the Cu film 111. However, since the annealing treatment of the Cu film 111 is performed at a low temperature, the crystal growth of the Cu film 111 and the removal of defects from the Cu film 111 are not sufficient at this time. As a result, in the heat treatment performed after the formation of the upper wiring layer or after the formation of the SiN film 114 that protects the upper wiring layer, defects in the film are aggregated on the surface of the Cu film 111 that has already been planarized, and the Cu film Since non-uniform shrinkage occurs in 111, surface cracks 122 and cracks 123 occur as shown in FIG.
[0061]
(Second Embodiment)
An electronic device manufacturing method according to the second embodiment of the present invention will be described below with reference to the drawings. The feature of this embodiment is that the CMP (Cu-CMP) process of the Cu film to be the wiring is performed in two steps, and the Cu film is annealed during each Cu-CMP process.
[0062]
FIGS. 10A to 10D are cross-sectional views illustrating respective steps of the electronic device manufacturing method according to the second embodiment.
[0063]
First, as in the first embodiment (see FIGS. 1 to 3), as shown in FIG. 10A, for example, a lower wiring layer is formed inside an insulating film 101 deposited on a semiconductor substrate (not shown). After forming 102, the surface of the insulating film 101 in which the lower wiring layer 102 is embedded is planarized. Next, on each of the planarized insulating film 101 and lower wiring layer 102, for example, a SiN film 103, SiO 2 is formed by a CVD method. ₂ A film 104 and an FSG film 105 are sequentially deposited. Next, for example, using a lithography method and a dry etching method, the SiN film 103, the SiO 2 ₂ A recess 106 and a wiring groove 107 are formed inside the film 104 and the FSG film 105. The recess 106 includes the SiN film 103 and SiO. ₂ The via hole 106a is formed in the film 104 and reaches the lower wiring layer 102, and the wiring groove 106b is formed in the FSG film 105 and connected to the via hole 106a. That is, the recess 106 has a dual damascene structure. Further, the wiring groove 107 is formed in the FSG film 105 in the same manner as the wiring groove 106b. Thereafter, the barrier film 108 and the Cu seed film 109 are deposited on the surface of the FSG film 105 and the wall surfaces and bottom surfaces of the recesses 106 and the wiring grooves 107 so that the recesses 106 and the wiring grooves 107 are partially filled by PVD, for example. Subsequently, a Cu plating film 110 is deposited over the entire surface of the Cu seed film 109 by, for example, plating so that the recess 106 and the wiring groove 107 are completely filled.
[0064]
Next, as shown in FIG. 10B, the Cu plating film 110 protruding from the wiring trenches 106b and 107 (that is, located above the upper surface of the barrier film 108) is partially formed by using, for example, CMP. Remove. At this time, as the slurry, for example, a neutral slurry containing silica-based solid content (concentration of 5% by mass) and using hydrogen peroxide as an oxidizing agent is used, and the rotation speed and pressure during polishing are, for example, 1015 mm / sec and Set to 17.7 kPa.
[0065]
Thereafter, the Cu seed film 109 and the remaining Cu plating film 110 are annealed. At this time, the annealing temperature is set to 400 ° C., for example, and the annealing time in the temperature state is set to 120 minutes, for example. As a result, as shown in FIG. 10C, the boundary between the Cu seed film 109 and the Cu plating film 110 disappears, and a Cu film 111 in which both are integrated is formed. Further, the crystal growth of the Cu film 111 is completed by this annealing treatment.
[0066]
Subsequently, as shown in FIG. 10D, the Cu film 111 and the barrier film 108 that protrude from the wiring grooves 106b and 107 (that is, located above the upper surface of the FSG film 105) are formed by using, for example, a CMP method. The surface of the FSG film 105 is removed and the surface of the FSG film 105 is planarized. At this time, specific CMP conditions are as follows. In CMP of the Cu film 111, for example, a neutral slurry containing silica-based solids (concentration of 5% by mass) and using hydrogen peroxide as an oxidizing agent is used as the slurry. For example, it is set to 1015 mm / sec and 17.7 kPa. Further, in the CMP of the barrier film 108, as a slurry, for example, a neutral slurry containing silica-based solid content (concentration of 5% by mass) and using hydrogen peroxide as an oxidizing agent (however, solid content or neutral component material) Is different from the slurry for Cu film), and the rotational speed and pressure during polishing are set to 761 mm / sec and 13.7 kPa, for example.
[0067]
Finally, as in the first embodiment (see FIG. 7), in order to prevent oxidation of the surface of the Cu film 111, SiN films are formed on the FSG film 105 and the Cu film 111 by, eg, CVD. Form.
[0068]
As described above, according to the second embodiment, the barrier film 108, the Cu seed film 109, and the Cu plating film 110 are sequentially deposited so that the via hole 106a and the wiring grooves 106b and 107 provided in the insulating film are filled. To do. Thereafter, the Cu film 110 protruding from the wiring grooves 106 b and 107 is partially removed, and then an annealing process is performed to form a Cu film 111 including the Cu film 109 and the remaining Cu film 110. That is, the Cu film is partially removed before the annealing process, and the remaining Cu film is annealed, so that the Cu film can be removed relatively uniformly in the removal process after the annealing process. Can maintain the hardness. In addition, in order to remove the Cu film 111 and the barrier film 108 protruding from the wiring grooves 106b and 107 after the annealing process, the surface defect is also generated when a surface defect such as a crack occurs on the surface of the Cu film 111 in the annealing process. Can be removed together with the Cu film 111. As a result, there is no path where Cu atoms constituting the Cu film 111 are diffused on the surface, so that deterioration of the electromigration resistance of the wiring structure can be prevented, thereby manufacturing a semiconductor device having a highly reliable wiring structure with high yield. can do.
[0069]
Further, according to the second embodiment, even when a surface defect occurs in the Cu film 111, the surface defect can be removed at a time by a CMP process after annealing. In other words, since surface defects can be removed without special adjustment of the annealing conditions, a highly reliable wiring structure can be formed without increasing the number of steps.
[0070]
In addition, according to the second embodiment, even when surface cracks or cracks become large due to the film quality of the Cu film, the removal amount of the Cu film in the CMP process after annealing is set large. The surface of the Cu film can be further planarized.
[0071]
As the design dimensions of via holes, wiring grooves, etc. become smaller, the Cu film that becomes the wiring contains more defects, so the width of the wiring groove or hole to be embedded in the Cu film is equivalent to 0.25 μm. If it is smaller or smaller than that, the effect of the above-described embodiment is more remarkably exhibited. However, when considering the limit of the embedding ability by the plating method or the like, it is preferable that the width of the recess to be embedded is 0.05 μm or more.
[0072]
In the second embodiment, the Cu film is used as the wiring conductive film, but the same effect can be obtained by using an Al film or an Ag film or an alloy film containing Cu, Al, or Ag instead. It is done. The type of the barrier film is not particularly limited, but for example, a TaN barrier film or a Ta barrier film may be used.
[0073]
In the second embodiment, the annealing process for the Cu film is preferably performed at a temperature of 200 ° C. or higher and lower than 500 ° C. In this way, the Cu film inside the wiring trench or the like can be sufficiently grown and the Cu film can be densified. Therefore, in the heat treatment performed after the wiring structure is formed, further crystal growth occurs in the Cu film. Since it does not occur, the shrinkage of the Cu film and the occurrence of surface cracks caused by the shrinkage can be prevented.
[0074]
(Third embodiment)
Hereinafter, an electronic device manufacturing method according to a third embodiment of the present invention will be described with reference to the drawings. The feature of this embodiment is that after the CMP process for each of the Cu film and the barrier film to be the wiring, an annealing process is performed on the Cu film, and then a CMP process that can at least cut the Cu film is performed again. It is.
[0075]
FIGS. 11A to 11D are cross-sectional views showing respective steps of an electronic device manufacturing method according to the third embodiment.
[0076]
First, as in the first embodiment (see FIGS. 1 to 3), as shown in FIG. 11A, for example, a lower wiring layer is formed inside an insulating film 101 deposited on a semiconductor substrate (not shown). After forming 102, the surface of the insulating film 101 in which the lower wiring layer 102 is embedded is planarized. Next, on each of the planarized insulating film 101 and lower wiring layer 102, for example, a SiN film 103, SiO 2 is formed by a CVD method. ₂ A film 104 and an FSG film 105 are sequentially deposited. Next, for example, using a lithography method and a dry etching method, the SiN film 103, the SiO 2 ₂ A recess 106 and a wiring groove 107 are formed inside the film 104 and the FSG film 105. The recess 106 includes the SiN film 103 and SiO. ₂ The via hole 106a is formed in the film 104 and reaches the lower wiring layer 102, and the wiring groove 106b is formed in the FSG film 105 and connected to the via hole 106a. That is, the recess 106 has a dual damascene structure. Further, the wiring groove 107 is formed in the FSG film 105 in the same manner as the wiring groove 106b. Thereafter, the barrier film 108 and the Cu seed film 109 are deposited on the surface of the FSG film 105 and the wall surfaces and bottom surfaces of the recesses 106 and the wiring grooves 107 so that the recesses 106 and the wiring grooves 107 are partially filled by PVD, for example. Subsequently, a Cu plating film 110 is deposited over the entire surface of the Cu seed film 109 by, for example, plating so that the recess 106 and the wiring groove 107 are completely filled.
[0077]
Next, as shown in FIG. 11B, the Cu seed film 109 and the Cu plating film protruding from the wiring trenches 106b and 107 (that is, located above the upper surface of the FSG film 105) using, for example, the CMP method. 110 and the barrier film 108 are removed to expose the surface of the FSG film 105 and to flatten the surface of the FSG film 105. At this time, specific CMP conditions are as follows. In CMP of the Cu films 109 and 110, a neutral slurry containing, for example, silica-based solid content (concentration of 5% by mass) and using hydrogen peroxide as an oxidizing agent is used as the slurry. Are set to 1015 mm / sec and 17.7 kPa, for example. Further, in the CMP of the barrier film 108, as a slurry, for example, a neutral slurry containing silica-based solid content (concentration of 5% by mass) and using hydrogen peroxide as an oxidizing agent (however, solid content or neutral component material) Is different from the slurry for Cu film), and the rotational speed and pressure during polishing are set to 761 mm / sec and 13.7 kPa, for example.
[0078]
Thereafter, the remaining Cu seed film 109 and Cu plating film 110 are annealed. At this time, the annealing temperature is set to 400 ° C., for example, and the annealing time in the temperature state is set to 120 minutes, for example. As a result, as shown in FIG. 11C, the boundary between the Cu seed film 109 and the Cu plating film 110 disappears, and a Cu film 111 in which both are integrated is formed. Further, the crystal growth of the Cu film 111 is completed by this annealing treatment.
[0079]
However, since this annealing process is performed at a relatively high temperature for a long time, as shown in FIG. 11C, as the crystal of the Cu film 111 grows, defects existing in the Cu film 111 are crystallized. Aggregates on the surface of the Cu film 111 with little inhibition from the periphery to the growth. As a result, a surface crack 112 or a crack 113 is formed on the surface of the Cu film 111.
[0080]
Subsequently, as shown in FIG. 11D, the surface crack 112 and the crack 113 are removed together with the surface portion of the Cu film 111 by using, for example, a CMP method. At this time, the CMP conditions are not particularly limited as long as at least the Cu film can be removed. Specifically, for example, the CMP conditions of the Cu films 109 and 110 or the CMP conditions of the barrier film 108 in the CMP process shown in FIG. In addition, in the process of removing the surface portion of the Cu film 111, in addition to conditions suitable for removing the Cu film and conditions suitable for removing the barrier film, conditions suitable for removing an insulating film such as an oxide film are used. Also, the effect of smoothing the surface of the Cu film 111 can be obtained. Specifically, when the insulating film (FSG film 105 in the present embodiment) around the Cu film 111 to be the wiring is removed by CMP using conditions suitable for the removal of the oxide film, the Cu film 111 is also strong. Since force is applied, the surface of the Cu film 111 can be planarized simultaneously with the removal of the FSG film 105.
[0081]
As described above, according to the third embodiment, the barrier film 108, the Cu seed film 109, and the Cu plating film 110 are sequentially deposited so that the via hole 106a and the wiring grooves 106b and 107 provided in the insulating film are filled. To do. Thereafter, the Cu films 109 and 110 and the barrier film 108 protruding from the wiring grooves 106b and 107 are removed, and then an annealing process is performed to form a Cu film 111 composed of the remaining Cu films 109 and 110. That is, since the Cu film is partially removed before the annealing process and the remaining Cu film is annealed, a relatively uniform removal of the Cu film is performed in the removing process after the annealing process (in this embodiment, the remaining The hardness of the Cu film can be maintained so that the surface portion of the Cu film can be removed. Further, since the surface portion of the Cu film 111 is removed after the annealing process, the surface crack 112 and the crack 113 generated on the surface of the Cu film 111 during the annealing process can be removed. As a result, there is no path where Cu atoms constituting the Cu film 111 are diffused on the surface, so that deterioration of the electromigration resistance of the wiring structure can be prevented, thereby manufacturing a semiconductor device having a highly reliable wiring structure with high yield. can do.
[0082]
Further, according to the third embodiment, surface defects such as the surface crack 112 generated in the Cu film 111 can be removed at a time by the CMP process after the annealing treatment. In other words, since surface defects can be removed without special adjustment of the annealing conditions, a highly reliable wiring structure can be formed without increasing the number of steps.
[0083]
As the design dimensions of via holes, wiring grooves, etc. become smaller, the Cu film that becomes the wiring contains more defects, so the width of the wiring groove or hole to be embedded in the Cu film is equivalent to 0.25 μm. If it is smaller or smaller than that, the effect of the above-described embodiment is more remarkably exhibited. However, when considering the limit of the embedding ability by the plating method or the like, it is preferable that the width of the recess to be embedded is 0.05 μm or more.
[0084]
In the third embodiment, the Cu film is used as the wiring conductive film, but the same effect can be obtained by using an Al film or an Ag film or an alloy film containing Cu, Al, or Ag instead. It is done. The type of the barrier film is not particularly limited, but for example, a TaN barrier film or a Ta barrier film may be used.
[0085]
In the third embodiment, the annealing process for the Cu film is preferably performed at a temperature of 200 ° C. or more and less than 500 ° C. In this way, the Cu film inside the wiring trench or the like can be sufficiently grown and the Cu film can be densified. Therefore, in the heat treatment performed after the wiring structure is formed, further crystal growth occurs in the Cu film. Since it does not occur, the shrinkage of the Cu film and the occurrence of surface cracks caused by the shrinkage can be prevented.
[0086]
(Fourth embodiment)
An electronic device manufacturing method according to the fourth embodiment of the present invention will be described below with reference to the drawings. The feature of this embodiment is that the execution timing and the number of times of the CMP process for forming the wiring structure are selectively set according to the width of the concave portion that becomes the wiring groove or the like. The reason why this embodiment has such a feature is as follows.
[0087]
That is, in a multilayer wiring structure, the lower layer wiring generally has a smaller wiring width, while the upper layer wiring has a relatively large wiring width. Therefore, when wiring is formed by embedding a conductive film in a wiring groove or the like, a lower layer wiring having a narrow wiring groove or the like is more likely to have defects such as surface defects. Further, since the annealing process is performed at the time of forming each upper layer wiring, the lower layer wiring is subjected to a plurality of annealing processes after the formation, and a thermal load is applied to the lower layer wiring each time. . That is, as the wiring located in the lower layer increases the number of times the thermal load is applied, the wiring conductive film easily changes due to the influence, and the probability of occurrence of a defect increases. In consideration of the above situation, in the present embodiment, in the formation of the wiring having a narrow wiring groove or the like, or the wiring located in the lower layer, the CMP process of the Cu film to be the wiring as in the first embodiment And an annealing process for the Cu film between the barrier film and the CMP process. On the other hand, in the formation of a wiring having a wide wiring groove or the like or a wiring located in an upper layer, the “CMP process” is performed only “before annealing” with an emphasis on simplification of the process.
[0088]
Hereinafter, an example in which a multilayer structure of buried copper wiring is formed will be described in detail with reference to the flowchart shown in FIG.
[0089]
First, in step S10, it is determined whether or not the width of the wiring to be formed (that is, the width of the wiring groove or the diameter of the via hole or contact hole) is 0.25 μm or less.
[0090]
When the wiring width is 0.25 μm or less, annealing is performed by using the same method as in the first embodiment (see FIGS. 1 to 7), that is, between the CMP process of the Cu film and the CMP process of the barrier film. The wiring is formed by processing.
[0091]
Specifically, in step S101, for example, SiO 2 is formed on the substrate. ₂ After depositing the film, in step S102, SiO ₂ For example, an FSG film is deposited on the film, and then holes are formed in both films in step S103.
[0092]
Next, in step S104, a wiring groove connected to the hole is formed in the FSG film, and then in steps S105 and S106, a barrier film and a Cu seed film are sequentially deposited over the entire surface of the FSG film, thereby Fill holes and wiring trenches halfway. Next, in step S107, a Cu plating film is deposited on the Cu seed film, thereby completely filling the holes and wiring grooves.
[0093]
Next, in step S108 (Cu-CMP process), by using the CMP method, the Cu plating film and the Cu seed film protruding from the wiring groove are removed and the barrier film protruding from the wiring groove is exposed. Subsequently, in step S109, an annealing process is performed on each remaining Cu film. Thereby, the Cu seed film and the Cu plating film are integrated, and crystallization of the integrated Cu film is completed. That is, the Cu film that becomes the wiring is densified.
[0094]
Next, in step S110 (barrier CMP process), the barrier film protruding from the wiring trench is removed by CMP, thereby forming a buried Cu wiring in the FSG film and planarizing the FSG film surface. Thereafter, in step S111, a SiN film is deposited on the FSG film in which the Cu wiring is embedded and planarized. Thereby, oxidation of Cu wiring can be prevented.
[0095]
By the way, when the hole diameter or the wiring groove width is 0.25 μm or less, in other words, when the wiring pattern is fine, in the annealing process (step S109), defects contained in the Cu film are caused by the Cu film. As a result, the crystal growth of the Cu film is completed in a state where surface cracks and cracks are generated. On the other hand, in the present embodiment, after the annealing process, by performing the CMP process (step S110) of the barrier film as the second CMP process, the surface cracks and cracks generated on the Cu film surface are removed together with the barrier film. can do.
[0096]
On the other hand, when it is determined in step S10 that the width of the wiring to be formed is larger than 0.25 μm, for example, by performing both the Cu-CMP process and the barrier CMP process before the annealing process (Cu Wiring is formed by continuously removing the plating film, Cu seed film and barrier film. In other words, when the hole diameter or the wiring groove width is larger than 0.25 μm, the CMP process after the annealing process is not performed in the formation of the wiring structure.
[0097]
Specifically, in steps S201 to S207, as in steps S101 to S107, for example, SiO 2 is formed on the substrate. ₂ After sequentially depositing the film and the FSG film, holes are formed in both films, and then a wiring groove connected to the holes is formed in the FSG film. Subsequently, after sequentially depositing a barrier film and a Cu seed film over the entire surface of the FSG film so that the hole and the wiring groove are partially filled, the upper surface of the Cu seed film is filled so that the hole and the wiring groove are completely filled. A Cu plating film is deposited on the substrate.
[0098]
Next, in steps S208 and S209 (CMP process), the Cu plating film, the Cu seed film, and the barrier film protruding from the wiring trench are sequentially removed by CMP, thereby forming a buried Cu wiring in the FSG film. At the same time, the FSG film surface is planarized. Subsequently, in step S210, an annealing process is performed on each remaining Cu film. Thereby, the Cu seed film and the Cu plating film are integrated, and crystallization of the integrated Cu film is completed. That is, the Cu film that becomes the wiring is densified. Thereafter, in step S211, a SiN film is deposited on the FSG film in which the Cu wiring is embedded and planarized. Thereby, oxidation of Cu wiring can be prevented.
[0099]
By the way, when the diameter of the hole or the width of the wiring groove is larger than 0.25 μm, that is, when the wiring width is widened, the surface capable of releasing defects in the wiring conductive film (Cu film) is also increased. Accordingly, the amount of defects contained in the Cu film increases as the wiring width increases, and the area of the wiring surface also increases, so that defects in the Cu film are easily released. As a result, even if the annealing process (step 210) is performed at a high temperature, defects in the Cu film are released before the crystal growth of the entire Cu film that becomes the wiring is completed. There are almost no cracks. That is, when the diameter of the hole or the width of the wiring groove is larger than 0.25 μm, it is not necessary to perform the second CMP process for removing surface defects after the annealing process.
[0100]
After the processing of steps S101 to S111 or steps S201 to S211 is completed, it is determined in step S20 whether or not the formation of all wiring layers has been completed. If there is an unformed wiring layer, the process returns to step S10. If all the wiring layers have been formed, the process proceeds to step S30, where pads are formed on the uppermost wiring layer and finishing heat treatment is performed.
[0101]
As described above, according to the fourth embodiment, when the wiring is formed in the concave portion having a relatively narrow width of, for example, 0.25 μm or less, the method of the first embodiment is used. The same effect as in the embodiment can be obtained. On the other hand, for example, when wiring is formed in a recess having a relatively wide width larger than 0.25 μm, considering that the conductive film in the recess having a wide width is likely to emit defects, "CMP process" only. For this reason, a wiring structure free from voids and surface cracks can be realized while suppressing the complexity of the process.
[0102]
That is, according to the fourth embodiment, by selectively setting the execution timing and the number of times of the CMP process for forming the wiring structure according to the wiring width, the desired process can be achieved without making the process more complicated than necessary. The wiring structure can be formed.
[0103]
In the fourth embodiment, when a wiring is formed in a recess having a wide width, the “CMP step” is performed only before “annealing”. Instead, “CMP” is performed only after “annealing”. You may perform a "process."
[0104]
In the fourth embodiment, the Cu film is used as the conductive film for wiring. However, the same effect can be obtained by using an Al film or an Ag film or an alloy film containing Cu, Al, or Ag instead. It is done. The type of the barrier film is not particularly limited, but for example, a TaN barrier film or a Ta barrier film may be used.
[0105]
In the fourth embodiment, the first embodiment is used in the formation of the wiring having a narrow wiring groove or the like or the wiring located in the lower layer. Instead, the second or third embodiment is used. May be.
[0106]
【The invention's effect】
According to the present invention, after depositing a conductive film so as to fill the recess provided in the insulating film, the conductive film is subjected to heat treatment, and the conductive film is partially removed before and after the heat treatment. That is, after the conductive film is partially removed before the heat treatment to reduce the volume of the conductive film, the remaining conductive film is subjected to the heat treatment, so that the conductive film can be sufficiently crystallized. Further, since the conductive film is partially removed after the heat treatment, surface cracks or cracks generated in the conductive film during the heat treatment can be removed. As a result, since there is no path for the surface diffusion of atoms constituting the conductive film, the deterioration of the electromigration resistance of the wiring structure can be prevented, so that the yield of an electronic device such as a semiconductor device having a highly reliable wiring structure can be improved. Can be manufactured.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing one step of a method for manufacturing an electronic device according to a first embodiment of the invention.
FIG. 2 is a cross-sectional view showing a step of the method for manufacturing an electronic device according to the first embodiment of the invention.
FIG. 3 is a cross-sectional view showing a step of the method for manufacturing an electronic device according to the first embodiment of the invention.
FIG. 4 is a cross-sectional view showing a step of the method for manufacturing an electronic device according to the first embodiment of the invention.
FIG. 5 is a cross-sectional view showing a step of the method for manufacturing an electronic device according to the first embodiment of the invention.
FIG. 6 is a cross-sectional view showing a step of the method for manufacturing an electronic device according to the first embodiment of the invention.
FIG. 7 is a cross-sectional view showing a step of the method for manufacturing the electronic device according to the first embodiment of the invention.
FIG. 8 is a cross-sectional view showing one step of a method for manufacturing an electronic device according to a comparative example.
FIG. 9 is a cross-sectional view showing one step of a method for manufacturing an electronic device according to a comparative example.
FIGS. 10A to 10D are cross-sectional views showing respective steps of an electronic device manufacturing method according to a second embodiment of the present invention.
FIGS. 11A to 11D are cross-sectional views showing respective steps of an electronic device manufacturing method according to a third embodiment of the present invention. FIGS.
FIG. 12 is a flowchart showing a method for manufacturing an electronic device according to a fourth embodiment of the present invention.
FIGS. 13A to 13E are cross-sectional views showing respective steps of a conventional wiring structure forming method.
FIG. 14 is a diagram for explaining a problem in a conventional method for forming a wiring structure.
[Explanation of symbols]
101 Insulating film
102 Lower wiring layer
103 SiN film
104 SiO ₂ film
105 FSG film
106 recess
106a Beer hole
106b Wiring groove
107 Wiring groove
108 Barrier film
109 Cu seed film
110 Cu plating film
111 Cu film
112 Surface crack
113 crack
114 SiN film

Claims

Forming a recess in the insulating film (a) ;
Depositing a barrier film on the insulating film so that the concave portion is partially filled;
And step (c) depositing a conductive film on the barrier film so that the recess is filled,
Removing the conductive film outside the recess and the barrier film outside the recess (d);
A step (e) of performing a heat treatment on the conductive film after the step (d) ;
After the step (e), a step (f) of removing the remaining surface portion of the conductive film is provided ,
The conductive film is made of copper or an alloy containing copper,
In the step (e), the heat treatment is performed at a temperature of 200 ° C. or higher and lower than 500 ° C.

Before Symbol barrier film formation method of a wiring structure according to claim 1, characterized in that formed of Ta or TaN.

The method of forming a wiring structure according to claim 1, wherein the concave portion includes a via hole and a wiring groove formed above the via hole and connected to the via hole.

The method for forming a wiring structure according to claim 1, wherein the width of the recess is 0.25 μm or less.

The method for forming a wiring structure according to claim 1, wherein a chemical mechanical polishing method is used in the step (d) and the step (f) .

A method of manufacturing an electronic device having a first wiring structure and a second wiring structure,
The method of forming the first wiring structure is as follows:
Forming a first recess having a width of 0.25 μm or less in the first insulating film (a) ;
Depositing a first barrier film on the first insulating film so that the first concave portion is partially filled;
A step (c) of depositing a first conductive film on the first barrier film so as to fill the first recess;
Removing the first conductive film outside the first recess and the first barrier film outside the first recess;
A step (e) of performing a first heat treatment on the first conductive film after the step (d) ;
After the step (e), a step (f) of removing the remaining surface portion of the first conductive film is provided,
The method of forming the second wiring structure is as follows:
Forming a second recess having a width larger than 0.25 μm in the second insulating film (g) ;
Depositing a second barrier film on the second insulating film so that the second concave portion is partially filled;
It said second barrier film process a second conductive film is deposited so that the second recess is filled on top of the (i),
Removing the second conductive film outside the second recess and the second barrier film outside the second recess;
And (k) performing a second heat treatment on the second conductive film,
The first conductive film and the second conductive film are made of copper or an alloy containing copper ,
In the step (e), the first heat treatment is performed at a temperature of 200 ° C. or higher and lower than 500 ° C.,
In the step (k), the second heat treatment is performed at a temperature of 200 ° C. or higher and lower than 500 ° C.

The method for forming a wiring structure according to claim 6, wherein the first barrier film and the second barrier film are made of Ta or TaN.

The wiring according to claim 6, wherein each of the first recess and the second recess includes a via hole and a wiring groove formed on the upper side of the via hole and connected to the via hole. Structure formation method.

The method of forming a wiring structure according to claim 6, wherein a chemical mechanical polishing method is used in the step (d), the step (f), and the step (j).

The method of forming a wiring structure according to claim 6, wherein the step (k) is performed after the step (j).