JP3933332B2 - Manufacturing method of semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、たとえばＬＳＩ（大規模集積回路）などの半導体装置の製造方法に関する。特に、半導体基板上に形成された絶縁膜の表面に金属配線を配設するための方法に関する。
【０００２】
【従来の技術】
ＬＳＩなどの半導体装置の製造工程において、半導体基板上に形成された絶縁膜の表面に金属配線をパターン形成するために、いわゆるダマシン法が用いられることがある。
図３は、従来のダマシン法による金属配線のパターン形成工程を順に示す断面図である。まず、図３(a) に示すように、半導体基板９１の上に、ＳｉＯ2（酸化シリコン）からなる絶縁膜９２が形成される。そして、図３(b) に示すように、絶縁膜９２の表面の金属配線を形成すべき領域に対応する部分に、フォトリソグラフィ技術により、金属配線埋め込み用の凹部９３が形成される。
【０００３】
その後、図３(c) に示すように、凹部９３が形成された絶縁膜９２上に、たとえばＴｉＮ（窒化チタン）からなるバリアメタル膜９４が形成される。さらに、図３(d) に示すように、このバリアメタル膜９４の上に、たとえばＣｕ（銅）のような金属からなるシード膜９５が形成される。そして、図３(e) に示すように、シード膜９５上に、シード膜９５と同種の金属を用いた電気メッキが施されることにより金属配線膜９６が形成される。
【０００４】
次に、ＣＭＰ(Chemical Mechanical Polishing：化学的機械的研磨法) 処理が行われて、図３(e) 〜(g) に示すように、絶縁膜９２上の金属配線膜９６、シード膜９５およびバリアメタル膜９４が順に削られていく。そして、絶縁膜９２の凹部９３外の表面領域９２ａ上に積層された金属配線膜９６、シード膜９５およびバリアメタル膜９４がすべて削られて、表面領域９２ａの全域が露出するとＣＭＰ処理が終了される。これにより、絶縁膜９２の表面には、凹部９３に埋め込まれた金属配線９７のパターンが形成されることになる。
【０００５】
【発明が解決しようとする課題】
ところが、上述した従来の方法では、図３(g) に示すように、ＣＭＰ処理が終了した時点で、絶縁膜９２の凹部９３外の表面と金属配線９７の表面とが面一にならずに、金属配線９７の表面が断面視において皿状に窪む、いわゆるディッシングを生じてしまうといった問題があった。
【０００６】
詳細に説明すれば、シード膜９５上に電気メッキによって金属配線膜９６を形成すると、図３(e) に示すように、金属配線膜９６の表面には、絶縁膜９２の凹部９３と対向する部分に窪みが生じる。この後に行われるＣＭＰ処理で用いられる定盤パッドは、たとえば発泡ポリウレタンのような柔軟性を有する材料で構成されているため、金属配線膜９６の表面起伏に沿った形状に変形して、その金属配線膜９６の表面全域をほぼ均一に研磨していく。したがって、金属配線膜９６の表面は、絶縁膜９２の凹部９３に対向する部分が窪んだ状態で削られていき、凹部９３内の金属配線膜９６の表面が絶縁膜９２の凹部９３外の表面とほぼ面一になった時点では、図３(f) に示すように、表面領域９２ａ上に金属配線膜９６、シード膜９５およびバリアメタル膜９４が残った状態となる。
【０００７】
この表面領域９２ａ上に残留している金属配線膜９６、シード膜９５およびバリアメタル膜９４を除去すべくＣＭＰ処理が続けられると、凹部９３内の金属配線膜９６が徐々に削り取られていく。また、金属配線膜９６は、バリアメタル膜９４よりも削れやすいので、表面領域９２ａにおいてバリアメタル膜９４が露出した後は、表面領域９２ａ上のバリアメタル膜９４よりも凹部９３内の金属配線膜９６の研磨レートが大きくなる。その結果、表面領域９２ａの全域が露出した時点で、凹部９３内に埋め込まれた状態の金属配線９７にディッシングを生じてしまう。
【０００８】
このような金属配線９７のディッシングにより、金属配線９７の断面積が設計値よりも小さくなり、その結果、金属配線９７の電気抵抗が設計値よりも大きくなる。
また、半導体基板上に多層配線が施される場合には、金属配線９７にディッシングが生じていると、その後の工程に悪影響を及ぼしてしまう。たとえば、金属配線９７にディッシングが生じていると、金属配線９７が埋め込まれた絶縁膜９２上に新たな酸化シリコン絶縁膜を形成した場合に、この新たな絶縁膜の表面の金属配線９７に対向する部分が窪み、その表面が大きく起伏するために、新たな金属配線埋め込み用の凹部をパターニングするためのフォトリソグラフィ工程中の露光処理時において焦点ずれを生じてしまう。また、新たな酸化シリコン膜上に金属配線膜を形成した後、凹部外の金属配線膜の不要部分を除去するためにＣＭＰ処理を施しても、新たな酸化シリコン絶縁膜に生じた窪みに金属配線膜が残ってしまい、この残留した金属配線膜によって、新たな金属配線の短絡を生じるおそれがある。
【０００９】
このような不都合を回避する方法として、新たな酸化シリコン絶縁膜の表面を平坦化した後にフォトリソグラフィ工程を実行することが考えられるが、この方法は、工程数が増加し、製造コストの増大を招くので好ましくない。
そこで、この発明の目的は、上述の技術的課題を解決し、金属配線にディッシングが生じることを防止できる半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、半導体基板上に形成された絶縁膜の表面に金属配線を配設して半導体装置を製造するための方法であって、上記絶縁膜に凹部を形成する工程と、上記半導体基板上に上記凹部に対応した開口を有するパターニング膜を形成する工程と、上記凹部を形成する工程と上記パターニング膜を形成する工程との間に、上記凹部が形成された絶縁膜の表面上に、金属配線膜よりも研磨レートの低いバリアメタル膜を形成する工程と、上記パターニング膜をマスクとして、上記凹部内に金属配線材料からなる金属配線膜を堆積する工程と、この金属配線膜の堆積後に、上記パターニング膜を除去する工程と、このパターニング膜の除去後に、上記凹部上に堆積された金属配線膜を、化学的機械的研磨法により研磨する工程とを含み、上記化学的機械的研磨法により研磨する工程は、上記凹部外のバリアメタル膜の表面が露出した時点で終了され、上記化学的機械的研磨法による研磨工程後に、エッチングによって上記凹部外のバリアメタル膜を除去する工程をさらに含むことを特徴とする半導体装置の製造方法である。
【００１１】
この発明によれば、金属配線膜を凹部内にのみ選択的に堆積させ、その堆積させた金属配線膜の不要な部分を化学的機械的研磨法によって除去しつつ平坦化することにより、凹部に埋め込まれた金属配線が形成される。したがって、金属配線の表面をほぼ平坦にすることができ、金属配線にディッシングを生じることを防止できる。
【００１２】
これにより、設計値どおりの断面積および電気抵抗を有する良質な金属配線を得ることができる。
また、金属配線の表面がほぼ平坦であるから、この発明を多層配線に適用した場合、絶縁膜および金属配線上に形成される新たな絶縁膜の表面起伏を小さくすることができる。よって、この新たに形成した絶縁膜に金属配線埋め込み用の凹部をパターニングするためのフォトリソグラフィ工程中の露光処理時において焦点ずれを生じるおそれを少なくすることができる。また、新たな絶縁膜に生じた窪みに金属配線膜が残ることによる金属配線の短絡を防止できる。しかも、この焦点ずれや金属配線の短絡を防止するために、新たに形成した絶縁膜を平坦化するための処理を追加して行う必要もないので、製造コストの増大を招くといったこともない。
また、金属配線膜よりも研磨レートの低いバリアメタル膜が形成されている場合、化学的機械的研磨法による処理において、金属配線膜とともに絶縁膜の凹部外の表面上に積層されたバリアメタル膜を除去しようとすると、金属配線膜が余分に削られて、金属配線にディッシングを生じるおそれがある。絶縁膜の凹部外の表面上に積層されたバリアメタル膜は、化学的機械的研磨法による処理後に、エッチングによって除去される。したがって、化学的機械的研磨法による処理時に、バリアメタル膜を除去するために金属配線膜の研磨が進みすぎるといったことがない。ゆえに、バリアメタル膜が形成されている場合であっても、金属配線にディッシングが生じることを良好に防止できる。
【００１３】
なお、請求項２記載のように、上記化学的機械的研磨法により研磨する工程は、上記半導体基板上において上記凹部内外の表面がほぼ面一になった時点で終了されることが好ましい。こうすることにより、絶縁膜の凹部外の表面と上記凹部内の金属配線膜の表面とをほぼ面一にすることができる。
【００１９】
【発明の実施の形態】
以下に、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。この図１に示す製造方法は、半導体基板上に形成された絶縁膜の表面に凹部を形成して、金属配線を上記凹部に埋め込んだ状態に配設するための方法である。
【００２０】
まず、図１(a) に示すように、シリコン基板１の一方表面に、たとえばＳｉＯ2（酸化シリコン）からなる絶縁膜２を形成する。この絶縁膜２は、たとえば、シリコン基板１を酸素雰囲気中で加熱して、シリコン基板１の一方表面を酸化させる熱酸化法や、酸化シリコンの気化物をシリコン基板１の一方表面上に沈着させるＣＶＤ(Chemical Vapor Deposition) 法により形成することができる。
【００２１】
次に、図１(b) に示すように、フォトリソグラフィ技術により、絶縁膜２の表面の金属配線を形成すべき領域に対応する部分に、金属配線埋め込み用の凹部３を形成する。つづいて、図１(c) に示すように、凹部３が形成された絶縁膜２の上に、スパッタ法によって、たとえばＴｉＮ（窒化チタン）からなるバリアメタル膜４を形成する。さらに、図１(d) に示すように、バリアメタル膜４の上に、スパッタ法によって、たとえばＣｕなどの金属からなるシード膜５を形成する。
【００２２】
バリアメタル膜４は、シード膜５を構成するＣｕなどの金属が絶縁膜２中に拡散するのを防ぐためのものであり、上記したＴｉＮの他にも、たとえばＴｉ、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）、Ｗ（タングステン）などで構成することができる。
次いで、図１(e) に示すように、ＣＶＤ法によって、凹部３外のシード膜５上に、たとえばＳｉＯ2からなる膜厚０．２〜０．５μｍ程度のパターニング膜６を形成する。すなわち、シード膜５上には、凹部３と対向する部分に平面視において凹部３とほぼ等しい大きさの開口６ａを有するパターニング膜６が形成される。これにより、シード膜５は、パターニング膜６の開口６ａに臨む表面のみが露出することになる。
【００２３】
そして、パターニング膜６が部分的に積層されたシード膜５上に、たとえば、シード膜５と同種の金属（たとえばＣｕ）を用いた電気メッキを施す。このとき、パターニング膜６を構成するＳｉＯ2は絶縁体であるから、パターニング膜６上にはメッキは成長せず、パターニング膜６の開口６ａを介して露出したシード膜５上にのみメッキが成長する。その結果、図１(f) に示すように、凹部３の上方にのみ金属配線膜７が形成される。
【００２４】
次に、図１(g) に示すように、エッチングにより、パターニング膜６を除去する。このエッチングの方法としては、この実施形態のように、金属配線膜７がパターニング膜６の開口６ａ内からはみ出て、パターニング膜６の表面上にドーム状に盛り上がった状態に形成されている場合には、ウエットエッチング法を用いるのが好ましい。これにより、金属配線膜７のドーム状部分７ａの周縁部下方にパターニング膜６を残すことなく、パターニング膜６を良好に除去することができる。ただし、金属配線膜７がパターニング膜６の開口６ａ内からはみ出ていない場合には、ドライエッチング法を用いてパターニング膜６が除去されてもよい。
【００２５】
つづいて、ＣＭＰ(Chemical Mechanical Polishing：化学的機械的研磨法) 処理を行い、凹部３上の金属配線膜７および凹部３外のシード膜５を化学的および物理的に研磨していく。そして、図１(h) に示すように、凹部３外のシード膜５がすべて除去されて、凹部３外のバリアメタル膜４が露出すると、ＣＭＰ処理を終了する。その後、ドライエッチング法によって、凹部３外のバリアメタル膜４を除去することにより、図１(i) に示すように、絶縁膜２の表面の凹部３に埋め込まれた平坦な金属配線８のパターンを得ることができる。
【００２６】
以上のようにこの実施形態によれば、金属配線膜７を凹部３の上方にのみ選択的に形成し、その形成した金属配線膜７の不要な部分をＣＭＰ処理によって除去しつつ平坦化することにより金属配線８が形成される。したがって、金属配線８の表面をほぼ平坦にすることができ、金属配線８にディッシングを生じることを防止できる。
【００２７】
また、金属配線膜７の不要部分を除去するためのＣＭＰ処理は、凹部３外のバリアメタル膜４が露出した時点で終了され、そのバリアメタル膜４はドライエッチングによって除去される。したがって、ＣＭＰ処理時に、バリアメタル膜４の不要部分（凹部３外のバリアメタル４）を除去するために金属配線膜７の研磨が進みすぎるといったことがなく、金属配線８にディッシングが生じることを良好に防止できる。
【００２８】
これにより、設計値どおりの断面積および電気抵抗を有する良質な金属配線８を得ることができる。
また、金属配線８の表面がほぼ平坦であるから、この実施形態に係る方法を多層配線に適用した場合、絶縁膜２および金属配線８上に形成される新たな絶縁膜の表面起伏を小さくすることができる。よって、この新たに形成した絶縁膜に金属配線埋め込み用の凹部をパターニングするためのフォトリソグラフィ工程中の露光処理時において焦点ずれを生じるおそれを少なくすることができる。また、新たな絶縁膜に生じた窪みに金属配線膜が残ることによる金属配線の短絡を防止できる。しかも、この焦点ずれや金属配線の短絡を防止するために、新たに形成した絶縁膜を平坦化するための処理を追加して行う必要もないので、製造コストの増大を招くといったこともない。
【００２９】
シード膜５および金属配線膜７の材料としては、上記したＣｕの他にも、たとえばＡｕ（金）やＡｇ（銀）のような導電性の優れた金属材料を用いることができる。
図２は、この発明の他の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。この図２において、図１に示された各部に対応する部分には、図１の場合と同じ参照符号を付して示す。
【００３０】
まず、図２(a) に示すように、シリコン基板１の一方表面に、熱酸化法またはＣＶＤ法により、たとえばＳｉＯ2からなる絶縁膜２を形成する。次に、図２(b)に示すように、フォトリソグラフィ技術により、絶縁膜２の表面の金属配線を形成すべき領域に対応する部分に、金属配線埋め込み用の凹部３を形成する。つづいて、図２(c) に示すように、凹部３が形成された絶縁膜２上に、スパッタ法によって、たとえばＴｉＮからなるバリアメタル膜４を形成し、さらに、このバリアメタル膜４の上に、たとえばＣｕなどの金属からなるシード膜５を形成する。
【００３１】
その後、図２(d) に示すように、ＣＶＤ法によって、凹部３と対向する部分に平面視において凹部３とほぼ等しい大きさの開口６ａを有するパターニング膜６を、シード膜５上に形成する。そして、図２(e) に示すように、パターニング膜６が部分的に積層されたシード膜５上に、シード膜５と同種の金属（たとえばＣｕ）を用いた電気メッキを施すことにより、パターニング膜６の開口６ａを介して露出したシード膜５上に金属配線膜７を形成する。
【００３２】
次いで、図２(f) に示すように、たとえばウエットエッチングにより、パターニング膜６を除去する。その後、ＣＭＰ処理を行うことにより、凹部３上の金属配線膜７および凹部３外のバリアメタル膜４およびシード膜５を化学的および物理的に研磨していく。そして、図２(g) に示すように、凹部３外のバリアメタル膜４およびシード膜５がすべて除去されて、凹部３外の絶縁膜２が露出すると、このＣＭＰ処理を終了する。これにより、金属配線８のパターンを得ることができる。
【００３３】
以上にように、金属配線膜７を凹部３の上方にのみ選択的に形成し、その形成した金属配線膜７を平坦化するためのＣＭＰ処理を、凹部３外の絶縁膜２の表面が露出した時点で終了することにより、凹部３内の金属配線膜７の表面と凹部３外の絶縁膜２の表面とをほぼ面一にすることができる。
これにより、凹部３に埋め込まれた金属配線８にディッシングを生じるおそれがなく、設計値どおりの断面積および電気抵抗を有する良質な金属配線８を得ることができる。
【００３４】
また、ＣＭＰ処理によって、金属配線膜７の平坦化とともにバリアメタル膜４およびシード膜５の不要な部分を除去するから、バリアメタル膜４をエッチングによって除去する第１実施形態に係る方法と比較して、製造工程数を削減することができ、半導体装置の製造コストを低減できる。
さらに、絶縁膜２の表面と金属配線８の表面とがほぼ面一になるから、この実施形態に係る方法が多層配線に適用される場合には、絶縁膜２および金属配線８上に新たな絶縁膜をほぼ平坦に形成することができる。よって、この新たに形成した絶縁膜に金属配線埋め込み用の凹部をパターニングするためのフォトリソグラフィ工程中の露光処理時において焦点ずれを生じることを防止できる。また、新たな絶縁膜に生じた窪みに金属配線膜が残ることによる金属配線の短絡を防止できる。しかも、この焦点ずれや金属配線の短絡を防止するために、新たに形成した絶縁膜を平坦化するための処理を追加して行う必要もないので、製造コストの増大を招くといったこともない。
【００３５】
以上、この発明の２つの実施形態について説明したが、この発明は、上述の各実施形態に限定されるものではない。たとえば、パターニング膜は、上記したＳｉＯ2などの酸化物以外に、たとえばＳｉ3Ｎ4（窒化シリコン）のような窒化物で構成されてもよい。
また、上述の実施形態においては、バリアメタル膜または絶縁膜上に、スパッタ法によってシード膜が形成され、このシード膜上に、電気メッキによって金属配線膜が形成されるとしている。しかしながら、必ずしもシード膜が形成される必要はなく、たとえば、バリアメタル膜または絶縁膜上に、スパッタ法によって金属配線膜が直接に形成されてもよい。この場合、パターニング膜は、バリアメタル膜または絶縁膜上に直接に形成されるとよい。
【００３６】
その他、特許請求の範囲に記載された事項の範囲内で、種々の設計変更を施すことができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】この発明の他の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】従来のダマシン法による金属配線のパターン形成工程を順に示す断面図である。
【符号の説明】
１ シリコン基板
２ 絶縁膜
３ 凹部
４ バリアメタル膜（低研磨レート膜）
５ シード膜
６ パターニング膜
７ 金属配線膜
８ 金属配線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device such as an LSI (Large Scale Integrated circuit). In particular, the present invention relates to a method for disposing metal wiring on the surface of an insulating film formed on a semiconductor substrate.
[0002]
[Prior art]
In a manufacturing process of a semiconductor device such as an LSI, a so-called damascene method may be used to form a metal wiring pattern on the surface of an insulating film formed on a semiconductor substrate.
FIG. 3 is a cross-sectional view sequentially illustrating a metal wiring pattern forming process by a conventional damascene method. First, as shown in FIG. 3A, an insulating film 92 made of SiO 2 (silicon oxide) is formed on a semiconductor substrate 91. Then, as shown in FIG. 3B, a recess 93 for embedding the metal wiring is formed by a photolithography technique in a portion corresponding to a region where the metal wiring is to be formed on the surface of the insulating film 92.
[0003]
Thereafter, as shown in FIG. 3C, a barrier metal film 94 made of, for example, TiN (titanium nitride) is formed on the insulating film 92 in which the recesses 93 are formed. Further, as shown in FIG. 3D, a seed film 95 made of a metal such as Cu (copper) is formed on the barrier metal film 94. As shown in FIG. 3E, a metal wiring film 96 is formed on the seed film 95 by performing electroplating using the same type of metal as the seed film 95.
[0004]
Next, a CMP (Chemical Mechanical Polishing) process is performed, and as shown in FIGS. 3E to 3G, the metal wiring film 96, the seed film 95 and the insulating film 92 are formed. The barrier metal film 94 is sequentially cut away. Then, the metal wiring film 96, the seed film 95, and the barrier metal film 94 stacked on the surface region 92a outside the recess 93 of the insulating film 92 are all removed, and the CMP process is completed when the entire surface region 92a is exposed. The As a result, a pattern of the metal wiring 97 embedded in the recess 93 is formed on the surface of the insulating film 92.
[0005]
[Problems to be solved by the invention]
However, in the conventional method described above, as shown in FIG. 3G, the surface outside the recess 93 of the insulating film 92 and the surface of the metal wiring 97 are not flush with each other when the CMP process is completed. There is a problem in that the surface of the metal wiring 97 is dished in a cross-sectional view, so-called dishing occurs.
[0006]
More specifically, when the metal wiring film 96 is formed on the seed film 95 by electroplating, the surface of the metal wiring film 96 faces the concave portion 93 of the insulating film 92 as shown in FIG. A depression is generated in the part. Since the surface plate pad used in the subsequent CMP process is made of a flexible material such as foamed polyurethane, it is deformed into a shape along the surface undulation of the metal wiring film 96, and the metal The entire surface of the wiring film 96 is polished almost uniformly. Therefore, the surface of the metal wiring film 96 is shaved in a state where the portion facing the recess 93 of the insulating film 92 is depressed, and the surface of the metal wiring film 96 in the recess 93 is the surface outside the recess 93 of the insulating film 92. As shown in FIG. 3 (f), the metal wiring film 96, the seed film 95 and the barrier metal film 94 are left on the surface region 92a.
[0007]
When the CMP process is continued to remove the metal wiring film 96, seed film 95, and barrier metal film 94 remaining on the surface region 92a, the metal wiring film 96 in the recess 93 is gradually scraped off. Further, since the metal wiring film 96 is easier to scrape than the barrier metal film 94, after the barrier metal film 94 is exposed in the surface region 92a, the metal wiring film in the recess 93 is more than the barrier metal film 94 on the surface region 92a. The polishing rate of 96 increases. As a result, when the entire surface region 92 a is exposed, dishing occurs in the metal wiring 97 embedded in the recess 93.
[0008]
Due to the dishing of the metal wiring 97, the cross-sectional area of the metal wiring 97 becomes smaller than the design value, and as a result, the electric resistance of the metal wiring 97 becomes larger than the design value.
In addition, when multilayer wiring is provided on a semiconductor substrate, if the metal wiring 97 is dished, it adversely affects subsequent processes. For example, if dishing has occurred in the metal wiring 97, when a new silicon oxide insulating film is formed on the insulating film 92 in which the metal wiring 97 is embedded, the surface of the new insulating film faces the metal wiring 97. Since the portion to be depressed is depressed and the surface thereof is greatly undulated, defocusing occurs during the exposure process in the photolithography process for patterning a new recess for embedding a metal wiring. In addition, after forming a metal wiring film on a new silicon oxide film, even if a CMP process is performed to remove an unnecessary portion of the metal wiring film outside the recess, a metal is formed in the recess generated in the new silicon oxide insulating film. The wiring film remains, and the remaining metal wiring film may cause a short circuit of a new metal wiring.
[0009]
As a method of avoiding such inconvenience, it is conceivable to perform a photolithography process after planarizing the surface of a new silicon oxide insulating film. However, this method increases the number of processes and increases the manufacturing cost. Since it invites, it is not preferable.
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor device manufacturing method capable of solving the above technical problems and preventing dishing from occurring in metal wiring.
[0010]
[Means for Solving the Problems and Effects of the Invention]
In order to achieve the above object, an invention according to claim 1 is a method for manufacturing a semiconductor device by disposing metal wiring on a surface of an insulating film formed on a semiconductor substrate, wherein the insulating film A recess formed between the step of forming a recess on the semiconductor substrate, the step of forming a patterning film having an opening corresponding to the recess on the semiconductor substrate, and the step of forming the recess and the step of forming the patterning film. Forming a barrier metal film having a lower polishing rate than the metal wiring film on the surface of the insulating film on which the metal film is formed, and depositing a metal wiring film made of a metal wiring material in the recess using the patterning film as a mask A step of removing the patterning film after deposition of the metal wiring film, and a chemical mechanical polishing method for removing the patterning film and removing the metal wiring film deposited on the recess after the patterning film is removed. Look including a step of further polishing step of polishing by the chemical mechanical polishing is terminated when the surface of the recess outside the barrier metal film is exposed, after the polishing step by the chemical mechanical polishing method The method for manufacturing a semiconductor device further includes a step of removing the barrier metal film outside the recess by etching .
[0011]
According to the present invention, the metal wiring film is selectively deposited only in the concave portion, and unnecessary portions of the deposited metal wiring film are removed by chemical mechanical polishing, and then planarized, thereby forming the concave portion. An embedded metal wiring is formed. Therefore, the surface of the metal wiring can be made almost flat, and dishing can be prevented from occurring in the metal wiring.
[0012]
Thereby, a good-quality metal wiring having a cross-sectional area and electrical resistance as designed can be obtained.
Further, since the surface of the metal wiring is substantially flat, when the present invention is applied to the multilayer wiring, the surface undulation of the new insulating film formed on the insulating film and the metal wiring can be reduced. Therefore, it is possible to reduce the possibility of defocusing during the exposure process during the photolithography process for patterning the recess for embedding the metal wiring in the newly formed insulating film. Further, it is possible to prevent a short circuit of the metal wiring due to the metal wiring film remaining in the recess generated in the new insulating film. In addition, it is not necessary to add a process for flattening the newly formed insulating film in order to prevent this defocusing or short-circuiting of the metal wiring, so that the manufacturing cost is not increased.
Also, when a barrier metal film having a lower polishing rate than the metal wiring film is formed, the barrier metal film laminated on the surface outside the recess of the insulating film together with the metal wiring film in the treatment by the chemical mechanical polishing method If an attempt is made to remove the metal wiring film, the metal wiring film may be excessively shaved and dishing may occur in the metal wiring. The barrier metal film laminated on the surface outside the recess of the insulating film is removed by etching after the treatment by the chemical mechanical polishing method. Therefore, the metal wiring film is not excessively polished to remove the barrier metal film during the chemical mechanical polishing method. Therefore, it is possible to satisfactorily prevent dishing from occurring in the metal wiring even when the barrier metal film is formed.
[0013]
In addition, as described in claim 2, it is preferable that the step of polishing by the chemical mechanical polishing method is terminated when the surface inside and outside the recess is substantially flush on the semiconductor substrate. By doing so, Ru can be a recess outer surface and the surface of the metal wiring film of the inner recess of the insulating film substantially flush.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps. The manufacturing method shown in FIG. 1 is a method for forming a recess in the surface of an insulating film formed on a semiconductor substrate and disposing the metal wiring in a state of being embedded in the recess.
[0020]
First, as shown in FIG. 1A, an insulating film 2 made of, for example, SiO 2 (silicon oxide) is formed on one surface of a silicon substrate 1. The insulating film 2 is formed, for example, by heating the silicon substrate 1 in an oxygen atmosphere to oxidize one surface of the silicon substrate 1 or depositing a vaporized silicon oxide on the one surface of the silicon substrate 1. It can be formed by a CVD (Chemical Vapor Deposition) method.
[0021]
Next, as shown in FIG. 1B, a recess 3 for embedding metal wiring is formed in a portion corresponding to a region where the metal wiring is to be formed on the surface of the insulating film 2 by photolithography. Subsequently, as shown in FIG. 1C, a barrier metal film 4 made of, for example, TiN (titanium nitride) is formed on the insulating film 2 in which the recesses 3 are formed by sputtering. Further, as shown in FIG. 1D, a seed film 5 made of a metal such as Cu is formed on the barrier metal film 4 by sputtering.
[0022]
The barrier metal film 4 is for preventing a metal such as Cu constituting the seed film 5 from diffusing into the insulating film 2. Besides the TiN described above, for example, Ti, Ta (tantalum), TaN (Tantalum nitride), W (tungsten), or the like.
Next, as shown in FIG. 1E, a patterning film 6 made of, for example, SiO 2 and having a thickness of about 0.2 to 0.5 μm is formed on the seed film 5 outside the recess 3 by a CVD method. That is, on the seed film 5, a patterning film 6 having an opening 6 a having a size almost equal to that of the recess 3 in a plan view is formed in a portion facing the recess 3. Thereby, only the surface of the seed film 5 facing the opening 6a of the patterning film 6 is exposed.
[0023]
Then, for example, electroplating using the same kind of metal (for example, Cu) as the seed film 5 is performed on the seed film 5 on which the patterning film 6 is partially laminated. At this time, since SiO 2 constituting the patterning film 6 is an insulator, plating does not grow on the patterning film 6, but plating grows only on the seed film 5 exposed through the opening 6 a of the patterning film 6. To do. As a result, the metal wiring film 7 is formed only above the recess 3 as shown in FIG.
[0024]
Next, as shown in FIG. 1G, the patterning film 6 is removed by etching. As the etching method, as in this embodiment, the metal wiring film 7 protrudes from the opening 6a of the patterning film 6 and is formed in a dome shape on the surface of the patterning film 6. It is preferable to use a wet etching method. As a result, the patterning film 6 can be satisfactorily removed without leaving the patterning film 6 below the periphery of the dome-shaped portion 7 a of the metal wiring film 7. However, when the metal wiring film 7 does not protrude from the opening 6a of the patterning film 6, the patterning film 6 may be removed using a dry etching method.
[0025]
Subsequently, a CMP (Chemical Mechanical Polishing) process is performed, and the metal wiring film 7 on the recess 3 and the seed film 5 outside the recess 3 are chemically and physically polished. Then, as shown in FIG. 1H, when all the seed film 5 outside the recess 3 is removed and the barrier metal film 4 outside the recess 3 is exposed, the CMP process is finished. Thereafter, by removing the barrier metal film 4 outside the recess 3 by dry etching, a pattern of the flat metal wiring 8 embedded in the recess 3 on the surface of the insulating film 2 is obtained as shown in FIG. Can be obtained.
[0026]
As described above, according to this embodiment, the metal wiring film 7 is selectively formed only above the concave portion 3, and the unnecessary portion of the formed metal wiring film 7 is planarized while being removed by CMP processing. Thus, the metal wiring 8 is formed. Therefore, the surface of the metal wiring 8 can be made almost flat, and dishing of the metal wiring 8 can be prevented.
[0027]
Further, the CMP process for removing unnecessary portions of the metal wiring film 7 is terminated when the barrier metal film 4 outside the recess 3 is exposed, and the barrier metal film 4 is removed by dry etching. Therefore, during the CMP process, the metal wiring film 7 is not excessively polished to remove unnecessary portions of the barrier metal film 4 (the barrier metal 4 outside the recess 3), and dishing occurs in the metal wiring 8. It can prevent well.
[0028]
As a result, a high-quality metal wiring 8 having a cross-sectional area and electrical resistance as designed can be obtained.
Further, since the surface of the metal wiring 8 is substantially flat, when the method according to this embodiment is applied to the multilayer wiring, the surface undulation of the new insulating film formed on the insulating film 2 and the metal wiring 8 is reduced. be able to. Therefore, it is possible to reduce the possibility of defocusing during the exposure process during the photolithography process for patterning the recess for embedding the metal wiring in the newly formed insulating film. Further, it is possible to prevent a short circuit of the metal wiring due to the metal wiring film remaining in the recess generated in the new insulating film. In addition, it is not necessary to add a process for flattening the newly formed insulating film in order to prevent this defocusing or short-circuiting of the metal wiring, so that the manufacturing cost is not increased.
[0029]
As a material for the seed film 5 and the metal wiring film 7, in addition to the above-described Cu, a metal material having excellent conductivity such as Au (gold) or Ag (silver) can be used.
FIG. 2 is a cross-sectional view showing a method of manufacturing a semiconductor device according to another embodiment of the present invention in the order of steps. In FIG. 2, parts corresponding to those shown in FIG. 1 are denoted by the same reference numerals as in FIG.
[0030]
First, as shown in FIG. 2 (a), on one surface of the silicon substrate 1 by thermal oxidation or CVD method, an insulating film 2 made of, for example, of SiO 2. Next, as shown in FIG. 2B, a recess 3 for embedding metal wiring is formed in a portion corresponding to a region where the metal wiring is to be formed on the surface of the insulating film 2 by photolithography. Subsequently, as shown in FIG. 2 (c), a barrier metal film 4 made of TiN, for example, is formed on the insulating film 2 in which the recesses 3 are formed by sputtering, and the barrier metal film 4 is further formed on the barrier metal film 4. Then, a seed film 5 made of a metal such as Cu is formed.
[0031]
Thereafter, as shown in FIG. 2 (d), a patterning film 6 having an opening 6a having a size substantially equal to that of the recess 3 in a plan view is formed on the seed film 5 in a portion facing the recess 3 by a CVD method. . Then, as shown in FIG. 2 (e), patterning is performed by performing electroplating using the same kind of metal as the seed film 5 (for example, Cu) on the seed film 5 on which the patterning film 6 is partially laminated. A metal wiring film 7 is formed on the seed film 5 exposed through the opening 6 a of the film 6.
[0032]
Next, as shown in FIG. 2F, the patterning film 6 is removed by wet etching, for example. Thereafter, CMP is performed to chemically and physically polish the metal wiring film 7 on the recess 3 and the barrier metal film 4 and the seed film 5 outside the recess 3. Then, as shown in FIG. 2G, when the barrier metal film 4 and the seed film 5 outside the recess 3 are all removed and the insulating film 2 outside the recess 3 is exposed, this CMP process is finished. Thereby, the pattern of the metal wiring 8 can be obtained.
[0033]
As described above, the metal wiring film 7 is selectively formed only above the recess 3 and the CMP process for flattening the formed metal wiring film 7 is exposed to expose the surface of the insulating film 2 outside the recess 3. When the process is completed, the surface of the metal wiring film 7 in the recess 3 and the surface of the insulating film 2 outside the recess 3 can be made substantially flush.
Thereby, there is no possibility that dishing will occur in the metal wiring 8 embedded in the recess 3, and a high-quality metal wiring 8 having a cross-sectional area and electrical resistance as designed can be obtained.
[0034]
In addition, the CMP process removes unnecessary portions of the barrier metal film 4 and the seed film 5 along with the planarization of the metal wiring film 7, so that it is compared with the method according to the first embodiment in which the barrier metal film 4 is removed by etching. Thus, the number of manufacturing steps can be reduced, and the manufacturing cost of the semiconductor device can be reduced.
Furthermore, since the surface of the insulating film 2 and the surface of the metal wiring 8 are substantially flush, when the method according to this embodiment is applied to a multilayer wiring, a new material is formed on the insulating film 2 and the metal wiring 8. The insulating film can be formed almost flat. Therefore, it is possible to prevent defocusing from occurring during the exposure process during the photolithography process for patterning the concave portion for embedding the metal wiring in the newly formed insulating film. Further, it is possible to prevent a short circuit of the metal wiring due to the metal wiring film remaining in the recess generated in the new insulating film. In addition, it is not necessary to add a process for planarizing the newly formed insulating film in order to prevent this defocusing or metal wiring short-circuit, so that the manufacturing cost is not increased.
[0035]
As mentioned above, although two embodiment of this invention was described, this invention is not limited to each above-mentioned embodiment. For example, the patterning film may be made of a nitride such as Si 3 N 4 (silicon nitride) other than the oxide such as SiO 2 described above.
In the above-described embodiment, a seed film is formed on the barrier metal film or the insulating film by sputtering, and a metal wiring film is formed on the seed film by electroplating. However, the seed film is not necessarily formed. For example, the metal wiring film may be directly formed on the barrier metal film or the insulating film by the sputtering method. In this case, the patterning film is preferably formed directly on the barrier metal film or the insulating film.
[0036]
In addition, various design changes can be made within the scope of the matters described in the claims.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
FIG. 2 is a cross-sectional view showing a method of manufacturing a semiconductor device according to another embodiment of the present invention in the order of steps.
FIG. 3 is a cross-sectional view sequentially illustrating a metal wiring pattern forming process by a conventional damascene method.
[Explanation of symbols]
1 Silicon substrate 2 Insulating film 3 Recess 4 Barrier metal film (low polishing rate film)
5 Seed film 6 Patterning film 7 Metal wiring film 8 Metal wiring

Claims (2)

半導体基板上に形成された絶縁膜の表面に金属配線を配設して半導体装置を製造するための方法であって、
上記絶縁膜に凹部を形成する工程と、
上記半導体基板上に上記凹部に対応した開口を有するパターニング膜を形成する工程と、
上記凹部を形成する工程と上記パターニング膜を形成する工程との間に、上記凹部が形成された絶縁膜の表面上に、金属配線膜よりも研磨レートの低いバリアメタル膜を形成する工程と、
上記パターニング膜をマスクとして、上記凹部内に金属配線材料からなる金属配線膜を堆積する工程と、
この金属配線膜の堆積後に、上記パターニング膜を除去する工程と、
このパターニング膜の除去後に、上記凹部上に堆積された金属配線膜を、化学的機械的研磨法により研磨する工程とを含み、
上記化学的機械的研磨法により研磨する工程は、上記凹部外のバリアメタル膜の表面が露出した時点で終了され、
上記化学的機械的研磨法による研磨工程後に、エッチングによって上記凹部外のバリアメタル膜を除去する工程をさらに含むことを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device by disposing metal wiring on a surface of an insulating film formed on a semiconductor substrate,
Forming a recess in the insulating film;
Forming a patterning film having an opening corresponding to the recess on the semiconductor substrate;
Forming a barrier metal film having a lower polishing rate than the metal wiring film on the surface of the insulating film in which the recess is formed between the step of forming the recess and the step of forming the patterning film;
Depositing a metal wiring film made of a metal wiring material in the recess using the patterning film as a mask;
A step of removing the patterning film after the metal wiring film is deposited;
After removal of the patterning film, viewing including the step of polishing the metal interconnect layer deposited on the recess, by a chemical mechanical polishing method,
The step of polishing by the chemical mechanical polishing method is terminated when the surface of the barrier metal film outside the recess is exposed,
A method for manufacturing a semiconductor device, further comprising a step of removing the barrier metal film outside the recess by etching after the polishing step by the chemical mechanical polishing method. 上記化学的機械的研磨法により研磨する工程は、上記半導体基板上において上記凹部内外の表面がほぼ面一になった時点で終了されることを特徴とする請求項１記載の半導体装置の製造方法。  2. The method of manufacturing a semiconductor device according to claim 1, wherein the step of polishing by the chemical mechanical polishing method is terminated when the surfaces inside and outside the recess are substantially flush with each other on the semiconductor substrate. .
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