JP3932248B2 - ダイレクトコンバージョン式チューナを内蔵する受信機 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は受信機に関し、例えば複数のダイレクトコンバージョン式チューナを内蔵する受信機に関する。
【０００２】
【従来の技術】
半導体技術の進歩により、受信機および通信機器等の電子機器は益々高性能化している。近年、２以上の複数のチューナを備える蓄積型受信機が開発され実用化している。また、ラジオ受信機等の通信機のチューナ（又は受信部）では、受信信号を局部発振器の局部発振信号と混合して、両信号の周波数差である中間周波数（ＩＦ）に周波数変換して増幅する、所謂スーパーヘテロダイン方式が一般的であった。しかし、最近では、受信周波数と局部発振周波数が同一又は非常に近い周波数関係にある、ダイレクトコンバージョン方式を採用することが多くなった。
【０００３】
上述の如く複数のチューナを有する受信機の場合の問題は、各チューナが受信動作に伴って発生するスプリアスである。各チューナは独立して動作するため、例えば衛星放送では９５０ＭＨｚから２１５０ＭＨｚまで、規定されているチャネルスパンでの値を取る。このとき、そのチューナの受信している周波数の条件によっては、一方が他方に妨害を与えることがある。特に、ダイレクトコンバージョン方式では局部発振器のチューナ部からの漏れは、両者が同一受信周波数で動作している場合には直接妨害波となる。また、例え同一でなくても、片方の周波数の１／２（又は２倍）等に当たる場合には、他方に対して受信妨害となる場合があり得る。従来、各チューナに対してシールドを施したりして漏れを生じさせない又は漏れを受けないように対策する必要がある。但し、複数のチューナが同一筐体に収められた１パック形態では、これを防止するシールドは大変困難である。
【０００４】
図２は、２個のチューナを含む典型的な従来の受信機の構成を示すブロック図である。この受信機は、第１チューナ１００、第２チューナ２００およびＣＰＵ（中央処理装置）３００により構成される。また、これらチューナ１００、２００は同一構成であり、それぞれ受信信号として無線周波数信号ＲＦ１、ＲＦ２が入力される。
【０００５】
これら各チューナ１００、２００は、ＲＦ増幅器１０１、２０１、１対のマルチプライヤ（掛け算器）１０２−１０３、２０２−２０３、１対の増幅器１０４−１０５、２０４−２０５、デモジュレータ（復調器）１０６、２０６、可変周波数発振器１１０、２１０、π／２移相器１１１、２１１、増幅器１１２、２１２、可変分周器１１３、２１３、水晶振動子１１４、２１４、Ｎ分周器１１５、２１５、位相比較器１１６、２１６、低域通過フィルタ（ＬＰＦ）１１７、２１７および可変容量ダイオード１１８、２１８により構成される。チューナ１００、２００は、同一構成であるので、以下、説明の便宜上第１チューナ１００について説明する。
【０００６】
発振器１１０、増幅器１１２、可変分周器１１３、水晶振動子１１４、Ｎ分周器１１５、位相比較器１１６、ＬＰＦ１１７および可変容量ダイオード１１８は、周知のＰＬＬ（位相ロックループ）回路を構成する。また、可変容量ダイオード１１８を含む発振器１１０は、電圧制御発振器（ＶＣＯ）を構成する。水晶振動子１１４の周波数をｆｒおよび分周器１１３の分周比をＭとすると、このＰＬＬ回路により、発振器１１０の発振周波数ｆ0は、ｆｒのＭ／Ｎ倍となるように動作する。従って、ＣＰＵ３００により分周器１１３の分周比Ｍを制御することにより、ｆｒ／Ｎ（＝Δｆ）の整数倍で発振器１１０の周波数を適宜に選択可能である。また、マルチプライヤ１０２、１０３は、π／２（９０°）移相器１１１により、それぞれ発振器１１０の出力信号と直角（Ｑ）および同相（Ｉ）である相互に９０°位相差を有する局部発振信号と入力受信信号とを掛け算して、ＰＳＫの信号からＩＱ検波信号が得られる。そして、デモジュレータ１０６により復調される。
【０００７】
即ち、図２に示す受信機によると、受信したデータストリームに映像音声等に多重されたデータの中から番組と受信周波数の関係を抜き出すことができる。ユーザが選局する際の動作を説明する。ユーザがある番組を選局したと仮定する。ユーザが選択した番組を含む周波数を現在受信しているデータから探し出し受信動作に入る。ＣＰＵ３００は、受信周波数から分周器１１３の分周比Ｍを計算して、ＰＬＬ回路の分周器１１３に送出する。これにより、水晶振動子１１４の発振周波数ｆｒをＮ分周器１１５によりＮ分周したｆｒ／Ｎを１単位とする最小ステップで発振器１１０の発振周波数ｆ0を変化できる。
【０００８】
このＰＬＬ回路により、分周器１１３の出力とＮ分周器１１５の出力に位相差が生じると、位相比較器１１６により位相差に応じたパルスを出力させる。これをＬＰＦ１１７により積分して直流制御電圧（チューニング電圧）Ｖｔを可変容量ダイオード１１８に出力し、ＶＣＯを構成する発振器１１０から所望の安定出力周波数ｆ0の局部発振信号を得る。上述したＩＱ検波信号から、デインターリーブや各種誤り訂正処理を経てバックエンドへデータが送られる。
【０００９】
【発明が解決しようとする課題】
上述の如き複数のダイレクトコンバージョン式チューナを内蔵する従来の受信機では、局部発振器の周波数が同一又は所定関係にあるとき、受信妨害が生じるという課題があった。
【００１０】
【発明の目的】
本発明は、従来技術の上述した課題に鑑みなされたものであり、相互に同一又は所定関係にある周波数受信時の受信品質低下を回避可能にするダイレクトコンバージョン式チューナを内蔵する受信機を提供することを目的とする。
【００１１】
【課題を可決するための手段】
前述の課題を解決するため、本発明によるダイレクトコンバージョン式チューナを内蔵する受信機は、次のような特徴的な構成を採用している。
【００１２】
（１）各々受信信号に局部発振器から９０°位相差を有する局部発振信号をマルチプライヤにて掛け算してＩＱ検波信号を得る複数のダイレクトコンバージョン式チューナを内蔵する受信機において、
前記複数のチューナのうち第１チューナの受信周波数が第２チューナの受信周波数により妨害を受ける周波数関係にあるとき、前記第２チューナの前記局部発振信号の発振周波数を最小単位で変更する周波数変更手段を備えるダイレクトコンバージョン式チューナを内蔵する受信機。
【００１３】
（２）前記局部発振信号は、基準発振器、該基準発振器の発振周波数を１／Ｎ（Ｎは、正の整数）に分周するＮ分周器、前記局部発振信号を出力するＶＣＯ、該ＶＣＯの出力を１／Ｍ（Ｍは、正の整数）で分周する可変分周器、該可変分周器の出力と前記Ｎ分周器の出力とを比較して前記ＶＣＯに出力する位相比較器よりなるＰＬＬ回路により生成し、前記局部発振信号は、前記基準発振器の発振周波数の１／Ｎステップで変化する上記（１）のダイレクトコンバージョン式チューナを内蔵する受信機。
【００１４】
（３）前記周波数変更手段は、前記第１チューナおよび前記第２チューナの受信周波数が上記周波数関係にあるとき、前記第１チューナおよび前記第２チューナの前記局部発振信号の発振周波数を相互に反対方向に変化させる上記（１）又は（２）のダイレクトコンバージョン式チューナを内蔵する受信機。
【００１５】
（４）各々受信信号に局部発振器から９０°位相差を有する局部発振信号をマルチプライヤにて掛け算してＩＱ検波信号を得る複数のダイレクトコンバージョン式チューナを内蔵する受信機において、
前記複数のチューナのうち第１チューナの受信周波数および第２チューナの受信周波数が同一であることを判定する一致判定手段と、該一致判定手段が前記両受信周波数が一致すると判定したとき、前記第２チューナの前記ＩＱ検波信号を前記第１チューナの前記ＩＱ検波信号に切り替える切替手段とを備え、前記一致判定手段が前記両受信周波数が一致すると判定したとき、前記第２チューナの前記局部発振器を停止する停止手段を更に備えるダイレクトコンバージョン式チューナを内蔵する受信機。
【００１７】
【発明の実施の形態】
以下、本発明によるダイレクトコンバージョン式チューナを内蔵する受信機の好適実施形態の構成および動作を、添付図面を参照して詳細に説明する。
【００１８】
図１は、本発明によるダイレクトコンバージョン式チューナを内蔵する受信機の好適実施形態の主要部構成を示すブロック図である。この複数のダイレクトコンバージョン式チューナを内蔵する受信機は、第１チューナ１０、第２チューナ３０およびＣＰＵ５０を備える点で、図２に示す従来の受信機と同様である。第１チューナ１０および第２チューナ３０は、実質的に同様構成である。しかし、後述する如く、第１チューナ１０が基準（又は主）チューナであり、第２チューナ３０が副（又は従）チューナであるので、構成上の僅かな相違点がある。
【００１９】
先ず、第１チューナ１０は、図２の従来技術と同様に、受信信号ＲＦ１が入力されるＲＦ増幅器１１、１対のマルチプライヤ１２、１３、１対の増幅器１４、１５、デモジュレータ１６、ＰＬＬ回路およびπ／２移相器２１により構成される。ここで、ＰＬＬ回路は、可変容量ダイオード２８と共にＶＣＯを構成する発振器２０、増幅器２２、可変分周器２３、水晶振動子２４、Ｎ分周器２５、位相比較器２６およびＬＰＦ２７により構成される。ＶＣＯを構成する可変発振器２０は、ＣＰＵ５０からの制御信号、即ち可変分周比データ（Ｍ）により、制御されるｆｒ／Ｎの最小ステップで制御可能な局部発振周波数で局部発振信号を出力するよう構成されている。
【００２０】
一方、第２チューナ３０は、受信信号ＲＦ２が入力されるＲＦ増幅器３１、１対のマルチプライヤ３２、３３、１対の増幅器３４、３５、デモジュレータ３６、ＰＬＬ回路およびπ／２移相器４１を含んでいる。ＰＬＬ回路は、可変容量ダイオード４８と共にＶＣＯを構成する可変発振器４０、増幅器４２、可変分周４３、水晶振動子４４、Ｎ分周器４５、位相比較器４６およびＬＰＦ４７を備える。更に、ＣＰＵ５０からの制御信号により発振器４０をＯＮ／ＯＦＦ制御する停止手段５１を含むと共に、増幅器３４、３５とデモジュレータ３６間に配置された１対の切替手段５２、５３を含んでいる。これら切替手段５２、５３は、ＣＰＵ５０からの切替制御信号により選択するセレクタであり、第２チューナ３０のデモジュレータ３６に、第２チューナ１０又は第１チューナ１０のＩＱ検波信号を選択的に入力する。
【００２１】
次に、本発明による複数のダイレクトコンバージョン式チューナを内蔵する受信機の動作を説明する。通常状態では、第１チューナ１０および第２チューナ３０は、ＣＰＵ５０の制御下で、図２に示す従来の受信機と同様に動作する。制御手段であるＣＰＵ５０は、これら第１チューナ１０および第２チューナ３０が受信しようとする受信信号ＲＦ１、ＲＦ２を監視する。そして、これら第１チューナ１０および第２チューナ３０のＰＬＬ回路を構成する可変分周器２３、４３に対応する分周比データＭ１、Ｍ２を送出する。その結果、これらＰＬＬ回路の発振器２０、４０は、それぞれ（Ｍ１／Ｎ）×ｆｒおよび（Ｍ２／Ｎ）×ｆｒの周波数である局部発振信号を出力する。この局部発振信号は、それぞれ直接およびπ／２移相器２１、４１により９０°移相されて１対のマルチプライヤ１２−１３、３２−３３に入力され、それぞれの受信信号ＲＦ１、ＲＦ２と掛け算されてＩＱ検波信号が出力される。
【００２２】
これら両チューナ１０、３０の受信周波数を監視しているＣＰＵ５０が、両チューナ１０、３０の受信周波数が特定関係、例えば同一であると判定した場合には、上述の如く局部発振信号が妨害を生じ得る。そこで、ＣＰＵ５０は、第２チューナ３０のＯＮ／ＯＦＦ制御（停止）手段５１に制御信号を送出し、ＰＬＬ回路のＶＣＯを構成する発振器４０を停止（ＯＦＦ）させる。更に、切替手段（セレクタ）５２、５３に対して切替制御信号を送出して、第２チューナ３０のデモジュレータ３６に第１チューナ１０のＩＱ検波信号を迂回させて入力する。その結果、妨害を受けることなく又は受信品質を低下させることなく第１チューナ１０および第２チューナ３０が共に同一周波数の信号を受信することが可能になることが理解できよう。従って、ＣＰＵ５０は、チューナ１０、３０のＰＬＬ回路の可変分周器２３、４３の分周比を制御するのみならず、ＯＮ／ＯＦＦ（停止）手段５１および切替手段５２、５３の制御手段である。
【００２３】
尚、図１に示す好適実施形態では、２個のチューナを内蔵する受信機の場合を説明したが、３個以上の複数個のチューナが内蔵される受信機の場合についても本発明が同様に適用可能であること勿論である。
【００２４】
また、図１の好適実施形態では、第１チューナ１０および第２チューナ３０の受信周波数が同一である場合を説明した。しかし、本発明の他の実施形態では、複数のチューナの受信周波数が特定関係であって、相互に妨害を生じ得る場合にも対処可能である。この場合には、ＣＰＵ５０が各チューナ１０、３０の局部発振周波数を監視し、斯かる特定関係にある場合には可変分周器２３又は４３に対して送出する分周比データを最小単位で変化することにより、回避可能である。
【００２５】
例えば、第１チューナ１０のＰＬＬ回路を構成する可変分周器２３および第２チューナ３０のＰＬＬ回路を構成する可変分周器４３の所定（正規）の分周比が、それぞれＭ１およびＭ２であり、この場合には局部部発振器２０、４０により妨害が発生する所定関係にあるとＣＰＵ５０が判定したと仮定する。この状態が発生すると、ＣＰＵ５０は、一方のチューナである、例えば第２チューナ３０の可変分周器４３への分周比制御データを、正規のＭ２の代わりに（Ｍ２＋１）又は（Ｍ２−１）に変更する。これにより、第２チューナ３０の発振器４０が発振する局部発振周波数は、ｆｒ／Ｎの最小ステップ（即ち、Δｆ）だけ高又は低周波数となり、両チューナ１０、３０の局部発振周波数が妨害を生じ得る所定関係でなくなる。従って、ＣＰＵ５０は、チューナ１０、３０の制御手段であり、各チューナ１０、３０のＰＬＬ回路を構成する可変分周器２３、４３に分周比データを送出するのみならず、両チューナ１０、３０の受信周波数関係を監視して、周波数を変更する。
【００２６】
また、上述の例では、両チューナ１０、３０の局部発振周波数が所定関係であるとＣＰＵ５０が判定した場合に、一方のチューナ（例えば第２チューナ３０）の局部発振周波数のみを最小ステップで上下させたが、両チューナ１０および３０の局部発振器２０および４０の発振周波数を最小ステップで変更しても良い。上述の例で説明すると、第１チューナ１０および第２チューナ３０へのＰＬＬ回路を構成する可変分周器２３、４３へＣＰＵ５０から送出される可変分周比データを、それぞれ（Ｍ１＋１）と（Ｍ２−１）又は（Ｍ１−１）と（Ｍ２＋１）の如く、相互に反対方向に最小ステップでずらせることにより、受信動作には実質的な影響を与えることなく、妨害による品質の低下を一層効果的に回避することが可能である。その理由は、相互に反対方向に最小ステップ（Δｆ）ずらせると、両者間の周波数差は、最小ステップの２倍（２Δｆ）となるためである。
【００２７】
以上、本発明によるダイレクトコンバージョン式チューナを内蔵する受信機の好適実施形態の構成および動作を詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではない。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。
【００２８】
【発明の効果】
以上の説明から理解される如く、本発明のダイレクトコンバージョン式チューナを内蔵する受信機によると、次の如き実用上の顕著な効果が得られる。即ち、複数のチューナが同一周波数に設定されたとき、ＶＣＯの停止（ＯＮ／ＯＦＦ制御）手段およびＩＱ検波信号の切替手段を設ける比較的簡単な構成により、相互に妨害を生じさせるのを回避して受信品質の低下を回避することが可能である。また、ＣＰＵ等の制御手段により予め想定可能な周波数関係を記憶させておくことにより（又はその都度判断させることにより）妨害を生じ得る局部発振周波数の関係となるとき、一方又は両チューナの局部発振周波数を最小ステップでずらせることにより、所定関係に設定されるのを回避して、受信品質の低下が回避可能である。
【図面の簡単な説明】
【図１】本発明によるダイレクトコンバージョン式チューナを内蔵する受信機の好適実施形態の主要部構成を示すブロック図である。
【図２】従来の受信機の構成を示すブロック図である。
【符号の説明】
１０、３０チューナ
１２、１３、３２，３３ マルチプライヤ
１６、３６ デモジュレータ
２０、４０ 局部発振器
２３、４３ 可変分周器
５０ ＣＰＵ（制御手段）
５１ 局部発振器停止手段
５２、５３ 切替手段
【発明の属する技術分野】
本発明は受信機に関し、例えば複数のダイレクトコンバージョン式チューナを内蔵する受信機に関する。
【０００２】
【従来の技術】
半導体技術の進歩により、受信機および通信機器等の電子機器は益々高性能化している。近年、２以上の複数のチューナを備える蓄積型受信機が開発され実用化している。また、ラジオ受信機等の通信機のチューナ（又は受信部）では、受信信号を局部発振器の局部発振信号と混合して、両信号の周波数差である中間周波数（ＩＦ）に周波数変換して増幅する、所謂スーパーヘテロダイン方式が一般的であった。しかし、最近では、受信周波数と局部発振周波数が同一又は非常に近い周波数関係にある、ダイレクトコンバージョン方式を採用することが多くなった。
【０００３】
上述の如く複数のチューナを有する受信機の場合の問題は、各チューナが受信動作に伴って発生するスプリアスである。各チューナは独立して動作するため、例えば衛星放送では９５０ＭＨｚから２１５０ＭＨｚまで、規定されているチャネルスパンでの値を取る。このとき、そのチューナの受信している周波数の条件によっては、一方が他方に妨害を与えることがある。特に、ダイレクトコンバージョン方式では局部発振器のチューナ部からの漏れは、両者が同一受信周波数で動作している場合には直接妨害波となる。また、例え同一でなくても、片方の周波数の１／２（又は２倍）等に当たる場合には、他方に対して受信妨害となる場合があり得る。従来、各チューナに対してシールドを施したりして漏れを生じさせない又は漏れを受けないように対策する必要がある。但し、複数のチューナが同一筐体に収められた１パック形態では、これを防止するシールドは大変困難である。
【０００４】
図２は、２個のチューナを含む典型的な従来の受信機の構成を示すブロック図である。この受信機は、第１チューナ１００、第２チューナ２００およびＣＰＵ（中央処理装置）３００により構成される。また、これらチューナ１００、２００は同一構成であり、それぞれ受信信号として無線周波数信号ＲＦ１、ＲＦ２が入力される。
【０００５】
これら各チューナ１００、２００は、ＲＦ増幅器１０１、２０１、１対のマルチプライヤ（掛け算器）１０２−１０３、２０２−２０３、１対の増幅器１０４−１０５、２０４−２０５、デモジュレータ（復調器）１０６、２０６、可変周波数発振器１１０、２１０、π／２移相器１１１、２１１、増幅器１１２、２１２、可変分周器１１３、２１３、水晶振動子１１４、２１４、Ｎ分周器１１５、２１５、位相比較器１１６、２１６、低域通過フィルタ（ＬＰＦ）１１７、２１７および可変容量ダイオード１１８、２１８により構成される。チューナ１００、２００は、同一構成であるので、以下、説明の便宜上第１チューナ１００について説明する。
【０００６】
発振器１１０、増幅器１１２、可変分周器１１３、水晶振動子１１４、Ｎ分周器１１５、位相比較器１１６、ＬＰＦ１１７および可変容量ダイオード１１８は、周知のＰＬＬ（位相ロックループ）回路を構成する。また、可変容量ダイオード１１８を含む発振器１１０は、電圧制御発振器（ＶＣＯ）を構成する。水晶振動子１１４の周波数をｆｒおよび分周器１１３の分周比をＭとすると、このＰＬＬ回路により、発振器１１０の発振周波数ｆ0は、ｆｒのＭ／Ｎ倍となるように動作する。従って、ＣＰＵ３００により分周器１１３の分周比Ｍを制御することにより、ｆｒ／Ｎ（＝Δｆ）の整数倍で発振器１１０の周波数を適宜に選択可能である。また、マルチプライヤ１０２、１０３は、π／２（９０°）移相器１１１により、それぞれ発振器１１０の出力信号と直角（Ｑ）および同相（Ｉ）である相互に９０°位相差を有する局部発振信号と入力受信信号とを掛け算して、ＰＳＫの信号からＩＱ検波信号が得られる。そして、デモジュレータ１０６により復調される。
【０００７】
即ち、図２に示す受信機によると、受信したデータストリームに映像音声等に多重されたデータの中から番組と受信周波数の関係を抜き出すことができる。ユーザが選局する際の動作を説明する。ユーザがある番組を選局したと仮定する。ユーザが選択した番組を含む周波数を現在受信しているデータから探し出し受信動作に入る。ＣＰＵ３００は、受信周波数から分周器１１３の分周比Ｍを計算して、ＰＬＬ回路の分周器１１３に送出する。これにより、水晶振動子１１４の発振周波数ｆｒをＮ分周器１１５によりＮ分周したｆｒ／Ｎを１単位とする最小ステップで発振器１１０の発振周波数ｆ0を変化できる。
【０００８】
このＰＬＬ回路により、分周器１１３の出力とＮ分周器１１５の出力に位相差が生じると、位相比較器１１６により位相差に応じたパルスを出力させる。これをＬＰＦ１１７により積分して直流制御電圧（チューニング電圧）Ｖｔを可変容量ダイオード１１８に出力し、ＶＣＯを構成する発振器１１０から所望の安定出力周波数ｆ0の局部発振信号を得る。上述したＩＱ検波信号から、デインターリーブや各種誤り訂正処理を経てバックエンドへデータが送られる。
【０００９】
【発明が解決しようとする課題】
上述の如き複数のダイレクトコンバージョン式チューナを内蔵する従来の受信機では、局部発振器の周波数が同一又は所定関係にあるとき、受信妨害が生じるという課題があった。
【００１０】
【発明の目的】
本発明は、従来技術の上述した課題に鑑みなされたものであり、相互に同一又は所定関係にある周波数受信時の受信品質低下を回避可能にするダイレクトコンバージョン式チューナを内蔵する受信機を提供することを目的とする。
【００１１】
【課題を可決するための手段】
前述の課題を解決するため、本発明によるダイレクトコンバージョン式チューナを内蔵する受信機は、次のような特徴的な構成を採用している。
【００１２】
（１）各々受信信号に局部発振器から９０°位相差を有する局部発振信号をマルチプライヤにて掛け算してＩＱ検波信号を得る複数のダイレクトコンバージョン式チューナを内蔵する受信機において、
前記複数のチューナのうち第１チューナの受信周波数が第２チューナの受信周波数により妨害を受ける周波数関係にあるとき、前記第２チューナの前記局部発振信号の発振周波数を最小単位で変更する周波数変更手段を備えるダイレクトコンバージョン式チューナを内蔵する受信機。
【００１３】
（２）前記局部発振信号は、基準発振器、該基準発振器の発振周波数を１／Ｎ（Ｎは、正の整数）に分周するＮ分周器、前記局部発振信号を出力するＶＣＯ、該ＶＣＯの出力を１／Ｍ（Ｍは、正の整数）で分周する可変分周器、該可変分周器の出力と前記Ｎ分周器の出力とを比較して前記ＶＣＯに出力する位相比較器よりなるＰＬＬ回路により生成し、前記局部発振信号は、前記基準発振器の発振周波数の１／Ｎステップで変化する上記（１）のダイレクトコンバージョン式チューナを内蔵する受信機。
【００１４】
（３）前記周波数変更手段は、前記第１チューナおよび前記第２チューナの受信周波数が上記周波数関係にあるとき、前記第１チューナおよび前記第２チューナの前記局部発振信号の発振周波数を相互に反対方向に変化させる上記（１）又は（２）のダイレクトコンバージョン式チューナを内蔵する受信機。
【００１５】
（４）各々受信信号に局部発振器から９０°位相差を有する局部発振信号をマルチプライヤにて掛け算してＩＱ検波信号を得る複数のダイレクトコンバージョン式チューナを内蔵する受信機において、
前記複数のチューナのうち第１チューナの受信周波数および第２チューナの受信周波数が同一であることを判定する一致判定手段と、該一致判定手段が前記両受信周波数が一致すると判定したとき、前記第２チューナの前記ＩＱ検波信号を前記第１チューナの前記ＩＱ検波信号に切り替える切替手段とを備え、前記一致判定手段が前記両受信周波数が一致すると判定したとき、前記第２チューナの前記局部発振器を停止する停止手段を更に備えるダイレクトコンバージョン式チューナを内蔵する受信機。
【００１７】
【発明の実施の形態】
以下、本発明によるダイレクトコンバージョン式チューナを内蔵する受信機の好適実施形態の構成および動作を、添付図面を参照して詳細に説明する。
【００１８】
図１は、本発明によるダイレクトコンバージョン式チューナを内蔵する受信機の好適実施形態の主要部構成を示すブロック図である。この複数のダイレクトコンバージョン式チューナを内蔵する受信機は、第１チューナ１０、第２チューナ３０およびＣＰＵ５０を備える点で、図２に示す従来の受信機と同様である。第１チューナ１０および第２チューナ３０は、実質的に同様構成である。しかし、後述する如く、第１チューナ１０が基準（又は主）チューナであり、第２チューナ３０が副（又は従）チューナであるので、構成上の僅かな相違点がある。
【００１９】
先ず、第１チューナ１０は、図２の従来技術と同様に、受信信号ＲＦ１が入力されるＲＦ増幅器１１、１対のマルチプライヤ１２、１３、１対の増幅器１４、１５、デモジュレータ１６、ＰＬＬ回路およびπ／２移相器２１により構成される。ここで、ＰＬＬ回路は、可変容量ダイオード２８と共にＶＣＯを構成する発振器２０、増幅器２２、可変分周器２３、水晶振動子２４、Ｎ分周器２５、位相比較器２６およびＬＰＦ２７により構成される。ＶＣＯを構成する可変発振器２０は、ＣＰＵ５０からの制御信号、即ち可変分周比データ（Ｍ）により、制御されるｆｒ／Ｎの最小ステップで制御可能な局部発振周波数で局部発振信号を出力するよう構成されている。
【００２０】
一方、第２チューナ３０は、受信信号ＲＦ２が入力されるＲＦ増幅器３１、１対のマルチプライヤ３２、３３、１対の増幅器３４、３５、デモジュレータ３６、ＰＬＬ回路およびπ／２移相器４１を含んでいる。ＰＬＬ回路は、可変容量ダイオード４８と共にＶＣＯを構成する可変発振器４０、増幅器４２、可変分周４３、水晶振動子４４、Ｎ分周器４５、位相比較器４６およびＬＰＦ４７を備える。更に、ＣＰＵ５０からの制御信号により発振器４０をＯＮ／ＯＦＦ制御する停止手段５１を含むと共に、増幅器３４、３５とデモジュレータ３６間に配置された１対の切替手段５２、５３を含んでいる。これら切替手段５２、５３は、ＣＰＵ５０からの切替制御信号により選択するセレクタであり、第２チューナ３０のデモジュレータ３６に、第２チューナ１０又は第１チューナ１０のＩＱ検波信号を選択的に入力する。
【００２１】
次に、本発明による複数のダイレクトコンバージョン式チューナを内蔵する受信機の動作を説明する。通常状態では、第１チューナ１０および第２チューナ３０は、ＣＰＵ５０の制御下で、図２に示す従来の受信機と同様に動作する。制御手段であるＣＰＵ５０は、これら第１チューナ１０および第２チューナ３０が受信しようとする受信信号ＲＦ１、ＲＦ２を監視する。そして、これら第１チューナ１０および第２チューナ３０のＰＬＬ回路を構成する可変分周器２３、４３に対応する分周比データＭ１、Ｍ２を送出する。その結果、これらＰＬＬ回路の発振器２０、４０は、それぞれ（Ｍ１／Ｎ）×ｆｒおよび（Ｍ２／Ｎ）×ｆｒの周波数である局部発振信号を出力する。この局部発振信号は、それぞれ直接およびπ／２移相器２１、４１により９０°移相されて１対のマルチプライヤ１２−１３、３２−３３に入力され、それぞれの受信信号ＲＦ１、ＲＦ２と掛け算されてＩＱ検波信号が出力される。
【００２２】
これら両チューナ１０、３０の受信周波数を監視しているＣＰＵ５０が、両チューナ１０、３０の受信周波数が特定関係、例えば同一であると判定した場合には、上述の如く局部発振信号が妨害を生じ得る。そこで、ＣＰＵ５０は、第２チューナ３０のＯＮ／ＯＦＦ制御（停止）手段５１に制御信号を送出し、ＰＬＬ回路のＶＣＯを構成する発振器４０を停止（ＯＦＦ）させる。更に、切替手段（セレクタ）５２、５３に対して切替制御信号を送出して、第２チューナ３０のデモジュレータ３６に第１チューナ１０のＩＱ検波信号を迂回させて入力する。その結果、妨害を受けることなく又は受信品質を低下させることなく第１チューナ１０および第２チューナ３０が共に同一周波数の信号を受信することが可能になることが理解できよう。従って、ＣＰＵ５０は、チューナ１０、３０のＰＬＬ回路の可変分周器２３、４３の分周比を制御するのみならず、ＯＮ／ＯＦＦ（停止）手段５１および切替手段５２、５３の制御手段である。
【００２３】
尚、図１に示す好適実施形態では、２個のチューナを内蔵する受信機の場合を説明したが、３個以上の複数個のチューナが内蔵される受信機の場合についても本発明が同様に適用可能であること勿論である。
【００２４】
また、図１の好適実施形態では、第１チューナ１０および第２チューナ３０の受信周波数が同一である場合を説明した。しかし、本発明の他の実施形態では、複数のチューナの受信周波数が特定関係であって、相互に妨害を生じ得る場合にも対処可能である。この場合には、ＣＰＵ５０が各チューナ１０、３０の局部発振周波数を監視し、斯かる特定関係にある場合には可変分周器２３又は４３に対して送出する分周比データを最小単位で変化することにより、回避可能である。
【００２５】
例えば、第１チューナ１０のＰＬＬ回路を構成する可変分周器２３および第２チューナ３０のＰＬＬ回路を構成する可変分周器４３の所定（正規）の分周比が、それぞれＭ１およびＭ２であり、この場合には局部部発振器２０、４０により妨害が発生する所定関係にあるとＣＰＵ５０が判定したと仮定する。この状態が発生すると、ＣＰＵ５０は、一方のチューナである、例えば第２チューナ３０の可変分周器４３への分周比制御データを、正規のＭ２の代わりに（Ｍ２＋１）又は（Ｍ２−１）に変更する。これにより、第２チューナ３０の発振器４０が発振する局部発振周波数は、ｆｒ／Ｎの最小ステップ（即ち、Δｆ）だけ高又は低周波数となり、両チューナ１０、３０の局部発振周波数が妨害を生じ得る所定関係でなくなる。従って、ＣＰＵ５０は、チューナ１０、３０の制御手段であり、各チューナ１０、３０のＰＬＬ回路を構成する可変分周器２３、４３に分周比データを送出するのみならず、両チューナ１０、３０の受信周波数関係を監視して、周波数を変更する。
【００２６】
また、上述の例では、両チューナ１０、３０の局部発振周波数が所定関係であるとＣＰＵ５０が判定した場合に、一方のチューナ（例えば第２チューナ３０）の局部発振周波数のみを最小ステップで上下させたが、両チューナ１０および３０の局部発振器２０および４０の発振周波数を最小ステップで変更しても良い。上述の例で説明すると、第１チューナ１０および第２チューナ３０へのＰＬＬ回路を構成する可変分周器２３、４３へＣＰＵ５０から送出される可変分周比データを、それぞれ（Ｍ１＋１）と（Ｍ２−１）又は（Ｍ１−１）と（Ｍ２＋１）の如く、相互に反対方向に最小ステップでずらせることにより、受信動作には実質的な影響を与えることなく、妨害による品質の低下を一層効果的に回避することが可能である。その理由は、相互に反対方向に最小ステップ（Δｆ）ずらせると、両者間の周波数差は、最小ステップの２倍（２Δｆ）となるためである。
【００２７】
以上、本発明によるダイレクトコンバージョン式チューナを内蔵する受信機の好適実施形態の構成および動作を詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではない。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。
【００２８】
【発明の効果】
以上の説明から理解される如く、本発明のダイレクトコンバージョン式チューナを内蔵する受信機によると、次の如き実用上の顕著な効果が得られる。即ち、複数のチューナが同一周波数に設定されたとき、ＶＣＯの停止（ＯＮ／ＯＦＦ制御）手段およびＩＱ検波信号の切替手段を設ける比較的簡単な構成により、相互に妨害を生じさせるのを回避して受信品質の低下を回避することが可能である。また、ＣＰＵ等の制御手段により予め想定可能な周波数関係を記憶させておくことにより（又はその都度判断させることにより）妨害を生じ得る局部発振周波数の関係となるとき、一方又は両チューナの局部発振周波数を最小ステップでずらせることにより、所定関係に設定されるのを回避して、受信品質の低下が回避可能である。
【図面の簡単な説明】
【図１】本発明によるダイレクトコンバージョン式チューナを内蔵する受信機の好適実施形態の主要部構成を示すブロック図である。
【図２】従来の受信機の構成を示すブロック図である。
【符号の説明】
１０、３０チューナ
１２、１３、３２，３３ マルチプライヤ
１６、３６ デモジュレータ
２０、４０ 局部発振器
２３、４３ 可変分周器
５０ ＣＰＵ（制御手段）
５１ 局部発振器停止手段
５２、５３ 切替手段
Claims (4)
- 各々受信信号に局部発振器から９０°位相差を有する局部発振信号をマルチプライヤにて掛け算してＩＱ検波信号を得る複数のダイレクトコンバージョン式チューナを内蔵する受信機において、
前記複数のチューナのうち第１チューナの受信周波数が第２チューナの受信周波数により妨害を受ける周波数関係にあるとき、前記第２チューナの前記局部発振信号の発振周波数を最小単位で変更する周波数変更手段を備えることを特徴とするダイレクトコンバージョン式チューナを内蔵する受信機。 - 前記局部発振信号は、基準発振器、該基準発振器の発振周波数を１／Ｎ（Ｎは、正の整数）に分周するＮ分周器、前記局部発振信号を出力するＶＣＯ、該ＶＣＯの出力を１／Ｍ（Ｍは、正の整数）で分周する可変分周器、該可変分周器の出力と前記Ｎ分周器の出力とを比較して前記ＶＣＯに出力する位相比較器よりなるＰＬＬ回路により生成し、前記局部発振信号は、前記基準発振器の発振周波数の１／Ｎステップで変化することを特徴とする請求項１に記載のダイレクトコンバージョン式チューナを内蔵する受信機。
- 前記周波数変更手段は、前記第１チューナおよび前記第２チューナの受信周波数が上記周波数関係にあるとき、前記第１チューナおよび前記第２チューナの前記局部発振信号の発振周波数を相互に反対方向に変化させることを特徴とする請求項１又は２に記載のダイレクトコンバージョン式チューナを内蔵する受信機。
- 各々受信信号に局部発振器から９０°位相差を有する局部発振信号をマルチプライヤにて掛け算してＩＱ検波信号を得る複数のダイレクトコンバージョン式チューナを内蔵する受信機において、
前記複数のチューナのうち第１チューナの受信周波数および第２チューナの受信周波数が同一であることを判定する一致判定手段と、該一致判定手段が前記両受信周波数が一致すると判定したとき、前記第２チューナの前記ＩＱ検波信号を前記第１チューナの前記ＩＱ検波信号に切り替える切替手段とを備え、前記一致判定手段が前記両受信周波数が一致すると判定したとき、前記第２チューナの前記局部発振器を停止する停止手段を更に備えることを特徴とするダイレクトコンバージョン式チューナを内蔵する受信機。
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