JP3922023B2 - 半導体集積回路、インクカートリッジ及びインクジェット記録装置 - Google Patents

Description

技術分野
本発明は、不揮発性メモリを内蔵する半導体集積回路、この半導体集積回路を有するインクカートリッジ、及び、このインクカートリッジを装着したインクジェット記録装置に関する。
背景技術
一般に、半導体集積回路は、所定の動作を行っていない場合であっても、電源が供給されている限り電力を消費している。このため、所定の動作を行っていない待機状態においては、できるだけ電力消費を抑えたいという要望がある。このような要望に応えるために、通常動作モードから低消費電力動作モード（以下、スタンバイモード）へと動作モードを移行させる機能を半導体集積回路に付加することも考えられる。このように、スタンバイモードに移行させる機能を付加する場合、モードを切り換えるタイミングが重要である。すなわち、任意のタイミングでスタンバイモードに移行させると、通常動作に影響を与えることがあるので、適切なタイミングでモードを切り換える必要がある。
また、動作モードを切り換える機能を半導体集積回路に持たせるには、動作モード移行の制御信号を受け付けるための制御端子を設ける必要がある。そして、動作モード切り替え用の制御端子に所定電位レベルの制御信号を与えることにより、動作モードをスタンバイモードに変更することになる。
ところで、半導体集積回路が、１システムにつき複数個使用される場合には、それら複数個の半導体集積回路を選択するための選択信号が必要となる。この場合、複数個のデバイス各々を選択するためのデバイス選択端子を設ける必要がある。
また、内蔵した回路ブロックを初期化する機能を実現するため、回路ブロック初期化用の制御端子を半導体集積回路に設けるのが一般的である。そして、回路ブロックを初期化する場合、回路ブロック初期化用の制御端子に所定電位レベルの制御信号を与えることにより、内部状態を所定値にセットすることになる。
半導体集積回路において、前述した動作モードの切換機能と回路ブロックの初期化機能とを実現するためには、高電位電源入力端子、低電位電源入力端子、基準クロック信号入力端子、データ入出力端子等に代表される半導体集積回路の外部端子と共に、上記機能のための制御端子を、独立した外部端子として設けることになる。
しかしながら、前述したスタンバイモードへの移行機能及びデバイス選択機能並びに回路ブロック初期化機能を有する半導体集積回路にあっては、メモリ初期化用の制御端子と動作モード切り替え用の制御端子とをそれぞれ備える必要があるため、以下に述べるような問題点があった。
すなわち、制御端子が増えることで、半導体集積回路の外部に端子を設けるためのスペースが必要となり、結果として、半導体集積回路内のチップサイズが大きくなってしまうという問題がある。そして、制御端子が増えることはチップ外の信号配線が増えることを意味し、この結果、実装コストが上がってしまうという問題がある。
また、半導体集積回路に各機能を実現するために、回路ブロック初期化用の制御端子に入力する制御信号や、動作モード切り替え用の制御端子に入力する制御信号をそれぞれ生成する必要がある。さらには、これらの制御信号を所望のタイミングで与えなくてはならないため、制御が複雑化するという問題がある。
本発明は上述した従来技術の欠点を解決するためになされたものであり、その目的は適切なタイミングで動作モードを切り換えることができ、かつ、外部端子数を低減化した半導体集積回路を提供することである。
発明の開示
本発明による半導体集積回路は、通常動作を行う通常動作モードよりも消費電力の低い低消費電力モードを有し、インクカートリッジに実装される半導体集積回路であって、前記インクカートリッジを用いたプリント動作の終了に応答して前記低消費電力モードに移行するように制御する制御手段を含むことを特徴とする。指定されるアドレスに所定データを記憶する記憶手段と、前記記憶手段に対して指定するアドレスを順次生成するアドレス生成手段とを更に含み、前記制御手段による低消費電力モードへの移行の際に前記アドレスを初期化してもよい。
また、前記制御手段によって移行する低消費電力モードにおいては、前記記憶手段によって記憶されたデータを読出すための信号を生成するセンスアンプ、前記記憶手段におけるアドレスを指定するためのアドレスデコーダ、前記記憶手段から読出されたデータを読出す際に用いるバッファ、前記記憶手段から読出されたデータをラッチするラッチ回路等の内部回路の動作を停止させることを特徴とする。
本発明による他の半導体集積回路は、前記制御手段による低消費電力モードへの移行と、前記アドレス生成手段によって生成されるアドレスの初期化とを、共通の外部端子に入力される制御信号に基づいて行うようにしたことを特徴とする。そして、共通の外部端子は、チップセレクト端子であることを特徴とする。
本発明によるインクカートリッジは、上記の半導体集積回路を有し、少なくともインク残量を記憶することを特徴とする。
本発明によるインクジェット記録装置は、上記のインクカートリッジを有し、そのインクカートリッジから供給されるインクを用いて所望の画像情報をプリントすることを特徴とする。
発明を実施するための最良の形態
次に、図面を参照して本発明の実施の形態について説明する。なお、以下の説明において参照する各図では、他の図と同等部分は同一符号によって示されている。
第１図は、本実施例における半導体集積回路の内部構造を説明するための機能ブロック図である。同図に示されているように、本実施形態による半導体集積回路１は、カウント動作を行うアドレスカウンタ２と、アドレスカウンタ２のカウント値をデコードしてアドレスを生成するロウデコーダ３及びコラムデコーダ４と、データを記憶するメモリセルアレイ５と、メモリセルアレイ５に対する書込み又は読出しに応じてラッチ回路７及びバッファＢを制御するライト／リード制御回路６と、ライト／リード制御回路６によってラッチ状態又はスルー状態に制御されるラッチ回路７と、メモリセルアレイ５へのデータの入出力を制御する入出力制御回路８と、アンドゲートＧ１〜Ｇ８と、ライト／リード制御回路６によってイネーブル状態又はハイインピーダンス（Ｈｉ−Ｚ）状態に制御されるバッファＢと、電圧検出回路９と、インバータＩＮＶとを含んで構成されている。また、半導体集積回路１には、外部端子Ｐ１〜Ｐ６が設けられている。
アドレスカウンタ２は、外部端子Ｐ１から入力されるチップセレクト入力信号ＣＳの反転信号に基づいてカウント値が所定値に初期化（リセット）される。また、このアドレスカウンタ２は、アンドゲートＧ１から入力される信号に基づいて更新されたアドレスデータを生成する。この生成されたアドレスデータは、ロウデコーダ３及びコラムデコーダ４に入力される。
コラムデコーダ４は、アドレスカウンタ２から入力されるアドレスデータに基づいて、メモリセルアレイ５中における所望の縦列メモリセルを選択するものである。同様に、ロウデコーダ３は、アドレスカウンタ２から入力されるアドレスデータに基づいて、メモリセルアレイ５中における所望の横列メモリセルを選択するものである。ただし、ロウデコーダ３の各出力線にはアンドゲートＧ６がそれぞれ設けられ、各アンドゲートＧ６の入力の一方にはスタンバイ信号ＳＴＢ４が入力されている。このため、スタンバイ信号ＳＴＢ４がローレベルの場合には、メモリセルアレイ５中の横列メモリセルは選択されない。
メモリセルアレイ５は、複数のメモリセルを格子状に配設したものである。各メモリセルは、ロウデコーダ３からの選択信号によってオン状態となり、コラムデコーダ４からの選択信号により、メモリセルに記憶された情報の読み書きが可能な状態となる。なお、このメモリセルアレイ５は、不揮発性のメモリセルによって構成されているものとする。
ライト／リード制御回路６は、外部端子Ｐ１から入力されるチップセレクト制御信号ＣＳ、及びアンドゲートＧ２，Ｇ３から出力される信号に基づいて、メモリセルアレイ５に対して書込みを行うか、読出しを行うかを決定する。ライト／リード制御回路６は、アンドゲートＧ４を介してラッチ回路７に制御信号を出力する。アンドゲートＧ４の入力の一方にはスタンバイ信号ＳＴＢ５が入力されている。したがって、スタンバイ信号ＳＴＢ５がローレベルのときにアンドゲートＧ４の出力はローレベル、ハイレベルのときにアンドゲートＧ４の出力はライト／リード制御回路６の出力信号と同等になる。
ラッチ回路７は、ライト／リード制御回路６からの制御信号に基づいて、入出力制御回路８から出力されるメモリセルアレイ５の読出しデータを所定時間保持した後に外部端子Ｐ６に出力するものである。このラッチ回路７は、アンドゲートＧ４の出力に応じて、ラッチ動作及びスルー動作のいずれか一方を行う。アンドゲートＧ４の出力がローレベルのときラッチ回路７はラッチ動作を行い、アンドゲートＧ４の出力がハイレベルのときラッチ回路７はスルー動作を行う。ラッチ動作は出力状態を維持する動作である。スルー動作は入力信号をそのまま出力信号として送出する動作である。
ラッチ回路７の出力と外部端子Ｐ６との間には、バッファＢが設けられている。このバッファＢは、スタンバイ信号ＳＴＢ３と、ライト／リード制御回路６からの制御信号とを入力とするアンドゲートＧ５の出力に応じてイネーブル状態又はハイインピーダンス状態になる。スタンバイ信号ＳＴＢ３の出力がローレベルのときにアンドゲートＧ５の出力はローレベル、ハイレベルのときにアンドゲートＧ５の出力はライト／リード制御回路６の出力信号と同等になる。アンドゲートＧ５の出力がハイレベルでバッファＢがイネーブル状態であるときには、ラッチ回路７の出力が外部端子Ｐ６から導出される。一方、バッファＢがハイインピーダンス状態であるときには、外部端子Ｐ６に与えられる信号が入出力制御回路８に入力される。
入出力制御回路８は、外部端子Ｐ６から入力されたデータをメモリセルアレイ５に書込んだり、逆に、メモリセルアレイ５から読出したデータをラッチ回路７及びバッファＢを介して外部端子Ｐ６に出力するためのものである。この入出力制御回路８は、スタンバイ信号ＳＴＢ２によって動作するセンスアンプ８１と、書込み禁止回路１０の出力及び入出力信号Ｉ／Ｏに応じてメモリセルアレイ５に対する書込みを行う書込み回路８２とを含んで構成されている。
書込み禁止回路１０は、電圧検出回路９と、その出力に応じて書込み回路８２に対するＷＲＩＴＥ信号の伝達を制御するためのアンドゲートＧ７とを含んで構成されている。電圧検出回路９は、電源電圧を検出するものである。電源電圧が必要電圧以上であることを検出し、アンドゲートＧ７を介してＷＲＩＴＥ信号を書込み回路８２に伝える。スタンバイ信号ＳＴＢ１はローレベルの時に電圧検出出力をローレベルにすると共に、電圧検出回路の電流を最小にする。
書込まれるデータは、例えばインク残量である。インク残量を書込んでおくことにより、インク残量を常にモニタすることができる。
スタンバイ信号ＳＴＢ１が所定電圧レベルよりも小さい場合には、アンドゲートＧ７の出力がローレベルになり、メモリセルアレイ５に対するデータ書込みは行われない。
アンドゲートＧ１は、外部端子Ｐ１から入力されるチップセレクト制御信号ＣＳと外部端子Ｐ２から入力されるクロック入力信号ＣＫとの論理積となる信号をアドレスカウンタ２及びアンドゲートＧ２，Ｇ３に出力するものである。
アンドゲートＧ２は、アンドゲートＧ１からの出力信号と外部端子Ｐ３からのライト／リード入力信号Ｗ／Ｒとの論理積となる信号を、ライト／リード制御回路６に出力するものである。一方、アンドゲートＧ３は、アンドゲートＧ１からの出力信号と外部端子Ｐ３からのライト／リード入力信号Ｗ／Ｒの反転信号との論理積となる信号を、ライト／リード制御回路６に出力するものである。
具体的には、アンドゲートＧ１からの入力信号が“Ｌ”の場合、アンドゲートＧ２，Ｇ３の出力は共に“Ｌ”となる。一方、アンドゲートＧ１からの入力信号が“Ｈ”の場合、ライト／リード入力信号Ｗ／Ｒが“Ｈ”であれば、アンドゲートＧ２の出力は“Ｈ”となり、アンドゲートＧ３の出力は“Ｌ”となる。逆に、ライト／リード入力信号Ｗ／Ｒが“Ｌ”であれば、アンドゲートＧ２の出力は“Ｌ”となり、アンドゲートＧ３の出力は“Ｈ”となる。このように、アンドゲートＧ２，Ｇ３では、ライト／リード入力信号Ｗ／Ｒが変化しても、その出力が不定化しないようにしている。
外部端子Ｐ１は、同時に複数のデバイスが存在する場合の特定のデバイスの選択及びアドレスカウンタ２の初期化及び動作モード移行のための制御信号ＳＴＢとなるチップセレクト入力信号ＣＳを入力するための端子である。すなわち、本実施例における外部端子Ｐ１は、アドレスカウンタの初期化用制御端子及び動作モード制御端子を兼用した端子となっている。
外部端子Ｐ２は、半導体集積回路１が動作するための基準となるクロック入力信号ＣＫを入力するための端子である。外部端子Ｐ３は、半導体集積回路１に内蔵されたメモリセルアレイ５に対するアクセス動作を指定するライト／リード入力信号Ｗ／Ｒを入力するための端子である。
外部端子Ｐ４，Ｐ５は、半導体集積回路１が動作するための高電位電圧レベルＶＤＤ及び低電位電圧レベルＶＳＳの動作電圧を印加するための入力端子である。外部端子Ｐ６は、半導体集積回路１に内蔵されたメモリセルアレイ５に対し、実際に書込むべきデータを入力したり、メモリセルアレイ５から読出されたデータを出力するための入出力端子である。
上述した各スタンバイ信号ＳＴＢ１〜ＳＴＢ５は、アンドゲートＧ８及びインバータＩＮＶによって生成される。スタンバイ信号ＳＴＢ１は、スタンバイ信号ＳＴＢ０とライト／リード入力信号Ｗ／Ｒとの論理積を出力するアンドゲートＧ８によって生成される。また、スタンバイ信号ＳＴＢ２，ＳＴＢ３，ＳＴＢ５は、ライト／リード入力信号Ｗ／Ｒを反転して出力するインバータＩＮＶによって生成される。なお、スタンバイ信号ＳＴＢ０は、そのままスタンバイ信号ＳＴＢ４となる。
次に、本実施形態による半導体集積回路の動作について第２図及び第３図を参照して説明する。
第２図は、半導体集積回路への読出し動作を説明するためのタイミングチャートである。同図には、第１図中のチップセレクト制御信号ＣＳ、ライト／リード入力信号Ｗ／Ｒ、クロックＣＬＯＣＫ、アドレスカウンタ２のカウント値、外部端子Ｐ６における入出力信号Ｉ／Ｏが示されている。メモリセルアレイ５に対して読出しを行う場合、まず、外部端子Ｐ１に“Ｌ”を印加し、アドレスカウンタ２を初期化する。次に、外部端子Ｐ１に“Ｈ”を印加し、外部端子Ｐ２から目的の読出し開始アドレス分のクロックパルスを入力する。このクロックパルスの入力中は、外部端子Ｐ３からライト／リード入力信号Ｗ／Ｒとして、読出しを指定する“Ｌ”を印加する。
アドレスに応じたデータは、クロック入力信号ＣＫが“Ｌ”となる期間に出力され、外部端子Ｐ６から出力される。立上りではラッチ回路７内にラッチされるため、クロック入力信号ＣＫが“Ｈ”となる期間はその値を保持することになる。立下るとアドレスがインクリメントされ、次のアドレスのデータが外部端子Ｐ６から出力される。
第３図は、半導体集積回路からの書込み動作等を説明するためのタイミングチャートである。同図には、チップセレクト制御信号ＣＳ、ライト／リード入力信号Ｗ／Ｒ、クロックＣＬＯＣＫ、アドレスカウンタ２のカウント値、外部端子Ｐ６における入出力信号Ｉ／Ｏの他に、スタンバイ信号ＳＴＢ１〜ＳＴＢ５が示されている。メモリセルアレイ５に対して書込みを行う場合、まず、読出しモード、すなわち、ライト／リード入力信号Ｗ／Ｒが“Ｌ”の状態で、外部端子Ｐ１に“Ｌ”を印加し、アドレスカウンタ２を初期化する。次に、外部端子Ｐ１に“Ｈ”を印加し、外部端子Ｐ２から目的の書込み開始アドレス分のクロックパルスを入力する。その後、書込み動作の間は、外部端子Ｐ３からライト／リード入力信号Ｗ／Ｒとして、書込みを指定する“Ｈ”を印加する。
次に、半導体集積回路１に対して、メモリ初期化及び動作モード移行を指示する場合の手順を説明する。前述したように、外部端子Ｐ１に“Ｌ”を印加すると、アドレスカウンタ２の初期化が行われる。これは、半導体集積回路１の初期化の際には絶対必要な手続きであり、メモリセルアレイ５以外のライト／リード制御回路６等においても同様である。このとき、バッファＢの出力はＨｉ−Ｚ状態となり、外部端子Ｐ６がオープン（ハイインピーダンス状態）となる。
また、インクジェット記録装置によるプリントが終了すると、外部端子Ｐ１に“Ｌ”が印加される。すると、動作モード移行のためのスタンバイ信号ＳＴＢ０も“Ｌ”となり、半導体集積回路１の動作モードがスタンバイモードとなる。半導体集積回路１の動作モードがスタンバイモードとなると、電流が定常的に流れている部分を停止させ、消費電流の低減化を図る。具体的には、例えば、入出力制御回路８内に設けられているセンスアンプ８１は、カレントミラー回路によって構成されるの一般的であるが、このセンスアンプ８１は常に電流を流している必要がある。したがって、消費電力を抑えるため、スタンバイモードにあるときには、スタンバイ信号ＳＴＢ２により、入出力制御回路８に供給する電源電圧をオフにする。同様にして、スタンバイ信号ＳＴＢ１により、カレントミラー回路によって構成される電圧検出回路９もオフにする。
さらに、他の内部回路であるバッファＢをスタンバイ信号ＳＴＢ３でハイインピーダンス状態にする。また、ラッチ回路７をスタンバイ信号ＳＴＢ５でラッチ状態に制御する。さらに、ロウデコーダ３によるアドレスの指定がスタンバイ信号ＳＴＢ４によって抑止される。
このように、本実施例では、チップセレクト入力信号ＣＳが“Ｌ”のとき、すなわち、外部端子Ｐ１が非選択状態の場合、アドレスカウンタ２が初期化されるとともに、半導体集積回路１がスタンバイモードとなる。これらの指示は、兼用端子となる外部端子Ｐ１からの入力で制御されるため、メモリ初期化機能とスタンバイモードへの移行機能とを備えつつ、外部端子の低減化を図ることができる。また、メモリ初期化用制御端子及び動作モード制御端子が兼用端子で一本化されたため、その制御も簡単になる。
なお、回路ブロックの初期化及び動作モード移行の機能は、外部端子Ｐ１からの入力とその他の端子からの入力との論理出力が非選択状態のときに、アドレスカウンタ２が初期化されるとともに、半導体集積回路１がスタンバイモードとなるように構成してもよい。
第４図（ａ）〜（ｅ）は、本実施例における半導体集積回路を実装した回路基板を示す図である。同図（ａ）に示されているように、回路基板１１は、その表面側に接点１２が形成されている。これらの接点１２は、前述した外部端子Ｐ１〜Ｐ６に接続されているものとする。また、同図（ｂ）に示されているように、回路基板１１の裏面側には半導体集積回路１が実装されている。
同図（ｃ）に示されているように、回路基板１１は略長方形の平板形状である。この回路基板１１には、切欠部１１ａ及び孔部１１ｂが設けられている。これらは、後述するインクカートリッジへの実装の際に、回路基板１１の位置決めに用いられる。また、同図（ｄ）に示されているように、回路基板１１に設けられている各接点１２の表面に、凹部１２ａを設けてもよい。この凹部１２ａを設けることにより、同図（ｅ）に示されているように、後述するインクカートリッジに設けられている接点２９との電気的接続状態を良好にすることができる。
第５図（ａ），（ｂ）は、第４図に示されている回路基板をインクカートリッジに実装した状態を示す図である。同図（ａ）には、ブラックインクを収容したブラック用インクカートリッジ２０に、回路基板１１が実装された状態が示されている。ブラックインク用カートリッジ２０は、ほぼ直方体として形成された容器２１にブラックインクを含浸させた多孔質体（図示しない）を収容し、上面を蓋体２３により封止されている。容器２１の底面にはホルダに装着されたときにインク供給針に対向する位置にインク供給口２４が形成されている。また、インク供給口側の垂直壁２５の上端には、本体側のレバーの突起に係合する張出部２６が一体に形成されている。この張出部２６は、壁２５の両側に別個に形成されていると共にリブ２６ａを有している。さらに下面と壁２５との間に三角形状のリブ２７が形成されている。
垂直壁２５のインク供給口形成側に、回路基板１１が装着されている。回路基板１１は本体の接点と対向する面に複数の接点を有し、その裏面には記憶素子が実装されている。さらに、垂直壁２５には回路基板１１の位置決めをするための突起２５ａ、２５ｂ、張出部２５ｃ、２５ｄが形成されている。
一方、同図（ｂ）には、カラーインクを収容したカラーインク用カートリッジ３０に、実装された回路基板１１が実装された状態が示されている。カラーインク用カートリッジ３０は、ほぼ直方体として形成された容器３１にインクを含浸させた多孔質体（図示しない）を収容し、上面を蓋体３３により封止されている。容器５１の内部には、５色のカラーインクをそれぞれ別個に収容する５つのインク収容部が区画形成されている。容器３１の底面にはホルダに装着されたときにインク供給針に対向する位置にインク供給口３４が各インク色に応じて形成されている。また、インク供給口側の垂直壁３５の上端には、本体側のレバーの突起に係合する張出部３６が一体に形成されている。この張出部３６は、壁３５の両側に別個に形成されていると共にリブ３６ａを有している。さらに下面と壁３５との間に三角形状のリブ３７が形成されている。また、容器３１は誤挿入防止用の凹部３９を有している。
垂直壁３５のインク供給口形成側には、それぞれのカートリッジ３０の幅方向の中心に位置するように凹部３８が形成され、ここに回路基板１１が装着されている。回路基板１１は本体の接点と対向する面に複数の接点を有し、その裏面には記憶素子が実装されている。さらに、垂直壁３５には回路基板１１の位置決めをするための突起３５ａ、３５ｂ、張出部３５ｃ、３５ｄが形成されている。
第６図は、第５図に示されているインクカートリッジを装着するインクジェットプリンタ（インクジェット記録装置）の概観を示す図である。同図において、タイミングベルト４１を介して駆動モータ４２に接続されたキャリッジ４３には、第５図（ａ）に示されているブラック用インクカートリッジ２０及び第５図（ｂ）に示されているカラーインク用カートリッジ３０をそれぞれ格納するホルダ４４が形成されている。また、キャリッジ４３の下面位置には各インクカートリッジ２０，３０からインクの供給を受ける記録ヘッド４５が設けられている。
記録ヘッド４５に連通するインク供給針４６，４７は、装置の奥側、すなわち、タイミングベルト４１側に位置するように、キャリッジ４３の底面に垂直に立設されている。
第７図は、第６図に示されているキャリッジの構造を示す図である。同図に示されているように、ホルダ４４を形成する垂直壁のうち、インク供給針４６，４７の近傍側で対向する垂直壁４８の上端には、支軸４９，５０を支点として回動自在にレバー５１，５２が取り付けられている。
レバー５１，５２の自由端側に位置する壁５３は、底面側が斜めにカットされた斜面部分を有している。また、垂直壁４８には、接点機構５４，５５が設けられている。接点機構５４，５５は、インクカートリッジを装着した状態において、前述した回路基板１１に設けられている接点と電気的に接続される。これにより、インクカートリッジ内のインクを利用してインクジェット記録を行うことができる。
さらに、ホルダ４４の垂直壁４８には、基台５６が取り付けられている。そして、基台５６の背面には回路基板５７が取り付けられている。この回路基板５７は、接点機構５４，５５と電気的に接続されるので、インクカートリッジに設けられている回路基板１１と回路基板５７とが電気的に接続されることになる。
第８図は、ホルダにインクカートリッジを装着する前の状態を示す図であり、第９図（ａ）〜（ｃ）は、ホルダにインクカートリッジを装着する際の状態を示す図である。第８図に示されているように、ホルダ４４にインクカートリッジ２０を挿入した状態で、レバー５１を閉じていくと、徐々にインクカートリッジ２０が矢印Ｙの方向に押し下げられてゆく。このとき、第９図（ａ）に示されている状態から第９図（ｃ）に示されている状態へと遷移し、インク供給針４６がインクカートリッジ２０内に挿入される。インク供給針４６がインクカートリッジ２０内に挿入され、インクカートリッジ２０がホルダ４４に対し、完全に装着された状態、すなわち第９図（ｃ）に示されている状態において、インクカートリッジ２０からインクが供給されることになる。
この第９図（ｃ）に示されている状態においては、回路基板１１に設けられた接点１２と、ホルダ４４側に設けられた回路基板５７の接点２９とが電気的に接続される。これによって、インクジェットプリンタは、半導体集積回路１に対して自由にデータの読み書きを行うことができる。具体的には、プリンタの電源オン時には外部端子Ｐ１に“Ｌ”を印加し、読み書き動作を行いたいときには“Ｈ”を印加する。これによって、ロジックをよりシンプルにすることができ、かつ、チップサイズの低減に貢献することができる。
産業上の利用の可能性
以上説明したように、インクカートリッジを用いたプリント動作の終了に応答して低消費電力モードに移行するように制御することにより、通常動作に影響を与えずに動作モードを移行させることができる。低消費電力モードにおいては、指定するアドレスを初期化することにより、消費電力の低減を図ることができる。そして、低消費電力モードにおいては、記憶されたデータを読出すための信号を生成するセンスアンプ、アドレスを指定するためのアドレスデコーダ、読出されたデータを読出す際に用いるバッファ、読出されたデータをラッチするラッチ回路等の内部回路の動作を停止させることにより、消費電力をより低減することができる。
また、チップセレクト機能と、回路ブロックの初期化機能とスタンバイモードへの移行機能とを指示するための端子を共通化したことで、外部端子を低減化した半導体集積回路を実現することができる。
さらに、少なくともインクカートリッジのインク残量を記憶することにより、インク残量を常にモニタすることができる。
【図面の簡単な説明】
第１図は、本発明による半導体集積回路の内部構造例を説明するための機能ブロック図である。第２図は、半導体集積回路への読出し動作を説明するためのタイミングチャートである。第３図は、半導体集積回路からの書込み動作等を説明するためのタイミングチャートである。第４図は、本実施例における半導体集積回路を実装した回路基板を示す図である。第５図は、第４図に示されている回路基板をインクカートリッジに実装した状態を示す図である。第６図は、第５図に示されているインクカートリッジを装着するインクジェットプリンタの概観を示す図である。第７図は、第６図に示されているキャリッジの構造を示す図である。第８図は、ホルダにインクカートリッジを装着する前の状態を示す図である。第９図は、ホルダにインクカートリッジを装着する際の状態を示す図である。

Claims (8)

1. 通常動作を行う通常動作モードよりも消費電力の低い低消費電力モードを有し、インクカートリッジに実装される半導体集積回路であって、前記インクカートリッジを用いたプリント動作の終了に呼応して前記低消費電力モードに移行するように制御する制御手段と、指定されるアドレスに所定データを記憶する記憶手段と、前記記憶手段に対して指定するアドレスを順次生成するアドレス生成手段とを含み、前記制御手段による低消費電力モードへの移行の際に前記アドレスを初期化するようにしたことを特徴とする半導体集積回路。
2. 前記制御手段によって移行する低消費電力モードにおいては、内部回路の動作を停止させることを特徴とする請求の範囲第１項記載の半導体集積回路。
3. 前記内部回路は、前記記憶手段によって記憶されたデータを読出すための信号を生成するセンスアンプであることを特徴とする請求の範囲第２項記載の半導体集積回路。
4. 前記内部回路は、前記記憶手段におけるアドレスを指定するためのアドレスデコーダであることを特徴とする請求の範囲第２項記載の半導体集積回路。
5. 前記内部回路は、前記記憶手段から読出されたデータを読出す際に用いるバッファであることを特徴とする請求の範囲第２項記載の半導体集積回路。
6. 前記内部回路は、前記記憶手段から読出されたデータをラッチするラッチ回路であることを特徴とする請求の範囲第２項記載の半導体集積回路。
7. 前記制御手段による低消費電力モードへの移行と、前記アドレス生成手段によって生成されるアドレスの初期化とを、共通の外部端子に入力される制御信号に基づいて行うようにしたことを特徴とする請求の範囲第１項記載の半導体集積回路。
8. 前記共通の外部端子は、チップセレクト端子であることを特徴とする請求の範囲第７項記載の半導体集積回路。

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