ES2231266T3 - Circuito integrado, cartucho de tinta e impresora de chorro de tinta. - Google Patents
Circuito integrado, cartucho de tinta e impresora de chorro de tinta.Info
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Abstract
Un cartucho de tinta que comprende un circuito (1) integrado semiconductor que tiene un modo de bajo consumo de energía en el cual el consumo de energía es más bajo que en un modo de operación normal que realiza una operación normal, comprendiendo dicho circuito (1) integrado semiconductor medios de control (G8, INV) para controlar una conmutación a dicho modo de bajo consumo de energía en respuesta a una conclusión de una operación de impresión que usa el cartucho de tinta, y comprendiendo además medios (5) de almacenamiento para almacenar datos predeterminados en direcciones especificadas, y medios (2) de creación de direcciones para crear secuencialmente direcciones especificadas para dichos medios (5) de almacenamiento, en el que se inicializa dicha dirección cuando la operación se conmuta al modo de consumo bajo de energía en respuesta a dichos medios (G8, INV) de control.
Description
Circuito integrado, cartucho de tinta e impresora
de chorro de tinta.
La presente invención se refiere a un cartucho de
tinta con un circuito integrado semiconductor que tiene una memoria
no volátil, y un dispositivo de registro de chorro de tinta que
tiene unido el cartucho de tinta.
En general, un circuito integrado semiconductor
consume energía eléctrica mientras se suministra la energía incluso
cuando no se realiza una operación predeterminada. De este modo, hay
una necesidad de reducir el consumo de energía tanto como sea
posible en una condición en espera en la que no funciona una
operación predeterminada. Para afrontar tal necesidad, puede ser
posible añadir a un circuito integrado semiconductor una función
para conmutar el modo de operación desde un modo de operación
general hasta un modo de operación de bajo consumo de energía
(denominado modo en espera, más abajo). De este modo, cuando se
añade la función para cambiar al modo en espera, es importante la
sincronización para conmutar entre los modos. Esto es, el cambio al
modo en espera en una sincronización arbitraria puede tener una
influencia sobre las operaciones normales. De este modo, es
necesario conmutar los modos a una sincronización apropiada.
Además, para proporcionar un circuito integrado
semiconductor con la función para conmutar entre modos de operación,
es necesario proporcionar un terminal de control para recibir
señales de control para el cambio de modo de operación. Entonces, se
pueden cambiar los modos de operación al modo en espera
proporcionando una señal de control en un nivel potencial eléctrico
predeterminado a un terminal de control para conmutar el modo de
operación.
A propósito, cuando se usa una pluralidad de
circuitos integrados semiconductores en un sistema, se requiere una
señal seleccionada para seleccionar entre la pluralidad de circuitos
semiconductores. En este caso, se requiere proporcionar un terminal
selector de dispositivo para seleccionar cada una de la pluralidad
de dispositivos.
Adicionalmente, es una práctica común
proporcionar un terminal de control para inicialización de bloque de
circuito al circuito integrado semiconductor para obtener una
función para inicializar los bloques del circuito integrado. Además,
cuando se inicializan los bloques del circuito, se puede regular una
condición interna a un valor predeterminado suministrando una señal
de control a un potencial eléctrico predeterminado al terminal de
control para la inicialización del bloque de circuito.
En el circuito integrado semiconductor, para
realizar la función de conmutación de modo de operación y la función
de inicialización del bloque de circuito, se proporciona un terminal
de control para las funciones descritas anteriormente como un
terminal externo independiente junto con otros terminales externos
del circuito integrado semiconductor que incluye típicamente, por
ejemplo un terminal de entrada de suministro de energía potencial
alto, un terminal de entrada de suministro de energía de potencial
bajo, y un terminal de entrada de señal de sincronización de
referencia.
Sin embargo, el circuito integrado semiconductor
que tiene la función descrita anteriormente para cambiar al modo en
espera, el dispositivo de la función de selección, y la función de
inicialización del bloque de circuito deben incluir cada uno un
terminal de control para inicialización de memoria y un terminal de
control para conmutación del modo de operación. De este modo, se han
presentado problemas según se describe más abajo.
Esto es, un incremento en el número de terminales
de control requiere espacio en el que se disponen las terminales
fuera del circuito integrado semiconductor. Como resultado, esto
origina un problema que se incrementa con el tamaño del chip del
circuito integrado semiconductor. Además, el incremento en el número
de terminales de control significa un incremento en el número de
aparatos externos acoplados eléctricamente. Esto origina un problema
debido al alto coste de montaje.
Además, para realizar cada una de las funciones
antes mencionadas en el circuito integrado semiconductor, es
necesario generar señales de control correspondientes para ser
alimentadas al terminal de control para la inicialización del bloque
de circuito y al terminal de control para conmutar el modo de
operación, respectivamente. Adicionalmente, puesto que las señales
de control deben ser suministradas en una sincronización deseada,
hay un problema debido a que el control se hace más complicado.
El documento EP 0 593 282 describe un aparato
para imprimir que incluye un cartucho de tinta. Integrada dentro del
cartucho de tinta se encuentra una memoria no volátil y una unidad
de control usada para leer desde y escribir a la memoria. El
documento describe que el aparato para imprimir se encuentra en un
"modo en espera" siempre que espere por los datos que van ser
impresos.
La presente invención se realizó para superar los
problemas descritos anteriormente de la tecnología convencional. Un
fin de la presente invención es proporcionar un cartucho de tinta
con un circuito integrado semiconductor, el cual permite la
conmutación de los modos de operación en sincronización apropiada y
la reducción de un número de terminales externos.
Este objeto se logra mediante un cartucho de
tinta según la reivindicación 1. Las realizaciones preferidas de la
invención constituyen el contenido de las reivindicaciones
subordinadas.
la fig. 1 es un esquema de bloque funcional para
describir un ejemplo de una estructura interna de un circuito
integrado semiconductor según la presente invención;
la fig. 2 es un gráfico de sincronización para
describir una operación de salida de lectura en el circuito de
integración semiconductor;
la fig. 3 es un gráfico de sincronización para
describir una operación de escritura y otras en el circuito
integrado semiconductor;
la fig. 4 es un diagrama que muestra un sustrato
de circuito en el cual se materializa una realización del circuito
integrado semiconductor;
la fig. 5 es un diagrama que muestra una
condición en la que el sustrato de circuito mostrado en la fig. 4 se
dispone en un cartucho de tinta;
la fig. 6 es un diagrama que muestra una vista
general de una impresora de chorro de tinta a la cual está unido el
cartucho de tinta mostrado en la fig. 5;
la fig. 7 es un diagrama que muestra una
estructura de un cartucho mostrado en la fig. 6.
la fig. 8 es un diagrama que muestra una
condición antes de que se una un cartucho de tinta a un soporte;
y
la fig. 9 es un diagrama que muestra una
condición en la que se une un cartucho de tinta a un soporte.
A continuación, se describirá una realización de
la presente invención haciendo referencia a los dibujos. En cada uno
de los dibujos referenciados en la descripción más abajo, las piezas
idénticas a las de los otros dibujos se designan por números de
referencia idénticos.
La fig. 1 es un esquema de bloque funcional para
describir la estructura interna de un circuito integrado
semiconductor de esta realización. Según se muestra en la figura, un
circuito 1 integrado semiconductor según esta realización incluye un
contador 2 de direcciones para realizar una operación de conteo, un
decodificador 3 de fila y un decodificador 4 de columna para
decodificar un valor de conteo en el contador 2 de direcciones para
crear una dirección, un conjunto de celdas de memoria para almacenar
datos, un circuito 6 de control de escritura/lectura para controlar
un circuito 7 de cerrojo y una memoria intermedia B que depende de
la entrada de lectura o de la salida de lectura para el conjunto 5
de celdas de memoria, el circuito 7 de cerrojo controlado por el
circuito 6 de control de escritura/lectura para asumir una condición
de enclavar o una condición de paso, un circuito 8 de control de
entrada/salida para controlar la entrada y salida de los datos al
conjunto 5 de celda de memoria, puertas G1 a G8 AND, la memoria
intermedia B controlada por el circuito 6 de control de
escritura/lectura para asumir una condición para habilitar o una
condición de impedancia (Hi-Z) alta, un circuito 9
de detección de voltaje 9, y un inversor INV. Además, el circuito 1
integrado semiconductor está provisto de terminales P1 a P6
externos.
El valor de conteo del contador 2 de direcciones
se inicializa a un valor predeterminado basado en la señal invertida
de una señal CS de entrada de selección de chip al terminal P1
externo. Además, el contador 2 de direcciones crea datos de
direcciones actualizados basados en una entrada de señal desde la
puerta G1 AND. Los datos de direcciones creados entran al
decodificador 3 de fila y al decodificador 4 de columna.
El decodificador 4 de columna selecciona la línea
vertical en el conjunto 5 de celda de memoria que incluye una celda
de memoria deseada en base a entrada de datos de direcciones desde
el contador 2 de direcciones. Asimismo, el decodificador 3 de fila
selecciona la línea horizontal en el conjunto 5 de celda de memoria
que incluye la celda de memoria deseada en base a la entrada de
datos de direcciones desde el contador 2 de direcciones. Sin
embargo, cada línea de salida del decodificador 3 de fila está
provista de una puerta G6 AND, y la entrada a una entrada de cada
puerta G6 AND es una señal STB4 en espera. De este modo, cuando la
señal STB4 en espera está a nivel bajo, no se selecciona una línea
horizontal de celdas de memoria en el conjunto 5 de celda de
memoria.
El conjunto 5 de celda de memoria se forma
ordenando una pluralidad de celdas de memoria en una matriz. Cada
celda de memoria en una fila con direcciones se dirige a una
condición ON por una señal seleccionada desde el decodificador 3 de
fila, al tiempo que una señal seleccionada a partir del
decodificador 4 de columna permite que la información almacenada en
la celda de memoria para sea leída y escrita. En este caso, se asume
que el conjunto 5 de celda de memoria se forma por celdas de memoria
no volátiles.
El circuito 6 de control de escritura/lectura
determina si la escritura a o lectura desde que se realiza en el
conjunto 5 de celda de memoria en base a la señal CS de control de
selección de chip que entra al terminal P1 externo y una señal de
salida desde una puerta G2 o G3 AND. El circuito 6 de control
escritura/lectura produce una señal de control al circuito 7 de
cerrojo a través de una puerta G4 AND. Por lo tanto, cuando una
señal STB5 en espera está a un nivel bajo, la salida de la puerta G4
AND está a un nivel bajo, mientras que cuando el STB5 está a un
nivel alto, la salida de la puerta G4 AND es equivalente a la señal
de salida desde el circuito 6 de control escritura/lectura.
El circuito 7 de cerrojo produce la lectura de
dato del conjunto 5 de celda de memoria a un terminal P6 externo
después de mantenerlo por un período predeterminado de tiempo, el
cual se extrae desde el circuito 8 de control de entrada/salida, en
base a una señal de control desde el circuito 6 de control de
escritura/lectura. El circuito 7 de cerrojo realiza una operación de
enclavar o una operación de paso dependiendo de la salida de la
puerta G4 AND. El circuito 7 de cerrojo realiza la operación de
enclavar cuando la salida de la puerta G4 AND está en el nivel
bajo, al tiempo que el circuito 7 de cerrojo realiza la operación de
paso cuando la salida de la puerta G4 AND está en el nivel alto. La
operación de enclavar es una operación para mantener la condición de
salida. La operación de paso es una operación para enviar la señal
de entrada como una señal de salida como tal.
La memoria intermedia B se proporciona entre la
salida del circuito 7 de cerrojo y el terminal P6 externo. La
memoria intermedia B se dirige a una condición habilitada o una
condición de impedancia alta que depende de la salida de la puerta
G5 AND que tiene, como salidas, una señal STB3 en espera y una señal
de control desde el circuito 6 de control de escritura/lectura. La
salida para la puerta G5 AND está a un nivel bajo cuando la salida
de la señal STB3 en espera está al nivel bajo, mientras la salida de
la puerta G5 AND es equivalente a la señal de salida del circuito 6
de control de escritura/lectura cuando STB3 está en el nivel alto.
Cuando la salida de la puerta G5 AND está a nivel alto y la memoria
intermedia B está, de este modo, en la condición habilitada, la
salida del circuito 7 de cerrojo pasa al terminal P6 externo. Por
otro lado, cuando la memoria intermedia B está en la condición de
impedancia alta, una señal suministrada al terminal P6 externo se da
entrada al circuito 8 de control de entrada/salida.
El circuito 8 de control de entrada/salida
escribe los datos de entrada vía el terminal P6 externo dentro del
conjunto 5 de celda de memoria, o contrariamente, produce los datos
de salida de lectura al terminal P6 externo a través del circuito 7
de cerrojo y la memoria intermedia B. El circuito 8 de control de
entrada/salida incluye un sensor amplificador 81 que se opera a
través de una señal STB2 en espera, y un circuito 82 de escritura
para realizar una operación de escritura en el conjunto de celda de
memoria que depende de la salida desde un circuito 10 de inhibición
de escritura y señales I/O de entrada/salida proporcionadas a partir
del terminal P6 externo.
El circuito 10 inhibidor de escritura incluye un
circuito 9 de detección de voltaje, y una puerta G7 AND para
controlar las transmisiones de señales WRITE al circuito 82 de
escritura que dependen de la salida del circuito 9 de detección de
voltaje. El circuito 9 de detección de voltaje detecta un voltaje de
suministro de energía. Detecta si el voltaje del circuito de fuerza
es el voltaje requerido o está por encima y, si es así, permite la
transmisión de la señal WRITE al circuito 82 de escritura a través
de la puerta G7 AND. La señal STB1 en espera cambia la salida del
voltaje del circuito de detección al nivel bajo y la corriente del
circuito de detección de voltaje al mínimo cuando está al nivel
bajo.
El dato escrito es, por ejemplo la cantidad de
tinta restante. Escribiendo la cantidad de tinta restante, la
cantidad de tinta que resta se puede controlar siempre.
Cuando la señal STB1 en espera es menor que un
nivel predeterminado, la salida de la puerta G7 AND está en el nivel
bajo, y no se realiza ningún dato escrito sobre el conjunto 5 de
celda de memoria.
Las salidas G1 de la puerta AND, al contador 2 de
direcciones y la puerta G2 o G3 AND, cuya señal es la conjunción de
entrada de la señal CS de control de selección de chip vía el
terminal P1 externo y una señal CK de entrada de reloj vía el
terminal P2 externo.
La puerta G2 AND produce, al circuito 6 de
control de escritura/lectura, cuya señal es la conjunción de la
señal de salida desde la puerta G1 AND y una señal W/R de entrada
escritura/lectura desde el terminal P3 externo. Por otro lado, la
puerta G3 AND produce, al circuito 6 de control de
escritura/lectura, una señal la cual está en conjunción con la señal
de salida desde la puerta G1 AND y la señal invertida de la señal
W/R de entrada escritura/lectura desde el terminal P3 externo.
Más específicamente, cuando la señal de entrada
desde la puerta G1 AND es "L", las salidas de las puertas G2 y
G3 AND son ambas "L". Por otro lado, cuando la señal de entrada
desde la puerta G1 AND es "H", y una señal W/R de entrada
escritura/lectura es "H", la salida de la puerta "G2" AND
es "H" al tiempo que la salida de la puerta G3 AND es "L".
Por el contrario, si la señal W/R de entrada escritura/lectura es
"L", la salida de la puerta G2 AND es "L" al tiempo que la
puerta G3\cdotAND es "H". De este modo, las puertas G2 y G3
AND están dispuestas no para variar sus salidas incluso si varía la
señal W/R de entrada escritura/lectura.
El terminal P1 externo es un terminal para dar
entrada a la señal CS de entrada de selección de chip, es decir una
señal STBO de control para seleccionar un dispositivo específico
cuando una pluralidad de dispositivos existen al mismo tiempo, para
inicializar el contador 2 de direcciones, y para cambiar el modo de
operación. Esto es, el terminal P1 externo en esta realización es un
terminal usado tanto como un terminal de control para inicializar un
contador de direcciones como un terminal de control para cambiar el
modo de operación.
El terminal P2 es un terminal para dar entrada a
la señal CK de entrada de reloj, esto es una referencia para operar
el circuito 1 integrado semiconductor. El terminal P3 externo es un
terminal para dar entrada a la señal W/R de entrada
escritura/lectura para especificar una operación de acceso en el
conjunto 5 de celda de memoria integrado en el circuito 1
semiconductor integrado.
Los terminales P4 y P5 externos son terminales de
entrada para aplicar voltaje operacional a un alto nivel V_{DD} de
voltaje potencial alto y a un nivel V_{SS} de voltaje potencial
bajo para operar el circuito 1 integrado semiconductor. El terminal
P6 externo es un terminal de entrada/salida para dar entada a datos
que van a ser realmente escritos dentro del conjunto 5 de celda de
memoria integradp en el circuito 1 semiconductor integrado y/o para
dar entrada a los datos de lectura desde el conjunto 5 de celda de
memoria.
Cada una de las señales STB1 a STB5 en espera se
genera por una puerta G8 AND y un inversor INV. La señal STB1 en
espera es generada por la puerta G8 AND, la cual produce la
conjunción de una señal STBO de espera y la señal W/R de entrada de
escritura/lectura. Además, las señales STB2, STB3, y STB5 en espera
se generan por el inversor INV, que invierte y produce la señal W/R
de entrada escritura/lectura. La señal STBO en espera se convierte
en la señal STB4 en espera as como tal.
Después, las operaciones del circuito integrado
semiconductor según la realización se describirán con referencia a
las figs. 2 y 3.
La fig. 2 es un diagrama de secuencia para
describir una operación de salida de lectura en el circuito
integrado semiconductor. La fig. 2 muestra la señal CS de control de
selección de chip, la señal W/R de entrada de escritura/lectura, el
reloj CLOCK, los valores de conteo del contador 2 de direcciones, y
las señales I/O de entrada/salida en el terminal P6 externo en la
fig. 1. Cuando se realiza la lectura de lectura en el conjunto 5 de
celda de memoria, "L" se aplica al terminal P1 externo, ante
todo, para inicializar el contador 2 de direcciones. Después,
"H" se aplica al terminal P1 externo, y los pulsos de reloj
para una dirección de comienzo de salida de lectura prevista se les
da entrada vía el terminal P2 externo. Durante la entrada de los
pulsos del reloj, se aplica "L" para especificar la salida de
lectura como señal W/R de señal de entrada de escritura/lectura al
terminal P3 externo.
La dirección correspondiente a los datos que se
van a leer se produce en un período cuando la señal CK de entrada de
reloj se cambia a "L". Durante el período cuando la señal CK de
entrada de reloj es "H", el dato se mantienen puesto que está
enclavado dentro del circuito 7 de cerrojo en el flanco ascendente.
En el flanco descendente, la dirección es incrementada, y el dato
para la próxima dirección se produce desde el terminal P6
externo.
La fig. 3 es un diagrama de secuencia para
describir una operación escrita en el circuito integrado
semiconductor, por ejemplo. La fig. 3 muestra la señal CS de control
de selección de chip, la señal W/R de entrada escritura/lectura, el
reloj CLOCK, los valores de conteo del contador 2 de direcciones,
las señales I/O de entrada/salida en el terminal P6 externo así como
las señales STB1 a STB5 en espera. Cuando se realiza un escrito
sobre el conjunto 5 de celdas de memoria, "L" se aplica al
terminal P1 externo en una condición en la que la señal W/R de
entrada escritura/lectura es "L" para inicializar el contador 2
de direcciones. Después, "H" se aplica al terminal P1 externo,
y los pulsos de reloj para una dirección de comienzo de escritura
prevista se les da entrada vía el terminal P2 externo. Entonces,
durante la operación de escritura, "H" para especificar la
escritura se aplica como la señal W/R de entrada escritura/lectura
al terminal P3 externo.
Después, se describirá un procedimiento para la
instrucción al circuito 1 integrado semiconductor para realizar la
inicialización de memoria y cambiar el modo de operación. Según se
describe anteriormente, cuando "L" se aplica al terminal P1
externo, se inicializa el contador 2 de direcciones. Esto es un
procedimiento absolutamente requerido para inicialización del
circuito 1 integrado semiconductor y el mismo se realiza para
circuitos distintos al del conjunto 5 de celda de memoria, que
incluye el circuito 6 de control de escritura/lectura. Aquí, la
salida de la memoria intermedia B cambia a una condición
I-Z, la cual ocasiona que el terminal P6 externo
asuma una condición abierta (condición de alta impedancia).
Además, cuando se completa la impresión por el
dispositivo de registro de chorro de tinta, "L" se aplica al
terminal P1 externo. Entonces, la señal STBO en espera para conmutar
el modo de operación "L" se cambia a "L", y el modo de
operación del circuito 1 integrado semiconductor se conmuta al modo
en espera. Cuando el modo de operación del circuito 1 integrado
semiconductor se conmuta al modo en espera, se termina la operación
de las piezas en las que fluye la corriente constantemente,
intentando de ese modo reducir el consumo de corriente. Más
específicamente, el sensor amplificador 81 dispuesto dentro del
circuito 8 de control de entrada/salida, por ejemplo, por lo general
incluye un circuito reflector de corriente, y el sensor amplificador
81 siempre necesita flujo de corriente. Por lo tanto, para reducir
el consumo de fuerza en el modo en espera, el voltaje de fuente para
suministrar al circuito 8 de control de entrada/salida se cambia a
OFF por la señal STB2 en espera. Asimismo, el circuito 9 de
detección de voltaje que incluye un circuito reflector de corriente
se cambia a OFF por la señal STB1 en espera.
Además, la memoria intermedia B que es otro
circuito interno se cambia a la condición de impedancia alta por la
señal STB3 en espera. Adicionalmente, el circuito 7 de cerrojo se
controla a la condición para enclavar por la señal STB5 en espera.
Además, la especificación de direcciones por el decodificador 3 de
fila se suprime por la señal STB4 en espera.
De este modo, en esta realización, cuando la
señal CS de entrada de selección de chip, es "L", es decir,
cuando el terminal P1 externo está en una condición no seleccionada,
el contador 2 de direcciones se inicializa y el circuito 1 integrado
semiconductor se cambia al modo en espera. Puesto que estas
instrucciones son controladas por entradas al terminal P1 externo,
es decir un terminal de uso dual, se proporciona la función de
inicialización de memoria y la función para conmutar al modo en
espera, permitiendo una reducción en el número de terminales
externos. Además, el terminal de control para la inicialización de
memoria y el terminal de control para control del modo de operación
se combinan en un terminal de uso dual, que hace más fácil el
control.
En este caso, las funciones para la
inicialización del bloque de circuito y la conmutación del modo de
operación se pueden disponer de tal modo que el contador 2 de
direcciones se inicialice y el circuito 1 integrado semiconductor se
conmute al modo en espera cuando la operación lógica entre la
entrada desde el terminal P1 externo y la entrada desde otros
terminales está en la condición no seleccionada.
Las figs. 4(a) a 4(e) son diagramas
que muestran un sustrato de circuito en el cual se materializa el
circuito integrado semiconductor según esta realización. Según se
muestra en la fig. 4(a), los contactos 12 se forman sobre un
lado de la superficie de un sustrato 11 de circuito. Estos contactos
12 están conectados a los terminales P1 a P6 externos descritos
anteriormente. Además, según se muestra en la fig. 4(b), el
circuito 1 integrado semiconductor se materializa o monta sobre el
lado posterior del sustrato 11 de circuito.
Según se muestra en la fig. 4(c), el
sustrato 11 de circuito está en una forma de placa sustancialmente
rectangular. El sustrato 11 de circuito está provisto de una porción
11a de muesca, y una porción 11b de orificio. Se usan para
posicionamiento del substrato 11 de circuito cuando están montados
sobre un cartucho de tinta descrito más abajo. Además, según se
muestra en la fig. 4(d), se puede disponer un rebajo 12a
sobre la superficie de cada uno de los contactos 12 dispuestos sobre
el sustrato 11 de circuito. Cuando se proporciona el rebajo 12a,
según se muestra en la fig. 4(e) mejora la condición de
conexión eléctrica con un contacto 29 dispuesto sobre el cartucho de
tinta descrito más abajo.
La fig. 5(a) y 5(b) son diagramas
que muestran el sustrato de circuito mostrado en la fig. 4 unido a
un cartucho de tinta. La fig. 5(a) muestra un caso en el que
el sustrato 11 de circuito se monta sobre un cartucho 20 de tinta
negra que contiene tinta negra. El cartucho 20 de tinta negra
contiene, en un depósito 21 formado como un paralelepípedo
sustancialmente rectangular, un cuerpo poroso, no mostrado,
impregnado con tinta negra, y la superficie superior se cierra
herméticamente por un cuerpo 23 de tapa. Sobre la superficie
inferior del depósito 21, se forma una salida 24 de suministro de
tinta en una posición de cara a una aguja de suministro de tinta
cuando se une a un soporte. Además, una porción 26 saliente asociada
o acoplada a una proyección de una palanca del cuerpo se forma
integralmente a un borde superior de una pared 25 vertical en el
lado de la salida de suministro de tinta. Las porciones 26 salientes
están formadas en ambos lados de la pared 25 separadamente, y cada
una tiene un refuerzo 26a. Además, un refuerzo 27 triangular se
forma entre una superficie inferior y la pared 25.
El sustrato 11 de circuito se une al lado en el
que se forma la salida de suministro de tinta de la pared 25
vertical. El sustrato 11 de circuito tiene una pluralidad de
contactos sobre una superficie de cara a los contactos del cuerpo y
tiene un elemento de memoria materializado o dispuesto sobre la
superficie posterior. Además, las proyecciones 25a y 25b y las
porciones 25c y 25d salientes se forman sobre la pared 25 vertical
para posicionar el sustrato 11 de circuito.
Por otro lado, la fig. 5(b) muestra un
caso en el que el sustrato 11 de circuito se une a un cartucho de
tinta de color que contiene la tinta de color. El cartucho 30 de
tinta de color contiene, en un depósito 31 formado como un
paralelepípedo sustancialmente rectangular, un cuerpo poroso, no
mostrado, impregnado con tinta y cerrado herméticamente con un
cuerpo 33 de tapa sobre la superficie superior. Cinco porciones que
contienen tinta contienen cinco colores de tinta de color
separadamente y de forma respectiva se forman en secciones dentro
del depósito 31. En la superficie inferior del depósito 31, se forma
una salida 34 de suministro de tinta para cada color de tinta en una
posición de cara a una aguja de suministro de tinta respectiva
cuando se une al soporte. Además, las porciones 36 salientes
asociadas con una proyección de una palanca del cuerpo se forman
integralmente en un borde superior de una pared 35 vertical en el
lado de la salida de suministro de tinta. Las porciones 36 salientes
están formadas en ambos lados de la pared 35 separadamente, y cada
una tiene un refuerzo 36a. Además, se forma un refuerzo 37
triangular entre una superficie inferior y la pared 35.
Adicionalmente, el depósito 31 tiene un rebajo 39 para evitar un
error de inserción.
Se forma un rebajo 38 en un lado de la pared 35
vertical en el que se forma una salida de suministro de tinta de
modo que se posicione en el centro de cada cartucho 30 en la
dirección del ancho, y se une aquí el sustrato 11 de circuito. El
sustrato 11 de circuito tiene una pluralidad de contactos sobre una
superficie de cara a los contactos del cuerpo y tiene un elemento de
memoria sobre la superficie posterior. Además, las proyecciones 35a
y 35b y las porciones 35c y 35d salientes se forman sobre la pared
35 vertical para posicionar el sustrato 11 de circuito.
La fig. 6 es un diagrama que muestra una visión
de conjunto de una impresora de chorro de tinta (dispositivo de
registro de chorro de tinta) a la cual se une un cartucho de tinta
mostrado en la fig. 5. En la fig. 6, un soporte 44 para contener
cada uno de los cartuchos 30 de tinta negra mostrados en la fig.
5(a) y el cartucho 30 de tinta de color mostrado en la fig.
5(b) se forman en un carro 43 conectado a un motor 42
accionador a través de una cinta 41 de sincronización. Además, se
proporciona un cabezal 45 de registro para recibir el suministro de
tinta de cada uno de los cartuchos 20 y 30 de tinta en una posición
de superficie inferior sobre el carro 43.
Las agujas 46 y 47 de suministro de tinta que
comunican con el cabezal 45 de registro se disponen verticalmente
sobre la superficie inferior del carro 43 de modo que se posicionen
en la parte interna del dispositivo, es decir sobre el lado de la
correa 41 de sincronización.
La fig.7 es un diagrama que muestra la estructura
del carro mostrado en la fig. 6. Según se observa en la fig. 7, las
palancas 51 y 52 están montadas giratoriamente con respecto a los
ejes 49 y 50 como puntos de apoyo en el borde superior de una pared
48 vertical exactamente de cara a las agujas 46 y 47 de suministro
de tinta entre las paredes verticales que forman el soporte 44.
La pared 53 posicionada sobre el lado de los
bordes libres de las palancas 51 y 52 tiene una porción en pendiente
en la que se corta diagonalmente el lado de la superficie inferior.
Además, los mecanismos 54 y 55 de contacto se disponen sobre la
pared 48 vertical. Los mecanismos 54 y 55 de contacto están
conectados a los contactos descritos anteriormente dispuestos sobre
el sustrato 11 de circuito en una condición en la que se une el
cartucho de tinta. De este modo, el registro del cartucho de tinta
se puede realizar usando tinta dentro del cartucho de tinta.
Adicionalmente, una plataforma 56 de base se
monta sobre la pared 48 vertical del soporte 44. Entonces, un
sustrato 57 de circuito se monta sobre la superficie posterior de la
plataforma 56 de base. El sustrato 57 de circuito se conecta
eléctricamente con los mecanismos 54 y 55 de contacto, dando como
resultado que estén conectados eléctricamente el sustrato 11 de
circuito y el sustrato 57 de circuito dispuestos en el cartucho de
tinta.
La fig-8 es un diagrama que
muestra la condición antes de que el cartucho de tinta se una al
soporte, al tiempo que las figura 9(a) a (c) son diagramas
que muestran condiciones en las que el cartucho de tinta está unido
al soporte. Según se muestra en la fig. 8, cuando la palanca 51 se
cierra en una condición en la que el cartucho 20 de tinta se inserta
en el soporte 44, el cartucho 20 de tinta se presiona gradualmente
en una dirección de una flecha Y. Aquí, la condición mostrada en la
fig. 9(a) cambia a la condición mostrada en la fig. (c), y la
aguja 46 de suministro de tinta se inserta dentro del cartucho 20 de
tinta. La tinta se suministra desde el cartucho 20 de tinta en una
condición en la que la aguja 46 de suministro de tinta se inserta
dentro del cartucho 20 de tinta y el cartucho 20 de tinta se une
completamente al soporte 44, es decir, en la condición mostrada en
la fig. 9(c).
En la condición mostrada en la fig. 9(c),
los contactos 12 dispuestos sobre el sustrato 11 de circuito y los
contactos 29 sobre el sustrato 57 de circuito dispuestos sobre el
lado del soporte 44 están eléctricamente conectados. De este modo,
una impresora de chorro de tinta puede leer y escribir datos
libremente a/desde el circuito 1 integrado semiconductor. Más
específicamente, cuando el suministro de energía de la impresora
está en ON, "L" se aplica al terminal P1 externo, al tiempo que
"H" se aplica cuando se necesita realizar una operación de
lectura o escritura. Esto puede simplificar la lógica y contribuir a
la reducción del tamaño del chip.
Según se describe anteriormente, controlando la
conmutación al modo de bajo consumo de energía en respuesta a un
final de una operación de impresión que usa un cartucho de tinta, el
modo de operación se puede conmutar sin que tenga ningún efecto
sobre la operación normal. En el modo de bajo consumo de energía, la
inicialización de una dirección especificada puede lograr la
reducción del consumo de energía. Adicionalmente, en el modo de bajo
consumo de energía, terminando las operaciones de un sensor
amplificador para generar señales sobre datos almacenados de
lectura, una memoria intermedia usada para leer datos de salida de
lectura, y un circuito de cerrojo para enclavar los datos leídos,
por ejemplo, puede reducir incluso más el consumo de energía.
Además, usando un terminal común para instruir la
función de selección de chip, la función de inicialización para
bloques de circuito y la función para conmutar al modo en espera
puede lograr un circuito integrado semiconductor que tiene un número
reducido de terminales externas.
Adicionalmente almacenando la cantidad restante
de tinta en un cartucho de tinta, al menos, se puede controlar
siempre la cantidad restante de cartucho de tinta
Claims (10)
1. Un cartucho de tinta que comprende un circuito
(1) integrado semiconductor que tiene un modo de bajo consumo de
energía en el cual el consumo de energía es más bajo que en un modo
de operación normal que realiza una operación normal, comprendiendo
dicho circuito (1) integrado semiconductor medios de control (G8,
INV) para controlar una conmutación a dicho modo de bajo consumo de
energía en respuesta a una conclusión de una operación de impresión
que usa el cartucho de tinta, y comprendiendo además medios (5) de
almacenamiento para almacenar datos predeterminados en direcciones
especificadas, y medios (2) de creación de direcciones para crear
secuencialmente direcciones especificadas para dichos medios (5) de
almacenamiento, en el que se inicializa dicha dirección cuando la
operación se conmuta al modo de consumo bajo de energía en respuesta
a dichos medios (G8, INV) de control.
2. El cartucho de tinta de la reivindicación 1,
en el que en dicho circuito (1) integrado semiconductor, la
operación de los circuitos internos se termina en el modo de bajo
consumo de energía ocasionado por dichos medios (G8, INV) de
control.
3. El cartucho de tinta de la reivindicación 2,
en el que dichos circuitos internos incluyen un amplificador sensor
(81) para crear una señal en la salida de lectura de datos
almacenados en dichos medios (5) de almacenamiento.
4. El cartucho de tinta de la reivindicación 2 ó
3, en el que dichos circuitos internos incluyen un decodificador (3,
4) de direcciones para especificar una dirección en dichos medios
(5) de almacenamiento.
5. El cartucho de tinta de la reivindicación 2, 3
ó 4, en el que dichos circuitos internos incluyen una memoria
intermedia (B) usada para salida de lectura de datos leídos en
dichos medios (5) de almacenamiento.
6. El cartucho de tinta de cualquiera de las
reivindicaciones 2 a 5, en el que dichos circuitos internos incluyen
un circuito (7) de cerrojo para enclavar datos leídos en dichos
medios (5) de almacenamiento.
7. El cartucho de tinta de una cualquiera de las
reivindicaciones 1 a 6, en el que una conmutación al modo de bajo
consumo de energía por dichos medios (G8, INV) de control y una
inicialización de direcciones creada por dichos medios (2) de
creación de direcciones se realizan en base a una entrada de señal
de control a un terminal (P1) externo común, siendo la señal de
control generada en respuesta a una conclusión de una operación de
impresión que usa el cartucho de tinta.
8. El cartucho de tinta de la reivindicación 7,
en el que dicho terminal (P1) externo común es un terminal de
selección de chip.
9. El cartucho de tinta de una cualquiera de las
reivindicaciones 1 a 8, en el que dicho circuito (1) integrado
semiconductor almacena al menos el resto de la cantidad de
tinta.
10. Un dispositivo de registro de chorro de tinta
que tiene un cartucho de tinta según la reivindicación 9 para
imprimir información de imagen deseada usando tinta suministrada
desde el cartucho de tinta.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28324399 | 1999-10-04 | ||
| JP28324399 | 1999-10-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| ES2231266T3 true ES2231266T3 (es) | 2005-05-16 |
Family
ID=17662953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| ES00964673T Expired - Lifetime ES2231266T3 (es) | 1999-10-04 | 2000-10-04 | Circuito integrado, cartucho de tinta e impresora de chorro de tinta. |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6655768B1 (es) |
| EP (1) | EP1156489B1 (es) |
| JP (1) | JP3922023B2 (es) |
| KR (1) | KR100429941B1 (es) |
| CN (1) | CN1175426C (es) |
| DE (1) | DE60017096T2 (es) |
| ES (1) | ES2231266T3 (es) |
| WO (1) | WO2001026114A1 (es) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090319802A1 (en) * | 2002-12-02 | 2009-12-24 | Silverbrook Research Pty Ltd | Key Genaration In An Integrated Circuit |
| ATE504446T1 (de) * | 2002-12-02 | 2011-04-15 | Silverbrook Res Pty Ltd | Totdüsenausgleich |
| CN101060007B (zh) * | 2006-04-17 | 2010-10-06 | 科统科技股份有限公司 | 复合存储器芯片 |
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| KR101784850B1 (ko) * | 2010-06-11 | 2017-11-06 | 가부시키가이샤 리코 | 화상 형성 장치에서 탈착 가능하게 설치되는 정보 저장 시스템, 탈착 장치 및 토너 용기 |
| JP2013049169A (ja) | 2011-08-30 | 2013-03-14 | Brother Industries Ltd | 印刷流体カートリッジ及び記録装置 |
| JP5974439B2 (ja) | 2011-08-30 | 2016-08-23 | ブラザー工業株式会社 | 印刷流体カートリッジ及び記録装置 |
| US8678573B2 (en) | 2011-12-22 | 2014-03-25 | Brother Kogyo Kabushiki Kaisha | Printing fluid cartridge |
| EP2910379B1 (en) * | 2011-12-22 | 2019-09-04 | Brother Kogyo Kabushiki Kaisha | Printing fluid cartridge, printing appapatus, and use of printing fluid cartridge |
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| CN103501398B (zh) * | 2013-09-24 | 2016-08-31 | 珠海艾派克微电子有限公司 | 芯片、成像盒及芯片与成像设备的通讯方法 |
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| JP7151416B2 (ja) * | 2018-11-22 | 2022-10-12 | セイコーエプソン株式会社 | 駆動回路、液体吐出装置及び駆動方法 |
| BR112021014394A2 (pt) | 2019-02-06 | 2021-09-21 | Hewlett-Packard Development Company, L.P. | Circuitos integrados incluindo bits de personalização |
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| JP2839995B2 (ja) * | 1992-10-14 | 1998-12-24 | キヤノン株式会社 | 記録装置 |
| DE69416229T2 (de) * | 1993-10-01 | 1999-07-08 | Canon Kk | Bildaufzeichnungsgerät |
| JPH07232438A (ja) * | 1994-02-25 | 1995-09-05 | Canon Inc | インクジェット記録装置、ファクシミリ装置、および複写装置 |
| AU3241795A (en) * | 1994-08-09 | 1996-03-07 | Encad, Inc. | Printer ink cartridge |
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| US6065824A (en) * | 1994-12-22 | 2000-05-23 | Hewlett-Packard Company | Method and apparatus for storing information on a replaceable ink container |
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| KR100225954B1 (ko) * | 1996-12-31 | 1999-10-15 | 김영환 | 전력 절감용 반도체 메모리 소자 |
| KR100209509B1 (ko) * | 1997-04-28 | 1999-07-15 | 윤종용 | 절전형 잉크젯 프린터 |
-
2000
- 2000-10-04 US US09/857,472 patent/US6655768B1/en not_active Expired - Lifetime
- 2000-10-04 WO PCT/JP2000/006934 patent/WO2001026114A1/ja active IP Right Grant
- 2000-10-04 JP JP2001528989A patent/JP3922023B2/ja not_active Expired - Fee Related
- 2000-10-04 DE DE60017096T patent/DE60017096T2/de not_active Expired - Lifetime
- 2000-10-04 CN CNB008034656A patent/CN1175426C/zh not_active Expired - Fee Related
- 2000-10-04 ES ES00964673T patent/ES2231266T3/es not_active Expired - Lifetime
- 2000-10-04 EP EP00964673A patent/EP1156489B1/en not_active Expired - Lifetime
- 2000-10-04 KR KR10-2001-7006979A patent/KR100429941B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| WO2001026114A1 (fr) | 2001-04-12 |
| KR20010080683A (ko) | 2001-08-22 |
| DE60017096T2 (de) | 2005-12-08 |
| JP3922023B2 (ja) | 2007-05-30 |
| CN1175426C (zh) | 2004-11-10 |
| EP1156489A1 (en) | 2001-11-21 |
| EP1156489A4 (en) | 2002-10-16 |
| DE60017096D1 (de) | 2005-02-03 |
| KR100429941B1 (ko) | 2004-05-03 |
| US6655768B1 (en) | 2003-12-02 |
| CN1339161A (zh) | 2002-03-06 |
| EP1156489B1 (en) | 2004-12-29 |
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