JP3916762B2 - モータ駆動制御回路 - Google Patents

モータ駆動制御回路 Download PDF

Info

Publication number
JP3916762B2
JP3916762B2 JP13340298A JP13340298A JP3916762B2 JP 3916762 B2 JP3916762 B2 JP 3916762B2 JP 13340298 A JP13340298 A JP 13340298A JP 13340298 A JP13340298 A JP 13340298A JP 3916762 B2 JP3916762 B2 JP 3916762B2
Authority
JP
Japan
Prior art keywords
circuit
output
current
motor
control signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP13340298A
Other languages
English (en)
Other versions
JPH11332275A (ja
Inventor
日下  智
稔也 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP13340298A priority Critical patent/JP3916762B2/ja
Publication of JPH11332275A publication Critical patent/JPH11332275A/ja
Application granted granted Critical
Publication of JP3916762B2 publication Critical patent/JP3916762B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Control Of Direct Current Motors (AREA)
  • Control Of Stepping Motors (AREA)
  • Protection Of Generators And Motors (AREA)

Description

【0001】
【発明の属する技術分野】
この発明は、モータなどのインダクタンス負荷をPWM駆動する制御回路に関するものである。
【0002】
【従来の技術】
図9に従来回路の構成を、図10に従来回路におけるタイミングチャートを示す。
従来回路で、モータの出力電流がオン状態となる動作説明を以下に示す。
まず、発振回路401で図10に示す三角波(FREF)を発生させる。三角波の最大電圧をVR2、最小電圧をVR1とする。
【0003】
次に、三角波(FREF)の電圧とVTH1なる基準電圧をCP12で比較する。
このとき、基準電圧VTH1をVR1+ΔVR1に設定すると、比較器CP12の出力は図10の通りとなり、この出力の反転信号をフリップフロップFF11,FF21のS(セット)端子に入力し、フリップフロップFF11,FF21の出力を「Hi」とする。
【0004】
フリップフロップFF11,FF21のQ出力が「Hi」となることで、出力回路101,201がオン状態となり、t1のタイミングでモータの出力電流が増加していく。
端子IN11,IN21はモータの出力電流の方向を切り換える入力端子であるが、今回の発明には直接関係がないため、説明は省略する。
【0005】
次に、モータ出力電流がオフ状態となる動作説明を以下に示す。
上記説明により、出力回路101,201がt1のタイミングでオンすると、モータ出力電流は時間と共に増加する。出力回路101,102に流れる電流は、電流検出抵抗RS1,RS2で電圧に変換され、やがて電流検出抵抗RS1,RS2の電圧は、コントロール電圧CTL1,CTL2よりも高くなる。
この電圧を、比較器CP11,CP21で比較し、その出力をそれぞれANDゲートを通しフリップフロップFF11,FF21のR(リセット)端子に出力することで、フリップフロップFF11,FF21のQ出力はLとなり、出力回路101,201はオフし、出力電流は徐々に減少していく。
【0006】
比較器CP11と比較器CP12、比較器CP21と比較器CP12を入力とするANDゲートの役割は、t1のタイミングで出力回路101,201がオン状態になると、t1からわずかな時間(数100ns〜数μS)、モータの容量成分や、出力回路101,201内のフライホイールダイオードの逆回復電流の影響で、電流検出抵抗RS1,RS2に急峻なスパイク電流が発生し、電流検出抵抗RS1,RS2の電圧がコントロール電圧CTL1,CTL2以上の電圧となる。
【0007】
このスパイク電流は、モータの回転トルクとはならない電流のため、この電流で出力がオフしてはならない。比較器CP11とCP12、および比較器CP21とCP12のAND論理でフリップフロップFF11,FF21のR(リセット)入力を「Low」とすることで、スパイク電流による、電流検出回路の誤動作を防止している。電流検出回路の誤動作を防止している時間は、比較器CP12が「Low」を出力しているマスク時間Tmask1となる。
【0008】
但し、マスク時間Tmask1内にスパイク電流ではない、本来のモータ出力電流が流れたとしても、フリップフロップFF11,FF21はリセットされず、出力回路はオフしない(つまり、マスク時間Tmask1内は出力は必ずオン状態となる)ため、マスク時間Tmask1は、スパイク電流による電流検出回路の誤動作が起らない範囲で、出来るだけ短い方がよい。
【0009】
以上のように、出力回路102,201がオン/オフの状態を繰り返すPWM動作により、電流検出抵抗RS1,RS2の最大電圧は、コントロール電圧CTL1,CTL2に制御され、モータに所定の電流が流れる。
【0010】
【発明が解決しようとする課題】
次に、従来のPWM駆動制御回路の問題点を示す。
第1の問題として、フリップフロップFF11,FF21のS(セット)信号のタイミングを、比較器CP12の出力で同時に作っているため、2つの出力回路101,201が同時にオン状態となり、前に述べたスパイク電流が駆動回路に同時に流れる。
スパイク電流は急峻かつ通常のコントロール電流の2〜3倍の電流値になることもあり、この2つのスパイク電流が同時に流れることにより、VCC電源ライン,GNDラインがゆれ、ノイズ発生の原因となる。また、VCC,GNDおよびモータ出力の配線の電流容量を超える問題がある。
【0011】
第2の問題として、前に述べたスパイク電流が原因となる、電流検出回路の誤動作を防止しているマスク時間Tmask1は比較器CP12の出力から作っているため、出力回路101,201で同じ時間となる。
図9に示した、2相のステッピングモータの場合、出力回路101,201、および、それに接続されるモータのコイルは同じ特性であり、出力回路101と201のマスク時間Tmask1が同じであっても問題はない。
【0012】
しかし、出力回路101,201にそれぞれモータの特性が異なるDCモータなどが接続されると、モータによって、スパイク電流が流れる時間が異なる。
スパイク電流が長い期間発生する出力回路にあわせてマスク時間を設定すると、スパイク電流が短い期間発生する出力回路では、マスク時間が最適値よりも長くなるため、PWMオン時間をマスク時間以下にすることが出来ず、小さい電流値をPWM制御出来なくなる。
逆に、スパイク電流が短い期間発生する出力回路に合わせてマスク時間を設定すると、スパイク電流が長い期間発生する出力回路では、マスク時間を過ぎてもスパイク電流が流れ、電流検出回路の誤動作を引き起すという問題がある。
【0013】
第3の問題として、従来回路のマスク時間は、出力回路101,201に流れる出力電流が変化しても、一定である。
出力電流が大きくなれば、スパイク電流の原因の一つであるフライホイールダイオードの逆回復電流も大きくなる。
つまり、スパイク電流が流れる時間が最も長い状態を想定してmask時間を設定すると、PWMオン時間以下にすることが出来ず、小さい電流値をPWM制御出来なくなるという問題があった。
以上が従来技術の問題点である。
【0014】
この発明は、複数の出力回路のオン時点をずらせるようにして、従来回路の問題点を解決しようとするものである。
【0015】
【課題を解決するための手段】
第1の発明に係るモータ駆動制御回路においては、発振回路と、前記発振回路の出力を受け、その出力の電圧値が第1の基準電圧値より低いとき、第1の制御信号を生成する第1の比較回路と、前記第1の制御信号を受け、第2の制御信号を生成し、その第2の制御信号を保持する第1の信号保持回路と、第1のモータに接続され、前記第2の制御信号に基づき、前記第1のモータに流れる電流を増加させる第1の出力回路と、前記第1のモータに流れる電流を検出し、その電流値が所定の値より大きいとき第3の制御信号を生成し、前記第1の信号保持回路に出力する第1の電流検出回路と、前記発振回路の出力を受け、その出力の電圧値が前記第1の基準電圧より高い第2の基準電圧値より高いとき、第4の制御信号を生成する第2の比較回路と、前記第4の制御信号を受け、第5の制御信号を生成し、その第5の制御信号を保持する第2の信号保持回路と、第2のモータに接続され、前記第5の制御信号に基づき、前記第2のモータに流れる電流を増加させる第2の出力回路と、前記第2のモータに流れる電流を検出し、その電流値が所定の値より大きいとき第6の制御信号を生成し、前記第2の信号保持回路に出力する第2の電流検出回路と、を備え、前記第1の制御信号が生成されているとき前記第1の電流検出回路から前記第1の信号保持回路への出力をマスクするとともに、前記第4の制御信号が生成されているとき前記第2の電流検出回路から前記第2の信号保持回路への出力をマスクすることを特徴とするものである。
【0016】
第2の発明に係るモータ駆動制御回路においては、前記第1のモータは、2相ステッピングモータであり、前記第2のモータは、3相ブラシレスモータであることを特徴とするものである。
【0017】
第3の発明に係るモータ駆動制御回路においては、前記発振回路の出力の波形は、三角波であることを特徴とするものである。
【0018】
【発明の実施の形態】
実施の形態1.
図1は、この発明のPWM駆動制御回路のブロック図であり、図2はそのタイミングチャートである。
図1において、101,201は出力回路である。出力回路101,201はそれぞれ複数のトランジスタからなる制御素子とこれらの制御素子を制御する複数の論理回路Logicと前記トランジスタ素子と並列に接続されたフライホィールダイオードとから構成され、インダクタンス負荷である2相ステッピングモータMOTOR1の各相コイルにそれぞれ接続されている。
IN11,IN21はモータMOTOR1の出力電流の方向を切り換える入力端子である。
102,202は比較回路、CP11,CP21およびCP12,CP22は比較器、A1,A2はAND回路、FF11,FF21はフリップフロップ、RS1,RS2は電流検出抵抗、401は発振回路である。
比較回路202が今回付加した機能に関するものであり、その他の構成は従来技術と同様である。
【0019】
次に、動作について説明する。
従来技術の第1の問題であった、「フリップフロップFF11,FF21のS(セット)信号のタイミングを、比較器CP12の出力で同時に作っているため、2つの出力回路101,201が同時にオン状態となり、前に述べたスパイク電流が駆動回路に同時に流れる。スパイク電流は急峻かつ通常のコントロール電流の2〜3倍の電流値になることもあり、この2つのスパイク電流が同時に流れることにより、VCC電源ライン,GNDラインがゆれ、ノイズ発生の原因となる。また、VCC,GNDおよびモータ出力の配線の電流容量を超える問題がある」という問題を解決するため、所定周期で変動する比較波としての三角波(FREF)の電圧値とVTH1なる基準電圧の電圧値を比較器CP12で比較し、その出力で出力回路101の出力をオンさせ、三角波(FREF)の電圧値とVTH2なる基準電圧の電圧値を比較器CP22で比較し、その出力でもう一方の出力回路201をオンさせる。
【0020】
こうすることで、図2のタイミングチャートのごとく、出力回路101と201がオンするタイミングを、三角波の1/2周期正確にずらすことが出来、2つの出力回路のスパイク電流が同時に流れることによる、VCC電源ライン、GNDラインのゆれや、ノイズの発生を半減させることが出来る。
【0021】
図3は発振回路401の具体的な回路である。図3において、Q41,Q42,Q43はPMOSトランジスタ、Q44,Q45,Q46,Q47はNMOSトランジスタである。CP4は比較器、C4はコンデンサ、R41,R42,R43は抵抗である。これは従来回路と同様である。
図4は、図3の発振回路のタイミングチャートである。
【0022】
図5は図1の比較回路102,202の具体的な回路である。図5において、Q57,Q67はNMOSトランジスタ、CP12,CP22は比較器、R41,R51,R52+R522,R53,R62,R63+R633は抵抗である。
【0023】
図3に示した発振回路401が出力する三角波(FREF)の最大値VR2と最小VR1は以下の式で表すことが出来る。
VR2=VP×(R41+R42)/(R41+R42+R43)………(1)
VR1=VP×R42/(R42+R43)……………………………(2)
但し、(2)式において、図3に示すQ47のオン抵抗は計算の簡略化のため0と考える。
【0024】
以上のように、VR2,VR1の電圧が決定されるため、比較器CP12,CP22に入力される基準電圧VTH2,VTH1は以下の式で容易に設計することが出来る。
VTH2=VP×(R61+R62)/(R61+R62+R63+R633)…(3)
VTH1=VP×(R52+R522)/(R52+R522+R53) ………(4)
但し、(4)式において、図5に示すQ57のオン抵抗は計算の簡略化のため0と考える。
【0025】
上記(1)〜(4)の式で、R41=R51=R61、R42=R52+R62、R43=R53+R63とし、R522,R633を調整することで、基準電圧VTH2,VTH1は容易に得ることが出来る。
また、図1に示す実施の形態では、従来回路の第2の問題であった、出力回路101と201のマスク時間Tmask1,Tmask2を個々に設定出来ないという問題点も解決出来る。
【0026】
出力回路101のマスク時間をTmask1、出力回路201のマスク時間をTmask2とすると、マスク時間Tmask1,Tmask2と、基準電圧VTH1,VTH2との関係は以下の式となる。
Tmask1={C4×(VTH1−VR1)/IBIAS}×2………(5)
Tmask2={C4×(VR2−VTH2)/IBIAS}×2………(6)
つまり、基準電圧VTH1,VTH2を設定することで、マスク時間Tmask1,Tmask2を個々に設定することが出来る。これにより、出力回路101,201でスパイク電流の特性が異なる2種類のDCモータなどを、各々のモータのスパイク電流の特性に合わせて、マスク時間を設定することが出来る。
【0027】
実施の形態2.
実施の形態2は、実施の形態1の比較回路102,202の構成を変更し、各々比較回路103,303としたものであり、そのブロック図を図6に、タイミングチャートを図7に示す。図8は図6の比較回路103,303の具体的な回路である。
図6では、出力回路101,201で2相のステッピングモータをPWM駆動し、出力回路301で3相のブラシレスモータをPWM駆動する場合の実施の形態を示している。
【0028】
実施の形態2において103,303以外の動作は、実施の形態1と同様であり、比較器CP11の出力によりマスク時間Tmask1と、出力回路101,201がオンするタイミングを決定し、比較器CP32の出力により、AND回路A3の動作によってマスク時間Tmask3と出力回路303がオンするタイミングを決定している。
実施の形態2の特徴は、マスク時間Tmask1,Tmask3を出力電流に比例させ、変化させたことにある。
【0029】
次に、実施の形態2の動作について説明する。
図8の比較回路103に示すように、実施の形態1の比較回路102(図5参照)の基準電圧VTH1の部分に、出力電流をコントロールする電圧CTL1に比例した電流(I103)を流し込むことにより、基準電圧VTH1の電圧値はコントロール電圧CTL1に比例して上昇する。
逆に、比較回路303に示すように、実施の形態1の比較回路202(図5参照)のVTH2電圧部分から、出力電流をコントロール電圧CTL3に比例した電流I303を引き出すことにより、基準電圧VTH2の電圧値はコントロール電圧CTL3の電圧値に比例して下がる。
【0030】
つまり、出力回路101,201のマスク時間Tmask1と出力回路301のマスク時間Tmask3は、出力電流を小さい電流領域で制御するときは、コントロール電圧に比例して短くなり、逆に大きい電流領域で制御するときはコントロール電圧に比例して長くすることにより、従来回路の第3の問題であった、「スパイク電流値が流れる時間が最も長い状態を想定してマスク時間を設定すると、PWMオン時間をマスク時間以下にすることが出来ず、小さい電流値をPWM制御出来なくなる」という問題を解決することが出来、PWM駆動によって制御する出力電流の範囲を広くとることが出来るようになる。
【0031】
【発明の効果】
発明によれば、PWM駆動時に複数の出力回路に流れるスパイク電流が時間的に重ならないため、基板配線等の電流密度をこれまでの数分の1とすることが出来、また、スパイク電流により発生するノイズを数分の1に減少できる効果がある。
【0032】
また、本発明によれば、複数の出力回路のオン時点をずらせるための比較器の出力信号により電圧検出回路の動作を阻止するようにしたので、電圧検出回路の誤動作を確実に防止できる効果がある。
【0033】
さらに、本発明によれば、電流検出回路がスパイク電流によって誤動作しないように、あらかじめ設定するマスク時間を出力電流に応じて変化するようにしたため、広い範囲で出力電流を制御出来る効果がある。
【図面の簡単な説明】
【図1】 この発明の実施の形態1によるPWM駆動制御回路のブロック図である。
【図2】 この発明の実施の形態1によるPWM駆動制御回路のタイミングチャートを示す図である。
【図3】 この発明の実施の形態1によるPWM駆動制御回路に用いる発振回路の詳細図である。
【図4】 この発明の実施の形態1によるPWM駆動制御回路に用いる発振回路のタイミングチャートを示す図である。
【図5】 この発明の実施の形態1によるPWM駆動制御回路に用いる比較器の基準電圧の詳細図である。
【図6】 この発明の実施の形態2によるPWM駆動制御回路のブロック図である。
【図7】 この発明の実施の形態2によるPWM駆動制御回路のタイミングチャートを示す図である。
【図8】 この発明の実施の形態2によるPWM駆動制御回路に用いる比較器の基準電圧の詳細図である。
【図9】 従来技術によるPWM駆動制御回路のブロック図である。
【図10】 従来技術によるPWM駆動制御回路のタイミングチャートを示す図である。
【符号の説明】
101,201 出力回路、102,202,103,303 比較回路、CP11,CP12,CP21,CP22,CP31,CP32 比較器、A1,A2,A3 AND回路、FF11,FF21,FF31 フリップフロップ、RS1,RS2,RS3 電流検出抵抗、401 発振回路。

Claims (3)

  1. 発振回路と、
    前記発振回路の出力を受け、その出力の電圧値が第1の基準電圧値より低いとき、第1の制御信号を生成する第1の比較回路と、
    前記第1の制御信号を受け、第2の制御信号を生成し、その第2の制御信号を保持する第1の信号保持回路と、
    第1のモータに接続され、前記第2の制御信号に基づき、前記第1のモータに流れる電流を増加させる第1の出力回路と、
    前記第1のモータに流れる電流を検出し、その電流値が所定の値より大きいとき第3の制御信号を生成し、前記第1の信号保持回路に出力する第1の電流検出回路と、
    前記発振回路の出力を受け、その出力の電圧値が前記第1の基準電圧より高い第2の基準電圧値より高いとき、第4の制御信号を生成する第2の比較回路と、
    前記第4の制御信号を受け、第5の制御信号を生成し、その第5の制御信号を保持する第2の信号保持回路と、
    第2のモータに接続され、前記第5の制御信号に基づき、前記第2のモータに流れる電流を増加させる第2の出力回路と、
    前記第2のモータに流れる電流を検出し、その電流値が所定の値より大きいとき第6の制御信号を生成し、前記第2の信号保持回路に出力する第2の電流検出回路と、
    を備え、
    前記第1の制御信号が生成されているとき前記第1の電流検出回路から前記第1の信号保持回路への出力をマスクするとともに、前記第4の制御信号が生成されているとき前記第2の電流検出回路から前記第2の信号保持回路への出力をマスクすることを特徴とするモータ駆動制御回路。
  2. 前記第1のモータは、2相ステッピングモータであり、前記第2のモータは、3相ブラシレスモータであることを特徴とする請求項記載のモータ駆動制御回路。
  3. 前記発振回路の出力の波形は、三角波であることを特徴とする請求項1または2記載のモータ駆動制御回路。
JP13340298A 1998-05-15 1998-05-15 モータ駆動制御回路 Expired - Fee Related JP3916762B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP13340298A JP3916762B2 (ja) 1998-05-15 1998-05-15 モータ駆動制御回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP13340298A JP3916762B2 (ja) 1998-05-15 1998-05-15 モータ駆動制御回路

Publications (2)

Publication Number Publication Date
JPH11332275A JPH11332275A (ja) 1999-11-30
JP3916762B2 true JP3916762B2 (ja) 2007-05-23

Family

ID=15103919

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13340298A Expired - Fee Related JP3916762B2 (ja) 1998-05-15 1998-05-15 モータ駆動制御回路

Country Status (1)

Country Link
JP (1) JP3916762B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4652757B2 (ja) * 2004-09-14 2011-03-16 ローム株式会社 負荷駆動回路およびモータ駆動回路
JP4880333B2 (ja) * 2006-03-15 2012-02-22 オリエンタルモーター株式会社 モータ制御装置
JP5650476B2 (ja) * 2010-09-16 2015-01-07 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー モータ駆動回路

Also Published As

Publication number Publication date
JPH11332275A (ja) 1999-11-30

Similar Documents

Publication Publication Date Title
US7402975B2 (en) Motor drive device and drive method
US7009351B2 (en) Single phase motor driving unit
US20070126383A1 (en) Motor drive device and drive method
US20030201760A1 (en) Switching power supply unit
JPH08196099A (ja) ステッピングモータ駆動回路
JP3665565B2 (ja) 半導体集積回路およびモータ駆動制御システム
JP2013162568A (ja) モータ駆動制御システム
US9587616B2 (en) Internal combustion engine ignition device
JP2004120982A (ja) スイッチング電源装置
JP4034279B2 (ja) 電流検出回路、負荷駆動回路、及び記憶装置
US7667512B2 (en) Duty cycle comparator
JPH05276761A (ja) パワー半導体素子の過電流検出方法及び回路並びにこれを用いたインバータ装置
JP4784155B2 (ja) Dc−dcコンバータ
US7205751B2 (en) Enable and disable of diode emulation in a DC/DC converter
JP3940719B2 (ja) ファンの回転速度制御回路
JP3916762B2 (ja) モータ駆動制御回路
JP2002369495A (ja) 電圧駆動型素子の駆動回路
JP2005304113A (ja) スイッチング素子の駆動回路
WO2020250655A1 (ja) 電源駆動回路
JP2009254107A (ja) ブラシレスdcモータの制御装置
JP4037270B2 (ja) 励起情報出力を備えた自動車用交流発電機
JP2005020392A (ja) 信号伝送回路およびドライブ装置
JP4034278B2 (ja) 電流検出回路、負荷駆動回路、及び記憶装置
JP3276734B2 (ja) モータ駆動回路
JPS649837B2 (ja)

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050509

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050509

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20050630

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20050630

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20060314

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20060314

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20060410

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061114

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070112

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070207

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110216

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110216

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110216

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110216

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120216

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130216

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140216

Year of fee payment: 7

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees