JP3910706B2 - マトリクス型強誘電性液晶表示装置の駆動方法 - Google Patents
マトリクス型強誘電性液晶表示装置の駆動方法 Download PDFInfo
- Publication number
- JP3910706B2 JP3910706B2 JP34344797A JP34344797A JP3910706B2 JP 3910706 B2 JP3910706 B2 JP 3910706B2 JP 34344797 A JP34344797 A JP 34344797A JP 34344797 A JP34344797 A JP 34344797A JP 3910706 B2 JP3910706 B2 JP 3910706B2
- Authority
- JP
- Japan
- Prior art keywords
- driving
- pulse
- selection
- driving method
- gradation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3622—Control of matrices with row and column drivers using a passive matrix
- G09G3/3629—Control of matrices with row and column drivers using a passive matrix using liquid crystals having memory effects, e.g. ferroelectric liquid crystals
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2011—Display of intermediate tones by amplitude modulation
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2014—Display of intermediate tones by modulation of the duration of a single pulse during which the logic level remains constant
Description
【発明の属する技術分野】
本発明は、液晶表示装置などのマトリクス型表示装置の駆動方法に係り、特に、強誘電性液晶を用いた液晶表示装置における階調表示に好適なマトリクス型強誘電性液晶表示装置の駆動方法に関するものである。
【0002】
【従来の技術】
メモリ性を有するマトリクス型表示装置は、特開平5−107521号公報に開示されている相転移形液晶表示装置の他に、特開平3−20715号公報に記載された強誘電性液晶表示装置、特開平6−43829号公報に開示されているプラズマ表示装置などがある。
【0003】
一般に、マトリクス型表示装置には、共通して、走査電極毎に独立した選択期間が必要となるので同時に複数の走査電極を選択することができないという特徴がある。また、メモリ性を有する上記の各マトリクス型表示装置においては、走査電極に印加する電圧を次のように変化させて表示を行っている。まず、画素の表示状態を決める選択電圧(選択パルス)を印加した後、画素の表示状態を消去するための消去電圧(消去パルス)を印加する。
【0004】
上記のような表示装置の階調表示方法としては、代表的に、(1)時間分割駆動法、(2)画素分割駆動法、(3)時間分割駆動法と画素分割駆動法とを組み合わせた駆動法、(4)アナログ階調駆動法および(5)アナログ階調駆動法とデジタル階調駆動法とを組み合わせた駆動法(以降、アナログ/デジタル駆動法と称する)が挙げられる。以下に、それぞれの駆動法について説明する。
【0005】
(1)の駆動法は、1フレームを複数のフィールドに均等に分割し、各フィールドで独立に2値のデータに基づいて表示を行うことによって2N 階調を実現することができる(特開平5−88646号公報参照)。また、1フレームを1:2:4:…:2N-1 (Nは自然数)の時間間隔で複数のフィールドに分割する駆動法もある(特開平6−18854号公報参照)。このような時間分割駆動法では、1フレーム内で同じ走査電極を独立にN回走査するので、1つの走査電極を選択する各フィールドが1フレームの1/Nにまで短くなり、1本の走査期間を選択する選択期間もまた短くなる。したがって、これに伴い、データの周波数がN倍になるという不都合がある。
【0006】
(2)の駆動法は、1画素を1:2:4:…:2N-1 の面積比の副画素に分割し、各副画素を独立に2値のデータに基づいて駆動することによって2N 階調を実現することができる。この画素分割駆動法を適用するには、表示セルにおいて、1画素が複数に分割されていなければならず、そのために表示セルの構造が複雑になるという不都合がある。例えば、1:2:4の分割比で1画素を分割する場合、画素を分割するだけでなく分割された副画素を独立して駆動するために、各副画素にそれぞれ対応する電極を設ける必要がある。しかしながら、このような電極構造のみを用いて高精細に表示を行うことができる液晶セルを製作することは、電極構造の複雑化を招くので非常に難しい。
【0007】
(3)の駆動法は、特開平7−152017号公報などに開示されている。以下に、このような駆動法を詳細に説明する。
【0008】
ここで述べる駆動法では、1フレームを3つに分割する時間分割と、1画素を2つに分割する画素分割とを用いる。図6は、この駆動法によって64階調を表示する場合の表示パターンを示している。以降、時間分割における各フィールドをTDnbit と称し、画素分割における各副画素をSDnbit (n=1,2,3)と称する。
【0009】
時間分割では、1:4:16=TD1bit :TD2bit :TD3bit の比で1フレームを分割し、画素分割では、1:2=SD1bit :SD2bit の比で1画素を分割している。図6は、1階調毎に3つの画素を示しているが、これらは3つに分割された各期間での同一画素の表示パターンを表している。したがって、3つの画素は、左から1:4:16の輝度で表示を行う。また、1画素は、1:2の面積比で2つの副画素に分割されており、各副画素は、同時に走査され、かつ独立して駆動されるようになっている。
【0010】
例えば、全ての画素が点灯しない状態を階調レベル“0”とすると、TD1bit におけるSD1bit のみが点灯する場合が階調レベル“1”であり、続いてTD1bit におけるSD2bit のみが点灯する場合が階調レベル“2”である。さらに、TD1bit におけるSD1bit およびSD2bit がともに点灯する場合が階調レベル“3”である。TD2bit では、TD1bit の4倍の輝度で表示を行うので、階調レベル“4”については、SD1bit のみが点灯することによって、階調レベル“3”より高い輝度での表示が可能である。
【0011】
このように、上記の駆動法では、3bit の時間分割と2bit の画素分割との組み合わせによる表示状態が64通りあるので、64階調の表示が可能になる。
【0012】
(4)の駆動法では、1画素内で明状態と暗状態のそれぞれの領域の割合を振幅変調またはパルス変調された波形で制御することによって変化させて、多階調表示を行う。この駆動法は、原理的に2値駆動を用いているが、液晶に印加される電圧のしきい値が画素内で異なるように構成されたセル構造を採用することによってもアナログ階調的な駆動を実現することが可能である。このような駆動法は、特開平7−152017号公報、特開平6−235904号公報などに開示されている。
【0013】
(5)の駆動法では、デジタル階調駆動法において2値駆動を行う部分にアナログ階調を導入してM値駆動を行うことによって多階調表示を実現する。例えば、時間分割比を1:M1 :M2 :…:MN-1 (Nは自然数)として、各画素を独立に駆動することによってMN 階調が得られる。
【0014】
例えば、M=4の場合、時間分割比が1:4:42 :43 =TD1bit :TD2bit :TD3bit :TD4bit に設定されて、256(=44 )階調の表示を行う。この場合、TD1bit 、TD2bit 、TD3bit 、TD4bit でそれぞれ独立して3、3、3、1のアナログ階調レベルの表示データによって表示を行うと、それぞれ3、3*4、3*42 、1*43 の階調レベルで表示が行われる。このとき、次の計算によって階調レベル“127”が表現される。
【0015】
3+3*4+3*42 +1*43 =127
また、TD1bit 、TD2bit 、TD3bit 、TD4bit でそれぞれ0、0*4、0*42 、2*43 のレベルで表示を行うときは、階調レベル“128”が表現される。
【0016】
ところが、上記の駆動法においては、次の2つの条件を満たす必要がある。第1に、アナログ階調においては、階調の変化が必ずリニアでなければならない。第2に、アナログ階調の誤差が1/MN 未満でなければならない。例えば、アナログ階調の1階調目に誤差Dが含まれるときが最も誤差の影響の大きい場合であり、この場合で階調の逆転を生じさせないためには、上記の第127階調の階調レベルである3+3*4+3*42 +(1+D)*43 が第128階調の階調レベルである128を越えてはならない。すなわち、このときの1階調目の誤差Dは、D<1/43 を満足しなければならない。
【0017】
このように、(5)の駆動法は、アナログ階調の誤差を上記のように小さく抑える必要があるので、実用化は困難であると考えられる。
【0018】
次に、強誘電性液晶表示装置(FLCD)の駆動方法について説明する。
【0019】
FLCDの駆動方法の1つとして、“The JOERS/Alvey Ferroelectric Multiplexing Scheme"(Ferroelectrics, 1991, Vol. 122, pp.63-79)により発表されたJOERS/Alvey 駆動法(以降、J/A駆動法と称する)が挙げられる。また、J/A駆動法を拡張した駆動法として、Liquid Crystals,1993,Vol.13,No.4,597-601における“A new set of high matrix addressing schemes for ferroelectric liquid crystal displays"に開示されているMalvern 駆動法が挙げられる。
【0020】
ここでは、それぞれの駆動法についての詳細は触れないが、Malvern 駆動法についてのみ簡単に述べる。Malvern 駆動法は、J/A駆動法の駆動マージンを拡大するという特徴を有しており、短い走査期間においても駆動が可能になる。図8に示すように、J/A駆動法(図中、J/A)は、列電圧波形における選択電圧の幅をタイムスロットTに等しく設定している。これに対し、Malvern-2 駆動法(図中、M−2)およびMalvern-3 駆動法(図中、M−3)は、選択電圧の幅をそれぞれタイムスロットTの2倍と3倍に等しく設定している。また、Malvern 駆動法は、デジタルデータの表示に適用されるが、アナログデータの表示には適用できない。
【0021】
なお、図8においてLATはラインアドレスタイム(選択期間)を表している。また、Malvern 駆動法は、選択電圧の幅を上記のようにタイムスロットTの整数倍に拡張するだけでなく、非整数倍の拡張も含んでいる。
【0022】
強誘電性液晶を用いて現在のテレビジョン仕様に対応するデューティ比でマトリクス駆動を行う場合、フルカラーで256階調相当の階調数が要求される。デジタル階調駆動法を用いて256階調を表示しようとすると、例えば、分割数が8の時間分割駆動法や、分割数が4の時間分割駆動法と分割数が2の画素分割駆動法との組み合わせを用いる必要がある。
【0023】
画素分割駆動法では、表示セルの大きさを考慮すれば、実際には2分割が限界であると考えられる。また、時間分割駆動法では、4分割以上の場合、駆動周波数が高くなるので、表示セルの駆動に発熱量の増大などの悪影響を及ぼす。したがって、このような悪影響をなくすには、アナログ階調駆動法を導入することによって、時間分割の分割数を減らす必要がある。
【0024】
アナログ/デジタル駆動法については、先に具体例を説明したが、その方法以外にも次に述べる駆動法が挙げられる。
【0025】
この駆動法では、7階調のアナログ階調駆動法と、3分割の時間分割駆動法と、2分割の画素分割駆動法とを組み合わせることによって288階調を実現する。本駆動法における階調表現法は、図6に示す前述の64階調表示を行う場合の階調表現法と基本的に同じである。本駆動法では、さらに、図7に示すように、TD1bit におけるSD1bit にのみアナログ駆動を適用している。このアナログ駆動では、7階調のうちの階調レベル“0”(最小レベル)、“3”(中間レベル)および“6”(最大レベル)が使用される。また、時間分割比は、1:3:12=TD1bit :TD2bit :TD3bit に設定されている。
【0026】
上記のようにアナログ階調駆動法を適用すれば、アナログ階調の誤差は1/7より小さければよく、誤差の許容範囲が前述の駆動法に比べて拡大する。ただし、この場合、階調レベル“3”は、最大レベルと最小レベルとの中央値でなければならない。この方法は、TD1bit にアナログ階調駆動法を適用することから、ここではFAB(Frist Analog Bit)法と称する。
【0027】
【発明が解決しようとする課題】
上記のFAB法で256階調相当の表示を実現する場合、1つの例として、前述の図7の表示パターンを利用することが考えられる。アナログ階調レベルは多いほどよいが、ここでは上記の場合と同様の7階調の場合について説明する。この場合、時間分割は3分割であればよい。
【0028】
この場合、3分割の時間分割であっても、時間分割仕様のデューティ比に基づけば、その選択期間はかなり短い。これは、選択期間がアナログ駆動およびデジタル駆動に関係なく均等に振り分けられることによる。
【0029】
例えば、800本の走査電極をインターレース走査する場合、選択期間Ts は、アナログ駆動およびデジタル駆動ともに均等であるので、1フレームをTf 、走査電極数をR、時間分割数をmとすれば、次式のように表される。
【0030】
選択期間Ts =Tf /R/m
=(1/30)/800/3=13.8〔μs〕
しかしながら、この選択期間では、アナログ駆動の場合の駆動マージンが不足するので、FLCDを階調駆動することが困難である。しかも、デジタル駆動では前述のMalvern 駆動法を利用できるが、アナログ駆動ではMalvern 駆動法を利用できない。
【0031】
ここで、図6に示す64階調表示を行う場合の輝度特性を図9に示す。この図から分かるように、例えば、階調レベル“31”と“32”との間および階調レベル“47”と“48”との間で階調の逆転が生じている。この階調の逆転について以下に説明する。
【0032】
図6に示すように、階調レベル“31”におけるスイッチング状態は、SD1bit については、TD1bit 、TD2bit 、TD3bit でともにONであり、SD2bit については、TD1bit 、TD2bit 、TD3bit でそれぞれON、ON、OFFである。これに対し、階調レベル“32”におけるスイッチング状態は、SD1bit については、TD1bit 、TD2bit 、TD3bit でともにOFFであり、SD2bit については、TD1bit 、TD2bit 、TD3bit でそれぞれOFF、OFF、ONである。このようなスイッチングの状態によって各bit の輝度が変動することによって階調の逆転が生じると考えられる。
【0033】
図10および図11に、上記の駆動法を適用したFLCDの光学応答特性の一例を示す。図10(e)および図11(e)に示すように、正極性の選択パルスと負極性の消去パルスとは交互に配置されている。選択パルスとその後に続く消去パルスとで定まる期間が各bit の表示期間を表しており、前述のように1:4:16=TD1bit :TD2bit :TD3bit に設定されている。また、光学応答特性の縦軸は輝度レベルを表している。
【0034】
図10(a)ないし(d)の各光学応答特性は、それぞれ階調レベル“0”,“3”,“12”,“15”に対応し、図11(a)ないし(d)の各光学応答特性は、それぞれ階調レベル“48”,“51”,“60”,“63”に対応している。
【0035】
例えば、図11(a)に示す階調レベル“48”の場合、TD3bit でON状態にスイッチングしていると、TD1bit およびTD2bit でもわずかにスイッチングしている。このような現象は、一般に累積応答と呼ばれている。したがって、TD3bit における輝度は予想される輝度よりも高くなる。このような現象は、他にも、図11(b)に示す階調レベル“51”の場合のTD1bit およびTD2bit 、図11(c)に示す階調レベル“60”の場合のTD1など、随所に観測される。
【0036】
このようなスイッチング特性による輝度の変動は、各bit の表示期間が異なるために生じると考えられる。つまり、従来、各bit の消去パルスは表示期間の長さに関わらず全て同じ形状であるため、表示期間の長いTD3bit では、消去パルスによって表示状態が十分消去されていないのである。
【0037】
本発明は、上記の事情に鑑みてなされたものであって、異なる階調駆動法を組み合わせた階調駆動方法において、階調駆動法に応じて適正な選択期間を確保して多階調表示を実現することを主な目的としており、さらには、累積応答による階調の逆転をなくすことを目的としている。
【0038】
【課題を解決するための手段】
本発明の請求項1に記載のマトリクス型強誘電性液晶表示装置の駆動方法は、上記の課題を解決するために、互いに対向しかつ交差するように配列された複数の走査電極と複数の信号電極との交差部において画素が形成されるマトリクス型強誘電性液晶表示装置において、上記選択パルスが走査電極上の画素に付与される各選択期間でデータパルスを上記信号電極へ2値的に付与するデジタル駆動と、少なくとも1つの上記選択期間で3階調以上の表示を行うためのデータパルスを上記信号電極へ付与するアナログ駆動とを用い、1フレーム内に上記走査電極を介して同一画素へデジタル駆動の選択パルスとアナログ駆動の選択パルスとを付与する一方、上記信号電極へ選択パルスに対応してデータパルスを付与することにより、1フレーム内に選択パルスの付与回数だけ上記画素を点灯または消灯させ、アナログ駆動を行うときの選択期間をデジタル駆動を行うときの選択期間より長くすることを特徴としている。
【0039】
上記の構成では、異なる階調駆動法を組み合わせる場合、階調駆動法に応じて適正な選択期間を設定することができる。それゆえ、階調駆動法の組み合わせの自由度を向上させることができる。マトリクス型表示装置では、駆動周波数をある程度制限する必要性から、1画素当たりの選択期間の総計を長くすることができない。このため、デジタル駆動時の選択期間を短くし、アナログ駆動時の選択期間を長くすることによって、アナログ駆動の駆動マージンを十分確保することができる。
【0040】
また、請求項1に記載の駆動方法では、請求項2に記載のように、選択パルスの付与後に上記走査電極へ選択パルスと同じ回数表示状態を消去するための消去パルスを付与し、上記走査電極を介して同一画素に付与される該消去パルスのうち少なくとも1つの電圧振幅、幅および形状を他の電圧振幅、幅および形状と異ならせている。これにより、同一画素に選択パルスが付与される各期間の表示特性に応じた消去パルスを設けることができる。
【0041】
請求項2の駆動方法では、請求項3に記載のように、1フレームを長さの異なる複数の期間に分割し、そのうち最も長い期間における消去パルスの電圧振幅、幅および形状を他の期間における消去パルスの電圧振幅、幅および形状と異ならせている。最も長い期間における表示状態を十分に消去しなければ他の期間に累積応答を生じさせるので、その最も長い期間における消去パルスを表示状態を十分に消去しうるパルスにすることで、累積応答が軽減される。その結果、階調の逆転を防止することができる。
【0042】
また、請求項1に記載の駆動方法では、請求項4に記載のように、アナログ駆動を行うときとデジタル駆動を行うときとで上記選択パルスの形状(パルス幅および/またはレベル)を互いに異ならせている。これにより、アナログ駆動時およびデジタル駆動時において、必要とされる選択パルスが得られる。
【0043】
上記の請求項1の駆動方法によって、デジタル駆動時の選択期間が短くなると、デジタル駆動においても駆動マージンが不足するおそれがある。そこで、請求項5に記載のように、デジタル駆動を行うときに上記選択パルスの付与時間を、例えば前述のMalvern 駆動法によって、その選択パルスに対応する選択期間を越えて延長することが好ましい。これにより、デジタル駆動においても駆動マージンを十分確保することができる。
【0044】
【発明の実施の形態】
本発明の実施の一形態について図1ないし図7に基づいて説明すれば、以下の通りである。
【0045】
〔FLCDの基本構成〕
本実施の形態に係るFLCDは、図2に示すように、液晶セル1を有している。この液晶セル1は、互いに対向する2枚の透光性の例えばガラスからなる基板2・3を備えている。
【0046】
基板2の表面には、例えばITO(インジウム錫酸化物)等からなる複数の透明な信号電極S…が互いに平行に配置されている。これらの信号電極S…は、例えば酸化シリコン(SiO2)からなる透明な絶縁膜4により被覆されている。
【0047】
一方、基板3の表面には、例えばITOからなる複数の透明な走査電極L…が信号電極S…と直交するように互いに平行に配置されている。これらの走査電極L…は、絶縁膜4と同じ材料からなる透明な絶縁膜5で被覆されている。
【0048】
上記の絶縁膜4・5上には、斜方蒸着法、ラビング処理などの一軸配向処理が施された透明な配向膜6・7がそれぞれ形成されている。配向膜6・7としては、SiO2 、ポリビニルアルコール等が用いられる。
【0049】
ガラス基板2・3は、一定の間隔(セルギャップ)をおいて対向するように、配向膜6・7側でシール剤9により貼り合わされている。液晶層8は、貼り合わされたガラス基板2・3の間の空間内に強誘電性液晶が封入されることによって形成されている。強誘電性液晶は、シール剤9に設けられた図示しない注入口から真空注入法によって注入され、その注入口が封止されることで封入される。
【0050】
基板2・3は、さらに偏光軸が互いに直交するように配置された2枚の偏光板10・11で挟まれている。
【0051】
図3に示すように、走査電極L…(L0 〜LF )は走査電極駆動回路21に接続され、信号電極S…(S0 〜SF )は信号電極駆動回路22に接続されている。図3における液晶セル1は、説明を簡単にするために、16本ずつの走査電極L…と信号電極S…とを備える構成となっており、16×16の画素Aijを有している。この画素Aijは、任意の走査電極Li (i=0〜F)と任意の信号電極Sj (j=0〜F)とが交差する部分である。
【0052】
走査電極駆動回路21は、走査電極L…に電圧を印加する回路であり、シフトレジスタ21aと、ラッチ21bと、アナログスイッチアレイ21cとを有している。この走査電極駆動回路21では、1bitの走査信号YIが、クロックCKに基づいてシフトレジスタ21aにより転送され、シフトレジスタ21aの各出力段から出力されて、さらに負論理のラッチパルスLPに同期してラッチ21bで保持される。
【0053】
ラッチ21bに保持された値が有意(例えばハイレベル)のときに、アナログスイッチアレイ21cにより、その値が出力される信号ラインにつながる走査電極Li に選択電圧VC1(選択パルス)が印加される。一方、ラッチ21bに保持された値が非有意(例えばローレベル)のときに、アナログスイッチアレイ21cにより、その値が出力される信号ラインにつながる走査電極Lk (k≠i)に非選択電圧VC0(消去パルス)が印加される。
【0054】
また、走査電極駆動回路21は、後述する第1および第2の駆動方法を実現するように、走査電極L…を走査信号YIに基づいて1フレーム内に複数回走査するようになっている。
【0055】
信号電極駆動回路22は、信号電極S…に電圧を印加する回路であり、シフトレジスタ22aと、ラッチ22bと、アナログスイッチアレイ22cとを有している。この信号電極駆動回路22では、データ信号XIが、クロックCKに基づいてシフトレジスタ22aにより転送され、シフトレジスタ22aの各出力段から出力されて、さらに負論理のラッチパルスLPに同期してラッチ22bで保持される。
【0056】
ラッチ22bに保持された値が有意(例えばハイレベル)のときに、アナログスイッチアレイ22cにより、その値が出力される信号ラインにつながる信号電極Si にアクティブ電圧VS1が印加される。一方、ラッチ22bに保持された値が非有意(例えばローレベル)のときに、アナログスイッチアレイ21cにより、その値が出力される信号ラインにつながる信号電極Sk (k≠j)にノンアクティブ電圧VS0が印加される。
【0057】
また、信号電極駆動回路22は、走査電極L…を選択する選択期間毎に割り当てられたデータを、後述する第1および第2の駆動方法において定義された選択期間に信号電極S…に供給するようになっている。
【0058】
〔第1の駆動方法〕
第1の駆動方法は、FAB法を用いて288階調の表示を行う。このときの階調駆動は、前述のように、3bit の時間分割駆動法と2bit の画素分割駆動法とを組み合わせており、図7に示すように、TD1bit におけるSD1bit にのみ7階調のアナログ駆動を適用している。このアナログ駆動では、7階調のうちの階調レベル“0”(最小レベル)、“3”(中間レベル)および“6”(最大レベル)が使用される。また、表示条件としては、デューティ比800のインターレース走査を採用している。
【0059】
本駆動法では、第1の駆動法におけるアナログ駆動およびデジタル駆動には、図1(a)に示すアナログ駆動用波形および図1(b)に示すデジタル駆動用波形が用いられる。図1(a)および(b)に示す選択パルスとデータパルスとは、それぞれ走査電極駆動回路21と信号電極駆動回路22とから出力される。
【0060】
アナログ駆動に用いられるデータパルスは、4つの各区間における電圧レベルの組み合わせによって階調を表現する。階調レベル“0”(最小レベル)のデータパルスは黒を表示し、階調レベル“6”(最大レベル)のデータパルスは白を表示するときに用いられる。階調レベル“1”ないし“5”のデータパルスは、黒と白との間の5つの階調を表示する。また、階調レベル“3”は、黒と白との中間の階調を表示し、最大レベルと最小レベルとの中央値に設定されている。
【0061】
一方、デジタル駆動に用いられるデータパルスは、ON(点灯)およびOFF(消灯)の2つの表示状態を表すように2値的に与えられる。
【0062】
前述の従来のFAB法では、選択期間が、アナログ駆動およびデジタル駆動ともに均一の13.8μsであったが、図1(b)に示すデジタル駆動の場合、選択期間T2 が12.4μsに設定されている。デジタル駆動には、前述のようにMalvern 駆動法を利用できるので、ここではMalvern 拡張によって選択パルスの幅を拡張し、駆動マージンを確保している。Malvern 拡張の度合いは、駆動マージンが十分確保できる程度に定められる。
【0063】
ここで、TD1bit 、TD2bit およびTD3bit の1画素Aijに対応する選択期間を合計した時間は、従来の方法の場合と同じであるので、13.8+13.8+13.8=41.4〔μs〕
となる。したがって、本駆動方法では、アナログ駆動を行うTD1bit に要する選択期間T1 は、41.4−12.4×2=16.6〔μs〕
となる。
【0064】
したがって、図1(a)に示すように、アナログ駆動の選択期間を従来より長い時間に確保することができる。それゆえ、図1(a)のデータパルスを用いた7階調の表示を十分行うことができる。
【0065】
なお、選択期間T1 ・T2 は、上記の値に限られることはなく、走査電極数などに応じて適宜設定される。
【0066】
また、本駆動方法は、フレームが均等に分割される場合でも適用できるのは勿論である。
【0067】
〔第2の駆動方法〕
第2の駆動方法は、時間分割駆動法と画素分割駆動法とを組み合わせた従来の駆動法を用いて、消去パルスを調整して、図6に示す64階調表示を行う。ここでも、前述のように、分割数3の時間分割し、分割数2の画素分割とを用いる。時間分割では、1:4:16=TD1bit :TD2bit :TD3bit の比で1フレームを分割し、画素分割では、1:2=SD1bit :SD2bit の比で1画素を分割している。
【0068】
消去パルスは、表示状態を消去するために、前述の各選択パルスの後に走査電極駆動回路21によって走査電極L…に付与される。本駆動方法では、図4に示す2種類の消去パルスを用いる。第1消去パルスは、選択期間T3 (=23.1μs)に対し、その3倍のパルス幅を有する負極性のパルスである。第2消去パルスは、第1消去パルスと同じパルス幅を有するが、選択期間の2.5倍の負極性の部分と、その期間に続く、選択期間の0.5倍の正極性の部分とを有している。
【0069】
なお、第2消去パルスの正極部と負極部とのそれぞれの幅およびレベルは、累積応答が軽減されるように実験で得られた値が用いられる。また、選択期間T3は、第1の駆動方法における選択期間T1 ・T2 と同様、走査電極数などに応じて適宜設定される。加えて、第1および第2消去パルスの幅は、ラインアドレスタイム(LAT)の3倍に限らず他の大きさであってもよく、また、アナログ駆動の場合とデジタル駆動の場合とでそれぞれ異なっていてもよいし、同一であってもよい。
【0070】
第1消去パルスは、TD1bit とTD2bit とに付与され、第2消去パルスは、TD3bit に付与される。これにより、TD3bit による累積応答が軽減されるので、前述の従来の光学応答特性(図10および図11参照)に比べて光漏れの少ない光学応答特性が得られる。
【0071】
なお、第2消去パルスの正極部では、原因は不明であるが若干の光漏れが実験により観測された。しかしながら、この光漏れは、累積応答に起因する光漏れに比べて非常に短い期間しか発生しないので、光学応答特性を損なうことはない。
【0072】
また、図5に、本駆動方法を用いた場合の各階調レベルの輝度特性を示す。この輝度特性では、従来の64階調表示における輝度特性(図9参照)で問題となっていた階調の逆転は生じていない。図5の輝度特性では、若干直線性に欠ける部分があるが、これは、画素の分割比が正確に1:2になっていないことによる。したがって、画素を正確に1:2に分割することによって、輝度特性の直線性を改善することができる。
【0073】
このように、本駆動方法によれば、異なる形状の2種類の消去パルスを用いることによって、累積応答を軽減して、階調表示を良好に行うことができる。それゆえ、本駆動方法を第1の駆動方法と組み合わせることによって、階調表示の品位をより向上させることができる。
【0074】
【発明の効果】
以上のように、本発明の請求項1に係るマトリクス型強誘電性液晶表示装置の駆動方法は、1フレーム内に上記走査電極を介して同一画素へデジタル駆動の選択パルスとアナログ駆動の選択パルスとを付与する一方、上記信号電極へ各選択パルスに対応してデータパルスを付与することにより、1フレーム内に選択パルスの付与回数だけ上記画素を点灯または消灯させ、アナログ駆動を行うときの選択期間をデジタル駆動を行うときの選択期間より長くする方法である。
【0075】
これにより、異なる階調駆動法を組み合わせる場合、階調駆動法に応じて適正な選択期間を設定することができる。それゆえ、階調駆動法の組み合わせの自由度が向上するので、階調数が多くなっても、良好に階調表示を行うことができるという効果を奏する。また、アナログ駆動の駆動マージンを十分確保することができる。したがって、アナログ駆動とデジタル駆動とを組み合わせた階調駆動法によって、多階調表示を容易に実現することができるという効果を奏する。
【0076】
本発明の請求項2に係るマトリクス型強誘電性液晶表示装置は、請求項1の駆動方法において、選択パルスの付与後に上記走査電極へ選択パルスと同じ回数表示状態を消去するための消去パルスを付与し、上記走査電極を介して同一画素に付与される該消去パルスのうち少なくとも1つの電圧振幅、幅および形状を他の電圧振幅、幅および形状と異ならせている。
【0077】
これにより、同一画素に選択パルスが付与される各期間の表示特性に応じた消去パルスを設けることができる。したがって、各期間において消去パルスによる表示状態の消去を十分行うことができるという効果を奏する。
【0078】
本発明の請求項3に係るマトリクス型強誘電性液晶表示装置は、請求項2の駆動方法において、1フレームを長さの異なる複数の期間に分割し、そのうち最も長い期間における消去パルスの電圧振幅、幅および形状を他の期間における消去パルスの電圧振幅、幅および形状と異ならせているので、その最も長い期間における消去パルスを表示状態を十分に消去しうるパルスにすることで、累積応答が軽減される。その結果、階調の逆転が防止され、高品位の階調表示を提供することができるという効果を奏する。
【0079】
本発明の請求項4に係るマトリクス型表示装置の駆動方法は、請求項1の駆動方法において、アナログ駆動を行うときとデジタル駆動を行うときとで上記選択パルスの形状を互いに異ならせているので、アナログ駆動時およびデジタル駆動時において、必要とされる選択パルスが得られる。したがって、アナログ駆動およびデジタル駆動を所望通りに行うことができるという効果を奏する。
【0080】
本発明の請求項5に係るマトリクス型表示装置の駆動方法は、請求項1の駆動方法において、デジタル駆動を行うときに上記選択パルスの付与時間をその選択パルスに対応する選択期間を越えて延長するので、デジタル駆動においても駆動マージンを十分確保することができる。したがって、アナログ駆動とデジタル駆動とを組み合わせた階調駆動法による多階調表示の実用性を、より高めることができるという効果を奏する。
【図面の簡単な説明】
【図1】 (a)および(b)は、本発明の実施の一形態に係るFLCDの第1の駆動方法に用いられる、アナログ駆動用およびデジタル駆動用のそれぞれの選択パルスおよびデータパルスの波形を示す波形図である。
【図2】 上記FLCDに設けられる液晶セルの構造を示す断面図である。
【図3】 上記液晶セルを含む上記FLCDの要部の構成を示す平面図である。
【図4】 本発明の実施の一形態に係るFLCDの第2の駆動方法に用いられる、2種類の消去パルスの波形を示す波形図である。
【図5】 上記消去パルスを用いた場合の各階調レベルの輝度特性を示すグラフである。
【図6】 本発明の実施の一形態に係るFLCDおよび従来のFLCDに共通する、時間分割駆動法と画素分割駆動法とを組み合わせて64階調表示を行う場合の画素の表示パターンを示す模式図である。
【図7】 本発明の実施の一形態に係るFLCDおよび従来のFLCDに共通する、アナログ/デジタル駆動法により288階調表示を行う場合の画素の表示パターンを示す模式図である。
【図8】 J/A駆動法およびMalvern 駆動法で用いられる選択パルスの波形を示す波形図である。
【図9】 従来のFLCDにおいて図6の64階調表示を行う場合の各階調レベルの輝度特性を示すグラフである。
【図10】 (a)ないし(d)は図6の64階調表示を行う場合の低階調レベルに対応するFLCDの光学応答特性を示す波形図であり、(e)は該光学応答特性に対応する選択パルスおよび消去パルスの配置位置を示す説明図である。
【図11】 (a)ないし(d)は図6の64階調表示を行う場合の高階調レベルに対応するFLCDの光学応答特性を示す波形図であり、(e)は該光学応答特性に対応する選択パルスおよび消去パルスの配置位置を示す説明図である。
【符号の説明】
21 走査電極駆動回路
22 信号電極駆動回路
Aij 画素
L 走査電極
S 信号電極
Claims (5)
- 互いに対向しかつ交差するように配列された複数の走査電極と複数の信号電極との交差部において画素が形成されるマトリクス型強誘電性液晶表示装置において、上記選択パルスが走査電極上の画素に付与される各選択期間でデータパルスを上記信号電極へ2値的に付与するデジタル駆動と、少なくとも1つの上記選択期間で3階調以上の表示を行うためのデータパルスを上記信号電極へ付与するアナログ駆動とを用い、1フレーム内に上記走査電極を介して同一画素へデジタル駆動の選択パルスとアナログ駆動の選択パルスとを付与する一方、上記信号電極へ選択パルスに対応してデータパルスを付与することにより、1フレーム内に選択パルスの付与回数だけ上記画素を点灯または消灯させるマトリクス型表示装置の駆動方法であって、
アナログ駆動を行うときの選択期間をデジタル駆動を行うときの選択期間より長くすることを特徴とするマトリクス型強誘電性液晶表示装置の駆動方法。 - 選択パルスの付与後に上記走査電極へ選択パルスと同じ回数表示状態を消去するための消去パルスを付与し、上記走査電極を介して同一画素に付与される該消去パルスのうち少なくとも1つの電圧振幅、幅および形状を他の電圧振幅、幅および形状と異ならせていることを特徴とする請求項1に記載のマトリクス型強誘電性液晶表示装置の駆動方法。
- 1フレームを長さの異なる複数の期間に分割し、そのうち最も長い期間における消去パルスの電圧振幅、幅および形状を他の期間における消去パルスの電圧振幅、幅および形状と異ならせていることを特徴とする請求項2に記載のマトリクス型強誘電性液晶表示装置の駆動方法。
- アナログ駆動を行うときとデジタル駆動を行うときとで上記選択パルスの形状を互いに異ならせていることを特徴とする請求項1に記載のマトリクス型強誘電性液晶表示装置の駆動方法。
- デジタル駆動を行うときに上記選択パルスの付与期間をその選択パルスに対応する選択期間を越えて延長することを特徴とする請求項1に記載のマトリクス型強誘電性液晶表示装置の駆動方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34344797A JP3910706B2 (ja) | 1997-12-12 | 1997-12-12 | マトリクス型強誘電性液晶表示装置の駆動方法 |
GB9826964A GB2332297B (en) | 1997-12-12 | 1998-12-09 | Method of driving a matrix-type display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34344797A JP3910706B2 (ja) | 1997-12-12 | 1997-12-12 | マトリクス型強誘電性液晶表示装置の駆動方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11174410A JPH11174410A (ja) | 1999-07-02 |
JP3910706B2 true JP3910706B2 (ja) | 2007-04-25 |
Family
ID=18361593
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34344797A Expired - Fee Related JP3910706B2 (ja) | 1997-12-12 | 1997-12-12 | マトリクス型強誘電性液晶表示装置の駆動方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP3910706B2 (ja) |
GB (1) | GB2332297B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4615174B2 (ja) * | 2000-01-21 | 2011-01-19 | シチズンホールディングス株式会社 | 液晶表示装置 |
JP2003050566A (ja) * | 2001-08-06 | 2003-02-21 | Nec Corp | 液晶表示装置 |
JP3882709B2 (ja) | 2002-08-01 | 2007-02-21 | 日本ビクター株式会社 | 液晶表示装置の駆動方法 |
US7218300B2 (en) | 2003-03-03 | 2007-05-15 | Victor Company Of Japan, Ltd. | Liquid crystal display and method of driving liquid crystal display |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2173336B (en) * | 1985-04-03 | 1988-04-27 | Stc Plc | Addressing liquid crystal cells |
GB8726996D0 (en) * | 1987-11-18 | 1987-12-23 | Secr Defence | Multiplex addressing of ferro-electric liquid crystal displays |
-
1997
- 1997-12-12 JP JP34344797A patent/JP3910706B2/ja not_active Expired - Fee Related
-
1998
- 1998-12-09 GB GB9826964A patent/GB2332297B/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
GB9826964D0 (en) | 1999-02-03 |
JPH11174410A (ja) | 1999-07-02 |
GB2332297A (en) | 1999-06-16 |
GB2332297B (en) | 2002-07-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100522980B1 (ko) | 광 변조 장치 | |
JP3230755B2 (ja) | 平面型表示デバイスのマトリックス駆動方法 | |
US5969701A (en) | Driving device and driving method of matrix-type display apparatus for carrying out time-division gradation display | |
WO2005114632A1 (ja) | 表示装置および表示装置の駆動方法 | |
KR100633812B1 (ko) | 광변조 장치 | |
US5844537A (en) | Liquid crystal display, data signal generator, and method of addressing a liquid crystal display | |
JPH10239664A (ja) | 液晶ディスプレイ | |
KR100300552B1 (ko) | 광변조장치 | |
US6104365A (en) | Light modulating devices | |
JP3910706B2 (ja) | マトリクス型強誘電性液晶表示装置の駆動方法 | |
US5614924A (en) | Ferroelectric liquid crystal display device and a driving method of effecting gradational display therefor | |
US6232943B1 (en) | Liquid crystal display | |
JP2002055327A (ja) | 液晶表示装置及び液晶表示素子の駆動方法 | |
US6369789B1 (en) | Reduction of ionic memory effect in ferroelectric liquid crystal material | |
KR100328484B1 (ko) | 매트릭스형전극구조를가진액정표시장치 | |
US20020003516A1 (en) | Plasma-addressed liquid crystal display device | |
JP4086089B2 (ja) | 表示装置および表示装置の駆動方法 | |
JPH0527719A (ja) | 表示装置 | |
JPH0527720A (ja) | 表示装置 | |
JP2717014B2 (ja) | 表示装置の駆動方法 | |
JP2010039484A (ja) | 液晶表示装置 | |
JPH0580297A (ja) | 平面型表示デバイスのマトリツクス駆動方法 | |
JPH0588646A (ja) | 平面型表示デバイスのマトリツクス駆動方法 | |
JPH04276794A (ja) | 液晶表示装置 | |
JPH0553091A (ja) | マトリツクス型液晶表示装置および該液晶表示装置の駆動方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041208 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060718 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060912 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061211 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070123 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070125 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100202 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110202 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110202 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120202 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130202 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |