JP3904296B2

JP3904296B2 - Memory system

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Publication number: JP3904296B2
Application number: JP19937797A
Authority: JP
Inventors: 孝市池田; 毅池田
Original assignee: Nigata Semitsu Co Ltd
Current assignee: NSC Co Ltd
Priority date: 1996-11-12
Filing date: 1997-07-09
Publication date: 2007-04-11
Anticipated expiration: 2017-07-09
Also published as: JPH1131779A

Description

【０００１】
【発明の属する技術分野】
本発明は、マザーボードやメモリ基板などのように、複数のメモリチップを実装するメモリシステムに関する。
【０００２】
【従来の技術】
最近のコンピュータ機器は、メモリを容易に増設できるように、メモリ基板を装着するためのスロットを機器内部に備えている。このスロットには、ＳＩＭＭ（Single Inline Memory Module）やＤＩＭＭ（Dual Inline Memory Module）などの規格化されたメモリ基板を装着するのが一般的である。
【０００３】
【発明が解決しようとする課題】
ところが、ＳＩＭＭやＤＩＭＭなどのメモリ基板は、互換性を確保するために外形寸法が予め規格によって定められており、この規格の範囲内でメモリＩＣを実装する必要がある。また、メモリＩＣのサイズはパッケージの種類によって大体決まっており、メモリ基板に実装可能なメモリＩＣの数を無制限に増やすことはできない。このため、メモリＩＣを両面実装したり、二段重ねに実装するなどしてメモリ容量を増やすのが一般的である。
【０００４】
例えば、図２２は、メモリ基板上にメモリＩＣを二段重ねに実装した例を示す図である。同図に示すようにメモリＩＣ１０１を二段重ねに実装すれば、二段重ねにしない場合に比べて二倍のメモリ容量が得られるが、構造が複雑になるため、製造に手間がかかり、不良の発生率も高くなる。
【０００５】
一方、最近では、ＣＰＵなどの各種ＬＳＩをパッケージングせずにベアの状態で実装する例が増えつつあり、この場合の実装方法としては、ＣＯＢ実装やフリップチップ実装などがよく用いられる。ベアチップは、パッケージングされたチップに比べてはるかに外形寸法が小さいため、高密度実装が可能となる。
【０００６】
ところが、ＣＯＢ実装は、チップ実装面の裏側にヒータを当てて暖めながら実装作業を行う必要があるため、両面実装を行うのが技術的に難しく、期待されるほどのメモリ容量は得られない。一方、各チップをベアの状態で実装するため、メモリ基板の不良率が高くなり、不良が発生した場合の交換作業（リペア作業）もチップが小さいだけに手間がかかってしまう。
【０００７】
本発明は、このような点に鑑みて創作されたものであり、その目的は、メモリチップを高密度実装でき、かつ実装作業およびリペア作業を簡単に行うことができるメモリシステムを提供することにある。
【０００８】
【課題を解決するための手段】
上述した課題を解決するために、本発明のメモリシステムは、半導体ウエハから切り出された複数のメモリチップがパッケージングされることなくベアチップの状態で実装された複数のメモリモジュールがプリント配線板に実装されている。このため、各メモリモジュールに複数のメモリチップを無理なく実装でき、メモリシステムのメモリ容量を増やすことができる。また、メモリチップを直接プリント配線板に実装する場合に比べて、接続端子数を大幅に減らすことができ、実装作業が楽になる。また、一部のメモリチップが不良になった場合には、メモリモジュールを単位としてリペア作業を行えるため、メモリシステム全体を不良として扱わなくて済み、製品の歩留まりが向上する。
【０００９】
特に、プリント配線板の両面に２個ずつメモリモジュールを実装することにより、合計４個のメモリモジュールを実装することができ、例えば各メモリモジュールに４個のメモリチップを実装する場合にはメモリシステム全体で１６個のメモリチップを実装することができるため、全体のメモリ容量を大容量化することができる。
【００１０】
また、上述したメモリモジュールを、プリント配線板を挟んで対向する位置ににそれぞれ実装することにより、両面実装が難しいＣＯＢ実装よりも、高密度実装が可能となる。
【００１１】
また、本発明のメモリシステムは、プリント配線板に実装されたメモリモジュールに対応させてノイズ除去用のコンデンサが実装されており、メモリモジュール内部のメモリチップに対するノイズ対策が可能となる。特に、メモリチップ２個に対して１個の割合でコンデンサを設けることにより、コンデンサの数を低減できる。
【００１２】
また、本発明のメモリシステムはメモリチップの動作チェックを行うためのコントローラをプリント配線板上に実装しており、メモリシステム全体の容量が増えた場合であっても動作チェックによってプロセッサ等の負担の増加がない。
【００１３】
また、本発明のメモリシステムは、メモリチップのそれぞれと信号のやり取りをするための外部接続端子を備えており、マザーボードやメモリ基板などに容易に装着することができる。
【００１４】
また、本発明のメモリシステムは、プリント配線板としてＳＯ−ＤＩＭＭの規格に沿った形状を有するものを考えた場合には、大容量のＳＯ−ＤＩＭＭを実現することができる。また、プリント配線板としてコンピュータ機器のマザーボードを考えた場合にはメモリモジュールをマザーボードに直接実装することができるため、専用のメモリ基板が不要となり、コストダウンが図れる。
【００１５】
また、上述したモジュール基板上に縦横２個ずつメモリチップを実装することによりメモリチップの４倍のメモリ容量を有するモジュール基板が得られ、上述したモジュール基板上に長方形形状のメモリチップ２個を長辺を隣接させてモジュール基板に実装することによりモジュール基板の外形寸法を小さくできる。このような状態でメモリチップをモジュール基板上に規則正しく配置することにより、各メモリモジュールの実装スペースの無駄を減らして実装密度を上げることができ、メモリシステム全体のメモリ容量を増加させることができる。
【００１６】
また、本発明のメモリシステムは、各メモリモジュールのモジュール基板上に少なくとも一列に複数の基板用パッドからなるパッド列を形成し、パッド列の両側にメモリチップを実装しており、メモリチップ間にモジュール基板上の基板用パッドを集中させることにより、メモリチップの両側に別々に基板用パッドを形成する場合に比べて、基板用パッドの全体が占める面積を小さくすることができる。
【００１７】
特に、メモリチップの長辺に沿って複数のチップ用パッドからなるパッド列を形成し、このパッド列がモジュール基板上の複数の基板用パッドからなるパッド列と平行になるように各メモリチップを配置することにより、接続するチップ用パッドと基板用パッドとの距離がほぼ一定になるため、ボンディングワイヤを用いた接続に適している。
【００１８】
【発明の実施の形態】
以下、本発明を適用したメモリシステムについて、図面を参照しながら具体的に説明する。
【００１９】
図１は本実施形態のメモリシステムの概略を示す図であり、図１（ａ）は基板の一方の面を、図１（ｂ）は他方の面をそれぞれ示している。図１のメモリシステムは、ＳＯ−ＤＩＭＭ（Small Outline Dual Inline Memory Module ）の規格に沿った外形寸法を有しており、ＳＯ−ＤＩＭＭ基板１１の両面に長方形形状のメモリモジュール１０が２個ずつ実装されている。上述したＳＯ−ＤＩＭＭ基板１１がプリント配線板に対応する。
【００２０】
図２はメモリモジュール１０を拡大して示した平面図、図３は図２のＡ−Ａ′線断面図、図４はメモリモジュール１０の斜視図である。図２に示すように、メモリモジュール１０は、半導体ウエハから個別に切り出された４個のメモリ用ベアチップ１をモジュール基板２上にワイヤボンディングによってＣＯＢ（Chip On Board ）実装したものである。各メモリ用ベアチップ１は、例えば４Ｍ×４ビット構成であって１６Ｍビットのメモリ容量を有するＤＲＡＭであり、いずれのメモリ用ベアチップ１も長方形形状をしており、その長辺に平行に中央一列に複数のパッド３が形成されている。
【００２１】
また、モジュール基板２は、ＳＯ−ＤＩＭＭ基板に実装可能な外形寸法を有しており、モジュール基板２の中央付近には長手方向に平行に一列に複数のパッド４が形成されている。これらのパッド４を挟んで両側に２個ずつメモリ用ベアチップ１が実装され、モジュール基板２のパッド４の並ぶ方向と各メモリ用ベアチップ１のパッド３の並ぶ方向はほぼ平行になっている。換言すれば、互いの長辺が隣接するように配置された２つのメモリ用ベアチップ１の間に、それぞれのパッド３と並行するように、モジュール基板２上に複数のパッド４が形成されている。上述したパッド３がチップ用パッドに、パッド４が基板用パッドにそれぞれ対応する。
【００２２】
モジュール基板２のパッド４とメモリ用ベアチップ１のパッド３は、それぞれボンディングワイヤ５により接続されている。ボンディングワイヤ５は、図２に示すように、パッド４の両側に位置するメモリ用ベアチップ１から交互に引き出され、各ボンディングワイヤ５の形状や長さはほぼ同じになっている。このように、互いの長辺が隣接するように配置された２個のメモリ用ベアチップ１の間にモジュール基板２上のパッド４が集中しているため、それぞれのメモリ用ベアチップ１の外側に別々にパッド４を形成する場合に比べて、パッド４の全体が占める面積を小さくでき、メモリモジュール１０の小型化および高密度実装化が可能となる。
【００２３】
また、モジュール基板２のパッド４を挟んで隣り合うように配置された２個のメモリ用ベアチップ１の向きをそろえた場合には、隣接する２個のメモリ用ベアチップ１の同一種類のパッド３に対応するモジュール基板２上の２個のパッド４を隣接位置に形成することができる。したがって、これら２個のパッド４同士を接続する場合には、モジュール基板２表面に配線パターンを追加するだけでよく、モジュール基板２内部の異なる配線層を用いて接続を行う必要がなく、モジュール基板２の配線を簡略化できる。
【００２４】
ボンディングワイヤ５を接続する際、ボンディングワイヤ５の高さが低すぎてその一部がメモリ用ベアチップ１の端部に接触すると、短絡や熱による断線等の原因となり、逆にボンディングワイヤ５とメモリ用ベアチップ１との距離を離しすぎるとメモリモジュール１０の高さが高くなりすぎるため、ボンディングワイヤ５がメモリ用ベアチップ１に接触しないぎりぎりの高さでワイヤボンディングを行うことが望ましい。
【００２５】
ところで、本実施形態のメモリモジュール１０は、図３に示すようにワイヤボンディングされたメモリ用ベアチップ１の上面を樹脂６で覆って断線等の防止を図っている。樹脂６を厚く形成すると、メモリモジュール１０の高さが高くなりすぎるため、モジュール基板２の外周近傍に所定高さの封止枠７を取り付け、この封止枠７の内部に樹脂６を流し込み、樹脂厚が封止枠７の高さに一致するようにしている。これにより、メモリモジュール１０の高さのばらつきを確実に抑えることができる。
【００２６】
また、上述したメモリモジュール１０は、いわゆるＬＣＣ（Leadless Chip Carrier ）方式によってＳＯ−ＤＩＭＭ基板１１に実装される。図４に示すように、モジュール基板２の外側面には、凹部形状に形成された外部接続端子８が設けられ、これらの外部接続端子８はモジュール基板２表面あるいは内側に形成された配線パターン９を介してモジュール基板２の表面のパッド４と電気的に接続されている。また、これらの外部接続端子８の凹部に半田を流し込むことにより、ＳＯ−ＤＩＭＭ基板等との間の電気的な接続と同時に、機械的な固定も行っている。
【００２７】
このように、メモリモジュール１０は、外側面の外部接続端子８に半田を流し込むことでＳＯ−ＤＩＭＭ基板１１への実装が行えるため、実装面積がほぼモジュールサイズに一致しており、しかも各モジュール基板２にはパッケージングされていないメモリ用ベアチップ１が４個実装されている。したがって、メモリモジュール１０を実装するＳＯ−ＤＩＭＭ基板１１からみると、最新のメモリ実装技術の一つであるＣＳＰ（Chip Size Package）方式よりも一歩進んだＣＳＭ（Chip Size Module）方式による実装が可能となる。
【００２８】
また、メモリモジュール１０は、半導体ウエハ上に形成されたメモリ用ベアチップ１を切り出して、パッケージングすることなくモジュール基板２に実装するため、小さな面積のモジュール基板２に複数個（例えば４個）のメモリ用ベアチップ１を無理なく実装できる。
【００２９】
また、外部接続端子８の数は、従来のメモリＩＣの端子数とそれほど変わらないため、通常のメモリＩＣを個別にＳＯ−ＤＩＭＭ基板１１に実装する場合に比べて、はるかに配線数を少なくでき、製造工数と製造コストを大幅に低減できる。例えば、図２のようにモジュール基板２上に４Ｍ×４ビット構成の１６Ｍビットのメモリ用ベアチップ１を４個実装して４Ｍ×１６ビット構成のメモリモジュール１０を実現する場合を考えると、アドレス端子は４個のメモリ用ベアチップ１で共通に使用でき、ライトイネーブル端子やチップイネーブル端子などの制御端子も大半は共通に使用できる。一例として、ＣＡＳ端子を除いたライトイネーブル端子、アウトプットイネーブル端子およびＲＡＳ端子をすべてのメモリ用ベアチップ１で共用することが可能なため、メモリモジュール１０の外部接続端子８の数は各メモリ用ベアチップ１のパッド３の総数とあまり変わらなくなる。
【００３０】
図１（ａ）に示すように、ＳＯ−ＤＩＭＭ基板１１の一方の面には、メモリモジュール１０が２個実装されており、これらのメモリモジュール１０の間には、ノイズ除去用のコンデンサ（一般にはバイパスコンデンサと呼ばれ、以下パスコンと称する）１２とコントローラ１３が実装されている。パスコン１２は２個のメモリ用ベアチップ１に対して１個の割合で設けられ、コントローラ１３は各メモリ用ベアチップの動作チェックを行う。これらのパスコン１２とコントローラ１３はＳＭＴ（Surface Mount Technology）方式により実装される。
【００３１】
また、図１（ｂ）に示すように、ＳＯ−ＤＩＭＭ基板１１の他方の面には、メモリモジュール１０が２個実装されており、これらのメモリモジュール１０の間には２個のメモリ用ベアチップ１に対して１個の割合でパスコン１２が実装されている。
【００３２】
図５は、図１に示したメモリシステムの回路図である。この回路図では、簡略化のためにパスコン１２とコントローラ１３が省略されている。同図において、一点鎖線で囲まれた部分がそれぞれメモリモジュール１０に対応しており、各メモリモジュール１０の内部に含まれるメモリ用ベアチップ１はそれぞれ、アドレス端子Ａ０〜１０、データ入出力端子Ｉ／Ｏ０〜３、ライトイネーブル端子ＷＥ、アウトプットイネーブル端子ＯＥ、ＣＡＳ端子およびＲＡＳ端子を備えている。
【００３３】
また、このメモリシステムには、外部接続端子８として、アドレス端子ＡＤ０〜１０、データ入出力端子Ｄ０〜６３、ライトイネーブル端子ＷＴＥ、アウトプットイネーブル端子ＯＴＥ、リードイネーブル端子ＲＥ、チップイネーブル端子ＣＥ０〜７が設けられている。
【００３４】
各メモリ用ベアチップ１のアドレス端子Ａ０〜１０は、外部接続端子８のアドレス端子ＡＤ０〜１０とそれぞれ接続されている。同様に、各メモリ用ベアチップ１のライトイネーブル端子ＷＥ、アウトプットイネーブル端子ＯＥおよびＲＡＳ端子は、外部接続端子８のライトイネーブル端子ＷＴＥ、アウトプットイネーブル端子ＯＴＥおよびリードイネーブル端子ＲＥとそれぞれ接続されている。一方、外部接続端子８のデータ入出力端子Ｄ０〜６３はメモリ用ベアチップ１の対応するデータ入出力端子Ｉ／Ｏ０〜３とそれぞれ接続されている。また、外部接続端子８のチップイネーブル端子ＣＥ０〜７は、２個のメモリ用ベアチップ１に対して１個の割合で設けられ、それぞれ各メモリ用ベアチップ１のＣＡＳ端子と接続されている。
【００３５】
このように、各メモリ用ベアチップ１が有する各種の制御端子のうちＣＡＳ端子を除いたライトイネーブル端子ＷＥ、アウトプットイネーブル端子ＯＥ、ＲＡＳ端子やアドレス端子Ａ０〜１０は、すべてのメモリ用ベアチップ１で共通に接続されている。したがって、これらの端子については、メモリモジュール１０内で各メモリ用ベアチップ１同士を接続するとともに１つの外部接続端子８を対応させるだけでよいため、メモリモジュール１０の外部接続端子数を極力減らすことができる。このため、メモリ用ベアチップ１を個別にＳＯ−ＤＩＭＭ基板１１に実装する場合に比べて、接続すべき端子数を大幅に減らすことができ、製造工数の低減が図れる。また、ＳＯ−ＤＩＭＭ基板１１上のパターン数も少なくなり、高価な多層基板を用いる必要もなくなるため、部品コストを低減することができる。
【００３６】
また、ＳＯ−ＤＩＭＭ基板１１に実装されたメモリ用ベアチップ１の一部が不良の場合には、メモリモジュール１０を単位としてリペア作業を行えばよく、従来のようにメモリシステム全体を不良として扱わなくて済むため、製品の歩留まりが向上する。さらに、チップ単位で交換するよりもモジュール単位で交換した方が作業効率がよく、かつ故障発生率も低くなる。
【００３７】
図１および図５に示したＳＯ−ＤＩＭＭ基板１１は、片側８個、両面で計１６個のメモリＩＣを実装したことと同じとなり、例えば、メモリモジュール１０に含まれる各メモリ用ベアチップ１を４Ｍ×４ビット構成とすると、各メモリモジュール１０のメモリ容量は８Ｍバイトであって、ＳＯ−ＤＩＭＭ全体のメモリ容量は３２Ｍバイトになる。
【００３８】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施形態では、半導体ウエハ上に形成されたメモリ用ベアチップ１を１個単位で切り出す例を説明したが、切り出す単位は２個以上であってもよい。パッド３が２列以上に並ぶように複数個単位で切り出してメモリモジュール１０のモジュール基板２に実装すれば、さらに実装面積を小さくでき、メモリモジュール１０の外形寸法をさらに小さくできる。また、複数個組にして切り出すと、モジュール基板２に実装する際の位置決めが楽になり、半導体ウエハの切り出しの手間も省ける。
【００３９】
図６（ａ）、図６（ｂ）はいずれも２個のメモリ用ベアチップ１を単位として半導体ウエハから切り出す例を示しており、図６（ａ）は長方形形状のメモリ用ベアチップ１の長辺を介して隣接するように配置されている２個のメモリ用ベアチップ１を切り出しの単位とする例を、図６（ｂ）はメモリ用ベアチップ１の短辺を介して隣接するように配置されている２個のメモリ用ベアチップ１を切り出しの単位とする例を示している。図６（ｂ）のような切り出しを行った場合は図２と同様にモジュール基板２の中央付近にパッド４を形成すればよいが、図６（ａ）のような切り出しを行った場合はモジュール基板２の外側にパッド４を形成する必要がある。
【００４０】
また、図２では、一列に並んだ複数のパッド３を有するメモリ用ベアチップ１を実装する例を説明したが、複数列に並んだ複数のパッド３を有するメモリ用ベアチップを用いてメモリモジュールを構成してもよい。
【００４１】
図７は、中央近傍に二列に並んだ複数のパッド３を有するメモリ用ベアチップ１ａを用いて構成されたメモリモジュール１０ａの平面図である。同図に示すように、この場合には、図２に示したメモリモジュール１０とは異なり、モジュール基板２ａの外周側にもパッド４を形成することが望ましい。また、モジュール基板２ａの中央付近に形成されたパッド４に対しては、図２と同様に両側のメモリ用ベアチップから交互にボンディングワイヤ５を引き出すことにより高密度実装が可能となる。また、各メモリ用ベアチップ１ａの中央近傍に二列に複数のパッド３を形成するのではなく、図８に示すように、各メモリ用ベアチップの外縁付近に二列にパッド３を形成するようにしてもよい。
【００４２】
また、図７および図８では、長方形形状を有するメモリ用ベアチップの長辺に平行に二列に複数のパッド３を形成したが、図９に示すように、短辺に沿った外縁近傍に二列に複数のパッド３を形成するようにしてもよい。また、図１０に示すように、各メモリ用ベアチップの短辺に平行となるように中央近傍の二列に複数のパッド３を形成するようにしてもよい。この場合には、複数のパッド３が並ぶ方向と垂直方向にボンディングワイヤ５を引き出さずに、図１０に示すようにパッド３の近傍に向けてボンディングワイヤ５を引き出すことが望ましい。あるいは、メモリ用ベアチップの長辺の長さによっては、図１１に示すように、複数のパッド３が並ぶ方向と垂直方向にボンディングワイヤ５を引き出すようにしてもよい。
【００４３】
また、図２では、モジュール基板２のパッド４の両側に実装されたメモリ用ベアチップ１から交互にボンディングワイヤ５を引き出しているが、図１２に示すメモリモジュール１０ｂのように、複数本を単位として交互にボンディングワイヤ５を引き出してもよい。このようなワイヤボンディングを行えば、不良になったメモリ用ベアチップ１の交換作業が容易になる。
【００４４】
また、図２では、モジュール基板２上にパッド４を一列に形成した例を説明したが、パッド４を二列以上に形成してもよい。図１３はモジュール基板２上に二列にパッド４を形成し（以下、パッド列と呼ぶ）、これらのパッド列を挟んで両側にメモリ用ベアチップ１を実装した例を示している。各メモリ用ベアチップ１の各パッド３は、近接した距離にある列のパッド４を飛び越えて、距離的に離れた列のパッド４とそれぞれボンディングワイヤ５で接続されている。このようなワイヤボンディングにより、ボンディングワイヤ５の高さをより低く抑えることができ、ボンディング作業もやりやすくなる。また、ボンディングワイヤ５が交差している分だけ隣接するメモリ用ベアチップ１同士を接近させて配置することができるため、メモリ用ベアチップ１の高密度実装が可能となる。
【００４５】
また、図１４はモジュール基板上のパッド４を部分的に二列に形成するとともにそれ以外のパッド４を両側のメモリ用ベアチップで共用したメモリモジュールの構成を示す図である。同図に示すように、２個のメモリ用ベアチップ１で挟まれた領域に一列あるいは二列に並ぶように複数のパッド４が形成されており、一列に並んだパッド４には両側のメモリ用ベアチップ１から延びたボンディングワイヤ５が共通に接続されている。アドレス端子や各種の制御端子のように各メモリ用ベアチップ１で共通に接続される端子については、モジュール基板上のパッド４に２本のボンディングワイヤ５を接続することでパッド４の共用化を図っており、パッド４の総数を全メモリ用ベアチップ１のパッド３の総数よりも少なくすることができる。また、一部のパッド４に２本のボンディングワイヤ５を接続することにより、この共通のパッド４を介して２本のボンディングワイヤ５同士の接続も同時に行うことができるため、モジュール基板内の配線量を少なくすることができる。例えば、多層基板を用いてモジュール基板を構成する場合に比べて、モジュール基板の層数を少なくでき、メモリモジュールのコストを低減することができる。
【００４６】
また、図２では、ＳＯ−ＤＩＭＭ基板１１の両面にそれぞれ２個のメモリモジュール１０を実装する例を説明したが、ＳＯ−ＤＩＭＭ基板１１の片面に実装されるメモリモジュール１０の数は２個に限定されない。
【００４７】
また、図２では、４個のメモリ用ベアチップ１を含んでメモリモジュール１０を構成する例を説明したが、メモリモジュール１０に実装されるメモリ用ベアチップ１の数は４個に限定されるものではなく、２個以上であれば特に制限はない。ただし、あまりに多くのメモリ用ベアチップ１を実装すると、メモリモジュール１０の不良率が高くなるおそれがある。したがって、実装するメモリ用ベアチップ１のビット数やメモリ容量を考慮に入れ、また何ビット構成のメモリモジュール１０を製造するかによって実装するメモリ用ベアチップ１の数を決定するのが望ましい。通常のコンピュータ機器は、メモリ容量を４の倍数で管理することが多いため、モジュール基板に実装するメモリ用ベアチップ１の数も偶数個が望ましい。
【００４８】
図１５は、２個のメモリ用ベアチップを用いて構成したメモリモジュールの構成を示す図である。例えば、図２に示すモジュール基板２に６４Ｍビットの容量を有するメモリ用ベアチップを実装しようとした場合には４個を実装することは不可能であるため、あるいはメモリモジュール全体の容量がそれ程大きくなくてもよい場合には、図１５に示すように２個のメモリ用ベアチップ１を用いてメモリモジュールを構成すればよい。また、図１６に示すように、４個のメモリ用ベアチップを同一方向に一列に並べて配置してメモリモジュールを構成してもよい。
【００４９】
また、上述した実施形態では、完成したメモリモジュール１０をＬＣＣ方式によってＳＯ−ＤＩＭＭ等の他の基板に実装する例を説明したが、ＢＧＡ（Ball Grid Array ）方式による実装を行ってもよい。図１７は、ＢＧＡ方式の概略を説明する図である。同図に示すように、ＢＧＡ方式の場合、メモリモジュール１０ｃのチップ実装面に外部接続用の複数個のパッド２１を形成し、これらパッド２１にバンプ（突起）２２を取り付ける。そして、メモリモジュール１０ｃを裏返しにしてメモリモジュール１０ｃのパッド２１をバンプ２２を介してＳＯ−ＤＩＭＭ基板等２３のパッド２４と接合する。このように、ＢＧＡ方式の場合、バンプ２２を挟んで接合するため、メモリモジュール１０ｃの高さがＬＣＣ方式よりも高くなるという欠点はあるが、メモリモジュール１０ｃの外側面に外部接続端子８を形成する必要がないという長所を有し、またボンディングワイヤ５が不要で高密度実装が可能な点ではＬＣＣ方式と共通する。
【００５０】
また、上述した実施形態では、モジュール基板２に各種容量（１６Ｍビットや６４Ｍビット）のＤＲＡＭを実装する例を説明したが、シンクロナスＤＲＡＭやＳＲＡＭあるいはフラッシュＲＯＭ等の他の種類のメモリ用ベアチップ１を実装することも可能である。
【００５１】
また、図２ではモジュール基板２の外周近傍に封止枠７を設けて樹脂６を流し込む例を説明したが、モジュール基板２のチップ実装面を樹脂６で固める方法は図２の例に限定されず、例えば図１８（ａ）に示すように射出成形によってトランスファーモールドを形成する方法や、図１８（ｂ）に示すように封止枠７や金型等を用いずに単に樹脂６をチップ実装箇所に流し込む方法などがある。図１８（ａ）の方法は金型が必要となるが成形時間を短縮できることから大量生産に向き、図１８（ｂ）の方法は樹脂６の高さを一定に維持するのが難しいもののコスト的に有利である。
【００５２】
また、本実施形態のメモリモジュール１０は、図１９に示すように、メモリ用ベアチップ１の端部であってボンディングワイヤ５を引き出す側の辺に沿って、絶縁性突起３０を形成するようにしてもよい。この絶縁性突起３０を形成した後に、ボンディングワイヤ５の引き出しを行うことにより、確実にボンディングワイヤ５とメモリ用ベアチップ１との絶縁状態を確保することができる。
【００５３】
また、上述した実施形態では、メモリ用ベアチップをモジュール基板にワイヤボンディングによってＣＯＢ実装する例を説明したが、フリップチップ実装を行ってもよい。この場合には、さらに高密度実装が可能となるため、メモリモジュール１０の外形寸法をさらに小さくすることができる。図２０は、メモリ用ベアチップをフリップチップ実装する場合のモジュール基板を示す図であり、図２に示したメモリ用ベアチップ１をフリップチップ実装する場合のモジュール基板が示されている。同図に示すように、図２に示したメモリ用ベアチップ１のパッド３と同間隔でモジュール基板上にパッド４′を形成し、これらのパッド４′とメモリ用ベアチップ１のパッド３とが向かい合うように配置することにより、フリップチップ実装を行うことができる。
【００５４】
また、図７、図８、図９に示すメモリ用ベアチップは、隔たった位置に二列にパッド３が形成されているためフリップチップ実装に適している。一方、図１０に示すメモリチップは、中央の二列にパッド３が集中しているため、フリップチップ実装した場合にはその取り付け状態が不安定になるおそれがある。したがって、図２１（ａ）あるいは（ｂ）に示すように、メモリ用ベアチップの短辺に近い端部に数個のパッドを形成することが望ましい。
【００５５】
また、ＣＯＢ実装の代わりに、ガラス基板上にチップを実装するいわゆるＣＯＧ（Chip On Glass ）実装やＣＯＦ（Chip On Film）実装を行ってもよく、モジュール基板２の材質は適宜変更することができる。
【００５６】
上述した実施形態では、メモリモジュール１０をＳＯ−ＤＩＭＭ基板１１に実装する例を説明したが、メモリモジュール１０を実装する基板はＳＯ−ＤＩＭＭ基板１１に限定されず、ＳＩＭＭ基板などの他のメモリ基板、あるいはマザーボードやドーターボードなどでもよい。
【００５７】
【発明の効果】
以上詳細に説明したように、本発明によれば、複数のメモリ用ベアチップ１が実装されたモジュール基板２をＳＯ−ＤＩＭＭ基板１上に複数実装しており、メモリ用ベアチップ１を直接ＳＯ−ＤＩＭＭ基板１に実装する場合に比べて、接続端子数を大幅に減らすことができ、実装作業が容易となる。また、各モジュール基板２上には、半導体ウエハから切り出された複数のメモリ用ベアチップ１がベアの状態で実装されるため、高密度実装が可能であり、メモリシステムのメモリ容量を大幅に増やすことができる。また、一部のメモリ用ベアチップ１が不良になった場合には、モジュール基板２を単位としてリペア作業を行えるため、メモリシステム全体を不良として扱わなくて済み、製品の歩留まりが向上する。
【図面の簡単な説明】
【図１】本実施形態のメモリシステムの概略を示す平面図であり、同図（ａ）は一方の面の平面図、同図（ｂ）は他方の面の平面図である。
【図２】メモリモジュールを拡大して示した平面図である。
【図３】図２のＡ−Ａ′線断面図である。
【図４】図２に示したメモリモジュールの一部を示す斜視図である。
【図５】図１に示したメモリシステムの回路図である。
【図６】２個以上を単位として半導体ウエハからメモリ用ベアチップを切り出す例を示す図であり、同図（ａ）は長辺を境に隣接配置された２個のメモリ用ベアチップを切り出しの単位とする例を示す図、同図（ｂ）は短辺を境に隣接配置された２個のメモリ用ベアチップを切り出しの単位とする例を示す図である。
【図７】長辺に平行に二列に並んだパッドを有するメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図８】長辺に平行に二列に並んだパッドを有する他のメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図９】短辺に平行に二列に並んだパッドを有するメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図１０】短辺に平行に二列に並んだパッドを有する他のメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図１１】短辺に平行に二列に並んだパッドを有する他のメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図１２】複数本を単位として交互にボンディングワイヤの引き出しを行う例を示す図である。
【図１３】モジュール基板にパッドが二列に形成されている例を示す図である。
【図１４】部分的に二列に並んだパッドを有するメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図１５】２個のメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図１６】４個のメモリ用ベアチップを同一方向に一列に並べて配置して構成したメモリモジュールの平面図である。
【図１７】ＢＧＡ方式の概略を説明する図である。
【図１８】メモリモジュール上のメモリ用ベアチップを覆う樹脂の変形例を示す図であり、同図（ａ）はトランスファーモールド法による樹脂形成を説明する図、同図（ｂ）は金型等を用いない場合の樹脂形成を説明する図である。
【図１９】メモリ用ベアチップの端部に絶縁性突起が形成された例を示す図である。
【図２０】メモリ用ベアチップをフリップチップ実装する場合のモジュール基板を示す図である。
【図２１】メモリ用ベアチップの短辺に平行にパッドを形成する場合の変形例を示す図であり、同図（ａ）、（ｂ）はフリップチップ実装に適したメモリ用ベアチップのパッド形成面を示す図である。
【図２２】メモリＩＣを複数個重ねて実装した例を示す図である。
【符号の説明】
１メモリ用ベアチップ
２モジュール基板
３、４パッド
５ボンディングワイヤ
６樹脂
７封止枠
８外部接続端子
１０メモリモジュール[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a memory system in which a plurality of memory chips are mounted such as a mother board and a memory substrate.
[0002]
[Prior art]
Recent computer equipment includes a slot for mounting a memory board in the equipment so that a memory can be easily added. In this slot, a standardized memory board such as a single inline memory module (SIMM) or a dual inline memory module (DIMM) is generally mounted.
[0003]
[Problems to be solved by the invention]
However, memory boards such as SIMMs and DIMMs have outer dimensions determined in advance by a standard in order to ensure compatibility, and it is necessary to mount a memory IC within the range of this standard. The size of the memory IC is roughly determined by the type of package, and the number of memory ICs that can be mounted on the memory substrate cannot be increased without limit. For this reason, it is common to increase the memory capacity by mounting the memory ICs on both sides or in two layers.
[0004]
For example, FIG. 22 is a diagram illustrating an example in which memory ICs are mounted in two layers on a memory substrate. As shown in the figure, if the memory ICs 101 are mounted in two layers, the memory capacity is doubled compared to the case where the memory ICs 101 are not stacked in two layers. However, the structure becomes complicated, and it takes time and effort to manufacture. Incidence rate is also increased.
[0005]
On the other hand, recently, examples of mounting various LSIs such as CPUs in a bare state without packaging are increasing, and COB mounting, flip chip mounting, and the like are often used as mounting methods in this case. Since the bare chip has a much smaller outer dimension than the packaged chip, high-density mounting is possible.
[0006]
However, in COB mounting, it is necessary to perform a mounting operation while applying a heater to the back side of the chip mounting surface to warm it. Therefore, it is technically difficult to perform double-sided mounting, and the expected memory capacity cannot be obtained. On the other hand, since each chip is mounted in a bare state, the defect rate of the memory substrate is increased, and replacement work (repair work) when a defect occurs is troublesome because the chip is small.
[0007]
The present invention was created in view of the above points, and an object of the present invention is to provide a memory system capable of mounting memory chips at high density and easily performing mounting and repairing operations. is there.
[0008]
[Means for Solving the Problems]
In order to solve the above-described problems, the memory system of the present invention is configured such that a plurality of memory modules mounted in a bare chip state are mounted on a printed wiring board without packaging a plurality of memory chips cut out from a semiconductor wafer. Has been. For this reason, a plurality of memory chips can be easily mounted on each memory module, and the memory capacity of the memory system can be increased. In addition, the number of connection terminals can be greatly reduced as compared with the case where the memory chip is directly mounted on the printed wiring board, and the mounting work is facilitated. In addition, when some of the memory chips become defective, repair work can be performed in units of memory modules, so that it is not necessary to treat the entire memory system as defective, and the product yield is improved.
[0009]
In particular, by mounting two memory modules on both sides of the printed wiring board, a total of four memory modules can be mounted. For example, when four memory chips are mounted on each memory module, the memory system Since a total of 16 memory chips can be mounted, the overall memory capacity can be increased.
[0010]
Further, by mounting the above-described memory modules at positions facing each other across the printed wiring board, higher-density mounting is possible than COB mounting, which is difficult to mount on both sides.
[0011]
In the memory system of the present invention, a noise removing capacitor is mounted in correspondence with the memory module mounted on the printed wiring board, and noise countermeasures for the memory chip inside the memory module can be realized. In particular, the number of capacitors can be reduced by providing capacitors at a ratio of one to two memory chips.
[0012]
In addition, the memory system of the present invention has a controller for checking the operation of the memory chip mounted on a printed wiring board, and even if the capacity of the entire memory system is increased, the operation check reduces the burden on the processor and the like. There is no increase.
[0013]
Further, the memory system of the present invention includes external connection terminals for exchanging signals with each of the memory chips, and can be easily mounted on a mother board, a memory board, or the like.
[0014]
In addition, the memory system of the present invention can realize a large capacity SO-DIMM when a printed wiring board having a shape in conformity with the SO-DIMM standard is considered. Further, when a motherboard of a computer device is considered as a printed wiring board, a memory module can be directly mounted on the motherboard, so that a dedicated memory board is not necessary, and the cost can be reduced.
[0015]
Further, by mounting two memory chips vertically and horizontally on the above-described module substrate, a module substrate having a memory capacity four times that of the memory chip is obtained, and two rectangular memory chips are long on the above-described module substrate. The external dimensions of the module substrate can be reduced by mounting the sides adjacent to each other on the module substrate. By regularly arranging the memory chips on the module substrate in such a state, it is possible to reduce the waste of the mounting space of each memory module, increase the mounting density, and increase the memory capacity of the entire memory system.
[0016]
In the memory system of the present invention, a pad row including a plurality of board pads is formed in at least one row on the module substrate of each memory module, and memory chips are mounted on both sides of the pad row, By concentrating the substrate pads on the module substrate, the area occupied by the entire substrate pads can be reduced compared to the case where the substrate pads are separately formed on both sides of the memory chip.
[0017]
In particular, a pad row composed of a plurality of chip pads is formed along the long side of the memory chip, and each memory chip is arranged in parallel with the pad row composed of a plurality of substrate pads on the module substrate. By disposing, the distance between the chip pad to be connected and the substrate pad becomes almost constant, which is suitable for connection using a bonding wire.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a memory system to which the present invention is applied will be specifically described with reference to the drawings.
[0019]
FIG. 1 is a diagram showing an outline of a memory system according to this embodiment. FIG. 1A shows one surface of a substrate, and FIG. 1B shows the other surface. The memory system of FIG. 1 has external dimensions in accordance with the SO-DIMM (Small Outline Dual Inline Memory Module) standard, and two rectangular memory modules 10 are mounted on both sides of the SO-DIMM substrate 11. Has been. The above-described SO-DIMM substrate 11 corresponds to a printed wiring board.
[0020]
2 is an enlarged plan view showing the memory module 10, FIG. 3 is a cross-sectional view taken along the line AA ′ in FIG. 2, and FIG. 4 is a perspective view of the memory module 10. As shown in FIG. 2, the memory module 10 is obtained by mounting four memory bare chips 1 individually cut from a semiconductor wafer on a module substrate 2 by wire bonding by COB (Chip On Board). Each of the memory bare chips 1 is, for example, a DRAM having a 4M × 4 bit configuration and a memory capacity of 16M bits. Each of the memory bare chips 1 has a rectangular shape and is arranged in a central row parallel to the long side. A plurality of pads 3 are formed.
[0021]
Further, the module substrate 2 has an external dimension that can be mounted on the SO-DIMM substrate, and a plurality of pads 4 are formed in a row parallel to the longitudinal direction near the center of the module substrate 2. Two memory bare chips 1 are mounted on both sides with these pads 4 in between, and the direction in which the pads 4 of the module substrate 2 are arranged and the direction in which the pads 3 of each memory bare chip 1 are arranged are substantially parallel. In other words, a plurality of pads 4 are formed on the module substrate 2 between the two memory bare chips 1 arranged so that their long sides are adjacent to each other so as to be parallel to the respective pads 3. . The pad 3 described above corresponds to a chip pad, and the pad 4 corresponds to a substrate pad.
[0022]
The pads 4 of the module substrate 2 and the pads 3 of the memory bare chip 1 are connected to each other by bonding wires 5. As shown in FIG. 2, the bonding wires 5 are alternately drawn from the memory bare chips 1 located on both sides of the pad 4, and the shapes and lengths of the bonding wires 5 are substantially the same. Thus, since the pads 4 on the module substrate 2 are concentrated between the two memory bare chips 1 arranged so that their long sides are adjacent to each other, they are separately provided outside the memory bare chips 1. Compared with the case where the pad 4 is formed, the area occupied by the entire pad 4 can be reduced, and the memory module 10 can be downsized and mounted with high density.
[0023]
In addition, when the two memory bare chips 1 arranged so as to be adjacent to each other with the pads 4 of the module substrate 2 being aligned, the same type of pads 3 of the two adjacent memory bare chips 1 are arranged. Two pads 4 on the corresponding module substrate 2 can be formed at adjacent positions. Therefore, when these two pads 4 are connected to each other, it is only necessary to add a wiring pattern on the surface of the module substrate 2, and it is not necessary to connect using different wiring layers inside the module substrate 2. 2 wiring can be simplified.
[0024]
When the bonding wire 5 is connected, if the height of the bonding wire 5 is too low and a part of the bonding wire 5 comes into contact with the end of the memory bare chip 1, it causes a short circuit or disconnection due to heat. If the distance from the bare chip 1 for the memory is too large, the height of the memory module 10 becomes too high. Therefore, it is desirable to perform the wire bonding at a height that does not contact the bare chip 1 for the memory.
[0025]
By the way, the memory module 10 according to the present embodiment covers the upper surface of the wire-bonded memory bare chip 1 with a resin 6 as shown in FIG. 3 to prevent disconnection or the like. If the resin 6 is formed thick, the height of the memory module 10 becomes too high. Therefore, a sealing frame 7 having a predetermined height is attached near the outer periphery of the module substrate 2, and the resin 6 is poured into the sealing frame 7. The resin thickness matches the height of the sealing frame 7. Thereby, the variation in the height of the memory module 10 can be reliably suppressed.
[0026]
The memory module 10 described above is mounted on the SO-DIMM substrate 11 by a so-called LCC (Leadless Chip Carrier) method. As shown in FIG. 4, external connection terminals 8 formed in a concave shape are provided on the outer surface of the module substrate 2, and these external connection terminals 8 are formed on the surface of the module substrate 2 or a wiring pattern 9 formed on the inner side. Are electrically connected to the pads 4 on the surface of the module substrate 2. Also, by pouring solder into the recesses of these external connection terminals 8, mechanical fixation is performed simultaneously with electrical connection with the SO-DIMM substrate or the like.
[0027]
As described above, since the memory module 10 can be mounted on the SO-DIMM substrate 11 by pouring solder into the external connection terminals 8 on the outer side surface, the mounting area substantially matches the module size. In FIG. 2, four unpackaged memory bare chips 1 are mounted. Therefore, when viewed from the SO-DIMM substrate 11 on which the memory module 10 is mounted, mounting by the CSM (Chip Size Module) method, which is one step ahead of the CSP (Chip Size Package) method, which is one of the latest memory mounting technologies, is possible. It becomes.
[0028]
Further, since the memory module 10 cuts out the memory bare chip 1 formed on the semiconductor wafer and mounts it on the module substrate 2 without packaging, a plurality of (for example, four) memory modules 10 are formed on the module substrate 2 having a small area. The memory bare chip 1 can be mounted without difficulty.
[0029]
In addition, since the number of external connection terminals 8 is not so different from the number of terminals of a conventional memory IC, the number of wirings can be greatly reduced as compared with a case where a normal memory IC is individually mounted on the SO-DIMM board 11. , Manufacturing man-hours and manufacturing costs can be greatly reduced. For example, as shown in FIG. 2, when four 4M × 4 bit 16-bit memory bare chips 1 are mounted on the module substrate 2 to realize a memory module 10 having a 4M × 16-bit configuration, address terminals are considered. Can be used in common for the four memory bare chips 1, and most of the control terminals such as the write enable terminal and the chip enable terminal can also be used in common. As an example, since the write enable terminal, the output enable terminal, and the RAS terminal excluding the CAS terminal can be shared by all the memory bare chips 1, the number of the external connection terminals 8 of the memory module 10 is the number of the bare chips for each memory. This is not much different from the total number of one pad 3.
[0030]
As shown in FIG. 1A, two memory modules 10 are mounted on one surface of the SO-DIMM board 11, and a noise removing capacitor (generally, between these memory modules 10). (Referred to as a bypass capacitor, hereinafter referred to as a bypass capacitor) 12 and a controller 13 are mounted. The bypass capacitor 12 is provided at a ratio of one for each of the two memory bare chips 1, and the controller 13 checks the operation of each memory bare chip. These bypass capacitors 12 and the controller 13 are mounted by an SMT (Surface Mount Technology) method.
[0031]
Further, as shown in FIG. 1B, two memory modules 10 are mounted on the other surface of the SO-DIMM substrate 11, and two memory bare chips are interposed between the memory modules 10. One bypass capacitor 12 is mounted at a ratio of one to one.
[0032]
FIG. 5 is a circuit diagram of the memory system shown in FIG. In this circuit diagram, the bypass capacitor 12 and the controller 13 are omitted for simplification. In the figure, the portions surrounded by the alternate long and short dash lines correspond to the memory modules 10 respectively, and the memory bare chip 1 included in each memory module 10 includes address terminals A0 to A10, data input / output terminals I / O, respectively. O0-3, a write enable terminal WE, an output enable terminal OE, a CAS terminal and a RAS terminal.
[0033]
In this memory system, as external connection terminals 8, address terminals AD0 to 10, data input / output terminals D0 to 63, write enable terminal WTE, output enable terminal OTE, read enable terminal RE, chip enable terminals CE0 to CE7. Is provided.
[0034]
Address terminals A0 to A10 of each memory bare chip 1 are connected to address terminals AD0 to AD10 of the external connection terminal 8, respectively. Similarly, the write enable terminal WE, output enable terminal OE and RAS terminal of each memory bare chip 1 are connected to the write enable terminal WTE, output enable terminal OTE and read enable terminal RE of the external connection terminal 8, respectively. . On the other hand, the data input / output terminals D0-63 of the external connection terminal 8 are connected to the corresponding data input / output terminals I / O0-3 of the memory bare chip 1, respectively. Further, the chip enable terminals CE0 to CE7 of the external connection terminal 8 are provided in a ratio of one to the two memory bare chips 1, and are connected to the CAS terminals of the memory bare chips 1, respectively.
[0035]
As described above, the write enable terminal WE, the output enable terminal OE, the RAS terminal, and the address terminals A0 to 10 except for the CAS terminal among the various control terminals of each memory bare chip 1 are all the memory bare chips 1. Commonly connected. Therefore, for these terminals, it is only necessary to connect the memory bare chips 1 to each other in the memory module 10 and to correspond to one external connection terminal 8. Therefore, the number of external connection terminals of the memory module 10 can be reduced as much as possible. it can. For this reason, compared with the case where the memory bare chip 1 is individually mounted on the SO-DIMM substrate 11, the number of terminals to be connected can be greatly reduced, and the number of manufacturing steps can be reduced. In addition, the number of patterns on the SO-DIMM substrate 11 is reduced, and it is not necessary to use an expensive multilayer substrate, so that the component cost can be reduced.
[0036]
In addition, when a part of the memory bare chip 1 mounted on the SO-DIMM substrate 11 is defective, the repair operation may be performed by using the memory module 10 as a unit, and the entire memory system is not treated as defective as in the prior art. As a result, the product yield is improved. Further, it is more efficient to replace the module unit than to replace the chip unit, and the failure occurrence rate is reduced.
[0037]
The SO-DIMM substrate 11 shown in FIG. 1 and FIG. 5 is the same as mounting a total of 16 memory ICs on one side and on both sides. For example, each memory bare chip 1 included in the memory module 10 is 4M. If the configuration is × 4 bits, the memory capacity of each memory module 10 is 8 Mbytes, and the memory capacity of the entire SO-DIMM is 32 Mbytes.
[0038]
In addition, this invention is not limited to the said embodiment, A various deformation | transformation implementation is possible within the range of the summary of this invention. For example, in the above-described embodiment, an example in which the memory bare chip 1 formed on the semiconductor wafer is cut out in units of one piece has been described. However, two or more units may be cut out. If the pads 3 are cut out in a plurality of units so as to be arranged in two or more rows and mounted on the module substrate 2 of the memory module 10, the mounting area can be further reduced, and the outer dimensions of the memory module 10 can be further reduced. In addition, when a plurality of sets are cut out, positioning when mounting on the module substrate 2 is facilitated, and the labor of cutting out the semiconductor wafer can be saved.
[0039]
6 (a) and 6 (b) show an example of cutting out from a semiconductor wafer in units of two memory bare chips 1, and FIG. 6 (a) shows the long side of the rectangular memory bare chip 1. FIG. 6B shows an example in which two memory bare chips 1 arranged so as to be adjacent to each other are used as a unit of cut-out. FIG. 6B is arranged so as to be adjacent via the short side of the memory bare chip 1. An example in which two memory bare chips 1 are used as a unit of cut-out is shown. In the case of cutting out as shown in FIG. 6B, the pad 4 may be formed near the center of the module substrate 2 as in FIG. 2, but in the case of cutting out as shown in FIG. It is necessary to form the pads 4 on the outside of the substrate 2.
[0040]
2 illustrates an example in which the memory bare chip 1 having a plurality of pads 3 arranged in a row is mounted, a memory module is configured using the memory bare chips having a plurality of pads 3 arranged in a plurality of rows. May be.
[0041]
FIG. 7 is a plan view of a memory module 10a configured using a memory bare chip 1a having a plurality of pads 3 arranged in two rows near the center. As shown in the figure, in this case, unlike the memory module 10 shown in FIG. 2, it is desirable to form the pads 4 on the outer peripheral side of the module substrate 2a. Further, the pads 4 formed in the vicinity of the center of the module substrate 2a can be mounted at high density by pulling the bonding wires 5 alternately from the memory bare chips on both sides as in FIG. Further, instead of forming a plurality of pads 3 in the vicinity of the center of each memory bare chip 1a, the pads 3 are formed in two lines near the outer edge of each memory bare chip as shown in FIG. May be.
[0042]
7 and 8, a plurality of pads 3 are formed in two rows parallel to the long side of the rectangular memory bare chip. However, as shown in FIG. 9, two pads 3 are formed in the vicinity of the outer edge along the short side. A plurality of pads 3 may be formed in a row. Also, as shown in FIG. 10, a plurality of pads 3 may be formed in two rows near the center so as to be parallel to the short side of each memory bare chip. In this case, it is desirable to pull out the bonding wire 5 toward the vicinity of the pad 3 as shown in FIG. 10 without pulling out the bonding wire 5 in the direction perpendicular to the direction in which the plurality of pads 3 are arranged. Alternatively, depending on the length of the long side of the bare chip for memory, as shown in FIG. 11, the bonding wire 5 may be pulled out in a direction perpendicular to the direction in which the plurality of pads 3 are arranged.
[0043]
In FIG. 2, the bonding wires 5 are alternately drawn out from the memory bare chips 1 mounted on both sides of the pads 4 of the module substrate 2. However, as shown in FIG. Alternatively, the bonding wires 5 may be drawn out alternately. If such wire bonding is performed, replacement of the defective memory bare chip 1 is facilitated.
[0044]
In addition, although an example in which the pads 4 are formed in a row on the module substrate 2 has been described with reference to FIG. 2, the pads 4 may be formed in two or more rows. FIG. 13 shows an example in which pads 4 are formed in two rows on the module substrate 2 (hereinafter referred to as pad rows), and the memory bare chips 1 are mounted on both sides of the pad rows. Each pad 3 of each memory bare chip 1 jumps over a pad 4 in a row at a close distance and is connected to a pad 4 in a row far away by a bonding wire 5. By such wire bonding, the height of the bonding wire 5 can be further reduced, and the bonding work can be easily performed. Further, since the adjacent memory bare chips 1 can be arranged close to each other by the amount of the bonding wires 5 intersecting, the memory bare chips 1 can be mounted at high density.
[0045]
FIG. 14 is a diagram showing a configuration of a memory module in which the pads 4 on the module substrate are partially formed in two rows and the other pads 4 are shared by the memory bare chips on both sides. As shown in the figure, a plurality of pads 4 are formed so as to be arranged in one or two rows in an area sandwiched between two memory bare chips 1, and the pads 4 arranged in a row are arranged for memory on both sides. Bonding wires 5 extending from the bare chip 1 are connected in common. For terminals commonly connected in each memory bare chip 1 such as address terminals and various control terminals, the pads 4 can be shared by connecting two bonding wires 5 to the pads 4 on the module substrate. Therefore, the total number of pads 4 can be made smaller than the total number of pads 3 of all memory bare chips 1. Further, by connecting two bonding wires 5 to a part of the pads 4, the two bonding wires 5 can be simultaneously connected through the common pad 4. The amount can be reduced. For example, the number of layers of the module substrate can be reduced and the cost of the memory module can be reduced as compared with the case where the module substrate is configured using a multilayer substrate.
[0046]
Further, in FIG. 2, an example in which two memory modules 10 are mounted on both sides of the SO-DIMM board 11 has been described. However, the number of memory modules 10 mounted on one side of the SO-DIMM board 11 is two. It is not limited.
[0047]
Further, FIG. 2 illustrates an example in which the memory module 10 is configured to include four memory bare chips 1, but the number of memory bare chips 1 mounted on the memory module 10 is not limited to four. There is no particular limitation as long as it is two or more. However, if too many memory bare chips 1 are mounted, the defect rate of the memory module 10 may increase. Accordingly, it is desirable to determine the number of memory bare chips 1 to be mounted in consideration of the number of bits and the memory capacity of the memory bare chip 1 to be mounted and how many bits of the memory module 10 are manufactured. Since ordinary computer equipment often manages memory capacity by a multiple of 4, it is desirable that the number of memory bare chips 1 mounted on the module substrate is an even number.
[0048]
FIG. 15 is a diagram illustrating a configuration of a memory module configured using two memory bare chips. For example, when a memory bare chip having a capacity of 64 Mbits is to be mounted on the module substrate 2 shown in FIG. 2, it is impossible to mount four chips, or the capacity of the entire memory module is not so large. In such a case, a memory module may be configured using two memory bare chips 1 as shown in FIG. Further, as shown in FIG. 16, a memory module may be configured by arranging four memory bare chips in a line in the same direction.
[0049]
In the above-described embodiment, the example in which the completed memory module 10 is mounted on another substrate such as an SO-DIMM by the LCC method has been described, but mounting by a BGA (Ball Grid Array) method may be performed. FIG. 17 is a diagram for explaining the outline of the BGA method. As shown in the figure, in the case of the BGA method, a plurality of pads 21 for external connection are formed on the chip mounting surface of the memory module 10 c, and bumps (projections) 22 are attached to these pads 21. Then, the memory module 10 c is turned over and the pads 21 of the memory module 10 c are joined to the pads 24 of the SO-DIMM substrate 23 or the like via the bumps 22. Thus, in the case of the BGA method, since the bumps 22 are sandwiched and joined, there is a disadvantage that the height of the memory module 10c is higher than that of the LCC method, but the external connection terminals 8 are formed on the outer surface of the memory module 10c. This is advantageous in that it does not need to be performed, and is common to the LCC method in that the bonding wire 5 is unnecessary and high-density mounting is possible.
[0050]
In the above-described embodiment, an example in which DRAMs of various capacities (16 Mbits and 64 Mbits) are mounted on the module substrate 2 has been described, but other types of memory bare chips 1 such as synchronous DRAMs, SRAMs, flash ROMs, and the like. Can also be implemented.
[0051]
Further, FIG. 2 illustrates an example in which the sealing frame 7 is provided in the vicinity of the outer periphery of the module substrate 2 and the resin 6 is poured. However, the method of solidifying the chip mounting surface of the module substrate 2 with the resin 6 is limited to the example of FIG. For example, as shown in FIG. 18A, a method of forming a transfer mold by injection molding, or as shown in FIG. 18B, the resin 6 is simply mounted on the chip without using the sealing frame 7 or a mold. There is a method to pour into the location. Although the method of FIG. 18A requires a mold, the molding time can be shortened, so it is suitable for mass production. The method of FIG. 18B is difficult to keep the height of the resin 6 constant, but costly. Is advantageous.
[0052]
Further, as shown in FIG. 19, in the memory module 10 of the present embodiment, an insulating protrusion 30 is formed along the edge of the bare chip for memory 1 and the side on the side where the bonding wire 5 is drawn. Also good. By pulling out the bonding wire 5 after forming the insulating protrusions 30, the insulating state between the bonding wire 5 and the memory bare chip 1 can be reliably ensured.
[0053]
In the above-described embodiment, the example in which the bare chip for memory is COB mounted on the module substrate by wire bonding has been described, but flip chip mounting may be performed. In this case, since higher-density mounting is possible, the outer dimensions of the memory module 10 can be further reduced. FIG. 20 is a diagram showing a module substrate when the memory bare chip is flip-chip mounted. FIG. 20 shows the module substrate when the memory bare chip 1 shown in FIG. 2 is flip-chip mounted. As shown in the figure, pads 4 ′ are formed on the module substrate at the same interval as the pads 3 of the memory bare chip 1 shown in FIG. 2, and these pads 4 ′ and the pads 3 of the memory bare chip 1 face each other. By arranging in this manner, flip chip mounting can be performed.
[0054]
The memory bare chips shown in FIGS. 7, 8, and 9 are suitable for flip chip mounting because the pads 3 are formed in two rows at spaced positions. On the other hand, in the memory chip shown in FIG. 10, since the pads 3 are concentrated in the two central rows, the mounting state may be unstable when the flip chip is mounted. Therefore, as shown in FIG. 21A or 21B, it is desirable to form several pads on the end portion near the short side of the bare chip for memory.
[0055]
Instead of COB mounting, so-called COG (Chip On Glass) mounting or COF (Chip On Film) mounting for mounting a chip on a glass substrate may be performed, and the material of the module substrate 2 can be changed as appropriate. .
[0056]
In the above-described embodiment, the example in which the memory module 10 is mounted on the SO-DIMM board 11 has been described. However, the board on which the memory module 10 is mounted is not limited to the SO-DIMM board 11, and other memory boards such as a SIMM board. Or a mother board or a daughter board may be used.
[0057]
【The invention's effect】
As described above in detail, according to the present invention, a plurality of module substrates 2 on which a plurality of memory bare chips 1 are mounted are mounted on the SO-DIMM substrate 1, and the memory bare chips 1 are directly connected to the SO-DIMM. Compared with the case of mounting on the substrate 1, the number of connection terminals can be greatly reduced, and the mounting operation becomes easy. Further, since the plurality of memory bare chips 1 cut out from the semiconductor wafer are mounted on each module substrate 2 in a bare state, high-density mounting is possible, and the memory capacity of the memory system is greatly increased. Can do. Further, when some of the memory bare chips 1 become defective, the repair work can be performed in units of the module substrate 2, so that the entire memory system does not have to be treated as defective, and the yield of products is improved.
[Brief description of the drawings]
FIG. 1 is a plan view showing an outline of a memory system according to an embodiment; FIG. 1 (a) is a plan view of one surface, and FIG. 1 (b) is a plan view of the other surface.
FIG. 2 is an enlarged plan view showing a memory module.
3 is a cross-sectional view taken along line AA ′ of FIG.
4 is a perspective view showing a part of the memory module shown in FIG. 2;
FIG. 5 is a circuit diagram of the memory system shown in FIG. 1;
FIG. 6 is a diagram showing an example of cutting out a memory bare chip from a semiconductor wafer in units of two or more. FIG. 6A is a unit for cutting out two memory bare chips arranged adjacent to each other with a long side as a boundary. FIG. 5B is a diagram showing an example in which two memory bare chips arranged adjacent to each other with a short side as a boundary are used as a unit of cutout.
FIG. 7 is a plan view of a memory module configured by using a memory bare chip having pads arranged in two rows parallel to a long side.
FIG. 8 is a plan view of a memory module configured by using another memory bare chip having pads arranged in two rows parallel to the long side.
FIG. 9 is a plan view of a memory module configured using a memory bare chip having pads arranged in two rows parallel to the short side.
FIG. 10 is a plan view of a memory module configured by using another memory bare chip having pads arranged in two rows parallel to the short side.
FIG. 11 is a plan view of a memory module configured by using another memory bare chip having pads arranged in two rows parallel to the short side.
FIG. 12 is a diagram showing an example in which bonding wires are alternately drawn out in units of a plurality.
FIG. 13 is a diagram showing an example in which pads are formed in two rows on a module substrate.
FIG. 14 is a plan view of a memory module configured by using a memory bare chip having pads partially arranged in two rows.
FIG. 15 is a plan view of a memory module configured using two memory bare chips.
FIG. 16 is a plan view of a memory module configured by arranging four memory bare chips in a line in the same direction.
FIG. 17 is a diagram illustrating an outline of a BGA method.
FIG. 18 is a view showing a modification of the resin covering the memory bare chip on the memory module, in which FIG. It is a figure explaining resin formation when not using.
FIG. 19 is a diagram showing an example in which an insulating protrusion is formed on an end of a memory bare chip;
FIG. 20 is a diagram showing a module substrate when a memory bare chip is flip-chip mounted.
FIGS. 21A and 21B are diagrams showing a modification when a pad is formed in parallel with the short side of a memory bare chip. FIGS. FIG.
FIG. 22 is a diagram illustrating an example in which a plurality of memory ICs are mounted in an overlapping manner.
[Explanation of symbols]
1 Bare chip for memory
2 Module board
3, 4 pad
5 Bonding wire
6 Resin
7 Sealing frame
8 External connection terminals
10 Memory module

Claims

A memory system in which a plurality of memory modules each having a plurality of memory chips cut out from a semiconductor wafer are mounted on a printed wiring board ,
Each of the memory chips has a pad row composed of a plurality of chip pads formed in a row along the long side of the memory chip;
The memory module includes a module substrate having a pad row including a plurality of substrate pads formed in at least one row,
The same number of the memory chips are mounted on both sides of the pad row on the module substrate, and the memory chip is arranged so that the pad row on the memory chip and the pad row on the module substrate are substantially parallel to each other. A memory system mounted on the module substrate.

In claim 1,
2. A memory system, wherein two memory modules are mounted on each side of the printed wiring board.

In claim 2,
A memory system, wherein the mounting position of the memory module is the same on each surface of the printed wiring board.

In claim 2 or 3,
A memory system, wherein a noise removing capacitor corresponding to the memory module is mounted on each of both surfaces of the printed wiring board.

In claim 4,
The memory system according to claim 1, wherein the capacitor is provided at a ratio of one to two memory chips.

In any one of Claims 2-5,
A memory system, wherein a controller for checking the operation of the memory chip is mounted on one surface of the printed wiring board.

In any one of Claims 1-6,
The memory system, wherein the printed wiring board includes external connection terminals for exchanging signals with each of the memory chips.

In any one of Claims 1-7,
The memory system, wherein the printed wiring board is a board for a small outline dual inline memory system.

In any one of Claims 1-7,
The memory system, wherein the printed wiring board is a motherboard of a computer device.

In any one of Claims 1-9,
2. The memory system according to claim 1, wherein the memory module has a module substrate on which two rectangular memory chips are mounted in the vertical and horizontal directions.

In any one of Claims 1-10,
The memory module includes a module substrate on which two rectangular memory chips are mounted with their long sides adjacent to each other.

In any one of Claims 1-11,
A memory system, wherein the chip pads formed on the memory chip and the substrate pads formed on the module substrate are respectively connected by bonding wires.

In claim 12,
A plurality of the bonding wires are connected to some of the substrate pads, and the other ends of the bonding wires are formed on two different memory chips arranged with the substrate pad interposed therebetween. A memory system characterized by being connected to a pad.