JP3897028B2

JP3897028B2 - 情報処理システム、共有データ処理方法、共有データ処理プログラム

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Description

本発明は、情報処理システム、共有データ処理方法、共有データ処理プログラムに関し、特に、共有データの判別を効率化した情報処理システム、共有データ処理方法、共有データ処理プログラムに関する。

従来の多重化情報処理システムは、主記憶への書き込みに関して、各情報処理システムの各命令処理装置が自系の情報処理システムのシステム制御装置、および、他系の情報処理システムの両方に各主記憶装置に対する書き込み要求を出力している（たとえば、特許文献１）。

特開２０００−２９３３９０号公報

上記特許文献１記載の発明の第１の問題点は、命令処理装置（プロセッサ）の構成が複雑になり、命令処理装置の性能が低下することである。

その理由は、命令処理装置が、主記憶への書き込みに関して、自系・他系の情報処理システムの両方に各主記憶装置に対する書き込み要求を出力する構成をとるからである。詳細には、たとえば、他系に対する待ち合わせのための制御回路、通信経路が必要となり、制御の時間を消費するからである。

第２の問題点は、自系の主記憶のみへの書き込みを処理できないことである。

その理由は、自系の主記憶のみへの書き込みと自系・他系の両主記憶への書き込みとを判別する構成をとっていないからである。

本発明の目的は、上記第１、または、第２の問題点を解決し、性能、または、機能を向上させることである。

本発明の第１の共有データ処理回路は、１以上の自系プロセッサから、書き込み要求、書き込みデータ、記憶装置アドレス、および、書き込みデータが自系の記憶装置にのみ書き込む非共有データであるのか自系・他系の両記憶装置に書き込む共有データであるのかを示す共有指定情報を入力し、自系の前記記憶装置に書き込み要求、記憶装置アドレス、書き込みデータを出力し、共有指定情報が共有データを示していれば、他系に書き込み要求、記憶装置アドレス、書き込みデータを出力し、他系からの書き込み要求、記憶装置アドレス、書き込みデータを入力し、自系の前記記憶装置に書き込み要求、記憶装置アドレス、書き込みデータを出力することを特徴とする。

本発明の第２の共有データ処理回路は、１以上の自系プロセッサからの書き込み要求、書き込みデータ、記憶装置アドレス、および、書き込みデータが自系の記憶装置にのみ書き込む非共有データであるのか自系・他系の両記憶装置に書き込む共有データであるのかを示す共有指定情報を格納するプロセッサ要求バッファと、前記プロセッサ要求バッファからの共有指定情報により書き込みデータが共有データであるのか非共有データであるのかを判別する判定回路と、書き込みデータが共有データの場合に、前記プロセッサ要求バッファからの書き込み要求、書き込みデータ、記憶装置アドレスを格納する他系要求送信バッファと、前記他系要求送信バッファからの書き込み要求、書き込みデータ、記憶装置アドレスを他系に出力し、他系からの書き込み要求、書き込みデータ、記憶装置アドレスを入力する通信制御回路と、前記通信制御回路より他系からの書き込み要求、書き込みデータ、記憶装置アドレスを格納する他系要求受信バッファと、前記プロセッサ要求バッファからの書き込み要求、書き込みデータ、記憶装置アドレスと前記他系要求受信バッファからの書き込み要求、書き込みデータ、記憶装置アドレスとを選択し自系の前記記憶装置に出力する選択回路と、を有することを特徴とする。

本発明の第１の情報処理装置は、書き込み要求、書き込みデータ、記憶装置アドレス、および、書き込みデータが自系の記憶装置にのみ書き込む非共有データであるのか自系・他系の両記憶装置に書き込む共有データであるのかを示す共有指定情報を出力する１以上の自系プロセッサと、１以上の前記自系プロセッサから、書き込み要求、書き込みデータ、記憶装置アドレス、および、共有指定情報を入力し、自系の前記記憶装置に書き込み要求、記憶装置アドレス、書き込みデータを出力し、共有指定情報が共有データを示していれば、他系に書き込み要求、記憶装置アドレス、書き込みデータを出力し、他系からの書き込み要求、記憶装置アドレス、書き込みデータを入力し、自系の前記記憶装置に書き込み要求、記憶装置アドレス、書き込みデータを出力する共有データ処理回路とを有することを特徴とする。

本発明の第２の情報処理装置は、書き込み要求、書き込みデータ、記憶装置アドレス、および、書き込みデータが自系の記憶装置にのみ書き込む非共有データであるのか自系・他系の両記憶装置に書き込む共有データであるのかを示す共有指定情報を出力する１以上の自系プロセッサと、１以上の前記自系プロセッサからの書き込み要求、書き込みデータ、記憶装置アドレス、および、書き込みデータが自系の記憶装置にのみ書き込む非共有データであるのか自系・他系の両記憶装置に書き込む共有データであるのかを示す共有指定情報を格納するプロセッサ要求バッファと、前記プロセッサ要求バッファからの共有指定情報により書き込みデータが共有データであるのか非共有データであるのかを判別する判定回路と、書き込みデータが共有データの場合に、前記プロセッサ要求バッファからの書き込み要求、書き込みデータ、記憶装置アドレスを格納する他系要求送信バッファと、前記他系要求送信バッファからの書き込み要求、書き込みデータ、記憶装置アドレスを他系に出力し、他系からの書き込み要求、書き込みデータ、記憶装置アドレスを入力する通信制御回路と、前記通信制御回路より他系からの書き込み要求、書き込みデータ、記憶装置アドレスを格納する他系要求受信バッファと、前記プロセッサ要求バッファからの書き込み要求、書き込みデータ、記憶装置アドレスと前記他系要求受信バッファからの書き込み要求、書き込みデータ、記憶装置アドレスを選択し自系の前記記憶装置に出力する選択回路とを含む共有データ処理回路と、を有することを有することを特徴とする。

本発明の第３の情報処理装置は、前記第１の情報処理装置であって、前記共有データ処理回路からの書き込み要求、および、記憶装置アドレスにしたがって、書き込みデータを書き込む自系の前記記憶装置を有することを特徴とする。

本発明の第４の情報処理装置は、前記第２の情報処理装置であって、前記選択回路からの書き込み要求、および、記憶装置アドレスにしたがって、書き込みデータを書き込む自系の前記記憶装置を有することを特徴とする。

本発明の第１の情報処理システムは、複数の前記第３の情報処理装置と、前記情報処理装置間を接続し、書き込み要求、記憶装置アドレス、書き込みデータを転送する系間通信手段とを有することを特徴とする。

本発明の第２の情報処理システムは、複数の前記第４の情報処理装置と、前記情報処理装置間を接続し、書き込み要求、記憶装置アドレス、書き込みデータを転送する系間通信手段とを有することを特徴とする。

本発明の第３の共有データ処理回路は、１以上の自系プロセッサから、書き込み要求、書き込みデータ、記憶装置アドレス、書き込みデータが自系の記憶装置にのみ書き込む非共有データであるのか自系・他系の両記憶装置に書き込む共有データであるのかを示す共有指定情報、および、他系を特定する転送先情報を入力し、自系の前記記憶装置に書き込み要求、記憶装置アドレス、書き込みデータを出力し、共有指定情報が共有データを示していれば、転送先情報で指定された他系に書き込み要求、記憶装置アドレス、書き込みデータを出力し、他系からの書き込み要求、記憶装置アドレス、書き込みデータを入力し、自系の前記記憶装置に書き込み要求、記憶装置アドレス、書き込みデータを出力することを特徴とする。

本発明の第４の共有データ処理回路は、１以上の自系プロセッサから、書き込み要求、書き込みデータ、記憶装置アドレス、書き込みデータが自系の記憶装置にのみ書き込む非共有データであるのか自系・他系の両記憶装置に書き込む共有データであるのかを示す共有指定情報、および、他系を特定する転送先情報を入力し、自系の前記記憶装置に書き込み要求、記憶装置アドレス、書き込みデータを出力し、共有指定情報が共有データを示していれば、接続された全他系に書き込み要求、記憶装置アドレス、転送先情報、および、書き込みデータを出力し、他系からの書き込み要求、記憶装置アドレス、転送先情報、および、書き込みデータを入力し、転送先情報が自系を示していれば自系の前記記憶装置に書き込み要求、記憶装置アドレス、および、書き込みデータを出力することを特徴とする。

本発明の第１の共有データ処理方法は、１以上の自系プロセッサから、書き込み要求、書き込みデータ、記憶装置アドレス、および、書き込みデータが自系の記憶装置にのみ書き込む非共有データであるのか自系・他系の両記憶装置に書き込む共有データであるのかを示す共有指定情報を入力する手順と、自系の前記記憶装置に書き込み要求、記憶装置アドレス、書き込みデータを出力する手順と、共有指定情報が共有データを示していれば、他系に書き込み要求、記憶装置アドレス、書き込みデータを出力する手順と、他系からの書き込み要求、記憶装置アドレス、書き込みデータを入力し、自系の前記記憶装置に書き込み要求、記憶装置アドレス、書き込みデータを出力する手順とを含むことを特徴とする。

本発明の第２の共有データ処理方法は、プロセッサ要求バッファが、１以上の自系プロセッサからの書き込み要求、書き込みデータ、記憶装置アドレス、および、書き込みデータが自系の記憶装置にのみ書き込む非共有データであるのか自系・他系の両記憶装置に書き込む共有データであるのかを示す共有指定情報を格納する手順と、判定回路が、前記プロセッサ要求バッファからの共有指定情報により書き込みデータが共有データであるのか非共有データであるのかを判別する手順と、他系要求送信バッファが、書き込みデータが共有データの場合に、前記プロセッサ要求バッファからの書き込み要求、書き込みデータ、記憶装置アドレスを格納する手順と、通信制御回路が、前記他系要求送信バッファからの書き込み要求、書き込みデータ、記憶装置アドレスを他系に出力する手順と、前記通信制御回路が、他系からの書き込み要求、書き込みデータ、記憶装置アドレスを入力する手順と、他系要求受信バッファが、前記通信制御回路より他系からの書き込み要求、書き込みデータ、記憶装置アドレスを格納する手順と、選択回路が、前記プロセッサ要求バッファからの書き込み要求、書き込みデータ、記憶装置アドレスと前記他系要求受信バッファからの書き込み要求、書き込みデータ、記憶装置アドレスを選択し自系の前記記憶装置に出力する手順と、を含むことを特徴とする。

本発明の第３の共有データ処理方法は、１以上の自系プロセッサから、書き込み要求、書き込みデータ、記憶装置アドレス、書き込みデータが自系の記憶装置にのみ書き込む非共有データであるのか自系・他系の両記憶装置に書き込む共有データであるのかを示す共有指定情報、および、他系を特定する転送先情報を入力する手順と、自系の前記記憶装置に書き込み要求、記憶装置アドレス、書き込みデータを出力する手順と、共有指定情報が共有データを示していれば、転送先情報で指定された他系に書き込み要求、記憶装置アドレス、書き込みデータを出力する手順と、他系からの書き込み要求、記憶装置アドレス、書き込みデータを入力し、自系の前記記憶装置に書き込み要求、記憶装置アドレス、書き込みデータを出力する手順とを含むことを特徴とする。

本発明の第４の共有データ処理方法は、１以上の自系プロセッサから、書き込み要求、書き込みデータ、記憶装置アドレス、書き込みデータが自系の記憶装置にのみ書き込む非共有データであるのか自系・他系の両記憶装置に書き込む共有データであるのかを示す共有指定情報、および、他系を特定する転送先情報を入力する手順と、自系の前記記憶装置に書き込み要求、記憶装置アドレス、書き込みデータを出力する手順と、共有指定情報が共有データを示していれば、接続された全他系に書き込み要求、記憶装置アドレス、書き込みデータを出力する手順と、他系からの書き込み要求、記憶装置アドレス、転送先情報、書き込みデータを入力する手順と、転送先情報が自系を示していれば自系の前記記憶装置に書き込み要求、記憶装置アドレス、書き込みデータを出力する手順とを含むことを特徴とする。

本発明の第１の共有データ処理プログラムは、１以上の自系プロセッサから、書き込み要求、書き込みデータ、記憶装置アドレス、および、書き込みデータが自系の記憶装置にのみ書き込む非共有データであるのか自系・他系の両記憶装置に書き込む共有データであるのかを示す共有指定情報を入力する手順と、自系の前記記憶装置に書き込み要求、記憶装置アドレス、書き込みデータを出力する手順と、共有指定情報が共有データを示していれば、他系に書き込み要求、記憶装置アドレス、書き込みデータを出力し、他系からの書き込み要求、記憶装置アドレス、書き込みデータを入力し、自系の前記記憶装置に書き込み要求、記憶装置アドレス、書き込みデータを出力する手順とをコンピュータに実行させることを特徴とする。

本発明の第２の共有データ処理プログラムは、プロセッサ要求バッファに、１以上の自系プロセッサからの書き込み要求、書き込みデータ、記憶装置アドレス、および、書き込みデータが自系の記憶装置にのみ書き込む非共有データであるのか自系・他系の両記憶装置に書き込む共有データであるのかを示す共有指定情報を格納する手順を実行させ、判定回路に、前記プロセッサ要求バッファからの共有指定情報により書き込みデータが共有データであるのか非共有データであるのかを判別する手順を実行させ、他系要求送信バッファに、書き込みデータが共有データの場合に、前記プロセッサ要求バッファからの書き込み要求、書き込みデータ、記憶装置アドレスを格納する手順を実行させ、通信制御回路に、前記他系要求送信バッファからの書き込み要求、書き込みデータ、記憶装置アドレスを他系に出力する手順、および、他系からの書き込み要求、書き込みデータ、記憶装置アドレスを入力する手順を実行させ、他系要求受信バッファに、前記通信制御回路より他系からの書き込み要求、書き込みデータ、記憶装置アドレスを格納する手順を実行させ、選択回路に、前記プロセッサ要求バッファからの書き込み要求、書き込みデータ、記憶装置アドレスと前記他系要求受信バッファからの書き込み要求、書き込みデータ、記憶装置アドレスを選択し自系の前記記憶装置に出力する手順を実行させることを特徴とする。

本発明の第３の共有データ処理プログラムは、１以上の自系プロセッサから、書き込み要求、書き込みデータ、記憶装置アドレス、書き込みデータが自系の記憶装置にのみ書き込む非共有データであるのか自系・他系の両記憶装置に書き込む共有データであるのかを示す共有指定情報、および、他系を特定する転送先情報を入力する手順と、自系の前記記憶装置に書き込み要求、記憶装置アドレス、書き込みデータを出力する手順と、共有指定情報が共有データを示していれば、転送先情報で指定された他系に書き込み要求、記憶装置アドレス、書き込みデータを出力する手順と、他系からの書き込み要求、記憶装置アドレス、書き込みデータを入力し、自系の前記記憶装置に書き込み要求、記憶装置アドレス、書き込みデータを出力する手順とをコンピュータに実行させることを特徴とする。

本発明の第４の共有データ処理プログラムは、１以上の自系プロセッサから、書き込み要求、書き込みデータ、記憶装置アドレス、書き込みデータが自系の記憶装置にのみ書き込む非共有データであるのか自系・他系の両記憶装置に書き込む共有データであるのかを示す共有指定情報、および、他系を特定する転送先情報を入力する手順と、自系の前記記憶装置に書き込み要求、記憶装置アドレス、書き込みデータを出力する手順と、共有指定情報が共有データを示していれば、接続された全他系に書き込み要求、記憶装置アドレス、転送先情報、書き込みデータを出力する手順と、他系からの書き込み要求、記憶装置アドレス、転送先情報、書き込みデータを入力する手順と、転送先情報が自系を示していれば自系の前記記憶装置に書き込み要求、記憶装置アドレス、書き込みデータを出力する手順とをコンピュータに実行させることを特徴とする。

本発明の第５の共有データ処理回路は、前記第１、第２、第３、または、第４の共有データ処理回路であって、前記記憶装置が主記憶であることを特徴とする。

本発明の第５の情報処理装置は、前記第１、第２、第３、または、第４の情報処理装置であって、前記記憶装置が主記憶であることを特徴とする。

本発明の第３の情報処理システムは、前記第１、または、第２の情報処理システムであって、前記記憶装置が主記憶であることを特徴とする。

本発明の第５の共有データ処理方法は、前記第１、第２、第３、または、第４の共有データ処理方法であって、前記記憶装置が主記憶であることを特徴とする。

本発明の第５の共有データ処理プログラムは、前記第１、第２、第３、または、第４の共有データ処理プログラムであって、前記記憶装置が主記憶であることを特徴とする。

本発明の効果は、プロセッサ（たとえば、命令処理装置）の構成を複雑にせず、多重化に対応できることである。

その理由は、プロセッサ外に自系の主記憶のみへの書き込みと自系・他系の両主記憶への書き込みとを効率的に判別する手段を設けるからである。

次に、本発明を実施するための第１の最良の形態について図面を参照して詳細に説明する。

図１は、本発明を実施するための第１の最良の形態の構成を示すブロック図である。

図１を参照すると、本発明を実施するための第１の最良の形態は、情報処理装置１００と情報処理装置２００と、系間通信手段３００とから構成される。

情報処理装置１００（たとえば、コンピュータ）は、プロセッサ１０１、主記憶制御部１０２、主記憶部１０３（メモリ等）、および、共有メモリ通信制御部１０４を備える。情報処理装置２００（たとえば、コンピュータ）は、プロセッサ２０１、主記憶制御部２０２、主記憶部２０３、および、共有メモリ通信制御部２０４を備える。情報処理装置１００の共有メモリ通信制御部１０４と、情報処理装置２００の共有メモリ通信制御部２０４とは、系間通信手段３００により接続される。

次に、自系、他系について説明する。系は、情報処理単位である。情報処理装置１００を自系とすれば、情報処理装置２００は他系である。また、情報処理装置２００を自系とすれば、情報処理装置１００は他系である。したがって、たとえば、主記憶制御部１０２にとって、主記憶部１０３は、自系に存在し、主記憶部２０３は、他系に存在する。

プロセッサ１０１（プロセッサ２０１）は、自系の主記憶部１０３（主記憶部２０３）のみに書き込む非共有データであるのか、および、自系の主記憶部１０３（主記憶部２０３）、および、他系の主記憶部２０３（主記憶部１０３）の両方に書き込む共有データであるのかを指し示す「共有アドレス」を伴う主記憶書き込み要求を出力する。

情報処理装置１００の主記憶制御部１０２は、プロセッサ１０１からの書き込みデータ、「共有アドレス」を伴う主記憶書き込み要求を検出すると、自系の主記憶部１０３へ書き込みデータの書き込みを行うとともに、共有メモリ通信制御部１０４へも主記憶書き込み要求を転送する。共有メモリ通信制御部１０４は、系間通信手段３００を介して主記憶書き込み要求を情報処理装置２００へ出力する。情報処理装置２００では、主記憶書き込み要求により、共有メモリ通信制御部２０４、主記憶制御部２０２を通じて書き込みデータ（主記憶部１０３へ書き込まれた書き込みデータと同一のデータ）が主記憶部２０３へ書き込まれる。

また、情報処理装置２００の主記憶制御部２０２は、プロセッサ２０１からの書き込みデータ、「共有アドレス」を伴う主記憶書き込み要求を検出すると、自系の主記憶部２０３へ書き込みデータの書き込みを行うとともに、共有メモリ通信制御部２０４へも主記憶書き込み要求を転送する。共有メモリ通信制御部２０４は、系間通信手段３００を介して書き込み要求を情報処理装置１００へ出力する。情報処理装置１００では、主記憶書き込み要求により、共有メモリ通信制御部１０４、主記憶制御部１０２を通じて書き込みデータ（主記憶部２０３へ書き込まれた書き込みデータと同一のデータ）が主記憶部１０３へ書き込まれる。

プロセッサ１０１、プロセッサ２０１、主記憶部１０３、主記憶部２０３は、当業者にとってよく知られており、その詳細な構成の説明は省略する。

また、系間通信手段３００は、主記憶書き込み要求を情報処理装置１００・情報処理装置２００間で転送可能であればよい。

図２は、本発明を実施するための第１の最良の形態の主記憶書き込み要求に伴う共有アドレスの一例を示す説明図である。

図２を参照すると、共有アドレスは、共有アドレスフラグ、主記憶物理アドレスを含む。一般のプロセッサは、実際に利用する主記憶空間より多くのアドレスを利用可能であり、上位ビットは使われていないことがある。そこで、アドレスの上位ビットが、共有データに対するアドレスであることを示す共有アドレスフラグとして利用される。たとえば、共有アドレスフラグが“１”であれば、共有データに対するアドレスであり、“０”であれば、共有データに対するアドレスでないことを示す。下位ビットは、主記憶部１０３、主記憶部２０３の物理アドレスである主記憶物理アドレスとなっている。

図２の例では、共有アドレス内の下位ビットを主記憶物理アドレスとして用いているが、主記憶物理アドレスとは他の型式のアドレス（たとえば、主記憶部１０３、主記憶部２０３に対する論理アドレス）としてもよい。この場合は、主記憶制御部１０２、主記憶制御部２０２に、他の型式のアドレスから物理アドレスへの変換手段（たとえば、ＴＬＢ：トランスレーション・ルックサイド・バッファ）を備え、他の型式のアドレスから物理アドレスへ変換すればよい。

次に、本発明を実施するための第１の最良の形態の動作について図面を参照して説明する。

図３は、本発明を実施するための第１の最良の形態の動作を示すタイミングチャートである。

図３は、情報処理装置１００が自系であり、情報処理装置２００が他系である例を示す。

図３を参照すると、まず、情報処理装置１００のプロセッサ１０１が、書き込みデータ、共有アドレスを伴う主記憶書き込み要求を生成する（図３Ｔ１）。プロセッサ１０１は、書き込みデータ、共有アドレス（共有アドレスフラグ、主記憶物理アドレスを含む）を伴う主記憶書き込み要求を主記憶制御部１０２に出力する（Ｔ２）。

主記憶制御部１０２は、主記憶書き込み要求を入力すると、自系・他系の両方への共有データに対するアドレスであるどうかを共有アドレス内の共有アドレスフラグにより検出する（Ｔ３）。次に、主記憶制御部１０２は、書き込みデータ、主記憶物理アドレスを伴う主記憶書き込み要求を主記憶部１０３に対して出力する（Ｔ４）。

主記憶部１０３は、主記憶制御部１０２からの主記憶書き込み要求にしたがい主記憶物理アドレスで指定される位置に書き込みデータを書き込む（Ｔ５）。

また、主記憶制御部１０２は、共有アドレスフラグが自系・他系の両方への共有データに対するアドレスを示していることを検出すると、書き込みデータ、主記憶物理アドレスを伴う主記憶書き込み要求を共有メモリ通信制御部１０４へ出力する（Ｔ６）。

共有メモリ通信制御部１０４は、主記憶制御部１０２から書き込みデータ、主記憶物理アドレスを伴う主記憶書き込み要求を入力する（Ｔ７）。次に、共有メモリ通信制御部１０４は、書き込みデータ、主記憶物理アドレスを伴う主記憶書き込み要求を、他系の情報処理装置２００の共有メモリ通信制御部２０４に転送するために、系間通信手段３００に出力する（Ｔ８）。

系間通信手段３００は、共有メモリ通信制御部１０４からの書き込みデータ、主記憶物理アドレスを伴う主記憶書き込み要求を共有メモリ通信制御部２０４に転送する（Ｔ９）。

共有メモリ通信制御部２０４は、書き込みデータ、主記憶物理アドレスを伴う主記憶書き込み要求を入力すると（Ｔ１０）、書き込みデータ、主記憶物理アドレスを伴う主記憶書き込み要求を主記憶制御部２０２に出力する（Ｔ１１）。

主記憶制御部２０２は、書き込みデータ、主記憶物理アドレスを伴う主記憶書き込み要求を入力すると（Ｔ１２）、主記憶部２０３に出力する（Ｔ１３）。

主記憶部２０３は、主記憶制御部２０２からの主記憶書き込み要求にしたがい主記憶物理アドレスで指定される位置に書き込みデータを書き込む（Ｔ１４）。

以上は、２台の情報処理装置に関して説明したが、３台以上の情報処理装置にも適用可能である。

また、情報処理装置１００（情報処理装置２００）が１台のプロセッサ１０１（プロセッサ２０１）だけでなく複数台のプロセッサを含む構成が可能である。この場合、複数のプロセッサと主記憶制御部１０２（主記憶制御部２０２）との間は、調停が実施されるバス構成とすることが可能である。

以上のようにして、プロセッサ１０１（プロセッサ２０１）が、１回の主記憶書き込み要求を出力するのみで、共有データを自系の主記憶部１０３（主記憶部２０３）、他系の主記憶部２０３（主記憶部１０３）に書き込むことができる。したがって、本発明を実施するための第１の最良の形態は、プロセッサ１０１（プロセッサ２０１）上で実行されるソフトウェアのコーディングが容易であり、かつ、性能が向上するという効果を持つ。

また、第１の最良の形態は、プロセッサ１０１（プロセッサ２０１）の構成が簡単になるという効果を持つ。

また、第１の最良の形態は、プロセッサ１０１（プロセッサ２０１）−主記憶制御部１０２（主記憶制御部２０２）間のインタフェース上でのデータ転送の占有時間が短縮され、性能が向上するという効果を持つ。

また、第１の最良の形態は、自系のみに対する主記憶書き込みと自系・他系の両方への書き込みとを高性能で判別できるという効果を持つ。

次に、本発明を実施するための第１の最良の形態の実施例に関して図面を参照して詳細に説明する。

図４は、図１の主記憶制御部１０２の構成の実施例を示す詳細ブロック図である。

図４を参照すると、主記憶制御部１０２は、プロセッサ要求バッファ５０１と、判定回路５０２と、制御回路５０３と、選択回路５０４と、他系要求送信バッファ５０５と、他系要求受信バッファ５０６とを含む。上記以外の構成を含むことも可能である。

プロセッサ要求バッファ５０１は、プロセッサ１０１からの書き込みデータ、共有アドレスを伴う主記憶書き込み要求を格納する。次に、選択回路５０４は、プロセッサ要求バッファ５０１からの主記憶物理アドレス、書き込みデータを選択し、主記憶書き込み要求と供に主記憶部１０３に出力する。判定回路５０２は、プロセッサ要求バッファ５０１からの共有アドレスフラグが、共有データに対するアドレスを示しているかどうかを判定し、判定結果を制御回路５０３に出力する。

また、判定回路５０２における判定結果が、共有データに対するアドレスを示していると、他系要求送信バッファ５０５は、プロセッサ要求バッファ５０１から書き込みデータ、主記憶物理アドレスを伴う主記憶書き込み要求を格納し、共有メモリ通信制御部１０４に出力する。

また、他系要求受信バッファ５０６は、共有メモリ通信制御部１０４からの書き込みデータ、主記憶物理アドレスを伴う主記憶書き込み要求を格納し、選択回路５０４に出力する。次に、選択回路５０４は、他系要求受信バッファ５０６からの主記憶物理アドレス、書き込みデータを選択し、主記憶書き込み要求と供に主記憶部１０３に出力する。

制御回路５０３は、プロセッサ要求バッファ５０１からの主記憶書き込み要求、判定回路５０２からの判定結果、および、他系要求受信バッファ５０６からの主記憶書き込み要求を入力し、プロセッサ要求バッファ５０１、選択回路５０４、他系要求送信バッファ５０５、他系要求受信バッファ５０６等の制御を行う。

制御回路５０３は、ファームウェアプログラムを格納するコントロールストアと、ファームウェアプログラムをデコードし制御信号を生成するデコーダとを含んで構成することも可能である。

また、共有メモリ通信制御部１０４も、ファームウェア制御の構成とすることが可能である。

次に、プロセッサ１０１、プロセッサ２０１が使用する論理アドレスのアドレスマップの１実施例について図面を参照して説明する。

図５は、本発明を実施するための第１の最良の形態の論理アドレスのアドレスマップの内容を示す説明図である。

図５を参照すると、プロセッサ１０１、プロセッサ２０１が使用する論理アドレスのアドレスマップは、共有領域と非共有領域とに分割される。共有領域は、自系・他系の両方に主記憶書き込みが実施される共有データの領域であり、非共有領域は、自系にのみ主記憶書き込みが実施される非共有データの領域である。プロセッサ１０１、プロセッサ２０１のＴＬＢは、論理アドレスから物理アドレスに変換する場合、入力した論理アドレスが共有領域であれば、共有アドレスフラグを共有データを示す値で、入力した論理アドレスが非共有領域であれば、非共有データを示す値で出力する。

また、前述したように、プロセッサ１０１、プロセッサ２０１が、論理アドレスを出力し、主記憶制御部１０２、主記憶制御部２０２内のＴＬＢが論理アドレスから物理アドレスに変換する構成も可能である。

次に、本発明を実施するための第２の最良の形態について図面を参照して詳細に説明する。

図６は、本発明を実施するための第２の最良の形態の構成を示すブロック図である。

図６を参照すると、本発明を実施するための第２の最良の形態は、Ｎ台の情報処理装置８００、情報処理装置８１０、・・・、情報処理装置８Ｎ０と、系間通信手段４００とから構成される。

情報処理装置８００（情報処理装置８１０、・・・、情報処理装置８Ｎ０）は、プロセッサ８０１（プロセッサ８１１、・・・、プロセッサ８Ｎ１）と、主記憶制御部８０２（主記憶制御部８１２、・・・、主記憶制御部８Ｎ２）と、主記憶部８０３（主記憶部８１３、・・・、主記憶部８Ｎ３）と、共有メモリ通信制御部８０４（共有メモリ通信制御部８１４、・・・、共有メモリ通信制御部８Ｎ４）とを含む。共有メモリ通信制御部８０４、共有メモリ通信制御部８１４、・・・、共有メモリ通信制御部８Ｎ４は、系間通信手段４００により接続される。

本発明を実施するための第２の最良の形態の第１の最良の形態との相違点は、「共有アドレス」に共有データを転送する転送先の情報処理装置８００〜情報処理装置８Ｎ０を指定する情報を含むことである。

図７は、本発明を実施するための第２の最良の形態の主記憶書き込み要求に伴う共有アドレスの一例を示す説明図である。

図７を参照すると、共有アドレスは、共有アドレスフラグ、共有データを転送する転送先の情報処理装置８００〜情報処理装置８Ｎ０を指定する転送先情報、および、主記憶物理アドレスを含む。たとえば、転送先情報は、情報処理装置８００〜情報処理装置８Ｎ０に対応するビットを含むビットマップで構成可能である。

次に、本発明を実施するための第２の最良の形態の動作について情報処理装置８００を例にとって説明する。

主記憶制御部８０２は、プロセッサ８０１から書き込みデータ、共有アドレスを伴う主記憶書き込み要求を入力し、共有アドレスフラグにより共有データあると検出すると、主記憶部８０３に書き込みデータ、主記憶物理アドレスを伴う主記憶書き込み要求を出力する。また、主記憶制御部８０２は、共有メモリ通信制御部８０４に、書き込みデータ、転送先情報、主記憶物理アドレスを伴う主記憶書き込み要求を出力する。

共有メモリ通信制御部８０４は、系間通信手段４００に書き込みデータ、転送先情報、主記憶物理アドレスを伴う主記憶書き込み要求を出力する。次に、系間通信手段４００は、情報処理装置８１０〜情報処理装置８Ｎ０に書き込みデータ、転送先情報、主記憶物理アドレスを伴う主記憶書き込み要求を転送する。この場合、系間通信手段４００は、バス構成が適用可能である。

共有メモリ通信制御部８１４〜共有メモリ通信制御部８Ｎ４は、転送先情報を調べ、自系に対応する値であれば、それぞれ、主記憶制御部８１２〜主記憶制御部８Ｎ２に、書き込みデータ、主記憶物理アドレスを伴う主記憶書き込み要求を出力する。

また、系間通信手段４００は、共有メモリ通信制御部８０４、共有メモリ通信制御部８１４、・・・、共有メモリ通信制御部８Ｎ４のそれぞれ２台ずつを独立に接続する構成も可能である。この場合、系間通信手段４００（共有メモリ通信制御部８０４、共有メモリ通信制御部８１４、・・・、共有メモリ通信制御部８Ｎ４）は、転送先情報を調べ、該当する共有メモリ通信制御部に主記憶書き込み要求を出力する。したがって、この場合、系間通信手段４００は、転送先情報を転送する必要はない。

他の動作は、本発明を実施するための第１の最良の形態の動作と同一である。

次に、本発明を実施するための第２の最良の形態の論理アドレスのアドレスマップの１実施例について図面を参照して説明する。

図８は、本発明を実施するための第２の最良の形態の論理アドレスのアドレスマップの内容を示す説明図である。

図８を参照すると、論理アドレスマップの非共有領域は、情報処理装置８００と情報処理装置８１０との共有データの共有領域、・・・、情報処理装置８００と、情報処理装置８１０と、・・・と、情報処理装置８Ｎ０との共有データの共有領域のように分割可能である。すなわち、｛２の（Ｎ＋１）乗｝−（Ｎ＋１）［個］の領域に分割可能である。

本発明を実施するための第２の最良の形態は、第１の最良の形態と比較して、情報処理装置８００〜情報処理装置８Ｎ０が、異なる動作を実施する場合に柔軟に対応できるという効果を持つ。

また、以上では、系間通信手段３００、系間通信手段４００で、主記憶物理アドレスを転送する構成をとっているが、論理アドレスを転送する構成も可能である。この場合、たとえば、受信側の共有メモリ通信制御部１０４、または、主記憶制御部１０２等で、論理アドレスから物理アドレスに変換し、受信した主記憶書き込みデータを主記憶部１０３に書き込む構成が適用できる。

また、以上では、主記憶（たとえば、主記憶部１０３）に関して説明したが、主記憶以外の記憶装置に本発明が適用可能である。

本発明は、現用系・待機系を持つ多重コンピュータシステム、並列コンピュータシステム等に利用できる。

本発明を実施するための第１の最良の形態の構成を示すブロック図である。本発明を実施するための第１の最良の形態の主記憶書き込み要求に伴う共有アドレスの一例を示す説明図である。本発明を実施するための第１の最良の形態の動作を示すタイミングチャートである。図１の主記憶制御部の構成の実施例を示す詳細ブロック図である。本発明を実施するための第１の最良の形態の論理アドレスのアドレスマップの内容を示す説明図である。本発明を実施するための第２の最良の形態の構成を示すブロック図である。本発明を実施するための第２の最良の形態の主記憶書き込み要求に伴う共有アドレスの一例を示す説明図である。本発明を実施するための第２の最良の形態の論理アドレスのアドレスマップの内容を示す説明図である。

符号の説明

１００情報処理装置
１０１プロセッサ
１０２主記憶制御部
１０３主記憶部
１０４共有メモリ通信制御部
２００情報処理装置
２０１プロセッサ
２０２主記憶制御部
２０３主記憶部
２０４共有メモリ通信制御部
３００系間通信手段
４００系間通信手段
５０１プロセッサ要求バッファ
５０２判定回路
５０３制御回路
５０４選択回路
５０５他系要求送信バッファ
５０６他系要求受信バッファ
８００情報処理装置
８０１プロセッサ
８０２主記憶制御部
８０３主記憶部
８０４共有メモリ通信制御部
８１０情報処理装置
８１１プロセッサ
８１２主記憶制御部
８１３主記憶部
８１４共有メモリ通信制御部
８Ｎ０情報処理装置
８Ｎ１プロセッサ
８Ｎ２主記憶制御部
８Ｎ３主記憶部
８Ｎ４共有メモリ通信制御部

Claims

系間通信手段と、前記系間通信手段により接続される第０から第ＮまでのＮ＋１台の情報処理装置を備え、前記情報処理装置は、おのおの自系の記憶装置を備える情報処理システムであって、前記情報処理装置が、自系の前記記憶装置にのみ書き込む非共有データを含む非共有領域、および、自系および他系の前記記憶装置に書き込むデータを第０から第Ｎまでの最大｛２の（Ｎ＋１）乗｝−（Ｎ＋１）の組み合わせで共有データとして含む共有領域に関するアドレスマップに基づいて、共有データの書き込み処理に際し、自系の前記記憶装置の前記アドレスマップの対応する領域に共有データを書き込み、前記系間通信手段を介して共有データを書き込むべき他系の前記情報処理装置を識別するための転送先情報、記憶装置アドレス、共有データを出力する手段と、前記系間通信手段を介して他系の前記情報処理装置から自系を示す転送先情報、記憶装置アドレス、共有データを入力すると、自系の前記記憶装置の前記アドレスマップの対応する領域に入力した共有データを書き込む手段とを有することを特徴とする情報処理システム。
前記情報処理装置は、プロセッサ、および、記憶制御回路を備え、前記プロセッサが、共有データ、記憶装置アドレス、前記アドレスマップから非共有データであるのか共有データであるのかを示す共有指定情報を伴う書き込み要求を出力し、前記記憶制御回路が、書き込み要求を入力し、前記転送先情報、共有データ、記憶装置アドレスを前記系間通信手段を介して出力することを特徴とする請求項１記載の情報処理システム。
系間通信手段と、前記系間通信手段により接続される第０から第ＮまでのＮ＋１台の情報処理装置を備え、前記情報処理装置は、おのおの自系の記憶装置を備える情報処理システムにおける共有データ処理方法であって、前記情報処理装置が、自系の前記記憶装置にのみ書き込む非共有データを含む非共有領域、および、自系および他系の前記記憶装置に書き込むデータを第０から第Ｎまでの最大｛２の（Ｎ＋１）乗｝−（Ｎ＋１）の組み合わせで共有データとして含む共有領域に関するアドレスマップに基づいて、共有データの書き込み処理に際し、自系の前記記憶装置の前記アドレスマップの対応する領域に共有データを書き込み、前記系間通信手段を介して共有データを書き込むべき他系の前記情報処理装置を識別するための転送先情報、記憶装置アドレス、共有データを出力する手順と、前記系間通信手段を介して他系の前記情報処理装置から自系を示す転送先情報、記憶装置アドレス、共有データを入力すると、自系の前記記憶装置の前記アドレスマップの対応する領域に入力した共有データを書き込む手順とを含むことを特徴とする共有データ処理方法。
プロセッサ、および、記憶制御回路を備える前記情報処理装置を有する前記情報処理システムにおける共有データ処理方法であって、前記プロセッサが、共有データ、記憶装置アドレス、前記アドレスマップから非共有データであるのか共有データであるのかを示す共有指定情報を伴う書き込み要求を出力する手順と、前記記憶制御回路が、書き込み要求を入力し、前記転送先情報、共有データ、記憶装置アドレスを前記系間通信手段を介して出力する手順とを含むことを特徴とする請求項３記載の共有データ処理方法。
系間通信手段と、前記系間通信手段により接続される第０から第ＮまでのＮ＋１台の情報処理装置を備え、前記情報処理装置は、おのおの自系の記憶装置を備える情報処理システムにおける共有データ処理プログラムであって、自系の前記記憶装置にのみ書き込む非共有データを含む非共有領域、および、自系および他系の前記記憶装置に書き込むデータを第０から第Ｎまでの最大｛２の（Ｎ＋１）乗｝−（Ｎ＋１）の組み合わせで共有データとして含む共有領域に関するアドレスマップに基づいて、共有データの書き込み処理に際し、自系の前記記憶装置の前記アドレスマップの対応する領域に共有データを書き込み、前記系間通信手段を介して共有データを書き込むべき他系の前記情報処理装置を識別するための転送先情報、記憶装置アドレス、共有データを出力する手順と、前記系間通信手段を介して他系の前記情報処理装置から自系を示す転送先情報、記憶装置アドレス、共有データを入力すると、自系の前記記憶装置の前記アドレスマップの対応する領域に入力した共有データを書き込む手順とを前記情報処理装置に実行させることを特徴とする共有データ処理プログラム。
プロセッサ、および、記憶制御回路を備える前記情報処理装置を有する前記情報処理システムにおける共有データ処理方法であって、共有データ、記憶装置アドレス、前記アドレスマップから非共有データであるのか共有データであるのかを示す共有指定情報を伴う書き込み要求を出力する手順を前記プロセッサに実行させ、書き込み要求を入力し、前記転送先情報、共有データ、記憶装置アドレスを前記系間通信手段を介して出力する手順を前記記憶制御回路に実行させることを特徴とする請求項５記載の共有データ処理プログラム。